JP6377981B2 - 電子装置 - Google Patents

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Description

本発明は、電子装置に関する。
従来から、半導体装置が知られている（特許文献１参照）。同文献に開示の半導体装置は、半導体素子と、ボンディングパッドと、ワイヤと、リードフレームと、を備えている。ボンディングパッドは半導体素子に形成されている。ワイヤはボンディングパッドおよびリードフレームにボンディングされている。
特開２００２−７６０５１号公報
本発明は、上記の背景のもとで考え出されたものであって、歩留まりの向上を図ることができる電子装置を提供すること、あるいは、封止樹脂が副電極から剥離することを防止できる電子装置を提供することをその主たる課題とする。
本発明の第１の側面によると、電子素子と、前記電子素子にボンディングされたワイヤと、を備え、前記電子素子は、第１導電層と、第２導電層と、第３導電層と、を含み、前記第１導電層は、前記ワイヤがボンディングされたボンディングパッドを有し、前記第２導電層は、互いに同一面内に配置されている緩衝部および配線部分を有し、前記第３導電層は、前記ボンディングパッドから絶縁された第１配線部位を有し、前記緩衝部は、前記ボンディングパッドの厚さ方向において、前記ボンディングパッドおよび前記第１配線部位の間に位置している、電子装置が提供される。
好ましくは、絶縁層を更に備え、前記絶縁層は、前記第１導電層および前記第２導電層の間に介在する部位を有する。
好ましくは、前記絶縁層は、ＳｉＯ2よりなる。
好ましくは、前記ワイヤは、前記電子素子にボンディングされたボンディング部分を含み、前記緩衝部は、前記厚さ方向視において、前記ボンディング部分に重なる部位を有する。
好ましくは、前記ボンディングパッドは、前記ボンディング部分に接合された接合領域を有し、前記緩衝部の周縁は、前記厚さ方向視において、前記接合領域を囲む形状である。
好ましくは、前記緩衝部は、前記厚さ方向視において、前記接合領域の全体にわたって重なっている。
好ましくは、前記緩衝部は、矩形状である。
好ましくは、前記緩衝部は、互いに反対側を向く緩衝部表面および緩衝部裏面を有し、前記緩衝部表面は、前記ボンディングパッドの位置する側を向いている。
好ましくは、前記緩衝部表面および前記緩衝部裏面はいずれも全体にわたって、前記絶縁層に覆われている。
好ましくは、前記緩衝部は、浮き電極である。
好ましくは、前記緩衝部および前記ボンディングパッドに挟まれた全領域には、前記絶縁層が充填されている。
好ましくは、前記緩衝部は全周にわたって、前記絶縁層に覆われている。
好ましくは、前記電子素子は、前記厚さ方向に沿って延びる支持ビアを含み、前記支持ビアは、前記ボンディングパッドおよび前記緩衝部の間に介在しており、且つ、前記ボンディングパッドおよび前記緩衝部を互いに導通させている。
好ましくは、前記ボンディングパッドには、クラックが形成されており、前記クラックは、前記ワイヤに覆われている。
好ましくは、前記ボンディングパッドは、互いに反対側を向くパッド表面およびパッド裏面を有し、前記パッド表面には、前記ワイヤがボンディングされている。
好ましくは、前記ボンディングパッドは、前記パッド表面から延び出る延出部を含み、前記延出部は、前記ボンディング部分に沿って前記パッド表面から延び出ている。
好ましくは、前記第１導電層は、配線メタルを含み、前記配線メタルは、前記ボンディングパッドにつながっており、且つ、前記厚さ方向視において、前記配線部分に重なっている。
好ましくは、前記配線メタルは、前記厚さ方向視において、前記配線部分に重なる部位を有しており、且つ、前記配線部分に導通している。
好ましくは、前記電子素子は、前記厚さ方向に沿って延びる第１ビアを含み、前記第１ビアは、前記配線メタルおよび前記配線部分の間に介在しており、且つ、前記配線メタルおよび前記配線部分を互いに導通させている。
好ましくは、前記第１ビアは、前記厚さ方向視において、前記配線メタルおよび前記配線部分に重なっている。
好ましくは、前記第３導電層および前記緩衝部に挟まれた全領域には、前記絶縁層が充填されている。
好ましくは、前記第３導電層は、前記第１配線部位と同一面内に配置された第２配線部位を有し、前記第２配線部位は、前記配線部分に導通している。
好ましくは、前記電子素子は、前記厚さ方向に沿って延びる第２ビアを含み、前記第２ビアは、前記第２配線部位および前記配線部分の間に介在しており、且つ、前記第２配線部位および前記配線部分を互いに導通させている。
好ましくは、前記第２ビアは、前記厚さ方向視において、前記第２配線部位および前記配線部分に重なっている。
好ましくは、前記電子素子は、第４導電層を含み、前記第３導電層は、前記厚さ方向において、前記第２導電層および前記第４導電層の間に位置しており、前記第４導電層は、前記厚さ方向視において、前記緩衝部に重なる部位を有する。
好ましくは、前記第４導電層は、第１配線膜および第２配線膜を有し、前記第１配線膜は、前記厚さ方向視において、前記緩衝部に重なっており、前記第２配線膜は、前記第２配線部位に導通している。
好ましくは、前記電子素子は、前記厚さ方向に沿って延びる第３ビアを含み、前記第３ビアは、前記第１配線膜および前記第１配線部位の間に介在しており、且つ、前記第１配線膜および前記第１配線部位を互いに導通させている。
好ましくは、前記第３ビアは、前記厚さ方向視において、前記第１配線膜および前記第１配線部位に重なっている。
好ましくは、前記電子素子は、前記厚さ方向に沿って延びる第４ビアを含み、前記第４ビアは、前記第２配線膜および前記第２配線部位の間に介在しており、且つ、前記第２配線膜および前記第２配線部位を互いに導通させている。
好ましくは、前記第４ビアは、前記厚さ方向視において、前記第２配線膜および前記第２配線部位に重なっている。
好ましくは、前記電子素子は、半導体素子を有する半導体基板を含み、前記ボンディングパッドは、前記厚さ方向視において、前記半導体基板に重なっている。
好ましくは、前記半導体基板は、Ｓｉよりなる。
好ましくは、前記電子素子は、前記半導体基板に形成された連絡部を更に備え、前記ボンディングパッドは、前記連絡部を介して、前記半導体素子に導通している。
好ましくは、前記連絡部は、前記半導体基板および第２配線膜の間に介在し、且つ、前記半導体基板および第２配線膜に接している。
好ましくは、前記ボンディングパッドを、第１ボンディングパッドとし、前記第１導電層は、前記厚さ方向視において、前記第１ボンディングパッドとは異なる位置に配置された第２ボンディングパッドを含み、前記第１配線部位は、前記第２ボンディングパッドに導通している。
好ましくは、前記第１導電層および前記第２導電層は、ＡｌおよびＣｕの少なくともいずれかよりなる。
好ましくは、前記第１導電層の最大厚さは、前記第２導電層の最大厚さよりも厚い。
好ましくは、前記第１導電層の最大厚さは、１．０〜３．０μｍであり、前記第２導電層の最大厚さは、０．１〜０．５μｍであり、前記第１導電層および前記第２導電層の離間距離は、０．１〜０．５μｍである。
好ましくは、前記第１ビアは、Ｗよりなる。
好ましくは、前記ワイヤはＣｕ、Ａｕ、あるいは、Ａｇよりなる。
好ましくは、前記電子素子は、第１導電層を覆う、絶縁性の保護層を含み、前記保護層は、前記ボンディングパッドを露出させている。
好ましくは、前記保護層には、開口が形成されており、前記開口からは、前記ボンディングパッドが露出している。
好ましくは、前記緩衝部は、前記厚さ方向視において、前記開口の内側に位置する部位と、前記開口の外側に位置する部位とを有する。
好ましくは、前記開口の内縁は、全体にわたって、前記厚さ方向視において、前記緩衝部の周縁に囲まれている。
好ましくは、前記保護層は、パッシベーション膜を有し、前記パッシベーション膜は、ＳｉＮおよびＳｉＯ2の少なくともいずれかよりなる。
好ましくは、前記パッシベーション膜は、互いに積層されたＳｉＮ層およびＳｉＯ2層を有する。
好ましくは、前記保護層は、前記パッシベーション膜を覆うポリイミド層を有する。
好ましくは、前記ワイヤがボンディングされた副電極を更に備える。
好ましくは、前記電子素子および前記ワイヤを封止する封止樹脂を更に備える。
本発明の第２の側面によると、電子素子と、前記電子素子にボンディングされたワイヤと、を備え、前記電子素子は、前記ワイヤがボンディングされたボンディングパッドを含み、前記ワイヤは、前記電子素子にボンディングされたボンディング部分を含み、前記ボンディング部分の外面は、底面と、側面と、被押し付け面と、を有し、前記底面は、前記ボンディングパッドに接しており、前記側面は、第１曲面部を有し、前記第１曲面部は、前記底面と前記側面との境界を起点として、前記厚さ方向視において外側に向かうほど、前記被押し付け面側に向かう曲面状であり、前記被押し付け面は、輪状の屈曲部を有しており、且つ、前記ボンディングパッドの厚さ方向視において、前記側面よりも内側に位置しており、前記境界は、前記厚さ方向視において、前記屈曲部よりも外側に位置している、電子装置が提供される。
好ましくは、前記底面は、円形状であり、前記厚さ方向のうち前記ボンディング部分から前記ボンディングパッドに向かう方向を向いている。
好ましくは、前記側面は、前記被押し付け面および前記底面をつないでいる。
好ましくは、前記側面は、環状である。
好ましくは、前記厚さ方向に直交する平面による、前記側面の断面形状は、直径がボール径と定義された円形状である。
好ましくは、前記ワイヤは、橋絡部を含み、前記橋絡部は、前記ボンディング部分につながり、線状に延び、且つ、断面が円形状であり、前記橋絡部の直径が、２２．５μｍ未満の場合、前記ボール径は、４４μｍ以上５０μｍ以下であり、前記橋絡部の直径が、２２．５μｍ以上２７．５μｍ未満の場合、前記ボール径は、５９μｍ以上であり、前記橋絡部の直径が、２７．５μｍ以上３２．５μｍ未満の場合、前記ボール径は、６３μｍ以上であり、前記橋絡部の直径が、３２．５μｍ以上の場合、前記ボール径は、７７μｍ以上である。
好ましくは、前記第１曲面部の少なくとも一部は、前記ボンディングパッドに接している。
好ましくは、前記側面は、第２曲面部を有し、前記第２曲面部は、前記被押し付け面と前記側面との境界を起点として、前記厚さ方向視において外側に向かうほど、前記底面側に向かう曲面状である。
好ましくは、前記被押し付け面は、各々が環状である第１部分および第２部分を有し、前記第１部分は、前記側面につながっており、前記第２部分は、前記屈曲部を介して前記第１部分につながっている。
好ましくは、前記第１部分および前記第２部分はいずれも平坦である。
好ましくは、前記第２部分は、前記第１部分に対し傾斜しており、且つ、前記第１部分に対し１８０度以下の角度をなす。
好ましくは、前記第１部分は、前記厚さ方向視において、前記側面および前記屈曲部の間に位置しており、前記第２部分は、前記厚さ方向視において、前記屈曲部よりも内側に位置している。
好ましくは、前記第２部分は、全体にわたって、前記厚さ方向視において、前記底面に重なっている。
好ましくは、前記第２部分は、前記厚さ方向において前記底面に近づくほど、前記厚さ方向視において外側に向かうように、前記厚さ方向に対し傾斜している。
好ましくは、前記ボンディング部分の外面は、周面を有し、前記周面は、前記被押し付け面につながっており、且つ、前記被押し付け面から起立している。
好ましくは、前記周面は、断面形状が円形状である。
好ましくは、前記周面は、前記厚さ方向に沿って延びている。
好ましくは、前記周面は、前記厚さ方向視において、前記被押し付け面よりも内側に位置している。
好ましくは、前記電子素子は、半導体素子を有する半導体基板を含み、前記ボンディングパッドは、前記厚さ方向視において、前記半導体基板に重なっている。
好ましくは、前記半導体基板は、Ｓｉよりなる。
好ましくは、前記ボンディングパッドは、互いに反対側を向くパッド表面およびパッド裏面を有し、前記パッド表面には、前記ワイヤがボンディングされている。
好ましくは、前記ボンディングパッドは、前記パッド表面から延び出る延出部を含み、前記延出部は、前記ボンディング部分に沿って前記パッド表面から延び出ている。
好ましくは、前記延出部は、前記側面に接している。
好ましくは、前記ワイヤはＣｕ、Ａｕ、あるいは、Ａｇよりなる。
好ましくは、前記電子素子は、絶縁性の保護層を含み、前記保護層は、前記ボンディングパッドを露出させている。
好ましくは、前記保護層には、開口が形成されており、前記開口からは、前記ボンディングパッドが露出している。
好ましくは、前記保護層は、パッシベーション膜を有し、前記パッシベーション膜は、ＳｉＮおよびＳｉＯ2の少なくともいずれかよりなる。
好ましくは、前記パッシベーション膜は、互いに積層されたＳｉＮ層およびＳｉＯ2層を有する。
好ましくは、前記保護層は、前記パッシベーション膜を覆うポリイミド層を有する。
好ましくは、前記ワイヤがボンディングされた副電極を更に備える。
好ましくは、前記ワイヤは、前記副電極にボンディングされたボンディング部位と、前記ボンディング部分および前記ボンディング部位につながる橋絡部と、を含む。
好ましくは、前記ボンディング部位は、前記ボンディング部分よりも後にボンディングされたものである。
好ましくは、前記電子素子および前記ワイヤを封止する封止樹脂を更に備える。
好ましくは、前記封止樹脂は、前記側面の一部を覆っている。
本発明の第３の側面によると、副電極を含むリードフレームを用意する工程を備える、電子装置の製造方法であって、前記副電極は、Ａｇ層を含み、前記リードフレームを、湿度が４０〜５０％である環境に保持する工程と、前記保持する工程の後に、前記Ａｇ層にワイヤをボンディングする工程を備える、電子装置の製造方法が提供される。
好ましくは、前記保持する工程は、１〜１６８時間行う。
好ましくは、前記保持する工程における環境は、大気圧環境であり、空気あるいは窒素雰囲気であり、且つ、２０〜３０℃である。
好ましくは、前記リードフレームは、主電極を含み、前記保持する工程の前に、電子素子を前記主電極に配置する工程を更に備える。
好ましくは、前記Ａｇ層にワイヤをボンディングする工程の前に、前記電子素子に前記ワイヤをボンディングする工程を更に備える。
好ましくは、前記Ａｇ層にワイヤをボンディングする工程の後に、前記ワイヤおよび前記リードフレームを覆う封止樹脂を形成する工程を更に備える。
好ましくは、前記Ａｇ層にワイヤをボンディングする工程と、前記ワイヤおよび前記リードフレームを覆う封止樹脂を形成する工程との間に、前記リードフレームを、湿度が４０〜５０％である環境に保持する工程を更に備える。
好ましくは、前記封止樹脂を形成する工程の後に、前記封止樹脂および前記リードフレームを切断することにより、固片化する工程を更に備える。
好ましくは、前記Ａｇ層の厚さは、５〜１５μｍである。
好ましくは、前記副電極は、前記Ａｇ層が形成されたＣｕ部を含み、前記Ｃｕ部の厚さは、前記Ａｇ層の厚さよりも厚い。
本発明の第４の側面によると、電子素子と、副電極と、前記電子素子および前記副電極にボンディングされたワイヤと、を備え、前記副電極は、Ａｇ層を含み、前記Ａｇ層には、前記ワイヤがボンディングされており、前記Ａｇ層にワイヤをボンディングする工程の前には、前記Ａｇ層は湿度が４０〜５０％である環境に保持されている、電子装置が提供される。
好ましくは、前記Ａｇ層の厚さは、５〜１５μｍである。
好ましくは、前記副電極は、前記Ａｇ層が形成されたＣｕ部を含み、前記Ｃｕ部の厚さは、前記Ａｇ層の厚さよりも厚い。
好ましくは、前記電子素子および前記ワイヤを封止する封止樹脂を更に備える。
好ましくは、前記Ａｇ層は、前記封止樹脂に覆われている。
好ましくは、前記電子素子は、半導体素子を有する半導体基板を含む。
好ましくは、前記半導体基板は、Ｓｉよりなる。
好ましくは、前記ワイヤはＣｕ、Ａｕ、あるいは、Ａｇよりなる。
好ましくは、前記電子素子は、絶縁性の保護層を含み、前記保護層は、ボンディングパッドを露出させている。
好ましくは、前記保護層には、開口が形成されており、前記開口からは、前記ボンディングパッドが露出している。
好ましくは、前記保護層は、パッシベーション膜を有し、前記パッシベーション膜は、ＳｉＮおよびＳｉＯ2の少なくともいずれかよりなる。
好ましくは、前記パッシベーション膜は、互いに積層されたＳｉＮ層およびＳｉＯ2層を有する。
本発明の第５の側面によると、電子素子と、前記電子素子にボンディングされたワイヤと、を備え、前記電子素子は、前記ワイヤがボンディングされたボンディングパッドを含み、前記ボンディングパッドの主成分は、Ａｌであり、前記ワイヤには、混入金属が混入されており、前記混入金属は、Ｐｔ、Ｐｄ、あるいはＡｕのいずれかである、電子装置が提供される。
好ましくは、前記ワイヤの主成分は、Ｃｕ、あるいはＡｇである。
好ましくは、前記ワイヤの主成分は、Ｃｕである。
好ましくは、前記ワイヤにおける前記混入金属の濃度は、０．５〜５ｗｔ％である。
好ましくは、前記ボンディングパッドは、金属薄膜層を含み、前記金属薄膜層は、ＣｕＡｌ2よりなる。
好ましくは、前記金属薄膜層は、前記ワイヤに接している。
好ましくは、前記金属薄膜層の厚さは、５〜２０ｎｍである。
好ましくは、前記ワイヤは、前記電子素子にボンディングされたボンディング部分を含み、前記ボンディング部分の外面は、底面と、側面と、被押し付け面と、を有し、前記底面は、前記ボンディングパッドに接しており、前記側面は、前記被押し付け面および前記底面をつないでおり、前記被押し付け面は、輪状の屈曲部を有しており、且つ、前記ボンディングパッドの厚さ方向視において、前記側面よりも内側に位置しており、前記側面は、第１曲面部を有し、前記第１曲面部は、前記底面と前記側面との境界を起点として、前記厚さ方向視において外側に向かうほど、前記被押し付け面側に向かう曲面状である。
好ましくは、前記底面は、円形状であり、前記厚さ方向のうち前記ボンディング部分から前記ボンディングパッドに向かう方向を向いている。
好ましくは、前記側面は、環状である。
好ましくは、前記第１曲面部の少なくとも一部は、前記ボンディングパッドに接している。
好ましくは、前記側面は、第２曲面部を有し、前記第２曲面部は、前記被押し付け面と前記側面との境界を起点として、前記厚さ方向視において外側に向かうほど、前記底面側に向かう曲面状である。
好ましくは、前記被押し付け面は、各々が環状である第１部分および第２部分を有し、前記第１部分は、前記側面につながっており、前記第２部分は、前記屈曲部を介して前記第１部分につながっている。
好ましくは、前記第１部分および前記第２部分はいずれも平坦である。
好ましくは、前記第２部分は、前記第１部分に対し傾斜しており、且つ、前記第１部分に対し１８０度以下の角度をなす。
好ましくは、前記第１部分は、前記厚さ方向視において、前記側面および前記屈曲部の間に位置しており、前記第２部分は、前記厚さ方向視において、前記屈曲部よりも内側に位置している。
好ましくは、前記第２部分は、全体にわたって、前記厚さ方向視において、前記底面に重なっている。
好ましくは、前記第２部分は、前記厚さ方向において前記底面から離れるほど、前記厚さ方向視において内側に向かうように、前記厚さ方向に対し傾斜している。
好ましくは、前記ボンディング部分の外面は、周面を有し、前記周面は、前記被押し付け面につながっており、且つ、前記被押し付け面から起立している。
好ましくは、前記周面は、断面形状が円形状である。
好ましくは、前記周面は、前記厚さ方向に沿って延びている。
好ましくは、前記周面は、前記厚さ方向視において、前記被押し付け面よりも内側に位置している。
好ましくは、前記電子素子は、半導体素子を有する半導体基板を含み、前記ボンディングパッドは、前記ボンディングパッドの厚さ方向視において、前記半導体基板に重なっている。
好ましくは、前記半導体基板は、Ｓｉよりなる。
好ましくは、前記ボンディングパッドは、互いに反対側を向くパッド表面およびパッド裏面を有し、前記パッド表面には、前記ワイヤがボンディングされている。
好ましくは、前記ボンディングパッドは、前記パッド表面から延び出る延出部を含み、前記延出部は、前記ボンディング部分に沿って前記パッド表面から延び出ている。
好ましくは、前記延出部は、前記側面に接している。
好ましくは、前記電子素子は、絶縁性の保護層を含み、前記保護層は、前記ボンディングパッドを露出させている。
好ましくは、前記保護層には、開口が形成されており、前記開口からは、前記ボンディングパッドが露出している。
好ましくは、前記保護層は、パッシベーション膜を有し、前記パッシベーション膜は、ＳｉＮおよびＳｉＯ2の少なくともいずれかよりなる。
好ましくは、前記パッシベーション膜は、互いに積層されたＳｉＮ層およびＳｉＯ2層を有する。
好ましくは、前記保護層は、前記パッシベーション膜を覆うポリイミド層を有する。
好ましくは、前記ワイヤがボンディングされた副電極を更に備える。
好ましくは、前記ワイヤは、前記副電極にボンディングされたボンディング部位と、前記ボンディング部分および前記ボンディング部位につながる橋絡部と、を含む。
好ましくは、前記ボンディング部位は、前記ボンディング部分よりも後にボンディングされたものである。
好ましくは、前記電子素子および前記ワイヤを封止する封止樹脂を更に備える。
好ましくは、前記封止樹脂は、前記側面の一部を覆っている。
本発明の第６の側面によると、電子素子と、前記電子素子にボンディングされたワイヤと、を備え、前記電子素子は、前記ワイヤがボンディングされたボンディングパッドを含み、前記ワイヤは、前記電子素子にボンディングされたボンディング部分を含み、前記ボンディング部分の外面は、底面と、側面と、被押し付け面と、周面と、を有し、前記底面は、前記ボンディングパッドに接しており、前記被押し付け面は、前記ボンディングパッドの厚さ方向視において、前記側面よりも内側に位置しており、前記周面は、前記被押し付け面につながっており、前記被押し付け面から起立しており、且つ、断面形状が円形状であり、前記ワイヤは、橋絡部を含み、前記橋絡部は、前記ボンディング部分につながり、線状に延び、且つ、断面が円形状であり、前記橋絡部の直径と前記周面の直径との差は、２〜８μｍである、電子装置が提供される。
好ましくは、前記橋絡部の直径と前記周面の直径との差は、４〜８μｍである。
好ましくは、前記被押し付け面は、輪状の屈曲部を有しており、前記橋絡部の直径が、２７．５μｍ以上３２．５μｍ未満の場合、前記屈曲部の直径は、４６〜５４μｍである。
好ましくは、前記底面は、円形状であり、前記厚さ方向のうち前記ボンディング部分から前記ボンディングパッドに向かう方向を向いている。
好ましくは、前記側面は、前記被押し付け面および前記底面をつないでいる。
好ましくは、前記側面は、環状である。
好ましくは、前記厚さ方向に直交する平面による、前記側面の断面形状は、円形状である。
好ましくは、前記被押し付け面は、各々が環状である第１部分および第２部分を有し、前記第１部分は、前記側面につながっており、前記第２部分は、前記屈曲部を介して前記第１部分につながっている。
好ましくは、前記第１部分および前記第２部分はいずれも平坦である。
好ましくは、前記第２部分は、前記第１部分に対し傾斜しており、且つ、前記第１部分に対し１８０度以下の角度をなす。
好ましくは、前記第１部分は、前記厚さ方向視において、前記側面および前記屈曲部の間に位置しており、前記第２部分は、前記厚さ方向視において、前記屈曲部よりも内側に位置している。
好ましくは、前記第２部分は、全体にわたって、前記厚さ方向視において、前記底面に重なっている。
好ましくは、前記第２部分は、前記厚さ方向において前記底面から離れるほど、前記厚さ方向視において内側に向かうように、前記厚さ方向に対し傾斜している。
好ましくは、前記周面は、前記厚さ方向に沿って延びている。
好ましくは、前記周面は、前記厚さ方向視において、前記被押し付け面よりも内側に位置している。
好ましくは、前記電子素子は、半導体素子を有する半導体基板を含み、前記ボンディングパッドは、前記厚さ方向視において、前記半導体基板に重なっている。
好ましくは、前記半導体基板は、Ｓｉよりなる。
好ましくは、前記ボンディングパッドは、互いに反対側を向くパッド表面およびパッド裏面を有し、前記パッド表面には、前記ワイヤがボンディングされている。
好ましくは、前記ボンディングパッドは、前記パッド表面から延び出る延出部を含み、前記延出部は、前記ボンディング部分に沿って前記パッド表面から延び出ている。
好ましくは、前記延出部は、前記側面に接している。
好ましくは、前記ワイヤはＣｕ、Ａｕ、あるいは、Ａｇよりなる。
好ましくは、前記電子素子は、絶縁性の保護層を含み、前記保護層は、前記ボンディングパッドを露出させている。
好ましくは、前記保護層には、開口が形成されており、前記開口からは、前記ボンディングパッドが露出している。
好ましくは、前記保護層は、パッシベーション膜を有し、前記パッシベーション膜は、ＳｉＮおよびＳｉＯ2の少なくともいずれかよりなる。
好ましくは、前記パッシベーション膜は、互いに積層されたＳｉＮ層およびＳｉＯ2層を有する。
好ましくは、前記保護層は、前記パッシベーション膜を覆うポリイミド層を有する。
好ましくは、前記ワイヤがボンディングされた副電極を更に備える。
好ましくは、前記ワイヤは、前記副電極にボンディングされたボンディング部位と、前記ボンディング部分および前記ボンディング部位につながる橋絡部と、を含む。
好ましくは、前記ボンディング部位は、前記ボンディング部分よりも後にボンディングされたものである。
好ましくは、前記電子素子および前記ワイヤを封止する封止樹脂を更に備える。
好ましくは、前記封止樹脂は、前記側面の一部を覆っている。
本発明の第７の側面によると、電子素子と、前記電子素子にボンディングされたワイヤと、を備え、前記電子素子は、前記ワイヤがボンディングされたボンディングパッドを含み、前記ボンディングパッドは、Ｐｄ層を含み、前記Ｐｄ層は、前記ワイヤに直接接している、電子装置が提供される。
好ましくは、前記Ｐｄ層の表面には、前記ワイヤが直接接している。
好ましくは、前記Ｐｄ層の表面の最大高低差は、４０ｎｍ以下である。
好ましくは、前記Ｐｄ層の表面の最大高低差は、３０ｎｍ以下である。
好ましくは、前記Ｐｄ層の表面の最大高低差は、２０ｎｍ以下である。
好ましくは、前記Ｐｄ層の表面の最大高低差は、１０ｎｍ以下である。
好ましくは、前記Ｐｄ層の厚さは、０．１〜１μｍである。
好ましくは、前記ボンディングパッドは、Ｎｉ層を更に備え、前記Ｐｄ層は、前記ワイヤおよび前記Ｎｉ層の間に位置しており、前記Ｎｉ層の表面は、前記Ｐｄ層に接しており、且つ、最大高低差が４０ｎｍ以下である。
好ましくは、前記Ｎｉ層の厚さは、１〜５μｍである。
好ましくは、前記ボンディングパッドは、Ｃｕ層を更に備え、前記Ｎｉ層は、前記Ｐｄ層および前記Ｃｕ層の間に位置しており、前記Ｃｕ層の表面は、前記Ｎｉ層に接しており、且つ、最大高低差が４０ｎｍ以下である。
好ましくは、前記Ｃｕ層の厚さは、２〜１２μｍである。
好ましくは、前記電子素子および前記ワイヤを封止する封止樹脂を更に備える。
好ましくは、前記電子素子は、半導体素子を有する半導体基板を含む。
好ましくは、前記半導体基板は、Ｓｉよりなる。
好ましくは、前記ワイヤはＣｕ、Ａｕ、あるいは、Ａｇよりなる。
好ましくは、前記電子素子は、絶縁性の保護層を含み、前記保護層は、前記ボンディングパッドを露出させている。
好ましくは、前記保護層には、開口が形成されており、前記開口からは、前記ボンディングパッドが露出している。
好ましくは、前記保護層は、パッシベーション膜を有し、前記パッシベーション膜は、ＳｉＮおよびＳｉＯ2の少なくともいずれかよりなる。
好ましくは、前記パッシベーション膜は、互いに積層されたＳｉＮ層およびＳｉＯ2層を有する。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本発明の第１実施形態にかかる電子装置の断面図である。 図１に示した電子装置の平面図（封止樹脂を仮想線で示す）である。 図１の一部を拡大して示す部分拡大図である。 図３の一部を拡大して示す部分拡大図である。 図３のＶ−Ｖ線の沿う断面図である。 図３のＶＩ−ＶＩ線に沿う断面図である。 図６からワイヤを省略して示す図（接合領域をハッチングにより示している）である。 ボンディングパッドにクラックが形成されている状態を示す図である。 図３の一部を拡大して示す部分拡大図である。 図１の一部を拡大して示す部分拡大図である。 図１に示した電子装置の製造方法の一工程を示す部分断面図である。 図１１に続く一工程を示す図である。 図１２のキャピラリを下から見た図である。 図１２に続く一工程を示す図である。 図１４に続く一工程を示す図である。 図１５に続く一工程を示す図である。 図１６に続く一工程を示す図である。 図１７に続く一工程を示す図である。 図１８に続く一工程を示す図である。 ワイヤがボンディングパッドに適切にボンディングされているか否かの実験結果を示す表である。 本発明の第１実施形態の第１変形例にかかる電子装置の部分拡大断面図である。 本発明の第２実施形態にかかる電子装置の断面図である。 本発明の第３実施形態にかかる電子装置の断面図である。 図２３の一部を拡大して示す部分拡大図である。 本発明の第４実施形態にかかる電子装置の断面図である。 図２５の一部を拡大して示す部分拡大図である。
以下、本発明の実施の形態につき、図面を参照して具体的に説明する。
＜第１実施形態＞
図１〜図２０を用いて、本発明の第１実施形態について説明する。
図１は、本発明の第１実施形態にかかる電子装置の断面図である。
同図に示す電子装置Ａ１０は、電子素子１と、ワイヤ３と、主電極５１と、副電極５２と、封止樹脂７と、を備える。
図２は、図１に示した電子装置の平面図（封止樹脂を仮想線で示す）である。図３は、図１の一部を拡大して示す部分拡大図である。図４は、図３の一部を拡大して示す部分拡大図である。図５は、図３のＶ−Ｖ線の沿う断面図である。図６は、図３のＶＩ−ＶＩ線に沿う断面図である。
電子素子１は、所望の機能を果たす素子である。本実施形態では電子素子１は半導体よりなる素子である。図４に示すように、電子素子１は、半導体基板１１と、第１導電層１３と、第２導電層１４と、第３導電層１５と、第４導電層１６と、第１ビア１７１と、第２ビア１７２と、第３ビア１７３と、第４ビア１７４と、連絡部１７７と、絶縁層１８と、保護層１９と、を含む。
図４等に示す半導体基板１１は、半導体材料よりなる。本実施形態では、半導体基板１１は、Ｓｉよりなる。半導体基板１１は半導体素子を有している。このような半導体素子としては、たとえば、ダイオード、トランジスタ、キャパシタ等が挙げられる。
図４等に示す第１導電層１３は、導電性材料よりなる。第１導電層１３は、たとえば、ＡｌおよびＣｕの少なくともいずれかよりなる。本実施形態では、第１導電層１３はＡｌよりなる。第１導電層１３は、厚さの厚い箇所と厚さの薄い箇所とを有する。第１導電層１３の最大厚さ（後述の延出部１３１Ｅを除く）は、たとえば、１．０〜３．０μｍである。
第１導電層１３は、ボンディングパッド１３１と、配線メタル１３３と、を有する。ボンディングパッド１３１と、配線メタル１３３とは、互いに同一面内に配置されている。
図２に示すように、本実施形態では、ボンディングパッド１３１は矩形状である。ボンディングパッド１３１にはワイヤ３がボンディングされている。ボンディングパッド１３１は、ボンディングパッド１３１の厚さ方向Ｚ視において、半導体基板１１に重なっている。
図７に示すように、ボンディングパッド１３１は、ワイヤ３に接合された接合領域１３１Ｒを有する。ボンディングパッド１３１は、互いに反対側を向くパッド表面１３１Ａおよびパッド裏面１３１Ｂを有する。パッド表面１３１Ａには、ワイヤ３がボンディングされている。パッド表面１３１Ａは接合領域１３１Ｒを構成している。ボンディングパッド１３１は、パッド表面１３１Ａから延び出る延出部１３１Ｅを含む。延出部１３１Ｅは、ボンディング部分３１に沿ってパッド表面１３１Ａから延び出ている。延出部１３１Ｅは、ワイヤ３がボンディングパッド１３１にボンディングされる際に、ボンディングパッド１３１の一部が、ワイヤ３に押し上げられることにより形成される。
図８に示すように、ボンディングパッド１３１にはクラック１３９が形成されていることがある。クラック１３９はワイヤ３に覆われている。クラック１３９は円弧状を呈することが多い。なお、ボンディングパッド１３１にクラック１３９が形成されていなくてもよい。
図４に示す配線メタル１３３はボンディングパッド１３１につながっている。本実施形態では、配線メタル１３３は、長矩形状であり、ボンディングパッド１３１の両端に配置された部位を有する。
上述のボンディングパッド１３１を、第１ボンディングパッド１３１α（図２参照）として、第１導電層１３は第２ボンディングパッド１３１β（図２参照）を有している。第２ボンディングパッド１３１βは、厚さ方向Ｚ視において、第１ボンディングパッド１３１αとは異なる位置に配置されている。第２ボンディングパッド１３１βは、第１ボンディングパッド１３１αから絶縁されている。
図４等に示す第２導電層１４は、厚さ方向Ｚにおいて、第１導電層１３および第３導電層１５の間に位置している。第２導電層１４は、導電性材料よりなる。第２導電層１４は、たとえば、ＡｌおよびＣｕの少なくともいずれかよりなる。本実施形態では、第２導電層１４はＡｌよりなる。第２導電層１４の最大厚さよりも、第１導電層１３の最大厚さ（延出部１３１Ｅを除く）は、厚い。第２導電層１４の最大厚さは、たとえば、０．１〜０．５μｍである。第１導電層１３および第２導電層１４の離間距離は、たとえば、０．１〜０．５μｍである。
図４に示す第２導電層１４は、互いに同一面内に配置されている緩衝部１４１および配線部分１４３を有する。
図４〜図６等に示す緩衝部１４１は、厚さ方向Ｚ視において、ボンディング部分３１に重なる部位を有する。緩衝部１４１の周縁１４１Ｃは、厚さ方向Ｚ視において、接合領域１３１Ｒを囲む形状である。緩衝部１４１は、厚さ方向Ｚ視において、接合領域１３１Ｒの全体にわたって重なっている。本実施形態では、緩衝部１４１は、矩形状である。緩衝部１４１は、浮き電極である。すなわち、緩衝部１４１は、緩衝部１４１以外の導電体のいずれもから絶縁されている。
緩衝部１４１は、互いに反対側を向く緩衝部表面１４１Ａおよび緩衝部裏面１４１Ｂを有する。緩衝部表面１４１Ａは、ボンディングパッド１３１の位置する側を向いている。
図４に示す配線部分１４３には、配線メタル１３３が、厚さ方向Ｚ視において、重なっている。厚さ方向Ｚ視において、配線部分１４３に重なる部位を配線メタル１３３が有している。配線部分１４３には、配線メタル１３３が導通している。
図４に示す第３導電層１５は、厚さ方向Ｚにおいて、第２導電層１４および第４導電層１６の間に位置している。第３導電層１５は、導電性材料よりなる。第３導電層１５は、たとえば、ＡｌおよびＣｕの少なくともいずれかよりなる。本実施形態では、第３導電層１５はＡｌよりなる。第３導電層１５の最大厚さは、たとえば、０．１〜０．５μｍである。第３導電層１５および第２導電層１４の離間距離は、たとえば、０．１〜０．５μｍである。
第３導電層１５は、互いに同一面内に配置されている第１配線部位１５１および第２配線部位１５３を有する。
第１配線部位１５１は、緩衝部１４１から離間している。第１配線部位１５１は、緩衝部裏面１４１Ｂに対向している。第１配線部位１５１は、ボンディングパッド１３１から絶縁されている。厚さ方向Ｚにおいて、第１配線部位１５１およびボンディングパッド１３１の間に、緩衝部１４１が位置している。第１配線部位１５１は、上述の第２ボンディングパッド１３１βに導通している。
第２配線部位１５３は、第１配線部位１５１と同一面内に配置されている。第２配線部位１５３は、配線部分１４３に導通している。第２配線部位１５３は、厚さ方向Ｚ視において、配線部分１４３に重なる部位を有している。
図４に示す第４導電層１６は、導電性材料よりなる。第４導電層１６は、たとえば、ＡｌおよびＣｕの少なくともいずれかよりなる。本実施形態では、第４導電層１６はＡｌよりなる。第４導電層１６の最大厚さは、たとえば、０．１〜０．５μｍである。第３導電層１５および第４導電層１６の離間距離は、たとえば、０．１〜０．５μｍである。第４導電層１６は、厚さ方向Ｚ視において、緩衝部１４１に重なる部位を有する。
第４導電層１６は、第１配線膜１６１と、第２配線膜１６３と、第３配線膜１６５と、を有する。第１配線膜１６１と、第２配線膜１６３と、第３配線膜１６５とは、互いに同一面内に配置されている。
第１配線膜１６１は、厚さ方向Ｚ視において、緩衝部１４１に重なっている。第１配線膜１６１は、第１配線部位１５１に導通している。第２配線膜１６３は、厚さ方向Ｚ視において、第２配線部位１５３に重なっている。第３配線膜１６５は、厚さ方向Ｚ視において、緩衝部１４１に重なっている。
図４に示す第１ビア１７１は、厚さ方向Ｚに沿って延びている。第１ビア１７１は、配線メタル１３３および配線部分１４３の間に介在している。第１ビア１７１は、厚さ方向Ｚ視において、配線メタル１３３および配線部分１４３に重なっている。第１ビア１７１は、配線メタル１３３および配線部分１４３を互いに導通させている。第１ビア１７１は、導電性材料よりなり、たとえば、Ｗ（タングステン）よりなる。
図４に示す第２ビア１７２は、厚さ方向Ｚに沿って延びている。第２ビア１７２は、第２配線部位１５３および配線部分１４３の間に介在している。第２ビア１７２は、厚さ方向Ｚ視において、第２配線部位１５３および配線部分１４３に重なっている。第２ビア１７２は、第２配線部位１５３および配線部分１４３を互いに導通させている。第２ビア１７２は、導電性材料よりなり、たとえば、Ｗ（タングステン）よりなる。
図４に示す第３ビア１７３は、厚さ方向Ｚに沿って延びている。第３ビア１７３は、第１配線膜１６１および第１配線部位１５１の間に介在している。第３ビア１７３は、厚さ方向Ｚ視において、第１配線膜１６１および第１配線部位１５１に重なっている。第３ビア１７３は、第１配線膜１６１および第１配線部位１５１を互いに導通させている。第３ビア１７３は、導電性材料よりなり、たとえば、Ｗ（タングステン）よりなる。
図４に示す第４ビア１７４は、厚さ方向Ｚに沿って延びている。第４ビア１７４は、第２配線膜１６３および第２配線部位１５３の間に介在している。第４ビア１７４は、厚さ方向Ｚ視において、第２配線膜１６３および第２配線部位１５３に重なっている。第４ビア１７４は、第２配線膜１６３および第２配線部位１５３を互いに導通させている。第４ビア１７４は、導電性材料よりなり、たとえば、Ｗ（タングステン）よりなる。
図４に示す連絡部１７７は、半導体基板１１に形成されている。連絡部１７７を介して、ボンディングパッド１３１は、半導体素子に導通している。連絡部１７７は、半導体基板１１および第２配線膜１６３の間に介在し、且つ、半導体基板１１および第２配線膜１６３に接している。連絡部１７７は、半導体基板１１における半導体素子と第２配線膜１６３とを導通させている。
図４に示す絶縁層１８は、第１導電層１３および半導体基板１１の間に形成されている。絶縁層１８は、第１導電層１３および第２導電層１４の間に介在する部位と、第２導電層１４および第３導電層１５の間に介在する部位と、第３導電層１５および第４導電層１６の間に介在する部位と、第４導電層１６および半導体基板１１の間に介在する部位と、を有する。特に、絶縁層１８は、緩衝部１４１およびボンディングパッド１３１に挟まれた全領域に、充填されている。絶縁層１８は、第３導電層１５および緩衝部１４１に挟まれた全領域に、充填されている。絶縁層１８は、緩衝部１４１の全周にわたって、緩衝部１４１を覆っている。絶縁層１８は、緩衝部表面１４１Ａおよび緩衝部裏面１４１Ｂはいずれも全体にわたって、覆っている。絶縁層１８は、たとえば、ＳｉＯ2よりなる。
図４に示す保護層１９は、絶縁性であり、第１導電層１３を覆っている。保護層１９は、ボンディングパッド１３１を露出させている。保護層１９には、開口１９Ａが形成されている。開口１９Ａからは、ボンディングパッド１３１が露出している。厚さ方向Ｚ視において、開口１９Ａの内側に位置する部位と、開口１９Ａの外側に位置する部位とを、緩衝部１４１が有している。本実施形態では、開口１９Ａの内縁１９Ａａは、全体にわたって、厚さ方向Ｚ視において、緩衝部１４１の周縁１４１Ｃに囲まれている。
保護層１９は、パッシベーション膜１９１およびポリイミド層１９３を有する。
パッシベーション膜１９１は、ＳｉＮおよびＳｉＯ2の少なくともいずれかよりなる。本実施形態では、パッシベーション膜１９１は、互いに積層されたＳｉＮ層１９１ＡおよびＳｉＯ2層１９１Ｂを有する。ポリイミド層１９３は、パッシベーション膜１９１を覆っている。ポリイミド層１９３および第１導電層１３の間にパッシベーション膜１９１が介在している。
ワイヤ３は、電子素子１にボンディングされている。ワイヤ３は、副電極５２にボンディングされている。ワイヤ３は、たとえば、Ｃｕ、Ａｕ、あるいは、Ａｇよりなる。本実施形態では、ワイヤ３はＣｕよりなる。
図１に示すように、ワイヤ３は、ボンディング部分３１と、ボンディング部位３３と、橋絡部３５と、を含む。
ボンディング部分３１は、電子素子１にボンディングされた部分である。具体的には、ボンディング部分３１は、電子素子１における第１導電層１３（ボンディングパッド１３１）にボンディングされている。電子装置Ａ１０の製造の際、ボンディング部分３１は、ボンディング部位３３よりも先にボンディングされる。すなわちボンディング部分３１は、ファーストボンディング部である。
図９に示すように、ボンディング部分３１の外面は、底面３１１と、側面３１２と、被押し付け面３１４と、周面３１６と、を有する。
底面３１１は、ボンディングパッド１３１に接している。底面３１１は、円形状であり、厚さ方向Ｚのうちボンディング部分３１からボンディングパッド１３１に向かう方向を向いている。
側面３１２は、被押し付け面３１４および底面３１１をつないでいる。側面３１２は、環状である。厚さ方向Ｚに直交する平面による、側面３１２の断面形状は、直径がボール径Ｌ１（図９参照）と定義された円形状である。
側面３１２は、第１曲面部３１２Ａおよび第２曲面部３１２Ｂを有する。
第１曲面部３１２Ａは、底面３１１と側面３１２との境界３１３Ａを起点として、厚さ方向Ｚ視において外側に向かうほど、被押し付け面３１４側に向かう曲面状である。第１曲面部３１２Ａの少なくとも一部は、ボンディングパッド１３１に接している。第１曲面部３１２Ａの一部は、封止樹脂７に接している。
第２曲面部３１２Ｂは、被押し付け面３１４と側面３１２との境界３１３Ｂを起点として、厚さ方向Ｚ視において外側に向かうほど、底面３１１側に向かう曲面状である。第２曲面部３１２Ｂは、封止樹脂７に接している。
被押し付け面３１４は、ボンディングパッド１３１の厚さ方向Ｚ視において、側面３１２よりも内側に位置している。被押し付け面３１４は、後述のキャピラリ８の押し付け部８２によって押し付けられることにより形成された面である。
被押し付け面３１４は、第１部分３１４Ａと、第２部分３１４Ｂと、屈曲部３１４Ｃと、を有する。
第１部分３１４Ａは、環状である。第１部分３１４Ａは、側面３１２につながっている。第１部分３１４Ａは平坦である。第１部分３１４Ａは、厚さ方向Ｚ視において、側面３１２および屈曲部３１４Ｃの間に位置している。
第２部分３１４Ｂは、環状である。第２部分３１４Ｂは、屈曲部３１４Ｃを介して第１部分３１４Ａにつながっている。第２部分３１４Ｂは平坦である。第２部分３１４Ｂは、第１部分３１４Ａに対し傾斜しており、且つ、第１部分３１４Ａに対し１８０度以下の角度をなす。第２部分３１４Ｂは、厚さ方向Ｚにおいて底面３１１に近づくほど、厚さ方向Ｚ視において外側に向かうように、厚さ方向Ｚに対し傾斜している。第２部分３１４Ｂは、厚さ方向Ｚ視において、屈曲部３１４Ｃよりも内側に位置している。第２部分３１４Ｂは、全体にわたって、厚さ方向Ｚ視において、底面３１１に重なっている。
屈曲部３１４Ｃは、輪状であり、第１部分３１４Ａおよび屈曲部３１４Ｃの間に位置している。厚さ方向Ｚ視において、屈曲部３１４Ｃよりも外側に、境界３１３Ａが位置している。
周面３１６は、被押し付け面３１４につながっており、且つ、被押し付け面３１４から起立している。周面３１６は、厚さ方向Ｚ視において、被押し付け面３１４よりも内側に位置している。周面３１６は、第２部分３１４Ｂから起立している。周面３１６に対して、第２部分３１４Ｂは傾斜している。周面３１６は、断面形状が円形状である。周面３１６は、厚さ方向Ｚに沿って延びている。
ボンディング部位３３は、副電極５２にボンディングされた部分である。電子装置Ａ１０の製造の際、ボンディング部位３３は、ボンディング部分３１よりも後にボンディングされる。すなわちボンディング部位３３は、セカンドボンディング部である。ボンディング部位３３は、一方向に沿う副電極５２との接合領域を有している。
橋絡部３５は、ボンディング部分３１およびボンディング部位３３につながる。橋絡部３５は、線状に延び、且つ、断面が円形状である。
図１０等に示す副電極５２は導電性材料よりなる。副電極５２はリードフレームに由来する。副電極５２は、Ｃｕ部５２１およびＡｇ層５２２を有する。
Ｃｕ部５２１はＣｕよりなる。Ｃｕ部５２１には、Ａｇ層５２２が形成されている。Ｃｕ部５２１の厚さは、Ａｇ層５２２の厚さよりも厚い。Ａｇ層５２２はＡｇよりなる。Ａｇ層５２２には、ワイヤ３がボンディングされている。Ａｇ層５２２の厚さは、たとえば、５〜１５μｍである。
主電極５１は導電性材料よりなる。主電極５１はリードフレームに由来する。主電極５１は、副電極５２と同様に、Ｃｕ部およびＡｇ層を有しているが、副電極５２と同様であるので、説明を省略する。主電極５１には、接着層を介して電子素子１が配置されている。
封止樹脂７は、電子素子１と、ワイヤ３と、を封止している。具体的には封止樹脂７は、電子素子１と、ワイヤ３と、主電極５１と、副電極５２と、を覆っている。封止樹脂７は、側面３１２の一部を覆っている。封止樹脂７は、たとえばエポキシ樹脂よりなる。封止樹脂７からは、副電極５２の端面が露出している。当該端面は、リードフレームを切断する際の切断面である。
次に、電子装置Ａ１０の製造方法について説明する。
まず、図１１に示すように、リードフレーム５を用意する。リードフレーム５は、上述の主電極５１と副電極５２とになるべき部位を有している。また、リードフレーム５は、Ｃｕ部５２１ＡおよびＡｇ層５２２Ａを有している。Ｃｕ部５２１ＡおよびＡｇ層５２２Ａはそれぞれ、Ｃｕ部５２１およびＡｇ層５２２に関して述べたのと同様であるから、ここでは説明を省略する。リードフレーム５は、外気と接触することのないように、封止収容体に封止されている。
次に、図示は省略するが、上述の封止収容体を開封し、リードフレーム５を取り出す。リードフレーム５を取り出すと、電子素子１を主電極５１に配置する。電子素子１を主電極５１に配置するには、たとえば銀ペーストやハンダ等の接合材を用いる。次に、電子素子１を配置する際のキュアによって形成された酸化物と硫化物とを、除去する。
次に、図示は省略するが、リードフレーム５を容器に収容する。容器内にてリードフレーム５を、湿度が、たとえば４０〜５０％である環境に保持する。当該環境は、大気圧環境であり、空気あるいは窒素雰囲気であり、且つ、２０〜３０℃であるとよい。容器内にてリードフレーム５を保持する工程は、たとえば１〜１６８時間行う。
次に、容器からリードフレーム５を取り出し、図１２、図１３に示すキャピラリ８を用いてワイヤ３を電子素子１にボンディングする（ファーストボンディング工程）。キャピラリ８は、ホール内面８１と押し付け部８２とを有する。
ホール内面８１は、一方向に沿って延びる貫通孔の内面である。本実施形態ではホール内面８１の断面形状は円形状である。押し付け部８２はホール内面８１につながっている。押し付け部８２はワイヤ３をボンディングする際に、ワイヤ３を接合対象に押し付けるための部位である。本実施形態では押し付け部８２は第１押し付け領域８２１および第２押し付け領域８２２を有する。第１押し付け領域８２１は第２押し付け領域８２２およびホール内面８１につながっており、第１押し付け領域８２１およびホール内面８１に対し傾斜している。第１押し付け領域８２１および第２押し付け領域８２２はいずれも円環状である。第１押し付け領域８２１および第２押し付け領域８２２の境界は、円形状である。
ファーストボンディング工程を行うには、図１２に示すようにキャピラリ８における貫通孔にワイヤ３を挿通させ、当該貫通孔外へとワイヤ３を送りだす。次に、ワイヤ３の先端に対してスパークを飛ばすなどにより、ワイヤ３の先端を融解する。これにより、ボール３１９が形成される。次に、図１４に示すように、キャピラリ８を電子素子１（具体的には、第１導電層１３におけるボンディングパッド１３１）上に位置させる。次に、図１５に示すように、ボール３１９を電子素子１に、付着させる。この状態でキャピラリ８によってボール３１９を電子素子１に対し押さえ付けつつ、ボール３１９に超音波による振動を加える。これにより、ボール３１９は、電子素子１に接合される。そして、図１６に示すように、キャピラリ８を電子素子１から離間させる。
ボール３１９がキャピラリ８によって押し付けられることにより、上述のボンディング部分３１が形成される。キャピラリ８における押し付け部８２に押し付けられることにより、ボンディング部分３１における被押し付け面３１４が形成される。具体的には、押し付け部８２における第１押し付け領域８２１に押し付けられることにより、被押し付け面３１４における第２部分３１４Ｂが形成され、押し付け部８２における第２押し付け領域８２２に押し付けられることにより、被押し付け面３１４における第１部分３１４Ａが形成される。円形状である、第２押し付け領域８２２および第１押し付け領域８２１の境界の直径Ｌ３は、ボンディング部分３１における屈曲部３１４Ｃの直径Ｌ３に一致する。
また、ボール３１９がキャピラリ８によって押し付けられる際に、ボール３１９の一部が、キャピラリ８における貫通孔の内部に侵入する。そのため、ホール内面８１に対応する形状の周面３１６が、ボンディング部分３１に形成される。よって、ホール内面８１の内径は、周面３１６の直径Ｌ２に一致する。
キャピラリ８によってワイヤ３を電子素子１に押し付ける強さや、ボール３１９の大きさを調整することにより、ボンディング部分３１におけるボール径Ｌ１を調整することができる。
そして、ワイヤ３を電子素子１に強固に接合するうえでは、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）と、ボール径Ｌ１との関係は、以下のとおりであることが好ましい。
橋絡部３５の直径Ｌ４が、２２．５μｍ未満の場合、ボール径Ｌ１は、４４μｍ以上５０μｍ以下であり、橋絡部３５の直径Ｌ４が、２２．５μｍ以上２７．５μｍ未満の場合、ボール径Ｌ１は、５９μｍ以上であり、橋絡部３５の直径Ｌ４が、２７．５μｍ以上３２．５μｍ未満の場合、ボール径Ｌ１は、６３μｍ以上であり、橋絡部３５の直径Ｌ４が、３２．５μｍ以上の場合、ボール径Ｌ１は、７７μｍ以上である。なお、橋絡部３５の直径Ｌ４が２０μｍである場合、屈曲部３１４Ｃの直径Ｌ３はたとえば３５μｍであり、橋絡部３５の直径Ｌ４が２５μｍである場合、屈曲部３１４Ｃの直径Ｌ３はたとえば４８μｍであり、橋絡部３５の直径Ｌ４が３０μｍである場合、屈曲部３１４Ｃの直径Ｌ３はたとえば５０μｍであり、橋絡部３５の直径Ｌ４が３５μｍである場合、屈曲部３１４Ｃの直径Ｌ３はたとえば６４μｍである。
次に、図示は省略するが、ワイヤ３を繰り出しながらキャピラリ８を移動させてワイヤループを形成し、ワイヤ３を副電極５２（本実施形態ではＡｇ層５２２Ａ）に押圧させる。
次に、セカンドボンディング工程を行う。セカンドボンディング工程では、ワイヤ３が副電極５２（本実施形態ではＡｇ層５２２Ａ）に押圧されると、キャピラリ８に荷重を印加するとともに超音波振動を印加して、ワイヤ３を副電極５２（本実施形態ではＡｇ層５２２Ａ）に固着させる。超音波振動の印加は、ファーストボンディング工程における超音波振動の印加と同様である。そして、ワイヤ３が副電極５２（本実施形態ではＡｇ層５２２Ａ）に固着されると、キャピラリ８に挿通されたワイヤ３をクランプした状態でキャピラリ８を上昇させて、ワイヤ３を切断する（図示略）。これにより、電子素子１と副電極５２とは、ワイヤ３により形成されるワイヤループにより電気的に連結される（図１７参照）。このようにして、複数のワイヤ３をボンディングする。
次に、ワイヤ３のボンディングを終えると、電子素子１およびワイヤ３がボンディングされたリードフレーム５を容器に収容する。容器内にてリードフレーム５を、湿度が、たとえば４０〜５０％である環境に保持する。当該環境は、大気圧環境であり、空気あるいは窒素雰囲気であり、且つ、２０〜３０℃であるとよい。容器内にてリードフレーム５を保持する工程は、たとえば１〜１６８時間行う。
次に、リードフレーム５を容器から取り出し、所望の金型を用いて、図１８に示すように、ワイヤ３およびリードフレーム５を覆う封止樹脂７を形成する。
次に、図１９に示すように、封止樹脂７を形成した後、封止樹脂７およびリードフレーム５を切断することにより、固片化する。これにより、複数の電子装置Ａ１０が製造される。
次に、本実施形態の作用効果について説明する。
ボンディングパッド１３１にクラック１３９が形成された場合、ボンディングパッド１３１を構成する導電材料が下方に向かっていく。本実施形態においては、第２導電層１４は、緩衝部１４１を有する。緩衝部１４１は、厚さ方向Ｚにおいて、ボンディングパッド１３１および第１配線部位１５１の間に位置している。このような構成によると、ボンディングパッド１３１にクラック１３９が形成されたとしても、緩衝部１４１によってクラック１３９の進行が阻止される。よって、ボンディングパッド１３１にクラック１３９が形成されたとしても、ボンディングパッド１３１および第１配線部位１５１が導通する不都合を回避できる。これにより、電子装置Ａ１０の歩留まりの向上を図ることができる。
第１導電層１３においては、厚さ方向Ｚ視において、ボンディング部分３１に重なる部分にクラック１３９が形成されやすい。本実施形態においては、ワイヤ３は、電子素子１にボンディングされたボンディング部分３１を含む。緩衝部１４１は、厚さ方向Ｚ視において、ボンディング部分３１に重なる部位を有する。このような構成によると、ボンディングパッド１３１にクラック１３９が形成されたとしても、緩衝部１４１によってクラック１３９の進行が、より確実に阻止される。よって、ボンディングパッド１３１にクラック１３９が形成されたとしても、ボンディングパッド１３１および第１配線部位１５１が導通する不都合を、より好適に回避できる。これにより、電子装置Ａ１０の歩留まりの更なる向上を図ることができる。
本実施形態においては、緩衝部１４１およびボンディングパッド１３１に挟まれた全領域には、絶縁層１８が充填されている。このような構成によると、ボンディングパッド１３１と緩衝部１４１との間にて、クラック１３９が緩衝部１４１側に進行することを防止できる。
本実施形態においては、境界３１３Ａは、厚さ方向Ｚ視において、屈曲部３１４Ｃよりも外側に位置している。このような構成によると、ボンディング部分３１における底面３１１の面積を大きくすることができる。これにより、キャピラリ８によるワイヤ３の押し付け時に、ワイヤ３からボンディングパッド１３１へ与えられる単位面積当たりの力積を小さくすることができる。これにより、ボンディングパッド１３１にクラック１３９が形成されることを防止しつつ、ワイヤ３をボンディングパッド１３１に対し強固にボンディングすることができる。
図２０には、ワイヤ３がボンディングパッド１３１に適切にボンディングされているか否かの実験結果を示している。ワイヤ３をボンディングパッド１３１にボンディングした後、ワイヤ３をボンディングパッド１３１から引っ張るプルテストを行った。当該テストはそれぞれ複数回行い、ワイヤ３がボンディング部分３１と橋絡部３５との間で切断される前にワイヤ３がボンディングパッド１３１から脱離した回数を調べた。たとえば、１２回中、ワイヤ３がボンディングパッド１３１から２回脱離した場合には２／１２と示している。
同図に示すように、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）が２０μｍの場合、ボール径Ｌ１が、３９μｍ、４１μｍ、４３μｍ、５１μｍの場合には、ボンディングパッド１３１からのワイヤ３の脱離が発生した。一方、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）が２０μｍの場合、ボール径Ｌ１が、４５μｍ、４７μｍの場合には、ボンディングパッド１３１からのワイヤ３の脱離が発生しなかった。よって、橋絡部３５の直径Ｌ４が、２２．５μｍ未満の場合、ボール径Ｌ１は、４４μｍ以上５０μｍ以下であることが好ましい。
同図に示すように、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）が２５μｍの場合、ボール径Ｌ１が、５４μｍ、５６μｍ、５８μｍの場合には、ボンディングパッド１３１からのワイヤ３の脱離が発生した。一方、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）が２５μｍの場合、ボール径Ｌ１が、６０μｍ、６２μｍ、６４μｍの場合には、ボンディングパッド１３１からのワイヤ３の脱離が発生しなかった。よって、橋絡部３５の直径Ｌ４が、２２．５μｍ以上２７．５μｍ未満の場合、ボール径Ｌ１は、５９μｍ以上であることが好ましい。
同図に示すように、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）が３０μｍの場合、ボール径Ｌ１が、５８μｍ、６２μｍの場合には、ボンディングパッド１３１からのワイヤ３の脱離が発生した。一方、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）が３０μｍの場合、ボール径Ｌ１が、６４μｍ以上の場合には、ボンディングパッド１３１からのワイヤ３の脱離が発生しなかった。よって、橋絡部３５の直径Ｌ４が、２７．５μｍ以上３２．５μｍ未満の場合、ボール径Ｌ１は、６３μｍ以上であることが好ましい。
同図に示すように、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）が３５μｍの場合、ボール径Ｌ１が、７２μｍ、７４μｍ、７６μｍの場合には、ボンディングパッド１３１からのワイヤ３の脱離が発生した。一方、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）が３５μｍの場合、ボール径Ｌ１が、７８μｍ、８０μｍ、８２μｍの場合には、ボンディングパッド１３１からのワイヤ３の脱離が発生しなかった。よって、橋絡部３５の直径Ｌ４が、３２．５μｍ以上の場合、ボール径Ｌ１は、７７μｍ以上であることが好ましい。
本実施形態においては、リードフレーム５を、湿度が４０〜５０％である環境に保持し、その後に、Ａｇ層５２２Ａにワイヤ３をボンディングする。このような構成によると、リードフレーム５にワイヤ３をボンディングする前に、リードフレーム５におけるＡｇ層５２２Ａが硫化することを防止できる。このような構成によると、ワイヤ３とリードフレーム５（Ａｇ層５２２Ａ）とを、より強固に接合できる。これにより、電子装置Ａ１０の歩留まりの向上を図ることが可能となる。
本実施形態においては、Ａｇ層５２２Ａにワイヤ３をボンディングする工程と、ワイヤ３およびリードフレーム５を覆う封止樹脂７を形成する工程との間に、リードフレーム５を、湿度が４０〜５０％である環境に保持する。このような構成によると、封止樹脂７を形成前に、リードフレーム５におけるＡｇ層５２２Ａが硫化することを防止できる。このような構成によると、封止樹脂７が副電極５２から剥離することを、防止できる。
なお、上述の電子装置Ａ１０とは異なり、図２１に示すように、電子素子１は、厚さ方向Ｚに沿って延びる支持ビア１７０を含んでいてもよい。支持ビア１７０は、ボンディングパッド１３１および緩衝部１４１の間に介在しており、且つ、ボンディングパッド１３１および緩衝部１４１を互いに導通させている。このような構成によると、支持ビア１７０がボンディングパッド１３１を支持しているので、ボンディングパッド１３１にクラック１３９が生じることを防止できる。
＜第２実施形態＞
図２２を用いて、本発明の第２実施形態について説明する。
なお、以下の説明では、上記と同一または類似の構成については上記と同一の符号を付し、説明を適宜省略する。
本実施形態における電子装置Ａ１１は、周面３１６の直径Ｌ２が比較的小さい点において、上述の電子装置Ａ１０とは異なる。本実施形態では、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）と周面３１６の直径Ｌ２との差は、たとえば、２〜８μｍである。ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）と周面３１６の直径Ｌ２との差が２μｍ以下であると、キャピラリ８の貫通孔内にてワイヤ３をスムーズに挿通させにくくなる。より好ましくは、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）と周面３１６の直径Ｌ２との差は、たとえば、４〜８μｍである。更に好ましくは、ワイヤ３の直径Ｌ４（上述の橋絡部３５の直径Ｌ４に一致する）と周面３１６の直径Ｌ２との差は、たとえば、５〜７μｍである。
本実施形態では、橋絡部３５の直径Ｌ４が、たとえば、２７．５μｍ以上３２．５μｍ未満の場合、屈曲部３１４Ｃの直径Ｌ３は、たとえば、４６〜５４μｍである。橋絡部３５の直径Ｌ４や屈曲部３１４Ｃの直径Ｌ３は、これに限定されず、電子装置Ａ１０に関して述べた値であってもよい。
次に、本実施形態の作用効果について説明する。
本実施形態においては、橋絡部３５の直径Ｌ４と周面３１６の直径Ｌ２との差は、２〜８μｍである。これは、ホール内面８１の直径が小さいことに起因する。ホール内面８１の直径が小さい場合、底面から見た場合のキャピラリ８の押し付け部８２の面積を大きくすることができる。これにより、厚さ方向Ｚ視において、ボール３１９のうちのより大きな領域を、押し付け部８２によって押し付けることが可能となる。その結果、底面３１１のうちボンディングパッド１３１に対し実質的に力を与える領域を、より大きくすることが可能となる。よって、ボンディングパッド１３１にクラック１３９が形成されることを防止しつつ、ワイヤ３をボンディングパッド１３１に対し強固にボンディングすることができる。したがって、電子装置Ａ１１の歩留まりの向上を図ることができる。
＜第３実施形態＞
図２３、図２４を用いて、本発明の第３実施形態について説明する。
本実施形態における電子装置Ａ１２は、ワイヤ３に、混入金属３９が混入されている点において、上述の電子装置Ａ１０とは異なる。ワイヤ３の主成分は、Ｃｕ、あるいはＡｇであり、本実施形態では、ワイヤ３の主成分は、Ｃｕである。混入金属３９は、Ｐｔ、Ｐｄ、あるいはＡｕのいずれかである。ワイヤ３における混入金属３９の濃度は、たとえば、０．５〜５ｗｔ％である。
本実施形態では、ボンディングパッド１３１は、金属薄膜層１３１Ｍを含む。金属薄膜層１３１Ｍは、たとえば、ＣｕＡｌ2よりなる。金属薄膜層１３１Ｍは、ワイヤ３に接している。金属薄膜層１３１Ｍの厚さは、たとえば、５〜２０ｎｍである。
なお、電子装置Ａ１２の特徴を、電子装置Ａ１１と組み合わせてもよい。
次に、本実施形態の作用効果について説明する。
本実施形態においては、ワイヤ３には、混入金属３９が混入されている。混入金属３９は、Ｐｔ、Ｐｄ、あるいはＡｕのいずれかである。このような構成によると、ボンディング部分３１に接するＣｕ9Ａｌ4層がボンディングパッド１３１に形成されることを抑制できる。Ｃｕ9Ａｌ4層は、封止樹脂７中の塩素（Ｃｌ）と反応して、アルミナ（Ａｌ2Ｏ3）に化学変化しやすい。アルミナは絶縁体であるため、アルミナが形成されると、ボンディング部分３１とボンディングパッド１３１との導通の確保が困難となる。また、アルミナには亀裂が生じやすく、ワイヤ３がボンディングパッド１３１から脱離するおそれもある。よって、Ｃｕ9Ａｌ4層がボンディングパッド１３１に形成されることを抑制できる本実施形態によると、アルミナが形成されることに起因する上記の不都合を回避することができる。
また、電子装置Ａ１２によっても、電子装置Ａ１０に関して述べた作用効果も奏することができる。
＜第４実施形態＞
図２５、図２６を用いて、本発明の第４実施形態について説明する。
本実施形態における電子装置Ａ１３では、ボンディングパッド１３１がＰｄ層２１を含む点において、電子装置Ａ１０とは異なる。Ｐｄ層２１は、ワイヤ３に直接接しており、具体的には、Ｐｄ層２１の表面２１１にワイヤ３が直接接している。そして、本実施形態では、Ｐｄ層２１とワイヤ３との間に、Ｐｄ層２１を構成する材料と、ワイヤ３を構成する材料との合金は形成されていない。Ｐｄ層２１の厚さは、たとえば、０．１〜１μｍである。
本実施形態では、ボンディングパッド１３１は、Ｎｉ層２２およびＣｕ層２３を含む。
Ｎｉ層２２およびワイヤ３の間に、Ｐｄ層２１が位置している。Ｎｉ層２２の厚さは、たとえば、１〜５μｍである。Ｃｕ層２３およびＰｄ層２１の間に、Ｎｉ層２２が位置している。Ｃｕ層２３の厚さは、たとえば、２〜１２μｍである。
本実施形態では、Ｐｄ層２１、Ｎｉ層２２およびＣｕ層２３は、Ａｌ層２９（電子装置Ａ１０のボンディングパッド１３１と同様の構成である）上に形成されている。
Ｐｄ層２１の表面２１１は平滑であることが好ましい。そして、Ｐｄ層２１の表面２１１の円滑さは、Ｎｉ層２２の表面２２１の平滑さに依存する。そのため、Ｎｉ層２２の表面２２１は平滑であることが好ましい。そして、Ｎｉ層２２の表面２２１の円滑さは、Ｃｕ層２３の表面２３１の平滑さに依存する。そのため、Ｃｕ層２３の表面２３１は平滑であることが好ましい。
好ましくは、Ｐｄ層２１の表面２１１の最大高低差Ｌ５、Ｎｉ層２２の表面２２１の最大高低差Ｌ６、および、Ｃｕ層２３の表面２３１の最大高低差Ｌ７は、４０ｎｍ以下である。より好ましくは、Ｐｄ層２１の表面２１１の最大高低差Ｌ５、Ｎｉ層２２の表面２２１の最大高低差Ｌ６、および、Ｃｕ層２３の表面２３１の最大高低差Ｌ７は、３０ｎｍ以下である。更に好ましくは、Ｐｄ層２１の表面２１１の最大高低差Ｌ５、Ｎｉ層２２の表面２２１の最大高低差Ｌ６、および、Ｃｕ層２３の表面２３１の最大高低差Ｌ７は、２０ｎｍ以下である、より好ましくは、Ｐｄ層２１の表面２１１の最大高低差Ｌ５、Ｎｉ層２２の表面２２１の最大高低差Ｌ６、および、Ｃｕ層２３の表面２３１の最大高低差Ｌ７は、１０ｎｍ以下である。最大高低差Ｌ５、Ｌ６、Ｌ７は、たとえば、８０μｍの長さの線内の値である。
本実施形態とは異なり、ボンディングパッド１３１がＣｕ層２３を含んでいなくてもよい。また、本実施形態の構成を、電子装置Ａ１１や電子装置Ａ１２の構成と組み合わせてもよい。なお、最大高低差Ｌ５、Ｌ６、Ｌ７は、ｓｕｒｆａｃｅ ｍｏｒｐｈｏｌｏｇｙと称されることもある。
Ｐｄ層２１の最大高低差Ｌ５と、ワイヤ３のＰｄ層２１への接合の可否についての実験をしたところ、以下の結果となった。最大高低差Ｌ５が１０ｎｍ以下である場合には、１３回中１３回、ワイヤ３をＰｄ層２１へ接合できた。一方、最大高低差Ｌ５が５１ｎｍ、５５ｎｍ、６４ｎｍ、６８ｎｍのいずれの場合においても、ワイヤ３をＰｄ層２１へ接合できず、キャピラリ８によってＰｄ層２１へ押し付けたにも関わらず、ワイヤ３がＰｄ層２１から即座に脱落した。よって、ワイヤ３をＰｄ層２１に接合するには、最大高低差Ｌ５は４０ｎｍ以下であることが好ましく、３０ｎｍ以下であることが更に好ましく、２０ｎｍ以下であることが更に好ましく、１０ｎｍ以下であることが更に好ましいと考えられる。
本発明は、上述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
１ 電子素子
１１ 半導体基板
１３ 第１導電層
１３１ ボンディングパッド
１３１Ａ パッド表面
１３１Ｂ パッド裏面
１３１Ｅ 延出部
１３１Ｍ 金属薄膜層
１３１Ｒ 接合領域
１３１α 第１ボンディングパッド
１３１β 第２ボンディングパッド
１３３ 配線メタル
１３９ クラック
１４ 第２導電層
１４１ 緩衝部
１４１Ａ 緩衝部表面
１４１Ｂ 緩衝部裏面
１４１Ｃ 周縁
１４３ 配線部分
１５ 第３導電層
１５１ 第１配線部位
１５３ 第２配線部位
１６ 第４導電層
１６１ 第１配線膜
１６３ 第２配線膜
１６５ 第３配線膜
１７０ 支持ビア
１７１ 第１ビア
１７２ 第２ビア
１７３ 第３ビア
１７４ 第４ビア
１７７ 連絡部
１８ 絶縁層
１９ 保護層
１９１ パッシベーション膜
１９１Ａ ＳｉＮ層
１９１Ｂ ＳｉＯ2層
１９３ ポリイミド層
１９Ａ 開口
１９Ａａ 内縁
２１ Ｐｄ層
２１１ 表面
２２ Ｎｉ層
２２１ 表面
２３ Ｃｕ層
２３１ 表面
２９ Ａｌ層
３ ワイヤ
３１ ボンディング部分
３１１ 底面
３１２ 側面
３１２Ａ 第１曲面部
３１２Ｂ 第２曲面部
３１３Ａ 境界
３１３Ｂ 境界
３１４ 被押し付け面
３１４Ａ 第１部分
３１４Ｂ 第２部分
３１４Ｃ 屈曲部
３１６ 周面
３１９ ボール
３３ ボンディング部位
３５ 橋絡部
３９ 混入金属
５ リードフレーム
５１ 主電極
５２ 副電極
５２１ Ｃｕ部
５２１Ａ Ｃｕ部
５２２ Ａｇ層
５２２Ａ Ａｇ層
７ 封止樹脂
８ キャピラリ
８１ ホール内面
８２ 押し付け部
８２１ 第１押し付け領域
８２２ 第２押し付け領域
Ａ１０，Ａ１１，Ａ１２，Ａ１３ 電子装置
Ｌ１ ボール径
Ｌ２，Ｌ３，Ｌ４ 直径
Ｌ５，Ｌ６，Ｌ７ 最大高低差
Ｚ 厚さ方向

Claims (19)

  1. 電子素子と、
    前記電子素子にボンディングされたワイヤと、を備え、
    前記電子素子は、前記ワイヤがボンディングされたボンディングパッドを含み、
    前記ボンディングパッドは、Ｐｄ層を含み、
    前記Ｐｄ層は、前記ワイヤに直接接しており、
    前記Ｐｄ層の表面の最大高低差は、４０ｎｍ以下である、電子装置。
  2. 前記Ｐｄ層の表面には、前記ワイヤが直接接している、請求項１に記載の電子装置。
  3. 前記Ｐｄ層の表面の最大高低差は、３０ｎｍ以下である、請求項１ないし請求項２のいずれかに記載の電子装置。
  4. 前記Ｐｄ層の表面の最大高低差は、２０ｎｍ以下である、請求項１ないし請求項３のいずれかに記載の電子装置。
  5. 前記Ｐｄ層の表面の最大高低差は、１０ｎｍ以下である、請求項１ないし請求項４のいずれかに記載の電子装置。
  6. 前記Ｐｄ層の厚さは、０．１〜１μｍである、請求項１ないし請求項５のいずれかに記載の電子装置。
  7. 電子素子と、
    前記電子素子にボンディングされたワイヤと、を備え、
    前記電子素子は、前記ワイヤがボンディングされたボンディングパッドを含み、
    前記ボンディングパッドは、Ｐｄ層を含み、
    前記Ｐｄ層は、前記ワイヤに直接接しており、
    前記ボンディングパッドは、Ｎｉ層を更に備え、
    前記Ｐｄ層は、前記ワイヤおよび前記Ｎｉ層の間に位置しており、
    前記Ｎｉ層の表面は、前記Ｐｄ層に接しており、且つ、最大高低差が４０ｎｍ以下である、電子装置。
  8. 前記Ｐｄ層の表面の最大高低差は、４０ｎｍ以下である、請求項７に記載の電子装置。
  9. 前記Ｎｉ層の厚さは、１〜５μｍである、請求項７に記載の電子装置。
  10. 前記ボンディングパッドは、Ｃｕ層を更に備え、
    前記Ｎｉ層は、前記Ｐｄ層および前記Ｃｕ層の間に位置しており、
    前記Ｃｕ層の表面は、前記Ｎｉ層に接しており、且つ、最大高低差が４０ｎｍ以下である、請求項７ないし請求項９のいずれかに記載の電子装置。
  11. 前記Ｃｕ層の厚さは、２〜１２μｍである、請求項１０に記載の電子装置。
  12. 前記電子素子および前記ワイヤを封止する封止樹脂を更に備える、請求項１ないし請求項１１のいずれかに記載の電子装置。
  13. 前記電子素子は、半導体素子を有する半導体基板を含む、請求項１２に記載の電子装置。
  14. 前記半導体基板は、Ｓｉよりなる、請求項１３に記載の電子装置。
  15. 前記ワイヤはＣｕ、Ａｕ、あるいは、Ａｇよりなる、請求項１ないし請求項１４のいずれかに記載の電子装置。
  16. 前記電子素子は、絶縁性の保護層を含み、
    前記保護層は、前記ボンディングパッドを露出させている、請求項１ないし請求項１５のいずれかに記載の電子装置。
  17. 前記保護層には、開口が形成されており、
    前記開口からは、前記ボンディングパッドが露出している、請求項１６に記載の電子装置。
  18. 前記保護層は、パッシベーション膜を有し、
    前記パッシベーション膜は、ＳｉＮおよびＳｉＯ2の少なくともいずれかよりなる、請求項１６または請求項１７に記載の電子装置。
  19. 前記パッシベーション膜は、互いに積層されたＳｉＮ層およびＳｉＯ2層を有する、請求項１８に記載の電子装置。
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Publication number Priority date Publication date Assignee Title
JP2002076051A (ja) 2000-09-01 2002-03-15 Nec Corp 半導体装置のボンディングパッド構造及びボンディング方法
US7413974B2 (en) * 2005-08-04 2008-08-19 Texas Instruments Incorporated Copper-metallized integrated circuits having electroless thick copper bond pads
JP5324763B2 (ja) * 2007-08-21 2013-10-23 中部電力株式会社 エピタキシャル膜形成用配向基板及びエピタキシャル膜形成用配向基板の表面改質方法
JP2012146720A (ja) * 2011-01-07 2012-08-02 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013004781A (ja) * 2011-06-17 2013-01-07 Sanken Electric Co Ltd 半導体装置及び半導体装置の製造方法
EP2822029A4 (en) * 2012-02-27 2015-12-23 Nippon Micrometal Corp SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING SAME, AND CONNECTING CABLE
JP6100480B2 (ja) * 2012-07-17 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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