JP6356761B2 - メモリセルをプログラムするシステムおよび方法 - Google Patents

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Description

関連出願の相互参照
本出願は、その内容全体が参照により本明細書に明確に組み込まれる、２０１３年２月５日に出願された米国非仮特許出願第１３／７５９，３１０号の優先権を主張する。
本開示は一般に、メモリセルをプログラムすることに関する。
技術の進歩によって、コンピューティングデバイスは、より小型にかつより高性能になっている。たとえば、現在、小型で、軽量で、ユーザが簡単に持ち運べる、ポータブルワイヤレス電話、携帯情報端末（ＰＤＡ）、およびページングデバイスなどのワイヤレスコンピューティングデバイスを含む、様々なポータブルパーソナルコンピューティングデバイスが存在する。より具体的には、携帯電話およびインターネットプロトコル（ＩＰ）電話などのポータブルワイヤレス電話は、ワイヤレスネットワークを介して音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話には、内部に他のタイプのデバイスが組み込まれている。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含み得る。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなど、インターネットにアクセスするために使用され得るソフトウェアアプリケーションを含む実行可能な命令を処理することができる。したがって、これらのワイヤレス電話は、かなりのコンピューティング能力を含むことができる。
ワイヤレス電話および他の電子デバイス内の回路は、ワンタイムプログラマブル（ＯＴＰ）デバイスを使用して、データ値をプログラムし記憶することができる。ＯＴＰデバイスは、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタなど、デバイス内のトランジスタのソース、ドレイン、および／またはチャネル領域においてゲート酸化膜破壊を引き起こすことによって、データ値をプログラムすることができる。ゲート酸化膜破壊により、読取り電圧が印加されると、電流はトランジスタのゲートとトランジスタのソース／ドレイン領域との間を流れることができるが、非プログラマブルデバイスは実質的にゼロのまたは非常に小さいゲート−ソース／ドレイン電流を示す。
ソース、ドレイン、およびチャネル領域に対するゲート酸化膜破壊位置のばらつきは、酸化膜破壊によって引き起こされる抵抗の量に影響を及ぼし得る。たとえば、チャネル領域における酸化膜破壊は、大きいバイポーラ型抵抗を引き起こし得るが、ソース領域またはドレイン領域のいずれかにおける酸化膜破壊は、より小さい線形抵抗を引き起こし得る。
酸化膜破壊の後、チャネル破壊の読取り電流を検出するために、読取り電圧がトランジスタに印加され得る。しかしながら、ゲート酸化膜破壊の後に、記憶されたデータ値を読み取るために読取り電圧がＯＴＰデバイスに印加されると、読取り電圧がチャネル領域における破壊の読取り電圧（すなわち、より大きい抵抗を補償するための大きい読取り電圧）に対応する場合、トランジスタのソース領域およびドレイン領域に過度の負荷がかかる可能性がある。トランジスタのソース領域およびドレイン領域に過度の負荷がかかると、トランジスタが誤動作する可能性があり、トランジスタのリーク電流を増加させる可能性がある。ＯＴＰデバイスは反転モード（すなわち、アクティブ化チャネル）で動作することができ、センスアンプ（ＳＡ）を使用して論理値を単方向検知する（ｕｎｉ−ｄｉｒｅｃｔｉｏｎａｌｌｙ ｓｅｎｓｅ）ことができる。
メモリセルをプログラムするシステムおよび方法が開示される。ワンタイムプログラマブル（ＯＴＰ）デバイスは、プログラマブルトランジスタを含む。プログラマブルトランジスタは、プログラマブルトランジスタのゲートとプログラマブルトランジスタのソース／ドレインとの間に導電経路（すなわち、ゲート酸化膜またはゲート誘電体破壊）を作成することによって、プログラムされ得る。たとえば、ゲートとソース／ドレインとの間の電圧差が破壊電圧を超え、したがって、ゲートとソース／ドレインとの間に導電経路を作成することがある。導電経路を作成するために、ゲート電圧がゲートに印加され得、ソース／ドレイン電圧がソース／ドレインに印加され得る。ゲート電圧にほぼ等しい電圧をトランジスタのウェルに印加することによって、プログラマブルトランジスタのチャネル領域において破壊が生じることが防止される。ソースまたはドレイン重複領域におけるＯＴＰ破壊（すなわち、導電経路）により、ＯＴＰデバイスは線形の低い破壊抵抗による双方向センスアンプ（ＳＡ）モードで動作することができ、チャネルをオンにする必要がない場合がある。
特定の実施形態では、方法は、重複領域およびチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップを含む。破壊状態は、半導体トランジスタ構造のゲートと重複領域との間の第１の電圧差が半導体トランジスタ構造の破壊電圧を超えるようにするとともに、ゲートとチャネル領域との間の第２の電圧差を破壊電圧未満に維持することによって、作成される。
別の特定の実施形態では、装置は、ｐ型ワンタイムプログラマブル（ＯＴＰ）デバイスを含む。ｐ型ＯＴＰデバイスは、アクセストランジスタおよび半導体トランジスタ構造を含む。半導体トランジスタ構造は、ドレイン重複領域およびチャネル領域を含む。チャネル領域はｎ型ウェルドーピング特性を有し、ドレイン重複領域はアクセストランジスタに結合される。半導体トランジスタ構造の破壊状態は、記憶されたデータ値を示す。
別の特定の実施形態では、方法は、プログラミング電圧をアクセストランジスタのソースに印加するステップを含む。アクセストランジスタのドレインは、半導体トランジスタ構造のソース領域に結合される。方法は、第１の電圧を半導体トランジスタ構造のゲートに印加し、半導体トランジスタ構造のチャネル領域をバイアスするために、第２の電圧を半導体トランジスタ構造の（ウェル）端子に印加するステップをさらに含む。第１の電圧および第２の電圧は実質的に等しいか、またはゲート誘電体破壊電圧よりもはるかに小さい。
開示する実施形態のうちの少なくとも１つによって与えられる１つの特定の利点は、半導体トランジスタ構造のソース領域および／またはドレイン領域に過度の負荷をかけることによって引き起こされる、プログラマブル半導体トランジスタ構造のリーク電流の量を低減できることである。本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
ゲートと重複領域との間でプログラマブル破壊状態を生成するようにバイアスされた半導体トランジスタ構造の特定の例示的な実施形態の図である。 半導体トランジスタ構造において破壊状態を作成するように動作可能な回路の特定の例示的な実施形態の図である。 図２の半導体トランジスタ構造の特定の例示的な実施形態の図である。 半導体トランジスタ構造において破壊状態を作成するように動作可能な回路の特定の例示的な実施形態の別の図である。 図４の半導体トランジスタ構造の特定の例示的な実施形態の図である。 半導体トランジスタ構造において破壊状態を作成する方法の特定の実施形態のフローチャートである。 半導体トランジスタ構造において破壊状態を作成する方法の特定の実施形態の別のフローチャートである。 半導体トランジスタ構造において破壊状態を作成するように動作可能な構成要素を含むワイヤレスデバイスのブロック図である。 半導体トランジスタ構造において破壊状態を作成するように動作可能な構成要素を含む電子デバイスを製造するための製造プロセスの特定の例示的な実施形態のデータフロー図である。
図１を参照すると、ゲートと重複領域との間でプログラマブル破壊状態を生成するようにバイアスされた半導体トランジスタ構造１００の特定の例示的な実施形態が示されている。半導体トランジスタ構造１００の断面図および半導体トランジスタ構造１００の上面図が示されている。特定の実施形態では、半導体トランジスタ構造１００は、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタまたはｐ型高ｋゲート誘電体金属ゲートトランジスタを含み得る。別の特定の実施形態では、半導体トランジスタ構造１００は、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタまたはｎ型高ｋゲート誘電体金属ゲートトランジスタを含み得る。
半導体トランジスタ構造１００は、ゲート１０６、ソース／ドレイン領域１０８、ウェル１１２（すなわち、チャネル領域）を含む。誘電体１０７は、ゲート１０６をソース／ドレイン領域１０８およびウェル１１２から分離する。誘電体１０７は、高誘電率を有する材料からなる絶縁層であり得る。重複領域１０８ａは、ゲート１０６および誘電体１０７の下に延在する、ソース／ドレイン領域１０８の特定のエリアに対応し得る。重複領域１０８ａは、高ドープ濃度を有するソース／ドレイン領域１０８とは対照的に、低ドープ濃度を有し得る。たとえば、ソース／ドレイン領域１０８がＮ＋濃度でドープされている場合、重複領域１０８ａは、ＮＭＯＳ用のソース／ドレイン領域１０８の残りのエリアと比較すると、低ドープＮ＋濃度を有し得る。別の例として、ソース／ドレイン領域１０８がＰ＋濃度でドープされている場合、重複領域１０８ａは、ＰＭＯＳ用のソース／ドレイン領域１０８の残りのエリアと比較すると、低ドープＰ＋濃度を有し得る。ゲート１０６はソース／ドレイン領域１０８と同じ型であってもよく、またはソース／ドレイン領域１０８の逆の型であってもよく、すなわち、ＮＭＯＳゲート型はＮ＋、Ｎ、またはＰ型金属ゲートとすることができ、ＰＭＯＳゲート型はＰ＋、Ｐ、またはＮ型金属ゲートとすることができる。
半導体トランジスタ構造１００は、ソース／ドレイン領域１０８をゲート１０６から分離するように構成されたスペーサ層１０９をさらに含む。ウェル１１２は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（すなわち、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタ）が埋め込まれた、半導体トランジスタ構造１００の領域に対応する。ウェル１１２は、ソース／ドレイン領域１０８とは反対のドーピング特性を有し得る。たとえば、ソース／ドレイン領域１０８がＰ＋濃度を有するとき、ウェル１１２はＮ−濃度を有し得る。別の例として、ソース／ドレイン領域１０８がＮ＋濃度を有するとき、ウェル１１２はＰ−濃度を有し得る。チャネル領域は、ソース／ドレイン領域１０８とゲート１０６の反対端部に位置する第２のソース／ドレイン領域（図示せず）との間のウェル１１２内に形成され得る。たとえば、チャネル（すなわち、伝導経路）は、ソース／ドレイン領域１０８を第２のソース／ドレイン領域と接続するウェル１１２内に形成され得る。
半導体トランジスタ構造１００は、アイソレーションをもたらし、隣接する半導体デバイス構成要素間での電流リークを防止するシャロートレンチアイソレーションエリア１０５をさらに含む。たとえば、半導体トランジスタ構造１００は、各半導体トランジスタ構造が単一のメモリセルに対応する、メモリ内の複数の隣接する半導体トランジスタ構造のうちの１つであり得る。シャロートレンチアイソレーションエリア１０５は、（メモリ内の別の半導体トランジスタ構造からの）電流リークが図１に示す半導体トランジスタ構造１００に影響を及ぼすのを防止し得る。半導体トランジスタ構造１００は、基板１１３をさらに含む。ウェル１１２およびシャロートレンチアイソレーションエリア１０５は、基板１１３内に形成される。メモリ内の複数の隣接する半導体トランジスタ構造の構成要素も、基板１１３内に形成され得る。特定の実施形態では、基板１１３はＰ−濃度でドープされ得る。
動作中に、ゲート１０６と重複領域１０８ａとの間の第１の電圧差が半導体トランジスタ構造１００のゲート誘電体１０７の破壊電圧を超えるようにすることによって、破壊状態１２４が半導体トランジスタ構造１００において作成され得る。破壊状態１２４は、誘電体１０７を通したゲート１０６と重複領域１０８ａとの間の破壊（すなわち、導電経路の作成）に対応する。ゲート１０６とウェル１１２との間での導電経路の作成は、ゲート１０６とチャネル領域（すなわち、ウェル１１２）との間の第２の電圧差を半導体トランジスタ構造１００の破壊電圧未満に維持することによって防止され得る。
破壊状態１２４は、半導体トランジスタ構造１００を含むワンタイムプログラマブル（ＯＴＰ）デバイスにおいてプログラムされた（および読み取られた）論理値に対応し得る。たとえば、特定の実施形態では、破壊状態１２４の作成は、ＯＴＰデバイスが論理「０」値に対立するものとして論理「１」値を記憶することに対応し得る。代替実施形態では、破壊状態１２４の作成は、ＯＴＰデバイスが論理「１」値に対立するものとして論理「０」値を記憶することに対応し得る。
第１の特定の実施形態では、半導体トランジスタ構造１００はＮＭＯＳトランジスタを含むことができ、ソース／ドレイン領域１０８はＮ＋濃度でドープされ、重複領域１０８ａはより低いＮ＋濃度でドープされ得る。図２〜図３に関して説明するように、この特定の実施形態では、破壊状態１２４はＮＭＯＳトランジスタにおけるプログラミング動作に対応し得る。ゲート電圧は第１のワードライン１３０を介してゲート１０６に印加され得、プログラム電圧はアクセストランジスタを通って流れる電流１３１を介してソース／ドレイン領域１０８（およびしたがって重複領域１０８ａ）に印加され得る。プログラム電圧はアクセストランジスタを通って印加されることになり、図２に関して説明するように、アクセストランジスタのしきい値電圧によって低減され得る。電流１３１を介して印加されるプログラム電圧は、第１のワードライン１３０を介して印加されるゲート電圧よりも大きい。図２〜図３に関してさらに説明するように、この特定の実施形態では、ゲート１０６とウェル１１２との間の第２の電圧差は、ウェルタグライン（図示せず）を介してウェル電圧をＮＭＯＳトランジスタのボディに（すなわち、ウェル１１２に）印加することによって、半導体トランジスタ構造１００の誘電体１０７の破壊電圧未満に維持され得る。ウェル電圧はゲート電圧にほぼ等しくてもよい。たとえば、図２に関して説明するように、ゲート電圧はワードラインを介してほぼグランドにバイアスされ得、ウェル電圧はワードラインを介してほぼグランドにバイアスされ得る。
第２の特定の実施形態では、半導体トランジスタ構造１００はＰＭＯＳトランジスタを含み、ソース／ドレイン領域１０８はＰ＋濃度でドープされ、重複領域１０８ａはより低いＰ＋濃度でドープされ得る。図４〜図５に関して説明するように、この特定の実施形態では、破壊状態１２４はＰＭＯＳトランジスタにおけるプログラミング動作に対応する。プログラム電圧は第１のワードライン１３０を介してゲート１０６に印加され得、ソース／ドレイン電圧はアクセストランジスタを介して重複領域１０８ａに印加されて、低電圧に接続し得る。ソース／ドレイン電圧は、アクセストランジスタのしきい値電圧にほぼ等しくてもよい。図４〜図５に関してさらに説明するように、この特定の実施形態では、ゲート１０６とウェル１１２との間の第２の電圧差は、ウェルタグラインを介してウェル電圧をＰＭＯＳトランジスタのボディに（すなわち、ウェル１１２またはチャネル領域に）印加することによって、誘電体１０７の破壊電圧未満に維持され得る。ゲート１０６に印加されたプログラム電圧とボディに印加されたウェル電圧との間の差は誘電体１０７の破壊電圧未満であり、プログラム電圧とソース／ドレイン電圧との間の差は誘電体１０７の破壊電圧よりも大きい。たとえば、図４に関して説明するように、ゲート電圧はワードラインを介してプログラミング電圧にバイアスされ得、ウェル電圧は別のワードラインを介してほぼ供給電圧（Ｖｄｄ）（すなわち、通常印加される電源電圧）にバイアスされ得る。
図１の半導体トランジスタ構造１００のゲート１０６と重複領域１０８ａとの間での破壊状態１２４の作成は、読取り動作中にソース／ドレイン領域１０８に過度の負荷がかかることを防止し得ることが諒解されよう。たとえば、図２および図４に関して説明するように、破壊状態１２４がゲート１０６とウェル１１２（すなわち、チャネル領域）との間である場合と比較すると、破壊状態１２４がゲート１０６と重複領域１０８ａとの間であるとき、小さい破壊抵抗のばらつきおよび維持された高速検知により、記憶された論理値を読み取るために、より低い読取り電圧が半導体トランジスタ構造１００に印加され得る。より低い読取り電圧は破壊経路（すなわち、破壊状態１２４によって形成された経路）およびソース／ドレイン重複領域１０８ａにおける負荷を低減することができ、ソース／ドレイン領域１０８におけるリーク電流の量を低減することができる。より低い読取り電圧は、より高い読取り電圧と比較すると、電力消費を低減し得ることも諒解されよう。破壊状態１２４の作成は、論理値の双方向検知を可能にして、線形破壊抵抗による回路設計のさらなる柔軟性をもたらすことができ、半導体トランジスタ構造１００がチャネル反転モードで動作することを必要としない場合がある。たとえば、検知は半導体トランジスタ構造１００のゲート側からであってもよく、または半導体トランジスタ構造１００のソース／ドレイン側からであってもよい。
図２を参照すると、半導体トランジスタ構造において破壊状態を作成するように動作可能な回路２００の特定の例示的な実施形態が示されている。回路２００は、半導体トランジスタ構造２０２およびアクセストランジスタ２０４を含む、ワンタイムプログラマブル（ＯＴＰ）デバイス（すなわち、ｎ型ＯＴＰデバイス）の回路であり得る。半導体トランジスタ構造２０２は第１のＮＭＯＳトランジスタであってもよく、アクセストランジスタ２０４は第２のＮＭＯＳトランジスタであってもよい。第１のＮＭＯＳトランジスタは、第２のＮＭＯＳトランジスタ（すなわち、ＩＯトランジスタ）よりも低い破壊電圧を有するコアトランジスタであってもよい。図２の半導体トランジスタ構造２０２は、図１の半導体トランジスタ構造１００の特定の実施形態であり得る。
半導体トランジスタ構造２０２（すなわち、第１のＮＭＯＳトランジスタ）は、第１のゲート２０６、第１のドレイン２０８、第１のソース２１０、および第１のチャネル領域２１２を含む。アクセストランジスタ２０４（すなわち、第２のＮＭＯＳトランジスタ）は、第２のゲート２１４、第２のドレイン２１６、第２のソース２１８、および第２のチャネル領域２２０を含む。第１のＮＭＯＳトランジスタの第１のドレイン２０８は、第２のＮＭＯＳトランジスタの第２のソース２１８からソース電圧／電流（たとえば、点線で示す電流２３１）を受け取るように結合される。
第１のゲート２０６は第１のワードライン２３０に結合され、第１のワードライン２３０の電圧に応答する。たとえば、ドレイン−ソースは絶縁され、第１のワードライン２３０の電圧がしきい値電圧を下回ると、第１のＮＭＯＳトランジスタの高抵抗を有する。第２のゲート２１４は第２のワードライン２３２に結合され、第２のワードライン２３２の電圧に応答する。たとえば、第２のワードライン２３２の電圧がしきい値電圧を上回って増加すると、第２のＮＭＯＳトランジスタのドレイン−ソース導電率が増加し得る。第１のＮＭＯＳトランジスタの第１のチャネル領域２１２（すなわち、Ｐウェル）はウェルライン２３４に結合され、第２のＮＭＯＳトランジスタの第２のチャネル領域２２０（すなわち、Ｐウェル）はウェルライン２３４に結合される。第２のＮＭＯＳトランジスタの第２のドレイン２１６はビットライン２３６に結合される。
プログラミング動作中に、回路２００は半導体トランジスタ構造２０２（すなわち、第１のＮＭＯＳトランジスタ）において破壊状態２２４を作成する。破壊状態２２４は、第１のＮＭＯＳトランジスタの第１のゲート２０６とドレイン重複領域との間の誘電体破壊（すなわち、誘電体における導電経路の作成）に対応する。第１のＮＭＯＳトランジスタのドレイン重複領域は、（高ドープＮ＋濃度を有する領域に対立するものとして）低ドープＮ＋濃度を有する、ゲート誘電体の下に延在する第１のドレイン２０８の領域に対応する。
（第１のチャネル領域２１２における場合に対立するものとして第１のドレイン２０８における）破壊状態２２４は、第１のゲート２０６とドレイン重複領域（すなわち、第１のドレイン２０８）との間の第１の電圧差が半導体トランジスタ構造２０２の破壊電圧を超えるようにするとともに、第１のゲート２０６と第１のチャネル領域２１２との間の第２の電圧差を破壊電圧未満に維持することによって作成され得る。破壊状態２２４は、図１の破壊状態１２４に対応し得る。
第１のゲート２０６と第１のドレイン２０８との間で第１の電圧差を生じさせることは、ゲート電圧を第１のゲート２０６に印加し、アクセストランジスタ２０４を介して、プログラム電圧を、第１のソース２１０または第１のチャネル領域２１２にではなく、第１のドレイン２０８に印加することを含み得る。プログラム電圧は、ゲート電圧よりも大きく、第１のゲート２０６と第１のドレイン２０８との間で誘電体破壊を生じさせるほど十分に大きくてもよい。たとえば、第１のワードライン２３０は、グランド（すなわち、ゼロボルト）にほぼ等しいゲート電圧をＮＭＯＳトランジスタの第１のゲート２０６に印加することができる。システムプログラミング電圧（Ｖｐ）は、第２のワードライン２３２を介してアクセストランジスタ２０４の第２のゲート２１４に印加され、ビットライン２３６を介してアクセストランジスタ２０４の第２のドレイン２１６に印加され得る。ウェルタグライン２３４は、グランド（すなわち、ゼロボルト）にほぼ等しいウェル電圧を半導体トランジスタ構造２０２およびアクセストランジスタ２０４のボディコンタクトに印加することができる。その結果、アクセストランジスタ２０４のゲート−ドレインまたはゲート−ソース電圧（Ｖｇｄ２、Ｖｇｓ２）はほぼゼロになり、Ｖｐ−Ｖｔ（たとえば、Ｖｇｄ２＝Ｖｐ−Ｖｐ、Ｖｇｓ２＝Ｖｐ−Ｖｔ）であるが、伝導は、第２のゲート２１４（Ｖｐ）とボディバイアス（グランド）との間の電圧差により、アクセストランジスタ２０４の第２のチャネル領域２２０を通じて可能になる。第２のトランジスタ（すなわち、アクセストランジスタ２０４）がＩＯトランジスタであってもよく、第１のトランジスタ（すなわち、半導体トランジスタ構造２０２）よりも高い破壊電圧を有し得るので、第２のトランジスタは第２のソース２１８において破壊できない。プログラム電圧（たとえば、システムプログラミング電圧（Ｖｐ）からアクセストランジスタ２０４のしきい値電圧（Ｖｔ）を引いたもの）は、半導体トランジスタ構造２０２（すなわち、第１のＮＭＯＳトランジスタ）の第１のドレイン２０８に与えられる。第１のトランジスタは、低い破壊電圧を有し得るコアトランジスタであってもよい。
破壊状態２２４は、第１のゲート２０６と第１のドレイン２０８との間の、破壊電圧を超える第１の電圧差に応答して、ドレイン重複領域と第１のゲート２０６との間で生じる。したがって、電流２３１は、プログラム経路に沿って、ビットライン２３６からアクセストランジスタ２０４を通って第１のドレイン２０８に流れ、ゲート酸化膜を超えて半導体トランジスタ構造２０２の第１のゲート２０６に流れる。以下で説明するように、破壊状態２２４は、回路２００（すなわち、ＯＴＰデバイス）で読み取られ得る論理値に対応し得る。
第１のゲート２０６と第１のチャネル領域２１２との間の第２の電圧差は、第１のチャネル領域２１２をバイアスするウェル電圧に起因して、破壊電圧未満に維持され得る。たとえば、ウェルライン２３４は、グランド（すなわち、ゼロボルト）にほぼ等しいウェル電圧を半導体トランジスタ構造２０２の第１のチャネル領域２１２に印加することができるが、第１のゲート２０６に印加されたゲート電圧もグランドにほぼ等しいので、破壊電圧未満である第２の電圧差（すなわち、ゲート電圧からウェル電圧を引いたもの）により、第１のチャネル領域２１２において破壊が生じることが防止され得る。
破壊状態２２４が作成された後、半導体トランジスタ構造２０２における読取り動作が実施され得る。読取り動作を実施することは、第１のワードライン２３０およびウェルライン２３４が接地されている一方で、ビットライン２３６をシステム読取り電圧（Ｖｒｅａｄ）でバイアスし、第２のワードライン２３２をシステム供給電圧（Ｖｄｄ）でバイアスすることによって、読取り電圧をドレイン重複領域（すなわち、第１のドレイン２０８）に印加することを含むことができ、システム読取り電圧（Ｖｒｅａｄ）は、プログラムされていないセルの酸化膜破壊を防止し、過剰な読取り電圧によって破壊状態２２４に過度の負荷をかけるのを防止するために、システムプログラミング電圧（Ｖｐ）未満およびシステム供給電圧（Ｖｄｄ）未満である。読取り（すなわち、検知）動作は、第２のワードライン２３２がシステム供給電圧（Ｖｄｄ）でバイアスされ、ビットライン２３６が接地されている一方で、第１のワードライン２３０を読取り電圧（Ｖｒｅａｄ）に維持することによって、電流２３１の反対方向で実施され得る。
代替実施形態では、破壊状態は、第１のゲート２０６と第１のソース２１０との間の電圧差が破壊電圧を超えるようにすることによって、半導体トランジスタ構造２０２の第１のソース２１０において作成され得る。この特定の実施形態では、この電圧差を生じさせることは、ゲート電圧を第１のゲート２０６に印加し、第１のソース２１０に結合されたアクセストランジスタを介して、プログラム電圧を、第１のドレイン２０８または第１のチャネル領域２１２にではなく、第１のソース２１０に印加することを含み得る。
破壊状態２２４は第１のゲート２０６とソース重複領域との間であるので、検知性能を維持するためのより高いバイポーラ型抵抗と比較するとより低い線形抵抗により、第１のチャネル領域２１２においてゲート酸化膜破壊が生じた場合とは対照的に、記憶された論理値を読み取るために、より低い読取り電圧が印加され得ることが諒解されよう。たとえば、特定の実施形態では、システム読取り電圧（Ｖｒｅａｄ）は１００ミリボルト（ｍＶ）未満であり得る。より低いシステム読取り電圧（Ｖｒｅａｄ）は第１のドレイン２０８に過度の負荷をかけるのを防止することができ、また、より大きい読取り電圧と比較すると、電力消費を低減し得ることが諒解されよう。
図３を参照すると、図２の半導体トランジスタ構造２０２（すなわち、第１のＮＭＯＳトランジスタ）の特定の例示的な実施形態が示されている。半導体トランジスタ構造２０２は、第１のゲート２０６、第１のドレイン２０８、および第１のチャネル領域２１２（すなわち、ウェル）を含む。ドレイン重複領域２０８ａは図３に示されており、図２に関して説明したドレイン重複領域に対応し得る。誘電体３０７は、第１のゲート２０６を第１のドレイン２０８、ドレイン重複領域２０８ａ、および第１のチャネル領域２１２から分離する。
第１のチャネル領域２１２は、図２の第１のドレイン２０８と第１のソース２１０との間のチャネル領域であり得る。たとえば、チャネル（すなわち、伝導経路）は、第１のドレイン２０８を第１のソース２１０（図３には図示せず）と接続する第１のチャネル領域２１２内で確立され得る。第１のチャネル領域２１２は、第１のドレイン２０８（および第１のソース２１０）とは反対のドーピング特性を有し得る。たとえば、第１のドレイン２０８はＮ＋濃度を有し、第１のチャネル領域２１２はＰ−濃度を有する。ゲート２０６は、Ｎ＋型、またはＮもしくはＰ金属ゲート型などであり得る。
半導体トランジスタ構造２０２は、第１のドレイン２０８を第１のゲート２０６から分離するように構成されたスペーサ層３０９を含む。スペーサ層３０９は図１のスペーサ層１０９に対応することができ、図１のスペーサ層１０９と実質的に同様の方法で動作することができる。半導体トランジスタ構造２０２は、アイソレーションをもたらし、隣接する半導体デバイス構成要素間での電流リークを防止するシャロートレンチアイソレーションエリア３０５をさらに含む。シャロートレンチアイソレーションエリア３０５は図１のシャロートレンチアイソレーションエリア１０５に対応することができ、図１のシャロートレンチアイソレーションエリア１０５と実質的に同様の方法で動作することができる。半導体トランジスタ構造２０２は、基板３１３をさらに含む。第１のチャネル領域２１２およびシャロートレンチアイソレーションエリア３０５は、基板３１３内に形成される。基板３１３はＰ−濃度でドープされる。基板３１３は図１の基板１１３に対応することができ、図１の基板１１３と実質的に同様の方法で機能することができる。
第１の特定の実施形態では、第１のゲート２０６はＮ型金属またはＮ＋濃度からなり得る。第１の特定の実施形態のプログラミング動作中に、第１のワードライン２３０はゲート電圧を第１のゲート２０６に印加することができ、プログラム電圧はドレイン接続３３１を介して第１のドレイン２０８に印加され得る。たとえば、電流２３１はドレイン接続３３１を介して第１のドレイン２０８に印加され得る。ゲート電圧はほぼゼロボルトであってもよく、図２のウェルライン２３４はほぼゼロボルトのウェル電圧を第１のチャネル領域２１２に印加することができる。したがって、ゲート−ドレイン電圧（たとえば、プログラム電圧にほぼ等しい）はゲート−ウェル電圧（たとえば、ゼロボルト）よりも高いので、破壊状態２２４（すなわち、プログラム経路）は、第１のゲート２０６から第１のチャネル領域２１２までとは対照的に、第１のゲート２０６から第１のドレイン２０８（すなわち、ドレイン重複領域２０８ａ）までである。
第１の特定の実施形態の読取り動作中、読取り経路（すなわち、破壊状態２２４）は第１のゲート２０６から第１のドレイン２０８（すなわち、ドレイン重複領域２０８ａ）までである。ゲート電圧はほぼゼロであってもよく、読取り電圧はドレイン接続３３１を介して第１のドレイン２０８に印加され得る。図２に関して説明するように、第１のドレイン２０８に過度の負荷をかけるのを回避するために、低減されたシステム読取り電圧（Ｖｒｅａｄ）（たとえば、１００ｍＶ）が使用され得る。読取り（すなわち、検知）動作は、読取り電圧をゲート２０６に印加し、ゼロボルトにほぼ等しい電圧を第１のドレイン２０８に印加することによって、逆方向で実施され得る。
第２の特定の実施形態では、第１のゲート２０６はＰ型金属からなり得る。第２の特定の実施形態のプログラミング動作は、第１の特定の実施形態のプログラミング動作と同様の方法で機能し得る。第２の特定の実施形態の読取り動作は、第１の特定の実施形態の読取り動作と同様の方法で機能し得る。
図３に示す半導体トランジスタ構造２０２は、図２の回路２００に実装され得る。図３に関して説明した半導体トランジスタ構造２０２の第１の特定の実施形態では、図２のアクセストランジスタ２０４の第２のゲート２１４およびアクセストランジスタ２０４の第２のドレイン２１６に印加されたシステムプログラミング電圧（Ｖｐ）は、図３に関して説明した半導体トランジスタ構造２０２の第２の特定の実施形態におけるシステムプログラミング電圧（Ｖｐ）よりも高くてもよいことが諒解されよう。たとえば、第２の特定の実施形態における第１のゲート２０６のＰ型金属組成ならびに第１のドレイン２０８およびドレイン重複領域２０８ａのＮ＋濃度のために、第２の特定の実施形態におけるより高い自己構築（ｓｅｌｆ ｂｕｉｌｄ）電界により、第１の実施形態と比較すると、より低いシステムプログラミング電圧（Ｖｐ）が必要とされ得る。システムプログラミング電圧（Ｖｐ）を低減することは、電力消費を低減し得る。
図４を参照すると、半導体トランジスタ構造において破壊状態を作成するように動作可能な回路４００の特定の例示的な実施形態が示されている。回路４００は、半導体トランジスタ構造４０２およびアクセストランジスタ４０４を含む、ワンタイムプログラマブル（ＯＴＰ）デバイス（すなわち、ｐ型ＯＴＰデバイス）の回路であり得る。半導体トランジスタ構造４０２は第１のＰＭＯＳトランジスタであってもよく、アクセストランジスタ４０４は第２のＰＭＯＳトランジスタであってもよい。第１のＰＭＯＳトランジスタは、第２のＰＭＯＳトランジスタ（すなわち、ＩＯトランジスタ）よりも低い破壊電圧を有するコアトランジスタであってもよい。図４の半導体トランジスタ構造４０２は、図１の半導体トランジスタ構造１００の特定の実施形態であり得る。
半導体トランジスタ構造４０２（すなわち、第１のＰＭＯＳトランジスタ）は、第１のゲート４０６、第１のドレイン４０８、第１のソース４１０、および第１のチャネル領域４１２を含む。アクセストランジスタ４０４（すなわち、第２のＰＭＯＳトランジスタ）は、第２のゲート４１４、第２のドレイン４１６、第２のソース４１８、および第２のチャネル領域４２０を含む。第１のＰＭＯＳトランジスタの第１のドレイン４０８は、ドレイン電流（たとえば、点線で示す電流４３１）を第２のＰＭＯＳトランジスタの第２のドレイン４１６に与えるように結合される。
第１のゲート４０６は第１のワードライン４３０に結合され、第１のワードライン４３０の電圧に応答する。たとえば、第１のドレイン４０８および第１のソース４１０は第１のＰＭＯＳトランジスタの高抵抗により絶縁され、第１のワードライン４３０の電圧は絶対ＰＭＯＳしきい値電圧を下回る。第２のゲート４１４は第２のワードライン４３２に結合され、第２のワードライン４３２の電圧に応答する。たとえば、第２のワードライン４３２の電圧が絶対ＰＭＯＳしきい値電圧を下回って低下すると、第２のＰＭＯＳトランジスタのドレイン−ソース導電率が増加し得る。第１のＰＭＯＳトランジスタの第１のチャネル領域４１２はウェルライン４３４に結合され、第２のＰＭＯＳトランジスタの第２のチャネル領域４２０はウェルライン４３４に結合される。第２のＰＭＯＳトランジスタの第２のドレイン４１６はビットライン４３６に結合される。
プログラミング動作中に、回路４００は半導体トランジスタ構造４０２（すなわち、第１のＰＭＯＳトランジスタ）において破壊状態４２４を作成する。破壊状態４２４は、第１のＰＭＯＳトランジスタの第１のゲート４０６とドレイン重複領域との間の破壊（すなわち、導電経路の作成）に対応する。第１のＰＭＯＳトランジスタのドレイン重複領域は、（高ドープＰ＋濃度を有する領域に対立するものとして）低ドープＰ＋濃度を有する、ゲート誘電体の下に延在する第１のドレイン４０８の領域に対応する。
（第１のチャネル領域４１２における場合に対立するものとして第１のドレイン４０８における）破壊状態４２４は、第１のゲート４０６とドレイン重複領域（すなわち、第１のドレイン４０８）との間の第１の電圧差が半導体トランジスタ構造４０２の破壊電圧を超えるようにするとともに、第１のゲート４０６と第１のチャネル領域４１２との間の第２の電圧差を破壊電圧未満に維持することによって作成され得る。破壊状態４２４は、図１の破壊状態１２４に対応し得る。
第１のゲート４０６と第１のドレイン４０８との間で第１の電圧差を生じさせることは、システムプログラミング電圧（Ｖｐ）を第１のゲート４０６に印加し、アクセストランジスタ４０４を介して、ドレイン電圧（たとえば、しきい値電圧（Ｖｔ））を、第１のソース４１０または第１のチャネル領域４１２にではなく、第１のドレイン４０８に印加することを含み得る。たとえば、グランド電圧（すなわち、ゼロボルト）はビットライン４３６に印加されてもよく、グランド電圧はアクセストランジスタ４０４の伝導を可能にするために第２のワードライン４３２に印加されてもよい。システムプログラミング電圧（Ｖｐ）が第１のワードライン４３０によって第１のゲート４０６に与えられてもよく、ドレイン電圧（たとえば、アクセストランジスタ４０４のほぼしきい値電圧（Ｖｔ））がアクセストランジスタ４０４を介して第１のドレイン４０８に与えられてもよい。ウェルライン４３４は、システム供給電圧（Ｖｄｄ）を半導体トランジスタ構造４０２のボディコンタクトに与えて、第１のチャネル領域４１２をバイアスし、破壊電圧未満であるＶｐ−Ｖｄｄにより、チャネル領域４１２内ではないが第１のドレイン４０８の近くで破壊状態４２４を生じさせることができる。
破壊状態４２４は、第１のゲート４０６と第１のドレイン４０８との間の、破壊電圧を超える第１の電圧差に応答して、ドレイン重複領域と第１のゲート４０６との間で生じる。したがって、電流４３１は、プログラム経路に沿って、第１のゲート４０６から第１のドレイン４０８を通り、アクセストランジスタ４０４を通ってビットライン４３６に流れる。
第１のゲート４０６と第１のチャネル領域４１２との間の第２の電圧差は、第１のチャネル領域４１２をバイアスするウェル電圧に起因して、破壊電圧未満に維持され得る。たとえば、第１のワードライン４３０がシステムプログラミング電圧（Ｖｐ）を第１のゲート４０６に印加する一方で、ウェルライン４３４はシステム供給電圧（Ｖｄｄ）（すなわち、ウェル電圧）を半導体トランジスタ構造の第１のチャネル領域４１２に印加することができる。したがって、破壊電圧未満である第２の電圧差（たとえば、Ｖｐ−Ｖｄｄ）により、第１のチャネル領域４１２において破壊が生じることが防止され得る。
破壊状態４２４が作成された後、半導体トランジスタ構造４０２における読取り動作が実施され得る。読取り動作を実施することは、読取り電圧を第１のゲート４０６に印加することを含み得る。半導体トランジスタ構造４０２の第１のゲート４０６から第１のドレイン４０８までの読取り経路は、破壊状態４２４によって作成された、記憶された論理値を読み取るために使用され得る。読取り動作は、アクセストランジスタ４０４を介してビットライン４３６における読取り電圧を第１のドレイン４０８に印加し、ゼロにほぼ等しい電圧を第１のゲート４０６に印加することによって、逆方向で実施され得る。
代替実施形態では、破壊状態は、第１のゲート４０６と第１のソース４１０との間の電圧差が破壊電圧を超えるようにすることによって、半導体トランジスタ構造４０２の第１のソース４１０において作成され得る。この特定の実施形態では、この電圧差を生じさせることは、システムプログラミング電圧（Ｖｐ）を第１のゲート４０６に印加し、第１のソース４１０に結合されたアクセストランジスタを介して、アクセストランジスタのしきい値電圧（Ｖｔ）を、第１のドレイン４０８または第１のチャネル領域４１２にではなく、第１のソース４１０に印加することを含み得る。
破壊状態４２４は第１のゲート４０６とドレイン重複領域との間であるので、第１のチャネル領域４１２においてゲート誘電体破壊が生じた場合とは対照的に、記憶された論理値を読み取るために、より低い読取り電圧が印加され得ることが諒解されよう。たとえば、特定の実施形態では、システム読取り電圧（Ｖｒｅａｄ）は１００ミリボルト（ｍＶ）未満であり得る。より低いシステム読取り電圧（Ｖｒｅａｄ）は第１のドレイン４０８に過度の負荷をかけるのを防止することができ、また、電力消費を低減し得ることも諒解されよう。
図５を参照すると、図４の半導体トランジスタ構造４０２（すなわち、第１のＰＭＯＳトランジスタ）の特定の例示的な実施形態が示されている。半導体トランジスタ構造４０２は、第１のゲート４０６、第１のドレイン４０８、および第１のチャネル領域４１２（すなわち、Ｎウェル）を含む。ドレイン重複領域４０８ａは図５に示されており、図４に関して説明したドレイン重複領域に対応し得る。誘電体５０７は、第１のゲート４０６を第１のドレイン４０８、ドレイン重複領域４０８ａ、および第１のチャネル領域４１２から分離する。
第１のチャネル領域４１２は、図４の第１のドレイン４０８と第１のソース４１０との間のチャネル領域であり得る。たとえば、チャネル（すなわち、伝導経路）は、第１のドレイン４０８を第１のソース４１０と接続する第１のチャネル領域４１２内で確立され得る。第１のチャネル領域４１２は、第１のドレイン４０８（および第１のソース４１０）とは反対のドーピング特性を有し得る。たとえば、第１のドレイン４０８はＰ＋濃度を有し、第１のチャネル領域４１２はＮ−濃度を有する。
半導体トランジスタ構造４０２は、第１のドレイン４０８を第１のゲート４０６から分離するように構成されたスペーサ層５０９を含む。スペーサ層５０９は図１のスペーサ層１０９に対応することができ、図１のスペーサ層１０９と実質的に同様の方法で動作することができる。半導体トランジスタ構造４０２は、アイソレーションをもたらし、隣接する半導体デバイス構成要素間での電流リークを防止するシャロートレンチアイソレーションエリア５０５をさらに含む。シャロートレンチアイソレーションエリア５０５は図１のシャロートレンチアイソレーションエリア１０５に対応することができ、図１のシャロートレンチアイソレーションエリア１０５と実質的に同様の方法で動作することができる。半導体トランジスタ構造４０２は、基板５１３をさらに含む。第１のチャネル領域４１２およびシャロートレンチアイソレーションエリア５０５は、基板５１３内に形成される。基板５１３はＰ−濃度でドープされる。基板５１３は図１の基板１１３に対応することができ、図１の基板１１３と実質的に同様の方法で機能することができる。
第１の特定の実施形態では、第１のゲート４０６はＰ型金属またはＰ＋濃度からなり得る。第１の特定の実施形態のプログラミング動作中に、第１のワードライン４３０はゲート電圧（すなわち、システムプログラミング電圧（Ｖｐ））を第１のゲート４０６に印加することができ、ドレイン電圧はドレイン接続５３１を介して第１のドレイン４０８に印加され得る。たとえば、電流４３１は第１のドレイン接続５３１を介して第１のドレイン４０８に印加され得る。図４のウェルライン４３４は、システム供給電圧（Ｖｄｄ）にほぼ等しいウェル電圧を第１のチャネル領域４１２に印加することができる。したがって、ゲート−ドレイン電圧はゲート−ウェル電圧よりも高いので、破壊状態４２４（すなわち、プログラム経路）は、第１のゲート４０６から第１のチャネル領域４１２までとは対照的に、第１のゲート４０６から第１のドレイン４０８（すなわち、ドレイン重複領域４０８ａ）までである。
第１の特定の実施形態の読取り動作中、読取り経路（すなわち、破壊状態４２４）は第１のゲート４０６から第１のドレイン４０８（すなわち、ドレイン重複領域４０８ａ）までである。システム読取り電圧（Ｖｒｅａｄ）は第１のゲート４０６に印加され得、ドレイン電圧はドレイン接続５３１を介して第１のドレイン４０８に印加され得る。図４に関して説明するように、ドレイン重複領域４０８ａに過度の負荷をかけるのを回避するために、低減されたシステム読取り電圧（Ｖｒｅａｄ）（たとえば、１００ｍＶまたはそれ以下）が使用され得る。
第２の特定の実施形態では、第１のゲート４０６はＮ型金属からなり得る。第２の特定の実施形態のプログラミング動作は、第１の特定の実施形態のプログラミング動作と同様の方法で機能し得る。第２の特定の実施形態の読取り動作は、第１の特定の実施形態の読取り動作と同様の方法で機能し得る。
第１の特定の実施形態では、第１のゲート４０６に印加されたシステムプログラミング電圧（Ｖｐ）は第２の特定の実施形態におけるシステムプログラミング電圧（Ｖｐ）よりも高くてもよいことが諒解されよう。たとえば、第２の特定の実施形態における第１のゲート４０６のＮ型金属組成および第１のドレイン４０８のＰ＋濃度のために、より高い自己構築電界により、第１の実施形態と比較すると、より低いシステムプログラミング電圧（Ｖｐ）が印加され得る。システムプログラミング電圧（Ｖｐ）を低減することは、電力消費を低減し得る。
図６を参照すると、半導体トランジスタ構造において破壊状態を作成する方法６００の特定の実施形態のフローチャートが示されている。例示的な実施形態では、方法６００は、図１の半導体トランジスタ構造１００、図２の回路２００、図３の半導体トランジスタ構造２０２、図４の回路４００、または図５の半導体トランジスタ構造４０２を使用して実施され得る。
方法は、６０２において、半導体トランジスタ構造のゲートと半導体トランジスタ構造の重複領域との間の第１の電圧差が破壊電圧を超えるようにすることを含む。たとえば、図１の第１の特定の実施形態では、ゲート電圧は第１のワードライン１３０を介してゲート１０６に印加され得、プログラム電圧は図２のアクセストランジスタ２０４などのアクセストランジスタを流れる電流１３１を介して重複領域１０８ａに印加され得る。電流１３１を介して印加されるプログラム電圧は第１のワードラインを介して印加されるゲート電圧よりも大きくてもよく、したがって、半導体トランジスタ構造１００の破壊電圧を超える、ゲート１０６と重複領域１０８ａとの間の第１の電圧差を引き起こす。第１の電圧差は、ゲート１０６と重複領域１０８ａとの間の破壊状態１２４を作成し得る。
別の例として、図１の第２の特定の実施形態では、プログラム電圧は第１のワードライン１３０を介してゲート１０６に印加され得、ソース／ドレイン電圧は図４のアクセストランジスタ４０４などのアクセストランジスタを介して重複領域１０８ａに印加され得る。図４に関して説明するように、ソース／ドレイン電圧はアクセストランジスタ４０４のしきい値電圧（Ｖｔ）にほぼ等しくてもよく、プログラム電圧はシステムプログラミング電圧（Ｖｐ）に等しくてもよく、したがって、半導体トランジスタ構造１００の破壊電圧を超える、ゲート１０６と重複領域１０８ａとの間の第１の電圧差を引き起こす。
６０４において、ゲートと半導体トランジスタ構造のチャネル領域との間の第２の電圧差は破壊電圧未満に維持され得る。たとえば、図１の第１の特定の実施形態では、ゲート１０６とウェル１１２（すなわち、チャネル領域）との間の第２の電圧差は、図２のウェルライン２３４などのウェルラインを介してウェル電圧をウェル１１２に印加することによって、破壊電圧未満に維持され得る。ウェル電圧はゲート電圧にほぼ等しくてもよい（たとえば、ウェル電圧およびゲート電圧はグランドにほぼ等しくてもよい）。したがって、第２の電圧差（たとえば、ほぼゼロボルト）は、半導体トランジスタ構造１００の破壊電圧未満であり得る。
別の例として、図１の第２の特定の実施形態では、ゲート１０６とウェル１１２との間の第２の電圧差は、図４のウェルライン４３４などのウェルラインを介してウェル電圧をウェル１１２に印加することによって、破壊電圧未満に維持され得る。ウェル電圧はシステム供給電圧（Ｖｄｄ）にほぼ等しくてもよく、図１の第２の特定の実施形態に関して上記で説明したように、ゲート１０６に印加されるプログラム電圧はシステムプログラミング電圧（Ｖｐ）にほぼ等しくてもよい。第２の電圧差（Ｖｐ−Ｖｄｄ）は、半導体トランジスタ構造１００の破壊電圧未満であり得る。
６０６において、破壊状態が作成された後、読取り動作が半導体トランジスタ構造において実施され得る。たとえば、図２を参照すると、読取り動作を実施することは、第１のワードライン２３０およびウェルライン２３４が接地されている一方で、ビットライン２３６をシステム読取り電圧（Ｖｒｅａｄ）でバイアスし、第２のワードライン２３２をシステム供給電圧（Ｖｄｄ）でバイアスすることによって、読取り電圧をドレイン重複領域（すなわち、第１のドレイン２０８）に印加することを含むことができ、システム読取り電圧（Ｖｒｅａｄ）は、プログラムされていないセルの誘電体破壊および破壊経路に過度の負荷をかけることを防止するために、システムプログラミング電圧（Ｖｐ）未満である。また、上記で説明したように、読取り動作は逆方向で実施され得る。
別の例として、図４を参照すると、読取り動作を実施することは、読取り電圧を第１のゲート４０６に印加することを含み得る。半導体トランジスタ構造４０２の第１のゲート４０６から第１のドレイン４０８までの読取り経路は、破壊状態４２４によって作成された、記憶された論理値を読み取るために使用され得る。また、上記で説明したように、読取り動作は逆方向で実施され得る。
図６の方法６００は、図１の半導体トランジスタ構造１００のゲート１０６と重複領域１０８ａとの間の破壊状態１２４を作成することができることが諒解されよう。重複領域１０８ａにおいて破壊状態を作成することは、読取り動作中に、ソース／ドレイン領域１０８に過度の負荷をかけることを防止することができる。たとえば、破壊状態１２４がゲート１０６とウェル１１２（すなわち、チャネル領域）との間である場合と比較すると、破壊状態１２４がゲート１０６と重複領域１０８ａとの間であるとき、記憶された論理値を読み取るために、より低い読取り電圧が半導体トランジスタ構造１００に印加され得る。より低い読取り電圧はソース／ドレイン領域１０８ａにかかる過度の負荷を低減することができ、ＯＴＰデバイスの信頼性を改善することができる。より低い読取り電圧は、より高い読取り電圧と比較すると、電力消費を低減し得ることも諒解されよう。
図７を参照すると、半導体トランジスタ構造において破壊状態を作成する方法７００の別の特定の実施形態のフローチャートが示されている。例示的な実施形態では、方法７００は、図１の半導体トランジスタ構造１００、図２の回路２００、図３の半導体トランジスタ構造２０２、図４の回路４００、または図５の半導体トランジスタ構造４０２を使用して実施され得る。
方法７００は、７０２において、プログラミング電圧をアクセストランジスタのドレインに印加することを含む。たとえば、図２では、システムプログラミング電圧（Ｖｐ）は、ビットライン２３６を介してアクセストランジスタ２０４の第２のドレイン２１６に印加され得る。アクセストランジスタ２０４の第２のソース２１８は、半導体トランジスタ構造２０２の第１のドレイン２０８（すなわち、ドレイン領域）に結合され得る。
７０４において、第１の電圧は半導体トランジスタ構造のゲートに印加され得、半導体トランジスタ構造のチャネル領域をバイアスするために、第２の電圧は半導体トランジスタ構造の端子に印加され得る。たとえば、図２では、第１のワードライン２０３は、グランドにほぼ等しいゲート電圧（すなわち、第１の電圧）を半導体トランジスタ構造２０２の第１のゲート２０６に印加することができる。第１のチャネル領域２１２をバイアスするために、ウェルライン２３４は、グランドにほぼ等しいウェル電圧（すなわち、第２の電圧）を半導体トランジスタ構造２０２のボディコンタクト（すなわち、第１のチャネル領域２１２）に印加することができる。したがって、ウェル電圧およびゲート電圧は実質的に等しい（すなわち、グランドに等しい）ので、第１のチャネル領域２１２において破壊状態が作成されることが防止され得る。
図７の方法７００は、半導体トランジスタ構造２０２の第１のチャネル領域２１２において破壊状態が作成されるのを防止することができることが諒解されよう。第１のチャネル領域２１２において破壊状態を防止することは、チャネル領域破壊状態に対応するデータ値を読み取るために回路２００に印加されるシステム読取り電圧（Ｖｒｅａｄ）に応答して、半導体トランジスタ構造２０２の第１のドレイン２０８および第１のソース２１０に印加される負荷の量を低減することができる。
図８を参照すると、半導体トランジスタ構造において破壊状態を作成するように動作可能な構成要素を含むワイヤレスデバイス８００のブロック図が示されている。デバイス８００は、メモリ８３２に結合された、デジタル信号プロセッサ（ＤＳＰ）などのプロセッサ８１０を含む。
図８はまた、プロセッサ８１０およびディスプレイ８２８に結合されたディスプレイコントローラ８２６を示す。コーダ／デコーダ（コーデック）８３４も、プロセッサ８１０に結合され得る。スピーカ８３６およびマイクロフォン８３８は、コーデック８３４に結合され得る。図８はまた、ワイヤレスコントローラ８４０が、ワイヤレスコントローラ８４０とアンテナ８４２との間に配設された無線周波（ＲＦ）インターフェース８９０を介してプロセッサ８１０およびアンテナ８４２に結合され得ることを示す。ワンタイムプログラマブル（ＯＴＰ）デバイス８０２も、プロセッサ８１０に結合され得る。ＯＴＰデバイス８０２は、図２の回路２００または図４の回路４００に対応し得る。特定の実施形態では、ＯＴＰデバイス８０２は、図１の半導体トランジスタ構造１００を含む。半導体トランジスタ構造１００は、図２〜図３の半導体トランジスタ構造２０２または図４〜図５の半導体トランジスタ構造４０２に対応し得る。
メモリ８３２は、実行可能な命令８５６を含む有形の非一時的プロセッサ可読記憶媒体であり得る。命令８５６は、プログラミング電圧をアクセストランジスタのドレインに印加するために、プロセッサ８１０などのプロセッサによって実行され得る。たとえば、プロセッサ８１０は、ビットライン８３６にかかるバイアスを制御することができる。第１の特定の実施形態では、ビットライン８３６は図２のビットライン２３６に対応し得、ＯＴＰデバイス８０２は図２の回路２００に対応し得る。したがって、第１の特定の実施形態では、プロセッサ８１０は、アクセストランジスタ２０４の第２のドレイン２１６に結合されたビットライン２３６にかかるバイアスをシステムプログラミング電圧（Ｖｐ）で制御することができる。アクセストランジスタ２０４の第２のソース２１８は、半導体トランジスタ構造１００のソース／ドレイン領域１０８に結合され得る。第２の特定の実施形態では、ビットライン８３６は図４のビットライン４３６に対応し得、ＯＴＰデバイス８０２は図４の回路４００に対応し得る。したがって、第２の特定の実施形態では、プロセッサ８１０は、アクセストランジスタ４０４の第２のドレイン４１６に結合されたビットライン４３６にかかるバイアスをほぼグランドで制御することができる。第２のソース４１８は、半導体トランジスタ構造１００のソース／ドレイン領域１０８に結合され得る。
命令８５６はまた、第１の電圧を半導体トランジスタ構造のゲートに印加し、半導体トランジスタ構造のチャネル領域をバイアスするために、第２の電圧を半導体トランジスタ構造の端子に印加するように実行可能であり得る。たとえば、プロセッサ８１０は、半導体トランジスタ構造１００のゲート１０６に結合された第１のワードライン１３０を第１の電圧（すなわち、ゲート電圧）でバイアスすることができる。プロセッサ８１０はまた、図２のウェルライン２３４または図４のウェルライン４３４などのウェルラインを第２の電圧でバイアスすることができる。ウェルラインは、半導体トランジスタ構造１００のチャネル領域（すなわち、第１のチャネル領域２１２、４１２）をバイアスするために、ウェル１１２（すなわち、端子）に結合され得る。第１の電圧および第２の電圧は実質的に等しくてもよい。
命令８５６はまた、プロセッサ８１０に結合された代替のプロセッサ（図示せず）によって実行可能であり得る。
特定の実施形態では、プロセッサ８１０、ディスプレイコントローラ８２６、メモリ８３２、コーデック８３４、およびワイヤレスコントローラ８４０は、システムインパッケージデバイスまたはシステムオンチップデバイス８２２に含まれる。特定の実施形態では、入力デバイス８３０および電源８４４はシステムオンチップデバイス８２２に結合される。さらに、特定の実施形態では、図８に示すように、ディスプレイ８２８、入力デバイス８３０、スピーカ８３６、マイクロフォン８３８、アンテナ８４２および電源８４４は、システムオンチップデバイス８２２の外部にある。しかしながら、ディスプレイ８２８、入力デバイス８３０、スピーカ８３６、マイクロフォン８３８、アンテナ８４２および電源８４４の各々は、インターフェースまたはコントローラなどのシステムオンチップデバイス８２２の構成要素に結合され得る。
説明した実施形態に関連して、装置は、半導体トランジスタ構造のゲートと半導体トランジスタ構造の重複領域との間の第１の電圧差が半導体トランジスタ構造の破壊電圧を超えるようにするための手段を含む。たとえば、第１の電圧差が破壊電圧を超えるようにするための手段は、図１の第１のワードライン１３０、図２〜図３の第１のワードライン２３０、図４〜図５の第１のワードライン４３０、図２のアクセストランジスタ２０４、図２のビットライン２３６、図２の第２のワードライン２３２、図２のウェルライン２３４、図４のアクセストランジスタ４０４、図４のビットライン４３６、図４の第２のワードライン４３２、図４のウェルライン４３４、図８の命令８５６を実行するようにプログラムされたプロセッサ８１０、第１の電圧差が破壊電圧を超えるようにするための１つまたは複数の他のデバイス、回路、モジュール、もしくは命令、またはこれらの任意の組合せを含み得る。
装置はまた、ゲートと半導体トランジスタ構造のチャネル領域との間の第２の電圧差を破壊電圧未満に維持するための手段を含み得る。たとえば、第２の電圧差を破壊電圧未満に維持するための手段は、図１の第１のワードライン１３０、図２〜図３の第１のワードライン２３０、図２のウェルライン２３４、図４〜図５の第１のワードライン４３０、図４のウェルライン４３４、図８の命令８５６を実行するようにプログラムされたプロセッサ８１０、第２の電圧差を破壊電圧未満に維持するための１つまたは複数の他のデバイス、回路、モジュール、もしくは命令、またはこれらの任意の組合せを含み得る。
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル（たとえば、ＲＴＬ、ＧＤＳＩＩ、ＧＥＲＢＥＲなど）になるように設計および構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製作する製作担当者に提供され得る。得られる製品は半導体ウエハを含み、このようなウエハは次いで、半導体ダイに切り分けられ、半導体チップにパッケージングされる。次いで、これらのチップが、上述のデバイスで利用される。図９は、電子デバイス製造プロセス９００の特定の例示的な実施形態を示す。
物理デバイス情報９０２が、製造プロセス９００において、研究用コンピュータ９０６などにおいて受け取られる。物理デバイス情報９０２は、図１の半導体トランジスタ構造１００、図１の半導体トランジスタ構造１００の構成要素、図２の回路２００、図２の回路２００の構成要素、図３の半導体トランジスタ構造２０２、図３の半導体トランジスタ構造２０２の構成要素、図４の回路４００、図４の回路４００の構成要素、図５の半導体トランジスタ構造４０２、図５の半導体トランジスタ構造４０２の構成要素、またはこれらの任意の組合せを含むデバイスなどの、半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。たとえば、物理デバイス情報９０２は、研究用コンピュータ９０６に結合されたユーザインターフェース９０４を介して入力される、物理的パラメータ、材料特性、および構造情報を含み得る。研究用コンピュータ９０６は、メモリ９１０などのコンピュータ可読媒体に結合された、１つまたは複数の処理コアなどのプロセッサ９０８を含む。メモリ９１０は、プロセッサ９０８に、ファイルフォーマットに適合するように物理デバイス情報９０２を変換させ、ライブラリファイル９１２を生成させるように実行可能であるコンピュータ可読命令を記憶することができる。
特定の実施形態では、ライブラリファイル９１２は、変換された設計情報を含む少なくとも１つのデータファイルを含む。たとえば、ライブラリファイル９１２は、電子設計オートメーション（ＥＤＡ）ツール９２０とともに使用するために提供される、図１の半導体トランジスタ構造１００、図１の半導体トランジスタ構造１００の構成要素、図２の回路２００、図２の回路２００の構成要素、図３の半導体トランジスタ構造２０２、図３の半導体トランジスタ構造２０２の構成要素、図４の回路４００、図４の回路４００の構成要素、図５の半導体トランジスタ構造４０２、図５の半導体トランジスタ構造４０２の構成要素、またはこれらの任意の組合せを含む半導体デバイスのライブラリを含み得る。
ライブラリファイル９１２は、メモリ９１８に結合された、１つまたは複数の処理コアなどのプロセッサ９１６を含む設計用コンピュータ９１４において、ＥＤＡツール９２０とともに使用され得る。ＥＤＡツール９２０は、設計用コンピュータ９１４のユーザが、ライブラリファイル９１２の、図１の半導体トランジスタ構造１００、図１の半導体トランジスタ構造１００の構成要素、図２の回路２００、図２の回路２００の構成要素、図３の半導体トランジスタ構造２０２、図３の半導体トランジスタ構造２０２の構成要素、図４の回路４００、図４の回路４００の構成要素、図５の半導体トランジスタ構造４０２、図５の半導体トランジスタ構造４０２の構成要素、またはそれらの任意の組合せを含むデバイスを設計することができるように、プロセッサ実行可能命令としてメモリ９１８に記憶され得る。たとえば、設計用コンピュータ９１４のユーザは、設計用コンピュータ９１４に結合されたユーザインターフェース９２４を介して、回路設計情報９２２を入力することができる。
回路設計情報９２２は、図１の半導体トランジスタ構造１００、図１の半導体トランジスタ構造１００の構成要素、図２の回路２００、図２の回路２００の構成要素、図３の半導体トランジスタ構造２０２、図３の半導体トランジスタ構造２０２の構成要素、図４の回路４００、図４の回路４００の構成要素、図５の半導体トランジスタ構造４０２、図５の半導体トランジスタ構造４０２の構成要素、またはそれらの任意の組合せを含む半導体デバイスの少なくとも１つの物理的特性を表す設計情報を含み得る。例示すると、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または半導体デバイスの物理的特性を表す他の情報を含み得る。
設計用コンピュータ９１４は、ファイルフォーマットに適合するように、回路設計情報９２２を含む設計情報を変換するように構成され得る。例示すると、ファイルフォーマットは、平面的な幾何形状、テキストラベル、およびグラフィックデータシステム（ＧＤＳＩＩ）ファイルフォーマットなどの階層的なフォーマットでの回路レイアウトに関する他の情報を表す、データベースのバイナリファイルフォーマットを含み得る。設計用コンピュータ９１４は、デバイスを表す情報を含む、ＧＤＳＩＩファイル９２６などの変換された設計情報を含むデータファイルを生成するように構成され得、デバイスは、図１の半導体トランジスタ構造１００、図１の半導体トランジスタ構造１００の構成要素、図２の回路２００、図２の回路２００の構成要素、図３の半導体トランジスタ構造２０２、図３の半導体トランジスタ構造２０２の構成要素、図４の回路４００、図４の回路４００の構成要素、図５の半導体トランジスタ構造４０２、図５の半導体トランジスタ構造４０２の構成要素、またはそれらの任意の組合せを含み、ＳＯＣ内に追加の電子回路および構成要素も含む。
ＧＤＳＩＩファイル９２６は、図１の半導体トランジスタ構造１００、図１の半導体トランジスタ構造１００の構成要素、図２の回路２００、図２の回路２００の構成要素、図３の半導体トランジスタ構造２０２、図３の半導体トランジスタ構造２０２の構成要素、図４の回路４００、図４の回路４００の構成要素、図５の半導体トランジスタ構造４０２、図５の半導体トランジスタ構造４０２の構成要素、またはそれらの任意の組合せを含む半導体デバイスを、ＧＤＳＩＩファイル９２６内の変換された情報に従って製造するために、製作プロセス９２８において受け取られ得る。たとえば、デバイス製造プロセスは、ＧＤＳＩＩファイル９２６をマスク製造業者９３０に提供して、代表的なマスク９３２として示される、フォトリソグラフィプロセスで使用されるマスクなどの、１つまたは複数のマスクを作成するステップを含み得る。マスク９３２は、テストされ、代表的なダイ９３６などのダイに分割され得る１つまたは複数のウエハ９３４を生成するために、製作プロセス中に使用され得る。ダイ９３６は、図１の半導体トランジスタ構造１００、図１の半導体トランジスタ構造１００の構成要素、図２の回路２００、図２の回路２００の構成要素、図３の半導体トランジスタ構造２０２、図３の半導体トランジスタ構造２０２の構成要素、図４の回路４００、図４の回路４００の構成要素、図５の半導体トランジスタ構造４０２、図５の半導体トランジスタ構造４０２の構成要素、またはそれらの任意の組合せを含む回路を含む。
ダイ９３６をパッケージングプロセス９３８に供給することができ、ダイ９３６は代表的なパッケージ９４０に組み込まれる。たとえば、パッケージ９４０は、システムインパッケージ（ＳｉＰ）構成などの、単一のダイ９３６または複数のダイを含み得る。パッケージ９４０は、電子機器技術評議会（ＪＥＤＥＣ）規格などの１つまたは複数の規格または仕様に準拠するように構成され得る。
パッケージ９４０に関する情報は、コンピュータ９４６に記憶された構成要素ライブラリを介してなど、様々な製品設計者に配布され得る。コンピュータ９４６は、メモリ９５０に結合された、１つまたは複数の処理コアなどのプロセッサ９４８を含み得る。プリント回路基板（ＰＣＢ）ツールをメモリ９５０にプロセッサ実行可能命令として記憶して、ユーザインターフェース９４４を介してコンピュータ９４６のユーザから受け取られたＰＣＢ設計情報９４２を処理することができる。ＰＣＢ設計情報９４２は、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含み得、パッケージングされた半導体デバイスは、図１の半導体トランジスタ構造１００、図１の半導体トランジスタ構造１００の構成要素、図２の回路２００、図２の回路２００の構成要素、図３の半導体トランジスタ構造２０２、図３の半導体トランジスタ構造２０２の構成要素、図４の回路４００、図４の回路４００の構成要素、図５の半導体トランジスタ構造４０２、図５の半導体トランジスタ構造４０２の構成要素、またはそれらの任意の組合せを含むデバイスを含むパッケージ９４０に対応する。
コンピュータ９４６は、ＰＣＢ設計情報９４２を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報、ならびに配線およびビアなどの電気的接続のレイアウトを含むデータを有する、ＧＥＲＢＥＲファイル９５２などのデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図１の半導体トランジスタ構造１００、図１の半導体トランジスタ構造１００の構成要素、図２の回路２００、図２の回路２００の構成要素、図３の半導体トランジスタ構造２０２、図３の半導体トランジスタ構造２０２の構成要素、図４の回路４００、図４の回路４００の構成要素、図５の半導体トランジスタ構造４０２、図５の半導体トランジスタ構造４０２の構成要素、またはそれらの任意の組合せを含むパッケージ９４０に対応する。他の実施形態では、変換されたＰＣＢ設計情報によって生成されたデータファイルは、ＧＥＲＢＥＲフォーマット以外のフォーマットを有することができる。
ＧＥＲＢＥＲファイル９５２は、基板組立てプロセス９５４で受け取られ、ＧＥＲＢＥＲファイル９５２内に記憶された設計情報に従って製造される、代表的なＰＣＢ９５６などのＰＣＢを作成するために使用され得る。たとえば、ＧＥＲＢＥＲファイル９５２は、ＰＣＢ製造プロセスの様々なステップを実施するために、１つまたは複数の機械にアップロードされ得る。ＰＣＢ９５６は、パッケージ９４０を含む電子部品が搭載されて、代表的なプリント回路アセンブリ（ＰＣＡ）９５８を形成することができる。
ＰＣＡ９５８は、製品製造プロセス９６０において受け取られ、第１の代表的な電子デバイス９６２および第２の代表的な電子デバイス９６４などの、１つまたは複数の電子デバイスに組み込まれてもよい。例示的かつ非限定的な例として、第１の代表的な電子デバイス９６２、第２の代表的な電子デバイス９６４、またはこれらの両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニット、およびコンピュータの群から選択されてもよく、これらに、図１の半導体トランジスタ構造１００、図１の半導体トランジスタ構造１００の構成要素、図２の回路２００、図２の回路２００の構成要素、図３の半導体トランジスタ構造２０２、図３の半導体トランジスタ構造２０２の構成要素、図４の回路４００、図４の回路４００の構成要素、図５の半導体トランジスタ構造４０２、図５の半導体トランジスタ構造４０２の構成要素、またはそれらの任意の組合せが組み込まれる。別の例示的かつ非限定的な例として、電子デバイス９６２および９６４のうちの１つまたは複数は、モバイル電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム（ＧＰＳ）対応デバイス、ナビゲーションデバイス、メータ読取り機器などの固定位置データユニット、または、データもしくはコンピュータ命令を記憶するかまたは取り出す任意の他のデバイス、あるいはこれらの任意の組合せなどの遠隔ユニットであり得る。本開示の教示による遠隔ユニットに加えて、本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。
図１の半導体トランジスタ構造１００、図１の半導体トランジスタ構造１００の構成要素、図２の回路２００、図２の回路２００の構成要素、図３の半導体トランジスタ構造２０２、図３の半導体トランジスタ構造２０２の構成要素、図４の回路４００、図４の回路４００の構成要素、図５の半導体トランジスタ構造４０２、図５の半導体トランジスタ構造４０２の構成要素、またはそれらの任意の組合せを含むデバイスは、例示的なプロセス９００で説明したように、製作され、処理され、電子デバイスに組み込まれ得る。図１〜図８に関して開示される実施形態の１つまたは複数の態様は、ライブラリファイル９１２、ＧＤＳＩＩファイル９２６、およびＧＥＲＢＥＲファイル９５２内などに、様々な処理段階で含められてもよく、ならびに、研究用コンピュータ９０６のメモリ９１０、設計用コンピュータ９１４のメモリ９１８、コンピュータ９４６のメモリ９５０、基板組立てプロセス９５４などの様々な段階で使用される１つまたは複数の他のコンピュータまたはプロセッサ（図示せず）のメモリに記憶されてもよく、また、マスク９３２、ダイ９３６、パッケージ９４０、ＰＣＡ９５８、プロトタイプ回路もしくはデバイスなどの他の製品（図示せず）、またはそれらの任意の組合せなどの１つまたは複数の他の物理的な実施形態に組み込まれてもよい。物理デバイス設計から最終製品までの生産の様々な代表的な段階が示されるが、他の実施形態では、これより少ない段階が使用されてもよく、または追加の段階が含まれてもよい。同様に、プロセス９００は、単一のエンティティによって、または、プロセス９００の様々な段階を実施する１つもしくは複数のエンティティによって実施されてもよい。
本明細書で開示する実施形態に関して説明する様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに諒解されよう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップが、概してそれらの機能に関して、上記で説明されてきた。そのような機能がハードウェアとして実装されるか、またはプロセッサ実行可能命令として実装されるかは、特定の適用例およびシステム全体に課された設計制約に依存する。当業者は、説明した機能を各特定の用途ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示する実施形態に関して説明する方法またはアルゴリズムのステップは、直接ハードウェアで具現化されるか、プロセッサによって実行されるソフトウェアモジュールで具現化されるか、またはその２つの組合せで具現化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、プログラマブル読取り専用メモリ（ＰＲＯＭ）、消去可能プログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ（ＣＤ−ＲＯＭ）、または当技術分野で知られている任意の他の形態の非一時的記憶媒体に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であってもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路（ＡＳＩＣ）に存在し得る。ＡＳＩＣは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末に、個別の構成要素として存在し得る。
開示された実施形態の上記の説明は、当業者が、開示された実施形態を作成または使用することができるように与えられる。これらの実施形態への様々な修正が、当業者には容易に明らかとなり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
１００ 半導体トランジスタ構造
１０５ シャロートレンチアイソレーションエリア
１０６ ゲート
１０７ 誘電体
１０８ ソース／ドレイン領域
１０８ａ 重複領域
１０９ スペーサ層
１１２ ウェル
１１３ 基板
１２４ 破壊状態
１３０ 第１のワードライン
１３１ 電流
２００ 回路
２０２ 半導体トランジスタ構造
２０４ アクセストランジスタ
２０６ ゲート
２０８ 第１のドレイン
２０８ａ ドレイン重複領域
２１０ 第１のソース
２１２ 第１のチャネル領域
２１４ 第２のゲート
２１６ 第２のドレイン
２１８ 第２のソース
２２０ 第２のチャネル領域
２２４ 破壊状態
２３０ 第１のワードライン
２３１ 電流
２３２ 第２のワードライン
２３４ ウェルライン
２３６ ビットライン
３０５ シャロートレンチアイソレーションエリア
３０７ 誘電体
３０９ スペーサ層
３１３ 基板
３３１ ドレイン接続
４００ 回路
４０２ 半導体トランジスタ構造
４０４ アクセストランジスタ
４０６ 第１のゲート
４０８ 第１のドレイン
４０８ａ ドレイン重複領域
４１０ 第１のソース
４１２ 第１のチャネル領域
４１４ 第２のゲート
４１６ 第２のドレイン
４１８ 第２のソース
４２０ 第２のチャネル領域
４２４ 破壊状態
４３０ 第１のワードライン
４３１ 電流
４３２ 第２のワードライン
４３４ ウェルライン
４３６ ビットライン
５０５ シャロートレンチアイソレーションエリア
５０７ 誘電体
５１３ 基板
５３１ ドレイン接続
６００ 方法
７００ 方法
８００ ワイヤレスデバイス、デバイス
８０２ ワンタイムプログラマブル（ＯＴＰ）デバイス、ＯＴＰデバイス
８１０ プロセッサ
８２６ ディスプレイコントローラ
８２８ ディスプレイ
８３０ 入力デバイス
８３２ メモリ
８３４ コーダ／デコーダ（コーデック）
８３６ スピーカ
８３８ マイクロフォン
８４０ ワイヤレスコントローラ
８４２ アンテナ
８４４ 電源
８５６ 命令
８９０ 無線周波（ＲＦ）インターフェース
９００ 電子デバイス製造プロセス、製造プロセス
９０２ 物理デバイス情報
９０４ ユーザインターフェース
９０６ 研究用コンピュータ
９０８ プロセッサ
９１０ メモリ
９１２ ライブラリファイル
９１４ 設計用コンピュータ
９１６ プロセッサ
９１８ メモリ
９２０ 電子設計オートメーション（ＥＤＡ）ツール
９２２ 回路設計情報
９２４ ユーザインターフェース
９２６ ＧＤＳＩＩファイル
９２８ 製作プロセス
９３０ マスク製造業者
９３２ マスク
９３４ ウエハ
９３６ ダイ
９３８ パッケージングプロセス
９４０ パッケージ
９４２ ＰＣＢ設計情報
９４４ ユーザインターフェース
９４６ コンピュータ
９４８ プロセッサ
９５０ メモリ
９５２ ＧＥＲＢＥＲファイル
９５４ 基板組立てプロセス
９５６ ＰＣＢ
９５８ プリント回路アセンブリ（ＰＣＡ）、ＰＣＡ
９６０ 製品製造プロセス
９６２ 第１の代表的な電子デバイス
９６４ 第２の代表的な電子デバイス

Claims (11)

  1. 重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって、ゲートと前記重複領域との間の第１の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに、前記ゲートと前記チャネル領域との間の第２の電圧差を前記破壊電圧未満に維持することによって作成される、ステップと、
    前記破壊状態を作成した後に前記半導体トランジスタ構造において読取り動作を実施するステップと、を含み、
    前記破壊状態が、前記半導体トランジスタ構造におけるプログラミング動作に基づいており、前記プログラミング動作が第１のワードラインを介して第１の電圧を前記ゲートに印加するステップ、第２のワードラインを介して第２の電圧をアクセストランジスタのゲートに印加するステップおよび前記アクセストランジスタを介して前記第２の電圧を前記重複領域に印加するステップを含み、
    前記半導体トランジスタ構造がｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタを含み、前記重複領域がドレイン重複領域を含み、
    前記読取り動作は、第１のモードまたは第２のモードを含み、前記第１のモードは、第３の電圧を前記第２のワードラインに印加するステップ及び第４の電圧をビットラインに印加するステップを含み、前記第２のモードは、前記第３の電圧を前記第２のワードラインに印加するステップ及び前記第４の電圧を前記第１のワードラインに印加するステップを含み、
    前記第２の電圧が前記第１の電圧よりも大きく、前記第３の電圧が供給電圧に対応しており、及び前記第４の電圧が読取り電圧に対応しており、前記第４の電圧が前記第２の電圧よりも小さく且つ前記第３の電圧よりも小さく、
    前記読取り電圧は、１００ｍＶ以下である、方法。
  2. 前記第２の電圧がプログラム電圧を含み、前記プログラミング動作が前記半導体トランジスタ構造の前記チャネル領域をバイアスするためにウェルラインを介して前記半導体トランジスタ構造のウェルにウェル電圧を印加するステップを含み、前記プログラミング動作は前記アクセストランジスタを介して前記ビットラインから前記重複領域に流れる電流を生じさせる、請求項１に記載の方法。
  3. 前記第２の電圧差を維持するステップが、ウェル電圧を前記ＮＭＯＳトランジスタのボディに印加するステップを含み、前記チャネル領域が前記ボディ内に形成され、前記第１の電圧が前記ウェル電圧にほぼ等しい、請求項１に記載の方法。
  4. 前記第１の電圧がほぼグランドである、請求項３に記載の方法。
  5. 前記第２の電圧差を維持するステップが、ウェル電圧を前記アクセストランジスタのボディに印加するステップをさらに含み、前記アクセストランジスタはＮＭＯＳトランジスタを含む、請求項３に記載の方法。
  6. 重複領域及びチャネル領域を含む半導体トランジスタ構造において破壊状態を作成するステップであって、ゲートと前記重複領域との間の第１の電圧差が前記半導体トランジスタ構造の破壊電圧を超えるようにするとともに、前記ゲートと前記チャネル領域との間の第２の電圧差を前記破壊電圧未満に維持することによって作成される、ステップと、
    前記破壊状態を作成した後に前記半導体トランジスタ構造において読取り動作を実施するステップと、を含み、
    前記破壊状態が、前記半導体トランジスタ構造におけるプログラミング動作に基づいており、前記プログラミング動作が第１のワードラインを介して第１の電圧を前記ゲートに印加するステップ、第２のワードラインを介して第２の電圧をアクセストランジスタのゲートに印加するステップおよび前記アクセストランジスタを介して前記第２の電圧を前記重複領域に印加するステップを含み、
    前記半導体トランジスタ構造がｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを含み、前記重複領域がドレイン重複領域であり、
    前記読取り動作を実施するステップが、第１のモードまたは第２のモードを含み、前記第１のモードは、読取り電圧を前記ゲートに印加するステップを含み、前記第２のモードは、前記読取り電圧を前記アクセストランジスタのドレインに結合されたビットラインを介して前記ドレイン重複領域に印加するステップを含み、
    前記読取り電圧は、１００ｍＶ以下である、方法。
  7. 前記第１の電圧がプログラム電圧を含み、および前記第２の電圧がドレイン電圧を含む、請求項６に記載の方法。
  8. 前記第２の電圧が前記第１の電圧より小さい、請求項６に記載の方法。
  9. 前記第２の電圧差を維持するステップが、ウェル電圧を前記ＰＭＯＳトランジスタのボディに印加するステップを含み、前記チャネル領域が前記ボディ内に形成され、前記第１の電圧と前記ウェル電圧との間の第１の差が前記第１の電圧と前記第２の電圧との間の第２の差よりも小さく、前記プログラミング動作は前記アクセストランジスタを介して前記ドレイン重複領域からビットラインに流れる電流を生じさせる、請求項６に記載の方法。
  10. 前記読取り電圧が供給電圧よりも小さく、前記アクセストランジスタは第２のＰＭＯＳトランジスタを含む、請求項６に記載の方法。
  11. 前記破壊状態を作成するステップが、電子デバイスに組み込まれたプロセッサにおいて開始される、請求項１に記載の方法。
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