JP6351531B2 - 半導体発光素子 - Google Patents

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Description

本発明の実施形態は、半導体発光素子に関する。
窒化ガリウムなどの窒化物半導体を用いた発光ダイオード（ＬＥＤ：Light Emitting Diode）などの半導体発光素子がある。静電気などの逆電圧が半導体発光素子に加わると、破壊が生じる場合がある。半導体発光素子において、高い信頼性が望まれる。
特表２０１２−５１０１７３号公報
本発明の実施形態は、信頼性を向上できる半導体発光素子を提供する。
本発明の実施形態によれば、半導体発光素子は、導電性の基体と、第１〜第６半導体層と、第１導電層と、第１パッド層と、を含む。前記第１半導体層は、第１方向において前記基体と離間し、第１導電形である。前記第１半導体層は、第１半導体領域と、前記第１方向と交差する第２方向において前記第１半導体領域と並ぶ第２半導体領域と、を含む。前記第２半導体層は、前記第２半導体領域と前記基体との間に設けられ前記基体と金属層によって電気的に接続され、第２導電形である。前記第３半導体層は、前記第２半導体領域と前記第２半導体層との間に設けられる。前記第４半導体層は、前記第１方向において基体と離間し、前記第１方向と交差する第３方向において前記第１半導体層と並び、前記基体と金属層によって電気的に接続され、前記第１導電形である。前記第５半導体層は、前記第４半導体層の一部と前記基体との間に設けられ、前記第２導電形である。前記第６半導体層は、前記第４半導体層の前記一部と前記第５半導体層との間に設けられる。前記第１導電層は、前記第１半導体領域と前記基体との間に設けられた第１導電領域と、前記第５半導体層と前記基体との間に設けられた第２導電領域と、前記第１導電領域と前記第２導電領域との間の第３導電領域と、を含み、前記第１半導体領域と前記第５半導体層とを電気的に接続する。前記第１パッド層は、第１パッド領域を含む。前記第１パッド領域と前記基体との間に前記第３導電領域が配置される。前記第１パッド領域は、前記第３導電領域と電気的に接続される。前記第１半導体層、前記第３半導体層及び前記第２半導体層の接合体に対して順電圧を印加して駆動する半導体発光素子である。前記第１パッド領域は、前記第１半導体層と前記第４半導体層との間に配置される。
図１（ａ）〜図１（ｃ）は、第１の実施形態に係る半導体発光素子を示す模式面図である。 図２（ａ）〜図２（ｃ）は、第１の実施形態に係る別の半導体発光素子を示す模式面図である。 図３（ａ）〜図３（ｃ）は、第２の実施形態に係る半導体発光素子を示す模式面図である。 図４（ａ）〜図４（ｃ）は、第２の実施形態に係る別の半導体発光素子を示す模式面図である。 図５（ａ）〜図５（ｃ）は、第３の実施形態に係る半導体発光素子を示す模式面図である。 図６（ａ）〜図６（ｃ）は、第４の実施形態に係る半導体発光素子を示す模式面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１（ａ）〜図１（ｃ）は、第１の実施形態に係る半導体発光素子を例示する模式面図である。
図１（ａ）は、図１（ｂ）のＹ１−Ｙ２線断面図である。図１（ｂ）は、図１（ａ）の矢印ＡＡから見た平面図である。図１（ｃ）は、等価回路図である。
図１（ａ）及び図１（ｂ）に示すように、本実施形態に係る半導体発光素子１１０は、基体７０と、第１〜第６半導体層１１〜１６と、第１導電層４１と、第１パッド層４５と、を含む。
基体７０は、導電性である。基体７０は、例えば、半導体基板（例えばシリコン基板など）を含む。基体７０は、金属層を含んでも良い。
第１半導体層１１は、第１方向Ｄｒ１において基体７０と離間する。
例えば、基体７０から第１半導体層１１に向かう方向（第１方向Ｄｒ１）をＺ軸方向とする。Ｚ軸方向に対して垂直な１つの軸をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
第１半導体層１１は、第１導電形である。第１半導体層１１は、第１半導体領域１１ａと、第２半導体領域１１ｂと、を含む。第２半導体領域１１ｂは、第１方向Ｄｒ１と交差する第２方向において、第１半導体領域１１ａと並ぶ。
第２半導体層１２は、第２半導体領域１１ｂと基体７０との間に設けられる。第２半導体層１２は、基体７０と電気的に接続される。第２半導体層１２は、第２導電形である。
例えば、第１導電形はｎ形であり、第２導電形はｐ形である。実施形態において、第１導電形がｐ形で、第２導電形がｎ形でも良い。以下では、第１導電形がｎ形で、第２導電形がｐ形とする。
第３半導体層１３は、第２半導体領域１１ｂと第２半導体層１２との間に設けられる。第３半導体層１３は、例えば、発光層である。第３半導体層は、例えば、井戸層を含む。
第１半導体層１１は、例えば、ｎ形のＧａＮ層を含む。第２半導体層１２は、例えば、ｐ形のＧａＮ層を含む。第３半導体層１３に含まれる井戸層は、例えば、ＩｎＧａＮ層を含む。
ｎ形不純物は、例えば、Ｓｉ、Ｇｅ、Ｔｅ及びＳｎの少なくともいずれかを含む。ｐ形不純物は、例えば、Ｍｇ、Ｚｎ及びＣの少なくともいずれかを含む。
第４半導体層１４は、第１方向Ｄｒ１において、基体７０と離間する。第４半導体層１４の少なくとも一部は、第１方向Ｄｒ１と交差する第３方向において、第１半導体層１１の少なくとも一部と並ぶ。前記第４半導体層１４は、基体７０と電気的に接続される。前記第４半導体層１４は、第１導電形である。
第５半導体層１５は、第４半導体層１４の一部と、基体７０と、の間に設けられる。第５半導体層１５は、第２導電形である。
第６半導体層１６は、第４半導体層１４の上記の一部と、第５半導体層１５と、の間に設けられる。
第４半導体層１４は、第１半導体層１１に含まれる材料と同様の材料を含む。第５半導体層１５は、第２半導体層１２に含まれる材料と同様の材料を含む。第６半導体層１６は、第３半導体層１３に含まれる材料と同様の材料を含む。
第１導電層４１は、第１導電領域４１ａと、第２導電領域４１ｂと、第３導電領域４１ｃと、を含む。第１導電領域４１ａは、第１半導体領域１１ａと基体との間に設けられる。第２導電領域４１ｂは、第５半導体層１５と基体７０との間に設けられる。第３導電領域４１ｃは、第１導電領域４１ａと第２導電領域４１ｂとの間に設けられる。第１導電層４１は、第１半導体領域１１ａと第５半導体層１５とを電気的に接続する。
第１パッド層４５は、第１パッド領域４５ａを含む。第１パッド領域４５ａと基体７０との間に、第３導電領域４１ｃが配置される。第１パッド領域４５ａは、第３導電領域４１ｃと電気的に接続される。
この例では、第１絶縁層８１と、金属層７５と、金属膜７６と、がさらに設けられている。
第１絶縁層８１は、第１導電層４１と基体７０との間に設けられる。第１絶縁層８１は、第１導電層４１と基体７０とを電気的に絶縁する。第１絶縁層８１には、例えば、シリコン及びアルミニウムの少なくともいずれかを含む化合物を含む。第１絶縁層８１は、例えば、例えば、酸化シリコン、窒化シリコン及び酸窒化シリコンの少なくともいずれかを含む。第１絶縁層８１は、積層膜を含んでも良い。
金属層７５は、第１絶縁層８１と基体７０との間に設けられる。金属層７５は、例えば、第１絶縁層８１と基体７０とを接合する。金属層７５は、例えば接合層である。金属層７５は、例えば、はんだを含む。金属層７５は、基体７０と電気的に接続される。
金属膜７６と金属層７５との間に、基体７０が設けられる。金属膜７６は、半導体発光素子１１０の１つの電極として用いられる。金属膜７６は、基体７０と電気的に接続される。
第１〜第３半導体層１１〜１３は、第１発光部Ｅ１に含まれる。第１発光部Ｅ１は、第１ＬＥＤである。この例では、電極１１ｅと電極１２ｅが設けられている。電極１１ｅは、第１半導体領域１１ａと第１導電領域４１ａとの間に設けられる。電極１１ｅは、例えば、第１発光部Ｅ１のカソードとなる。電極１２ｅは、第２半導体層１２と基体７０との間に設けられる。電極１２ｅは、例えば、第１発光部Ｅ１のアノードとなる。
第４〜第６半導体層１４〜１６は、第１ダイオードＤ１に含まれる。この例では、電極１４ｅと電極１５ｅとが設けられている。電極１４ｅは、第４半導体層１４の別の一部と、基体７０と、の間に設けられる。電極１４ｅは、例えば、第１ダイオードＤ１のカソードとなる。電極１５ｅは、第５半導体層１５と基体７０との間に設けられる。電極１５ｅは、例えば、第１ダイオードＤ１のアノードとなる。
電極１４ｅと基体７０との間に導電部１４ｇが設けられる、導電部１４ｇは、電極１４ｅと基体（金属層７５）とを電気的に接続する。
図１（ｃ）に示すように、第１発光部Ｅ１のカソードと、第１ダイオードＤ１のアノードと、が、第１導電層４１により電気的に接続される。第１発光部Ｅ１のアノードと、第１ダイオードのカソードと、が基体７０により電気的に接続される。金属膜７６（基体７０）は、半導体発光素子１１０のアノード電極となる。第１パッド層４５は、半導体発光素子１１０のカソード電極となる。
半導体発光素子１１０の動作時において、金属膜７６（基体７０）と第１パッド層４５との間に電圧が印加される。金属膜７６（基体７０）から第１パッド層４５に向けて、第１発光部Ｅ１に電流が供給され、第１発光部Ｅ１から光が放出される。第１発光部Ｅ１から放出される光（発光光）のピーク波長は、例えば４００ナノメートル（ｎｍ）以上６５０ｎｍ以下である。実施形態において、ピーク波長は任意である。発光光の強度は、ピーク波長において最高である。
一方、静電気または落雷などにより、第１パッド層４５の電位が、金属膜７６（基体７０）の電位よりも高くなる場合がある。すなわち、逆電圧が加わる場合がある。この逆電圧による電流は、第１ダイオードＤ１を流れる。第１ダイオードＤ１は、保護回路として機能する。これにより、第１発光部Ｅ１の破壊が抑制される。
図１（ａ）及び図１（ｂ）に示すように、実施形態においては、第１パッド層４５（第１パッド領域４５ａ）は、第１半導体層１１と第４半導体層１４との間に配置される。
例えば、第１発光部Ｅ１は、半導体発光素子１１０のチップの中心部に、主に設けられる。一方、保護回路として機能する第１ダイオードＤ１は、チップの端部に設けられる。そして、第１ダイオードＤ１と第１発光部Ｅ１との間に、第１パッド層４５が配置される。
チップの端部においては、チップの分断などに伴って、結晶品質が低くなる傾向がある。チップの端部においては、電流密度が、チップ中央に比べ低くなる。例えば、発光光の遮蔽となるパッド部への電流集中を抑制するために、パッド近傍に電流ブロック層を設ける構成がある、この構成においては、パッド近傍の発光層への注入電流は、特に少なくなる。
従って、第１発光部Ｅ１をチップの中心部に主に設けることで、第１発光部Ｅ１において高い発光効率が得やすくなる。一方、第１ダイオードＤ１は、第１発光部Ｅ１と同様の構成を有するため、第１発光部Ｅ１から放出された光が第１ダイオードＤ１で吸収される場合がある。第１ダイオードＤ１と第１発光部Ｅ１との間の距離を長くすることで、この吸収が抑制できる。第１ダイオードＤ１と第１発光部Ｅ１との間に第１パッド層４５を配置することで、吸収を抑制しつつ、チップ中における発光する部分の面積を拡大できる。これにより、発光効率及び光取り出し効率などの特性を向上することができる。
図１（ａ）〜図１（ｃ）に示す例においては、１つの第１パッド４５に対して１つの第１ダイオードＤ１が設けられている。実施形態において、１つの半導体発光素子１１０のチップが、複数の第１パッド４５を有しても良い。このとき、複数の第１ダイオードＤ１が設けられても良い。複数の第１ダイオードＤ１のうちの１つが、１つの第１パッド４５に設けられても良い。複数の第１ダイオードＤ１の２つ以上が、１つの第１パッド４５に設けられても良い。複数の第１ダイオードＤ１のそれぞれが、複数の第１パッド４５のそれぞれに良い。複数の第１パッド４５のうちの１つには、第１ダイオードＤ１が設けられなくても良い。１つのチップに対して複数の第１ダイオードＤ１を設けることにより、例えば、面内の発光のバランスが改善される。１つの第１ダイオードＤ１の面積を小さくすることができ、発光光の再吸収を抑制することができる。
このように、実施形態においては、特性の劣化を抑制しつつ、逆電圧への耐性を向上することができる。実施形態によれば、信頼性を向上できる半導体発光素子が提供できる。
半導体発光素子１１０は、例えば、以下のようにして作製できる。
基板（図示しない）の上に、第１半導体層１１及び第４半導体層１４となる半導体膜を形成する。この上に、第３半導体層１３及び第６半導体層１６となる半導体膜を形成する。この上に、第２半導体層１２及び第５半導体層１５となる半導体膜を形成する。この上に、電極を形成し、第１絶縁層８１を形成する。この上に、金属層７５の一部となる金属膜を形成する。一方、基体７０と、金属層７５の別となる金属膜と、が設けられた構造体を用意する。これらの金属膜を接合する。接合の後、第１半導体層１１及び第４半導体層１４となる半導体膜を加工することで、第１半導体層１１及び第４半導体層１４が得られる。この後、第１パッド層４５を形成する。これにより、半導体発光素子１１０が得られる。上記の基板には、例えば、Ｓｉ、ＳｉＯ２、石英、サファイア、ＧａＮ、ＳｉＣ及びＧａＡsのいずれかが用いられる。半導体膜の成長方法には、例えば、有機金属気相堆積（Metal-Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法、及び、有機金属気相成長（Metal-Organic Vapor Phase Epitaxy）法などを用いることができる。
図２（ａ）〜図２（ｃ）は、第１の実施形態に係る別の半導体発光素子を例示する模式面図である。
図２（ａ）は、図２（ｂ）のＹ１−Ｙ２線断面図である。図２（ｂ）は、図２（ａ）の矢印ＡＡから見た平面図である。図２（ｃ）は、等価回路図である。
図２（ａ）に示すように、本実施形態に係る別の半導体発光素子１１１においても、基体７０と、第１〜第６半導体層１１〜１６と、第１導電層４１と、第１パッド層４５と、を含む。以下では、半導体発光素子１１１について、半導体発光素子１１０とは異なる部分について説明する。
図２（ａ）及び図２（ｂ）に示すように、半導体発光素子１１１は、第２絶縁層８２をさらに含む。そして、第１パッド層４５は、第１パッド領域４５ａに加えて、第２パッド領域４５ｂをさらに含む。
第４半導体層１４の少なくとも一部は、第２パッド領域４５ｂと、基体７０と、の間に設けられる。第２絶縁層８２の少なくとも一部は、第４半導体層１４の上記の少なくとも一部と、第２パッド領域４５ｂと、の間に配置される。
このように、半導体発光素子１１１においては、第１パッド層４５の一部が、第１ダイオードＤ１と重なる。これにより、第１パッド層４５の面積を確保しつつ、第１発光部Ｅ１及び第１ダイオードＤ１の少なくともいずれかの面積を拡大できる。これにより、高い発光効率が得られる。
第１発光部Ｅ１が順電圧によって発光している際に、第１ダイオードＤ１には逆電圧が加わる。このとき、第１ダイオードＤ１において、発光光の吸収がより顕著になる。発光光の吸収によって生じたキャリアは、発光部に供給される電流を低減させる。これにより、第１ダイオードＤ１における発光光の吸収は、発光効率を、より低下させる。したがって、第１ダイオードＤ１を発光光から遠ざけることが有効である。第１ダイオードＤ１を、発光光から遮蔽することが有効である。半導体発光素子１１１では、第１ダイオードＤ１は、第１パッド層４５（第２パッド領域４５ｂ）によって遮蔽されている。これにより、発光効率の抑制が抑えられる。
半導体発光素子１１１においても、発光効率及び光取り出し効率などの特性の劣化を抑制しつつ、逆電圧への耐性を向上することができる。そして、さらに高い効率が得られる。
（第２の実施形態）
図３（ａ）〜図３（ｃ）は、第２の実施形態に係る半導体発光素子を例示する模式面図である。
図３（ａ）は、図３（ｂ）のＹ１−Ｙ２線断面図である。図３（ｂ）は、図３（ａ）の矢印ＡＡから見た平面図である。図３（ｃ）は、等価回路図である。
図３（ａ）に示すように、本実施形態に係る半導体発光素子１２０は、基体７０と、第１〜第６半導体層１１〜１６と、第２導電層５２と、第２パッド層５５と、を含む。
基体７０は、導電性である。
第１半導体層１１は、第１方向Ｄｒ１において基体７０と離間し、第１導電形である。第１半導体層１１は、第１半導体領域１１ａと、第１方向Ｄｒ１と交差する第２方向において第１半導体領域１１ａと並ぶ第２半導体領域１１ｂと、を含む。第２の実施形態においては、第１半導体層１１は、基体７０と電気的に接続される。
第２半導体層１２は、第２半導体領域１１ｂと基体７０との間に設けられ、第２導電形である。第３半導体層１３は、第２半導体領域１１ｂと第２半導体層１２との間に設けられる。
第４半導体層１４は、第１方向Ｄｒ１において基体７０と離間し、第１方向Ｄｒ１と交差する第３方向において、第１半導体領域１１ｂと並び、第１導電形である。
第５半導体層１５は、第４半導体層１４の一部と、基体７０との間に設けられる。第２の実施形態においては、第５半導体層１５は、基体７０と電気的に接続される。第５半導体層１５は、第２導電形である。第６半導体層１６は、第４半導体層１４の上記の一部と、第５半導体層１５との間に設けられる。
第２導電層５２は、第４導電領域５２ｄと、第５導電領域５２ｅと、第６導電領域５２ｆと、を含む。第４導電領域５２ｄは、第２半導体層１２と基体７０との間に設けられる。第５導電領域５２ｅは、第４半導体層１４の別の一部と、基体７０と、の間に設けられる。第６導電領域５２ｆは、第４導電領域５２ｄと、第５導電領域５２ｅとの間に設けられる。第２導電層５２は、第２半導体層１２と第４半導体層１４とを電気的に接続する。
第２パッド層５５は、第３パッド領域５５ｃを含む。第３パッド領域５５ｃと基体７０との間に、第６導電領域５２ｆが配置される。第３パッド領域５５ｃは、第６導電領域５２ｆと電気的に接続される。
この例では、第１絶縁層８１がさらに設けられている。第１絶縁層８１は、第２導電層５２と基体７０との間に設けられる。第１絶縁層８１は、第２導電層５２と基体７０とを電気的に絶縁する。
この例においても、金属層７５及び金属膜７６が設けられている。金属層７５は、第１絶縁層８１と基体７０とのに配置される。金属膜７６と金属層７５との間に、基体７０が配置される。金属膜７６は、基体７０と電気的に接続される。金属層７５は、基体７０、第１半導体層１１及び第５半導体層１５と電気的に接続される。
第１〜第３半導体層１１〜１３は、第１発光部Ｅ１に含まれる。第１発光部Ｅ１は、第１ＬＥＤである。この例では、電極１１ｅと電極１２ｅが設けられている。電極１１ｅは、第１半導体領域１１ａと基体７０との間に設けられる。電極１１ｅは、例えば、第１発光部Ｅ１のカソードとなる。電極１２ｅの少なくとも一部は、第２半導体層１２と第４導電領域５２ｄとの間に設けられる。電極１２ｅは、例えば、第１発光部Ｅ１のアノードとなる。
第４〜第６半導体層１４〜１６は、第１ダイオードＤ１に含まれる。この例では、電極１４ｅと電極１５ｅとが設けられている。電極１４ｅは、第４半導体層１４の別一部と、第５導電領域５２ｅと、の間に設けられる。電極１４ｅは、例えば、第１ダイオードＤ１のカソードとなる。電極１５ｅは、第５半導体層１５と基体７０との間に設けられる。電極１５ｅは、例えば、第１ダイオードＤ１のアノードとなる。
電極１１ｅと基体７０との間に導電部１１ｇが設けられる、導電部１１ｇは、電極１１ｅと基体（金属層７５）とを電気的に接続する。
図３（ｃ）に示すように、第１発光部Ｅ１のカソードと、第１ダイオードＤ１のアノードと、が、基体７０により電気的に接続される。第１発光部Ｅ１のアノードと、第１ダイオードのカソードと、が第２導電層５２により電気的に接続される。金属膜７６（基体７０）は、半導体発光素子１１０のカソード電極となる。第２パッド層５５は、半導体発光素子１１０のアノード電極となる。
半導体発光素子１２０の動作時において、金属膜７６（基体７０）と第２パッド層５５との間に電圧が印加される。第２パッド層５５から金属膜７６（基体７０）に向けて、第１発光部Ｅ１に電流が供給され、第１発光部Ｅ１から光が放出される。
一方、静電気または落雷などにより、第２パッド層５５の電位が、金属膜７６（基体７０）の電位よりも低くなる場合がある。すなわち、逆電圧が加わる場合がある。この逆電圧による電流は、第１ダイオードＤ１を流れる。第１ダイオードＤ１は、保護回路として機能する。これにより、第１発光部Ｅ１の破壊が抑制される。
本実施形態においては、第２パッド層５５（第３パッド領域５５ｃ）の少なくとも一部は、第１半導体層１１と第４半導体層１４との間に配置される。例えば、第１発光部Ｅ１は、半導体発光素子１２０のチップの中心部に、主に設けられる。一方、保護回路として機能する第１ダイオードＤ１は、チップの端に設けられる。そして、第１ダイオードＤ１と第１発光部Ｅ１との間に、第２パッド層５５が配置される。これにより、吸収を抑制しつつ、チップ中における発光する部分の面積を拡大できる。これにより、発光効率及び光取り出し効率などの特性を向上することができる。
このように、実施形態においては、特性の劣化を抑制しつつ、逆電圧への耐性を向上することができる。実施形態によれば、信頼性を向上できる半導体発光素子が提供できる。
図４（ａ）〜図４（ｃ）は、第２の実施形態に係る別の半導体発光素子を例示する模式面図である。
図４（ａ）は、図４（ｂ）のＹ１−Ｙ２線断面図である。図４（ｂ）は、図４（ａ）の矢印ＡＡから見た平面図である。図４（ｃ）は、等価回路図である。
図４（ａ）に示すように、本実施形態に係る別の半導体発光素子１２１においても、基体７０と、第１〜第６半導体層１１〜１６と、第２導電層５２と、第２パッド層５５と、を含む。以下では、半導体発光素子１２１について、半導体発光素子１２０とは異なる部分について説明する。
図４（ａ）及び図４（ｂ）に示すように、半導体発光素子１２１は、第２絶縁層８２をさらに含む。第２パッド層５５は、第３パッド領域５５ｃに加えて、第４パッド領域５５ｄをさらに含む。
第４半導体層１４の少なくとも一部は、第４パッド領域５５ｄと、基体７０と、の間に設けられる。第２絶縁層８２の少なくとも一部は、第２パッド層５５と第５半導体層１５との間、及び、第２パッド層５５と第６半導体層１６との間に配置される。
このように、半導体発光素子１２１においては、第２パッド層５５の一部が、第１ダイオードＤ１と重なる。これにより、第２パッド層５５の面積を確保しつつ、第１発光部Ｅ１及び第１ダイオードＤ１の少なくともいずれかの面積を拡大できる。これにより、高い発光効率が得られる。
半導体発光素子１２１においても、発光効率及び光取り出し効率などの特性の劣化を抑制しつつ、逆電圧への耐性を向上することができる。そして、さらに高い効率が得られる。
（第３の実施形態）
図５（ａ）〜図５（ｃ）は、第３の実施形態に係る半導体発光素子を例示する模式面図である。
図５（ａ）は、図５（ｂ）のＹ１−Ｙ２線断面図である。図５（ｂ）は、図５（ａ）の矢印ＡＡから見た平面図である。図５（ｃ）は、等価回路図である。
図５（ａ）に示すように、本実施形態に係る半導体発光素子１３０は、基体７０と、第１〜第６半導体層１１〜１６と、第２導電層５２と、第２パッド層５５と、を含む。
基体７０は、導電性である。
第１半導体層１１は、第１方向Ｄｒ１において、基体７０と離間し、第１導電形である。第１半導体層１１は、第１半導体領域１１ａと、第１方向Ｄｒ１と交差する第２方向において第１半導体領域１１ａと並ぶ第２半導体領域１１ｂと、を含む。この実施形態においても、第１半導体層１１は、基体７０と電気的に接続される。
第２半導体層１２は、第２半導体領域１１ｂと基体７０との間に設けられる。第３半導体層１３は、第２半導体領域１１ｂと第２半導体層１２との間に設けられる。
第４半導体層１４は、第１方向Ｄｒ１において基体７０と離間し、第１方向Ｄｒ１と交差する第３方向において第１半導体領域１１ａと並び、第１導電形である。
第５半導体層１５は、第４半導体層１４の一部と、基体７０との間に設けられ、第２導電形である。この実施形態においても、第５半導体層１５は、基体７０と電気的に接続される。第６半導体層１６は、第４半導体層１４の上記の一部と、第５半導体層１５との間に設けられる。
第２導電層５２は、第４導電領域５２ｄと、第５導電領域５２ｅと、を含む。第４導電領域５２ｄは、第２半導体層１２と基体７０との間に設けられる。第２導電層５２は、第２半導体層１２と第４半導体層１４とを電気的に接続する。
第２パッド層５５は、第３パッド領域５５ｃと第４パッド領域５５ｄとを含む。第３パッド領域５５ｃと基体７０との間に、第５導電領域５２ｅが配置される。第３パッド領域５５ｃは、第５導電領域５２ｅと電気的に接続される。
第３パッド領域５５ｃは、第１半導体層１１と第４半導体層１４との間に配置される。第４半導体層１４の少なくとも一部は、第２パッド領域５５ｄと基体７０との間に配置される。
このように、半導体発光素子１３０においては、第２半導体層１２は、第２導電層５２及び第２パッド層５５を介して、第４半導体層１４と接続される。
半導体発光素子１３０においても、第１絶縁層８１及び第２絶縁層８２が設けられている。
第１絶縁層８１は、第２導電層５２と基体７０との間に設けられる。第１絶縁層８１は、第２導電層５２と基体７０とを電気的に絶縁する。
第２絶縁層８２は、第２パッド層５５と第５半導体層１５との間、及び、第２パッド層５５と第６半導体層１６との間に設けられる。
半導体発光素子１３０において、他の構成は、半導体発光素子１２１と同様なので説明を省略する。
第１〜第３半導体層１１〜１３は、第１発光部Ｅ１に含まれる。第４〜第６半導体層１４〜１６は、第１ダイオードＤ１に含まれる。第１発光部Ｅ１のカソードと、第１ダイオードＤ１のアノードと、が、基体７０により電気的に接続される。第１発光部Ｅ１のアノードと、第１ダイオードのカソードと、が第２導電層５２により電気的に接続される。金属膜７６（基体７０）は、半導体発光素子１３０のカソード電極となる。第２パッド層５５は、半導体発光素子１３０のアノード電極となる。
半導体発光素子１３０においても、第２パッド層５５の一部が、第１ダイオードＤ１と重なる。これにより、第２パッド層５５の面積を確保しつつ、第１発光部Ｅ１及び第１ダイオードＤ１の少なくともいずれかの面積を拡大できる。これにより、高い発光効率が得られる。半導体発光素子１３０においても、発光効率及び光取り出し効率などの特性の劣化を抑制しつつ、逆電圧への耐性を向上することができる。そして、さらに高い効率が得られる。
（第４の実施形態）
図６（ａ）〜図６（ｃ）は、第４の実施形態に係る半導体発光素子を例示する模式面図である。
図６（ａ）は、図６（ｂ）のＹ１−Ｙ２線断面図である。図６（ｂ）は、図６（ａ）の矢印ＡＡから見た平面図である。図６（ｃ）は、等価回路図である。
図６（ａ）に示すように、本実施形態に係る半導体発光素子１４０は、第１発光部Ｅ１、第２発光部Ｅ２、第１ダイオードＤ１、第２ダイオードＤ２、第１導電層４１、第２導電層５２、第１パッド層４５、第２パッド層５５、第１絶縁層８１、第１接続部ＣＰ１及び第２接続部ＣＰ２を含む。
基体７０は、例えば、導電性である。本実施形態において、基体７０は、絶縁性でも良い。
第１発光部Ｅ１は、基体７０の上に設けられる。第１発光部Ｅ１は、第１アノードＡ１と第１カソードＣ１とを含む。第２発光部Ｅ２は、基体７０の上に設けられる。第２発光部Ｅ２は、第２アノードＡ２と第２カソードＣ２とを含む。第１ダイオードＤ１は、基体７０の上に設けられる。第１ダイオードＤ１は、第３アノードＡ３と第３カソードＣ３とを含む。第２ダイオードＤ２は、基体７０の上に設けられる。第２ダイオードＤ２は、第４アノードＡ４と第４カソードＣ４とを含む。
第１導電層４１は、第１カソードＣ１と第３アノードＡ３とを電気的に接続する。第１導電層４１は、第１導電領域４１ａ、第２導電領域４１ｂ及び第３導電領域４１ｃを含む。第３導電領域４１ｃは、第１導電領域４１ａと第２導電領域４１ｂとの間に設けられる。第１導電領域４１ａは、第１カソードＣ１と基体７０との間に配置される。第２導電領域４１ｂは、第３アノードＡ３と基体７０との間に配置される。
第１導電層５２は、第２アノードＡ２と第４カソードＣ４とを電気的に接続する。第２導電層５２は、第４導電領域５２ｄ、第５導電領域５２ｅ及び第６導電領域５２ｆを含む。第６導電領域５２ｆは、第４導電領域５２ｄと第５導電領域５２ｅとの間に設けられる。第４導電領域５２ｄは、第２アノードＡ２と基体７０との間に配置される。第５導電領域５２ｅは、第４カソードＣ４と基体７０との間に配置される。
第１パッド層４５と基体７０との間に、第３導電領域４１ｃが配置される。第１パッド層４５は、第３導電領域４１ｃと電気的に接続される。
第２パッド層５５と基体７０との間に、第６導電領域５２ｆが配置される。第２パッド層５５は、第６導電領域５２ｆと電気的に接続される。
第１絶縁層８１は、第１導電層４１と基体７０との間、及び、第２導電層５２と基体７０との間に設けられる。
図６（ｃ）に示すように、第１接続部ＣＰ１は、第３カソードＣ３と基体７０とを電気的に接続する。一方、第２接続部ＣＰ２は、第４カソードＣ４と基体７０とを電気的に接続する。
図６（ａ）に示すように、基体７０から第１ダイオードＤ１に向かう方向を第１方向Ｄｒ１（Ｚ軸方向）とする。
図６（ａ）に示すように、第１発光部Ｅ１は、第１〜第３半導体層１１〜１３を含む。第１半導体層１１は、ｎ形である。第１半導体層１１は、第１半導体領域１１ａと、第２半導体領域１１ｂと、を含む。第２半導体領域１１ｂは、第１方向Ｄｒ１と交差する第２方向において、第１半導体領域１１ａと並ぶ。
第２半導体層１２は、第２半導体領域１１ｂと基体７０との間に設けられ、ｐ形である。第３半導体層１３は、第２半導体領域１１ｂと第２半導体層１２との間に設けられる。
この例では、電極１１ｅ及び電極１２ｅが設けられている。電極１１ｅは、第１発光部Ｅ１の第１カソードＣ１となる。電極１２ｅは、第１発光部Ｅ１の第１アノードＡ１となる。電極１１ｅは、第１半導体領域１１ａと第１導電領域４１ａとの間に設けられる。電極１２ｅは、第２半導体層１２と基体７０との間に設けられる。すなわち、第１アノードＡ１は、第２半導体層１２と基体７０との間に設けられる。
第１ダイオードＤ１は、第４〜第６半導体層１４〜１６を含む。第４半導体層１４は、ｎ形である。第５半導体層１５は、第４半導体層１４の一部と、基体７０との間に設けられ、ｐ形である。第６半導体層１６は、第４半導体層１４の上記の一部と、第５半導体層１５との間に設けられる。
この例では、電極１４ｅ及び電極１５ｅが設けられている。電極１２ｅは、第１ダイオードＤ１の第３カソードＣ３となる。電極１５ｅは、第１ダイオードＤ１の第３アノードＡ３となる。電極１４ｅは、第４半導体層１４の一部と、基体７０と、の間に設けられる。電極１５ｅは、第５半導体層１５と第２導電領域４１ｂとの間に設けられる。すなわち、第３アノードＡ３は、第２導電領域４１ｂとの間に設けられる。
第２発光部Ｅ２は、第７〜第９半導体層１７〜１９を含む。第７半導体層は、ｎ形である。第７半導体層１７は、第３半導体領域１７ａと、第４半導体領域１７ｂと、を含む。第４半導体領域１７ｂは、第１方向Ｄｒ１と交差する第３方向において、第３半導体領域１７ａと並ぶ。
第８半導体層１８は、第４半導体領域１７ｂと基体７０との間に設けられ、ｐ形である。第９半導体層１９は、第４半導体領域１７ｂと第８半導体層１８との間に設けられる。
この例では、電極１７ｅ及び電極１８ｅが設けられている。電極１７ｅは、第２発光部Ｅ２の第２カソードＣ２となる。電極１８ｅは、第２発光部Ｅ２の第２アノードＡ２となる。電極１７ｅは、第３半導体領域１７ａと基体７０との間に設けられる。電極１８ｅは、第８半導体層１８と基体７０との間に設けられる。すなわち、第２アノードＡ２は、第８半導体層１８と基体７０との間に設けられる。
第２ダイオードは、第１０〜第１２半導体層２０〜２２を含む。第１０半導体層２０は、ｎ形である。第１１半導体層２１は、第１０半導体層２０の一部と、基体７０と、の間に設けられ、ｐ形である。第１２半導体層２２は、第１０半導体層２０の上記の一部と、第１１半導体層２１との間に設けられる。
この例では、電極２０ｅ及び電極２１ｅが設けられている。電極２０ｅは、第２ダイオードＤ２の第４カソードＣ４となる。電極２１ｅは、第２ダイオードＤ２の第４アノードＡ４となる。電極２０ｅは、第１０半導体層２０の一部と、基体７０と、の間に設けられる。電極２１ｅは、第１１半導体層２１と基体７０との間に設けられる。すなわち、第４アノードＡ４は、第１１半導体層２１と基体７０との間に設けられる。
半導体発光素子１４０は、第１配線６１をさらに含む。第１配線６１は、第１発光部Ｅ１と第２発光部Ｅ２とを電気的に接続する。第１配線６１の一部は、第１発光部Ｅ１と基体７０との間に配置され、第１アノードＡ１と電気的に接続される。第１配線６１の別の一部は、第２発光部Ｅ２と基体との間に配置され、第２カソードＣ２と電気的に接続される。
図６（ｂ）及び図６（ｃ）に示すように、第１配線６１は、直列に接続された複数の発光部Ｅｓ（ＬＥＤ）を含む。第１配線６１は、金属などの導電体の他に、半導体を含むＬＥＤを含んでも良い。
第１接続部ＣＰ１は、直列に接続された複数の第１接続ダイオードＤｓ１を含む。第２第２接続部ＣＰ２は、直列に接続された複数の第２接続ダイオードＤｓ２を含む。このように、第１接続部ＣＰ１及び第２接続部ＣＰ２のそれぞれは、金属などの導電体の他に、半導体を含むダイオードを含んでも良い。
この例では、第１接続部ＣＰ１は、第３ダイオードＤ３と、第２配線６２と、第３配線６３と、を含む。第３ダイオードＤ３は、基体７０の上に設けられる。第３ダイオードＤ３は、第５アノードＡ５と第５カソードＣ５とを含む。第２配線６２は、第３カソードＣ３と第５アノードＡ５とを電気的に接続する。第３配線６３は、第５カソードＣ５と基体７０とを電気的に接続する。第２配線６２の一部は、第３カソードＣ３と基体７０との間に設けられる。第２配線６２の別の一部は、第５アノードＡ５と基体７０との間に設けられる。
この例では、第３ダイオードＤ３は、第１３〜１５半導体層２３〜２５を含む。第１３半導体層２３は、ｎ形である。第１４半導体層２４は、第１３半導体層２３の一部と、基体と、の間に設けられ、ｐ形である。第１５半導体層２５は、第１３半導体層２３の上記の一部と、第１４半導体層２４と、の間に設けられる。
第２接続部ＣＰ２は、第４ダイオードＤ４と、第４配線６４と、第５配線６５と、を含む。第４ダイオードＤ４は、基体７０の上に設けられる。第４ダイオードＤ４は、第６アノードＡ６と、第６カソードＣ６と、を含む。第４配線６４は、第４アノードＡ４と第６カソードＣ６とを電気的に接続する。第５配線６５は、第６アノードＡ６と基体７０とを電気的に接続する。第４配線６４の一部は、第４アノードＡ４と基体７０との間に設けられる。第４配線６４の別の一部は、第６カソードＣ６と基体７０との間に設けられる。
この例では、第４ダイオードＤ４は、第１６〜１８半導体層２６〜２８を含む。第１６半導体層２６は、ｎ形である。第１７半導体層２７は、第１６半導体層２６の一部と、基体と、の間に設けられ、ｐ形である。第１８半導体層２８は、第１６半導体層２６の上記の一部と、第１７半導体層２７と、の間に設けられる。
半導体発光素子１４０において、第１発光部Ｅ１、第２発光部Ｅ２及び発光部Ｅｓから光が放出される。第１発光部Ｅ１、第２発光部Ｅ２及び発光部Ｅｓが直列に接続されることで、適切な電圧が、複数の発光部のそれぞれに印加される。効率的な発光が得られる。駆動回路が単純となる。
第１ダイオードＤ１及び第２ダイオードＤ２は、保護回路として機能する。第１接続部ＣＰ１に含まれる第１接続ダイオードＤｓ１、及び、第２接続部ＣＰ２に含まれる第２接続ダイオードＤｓ２も保護回路として機能する。直列に接続された複数のダイオードを用いることで、複数のダイオードのそれぞれに電圧が分配される。逆電圧に対する保護回路の機能が高まる。
半導体発光素子１４０においても、信頼性を向上できる。
例えば、半導体発光素子１４０において、発光部の数（第１発光部Ｅ１、第２発光部Ｅ２及び発光部Ｅｓを含む数）が、１２である場合に、ダイオードの数（第１ダイオードＤ１、第２ダイオードＤ２、接続部に含まれるダイオードの数）は、例えば、８とされる。
例えば、１つの発光部における逆電圧の最大値が５Ｖとする。直列に接続された８個のダイオードにより、４０Ｖの逆電圧に対応できる。
実施形態によれば、信頼性を向上できる半導体発光素子が提供できる。
なお、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体発光素子に含まれる基体、半導体層、導電層、パッド層、金属層、金属膜、電極及び接続部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体発光素子を基にして、当業者が適宜設計変更して実施し得る全ての半導体発光素子も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１〜２８…第１〜第１８半導体層、 １１ａ…第１半導体領域、 １１ｂ…第２半導体領域、 １１ｅ…電極、 １１ｇ…導電部、 １２ｅ…電極、 １４ｅ…電極、 １４ｇ…導電部、 １５ｅ…電極、 １７ａ…第３半導体領域、 １７ｂ…第４半導体領域、 １７ｅ…電極、 １８ｅ…電極、 ２０ｅ…電極、 ２１ｅ…電極、 ４１…第１導電層、 ４１ａ〜４１ｃ…第１〜第４導電領域、 ４５…第１パッド層、 ４５ａ、４５ｂ…第１、第２パッド領域、 ５２…第２導電層、 ５２ｄ〜５２ｆ…第４〜第６導電領域、 ５５…第２パッド層、 ５５ａ、５５ｂ…第３、第４パッド領域、 ６１〜６５…第１〜第５配線、 ７０…基体、 ７５…金属層、 ７６…金属膜、 ８１、８２…第１、第２絶縁層、 １１０、１１１、１２０、１２１、１３０、１４０…半導体発光素子、 Ａ１〜Ａ６…第１〜第６アノード、 Ｃ１〜Ｃ６…第１〜第６カソード、 ＣＰ１、ＣＰ２…第１、第２接続部、 Ｄ１〜Ｄ４…第１〜第４ダイオード、 Ｄｒ１…第１方向、
Ｄｓ１、Ｄｓ２…第１、第２接続ダイオード、 Ｅ１、Ｅ２…第１、第２発光部、 Ｅｓ…発光部

Claims (13)

  1. 導電性の基体と、
    第１方向において前記基体と離間する第１導電形の第１半導体層であって、第１半導体領域と、前記第１方向と交差する第２方向において前記第１半導体領域と並ぶ第２半導体領域と、を含む前記第１半導体層と、
    前記第２半導体領域と前記基体との間に設けられ前記基体と金属層によって電気的に接続された第２導電形の第２半導体層と、
    前記第２半導体領域と前記第２半導体層との間に設けられた第３半導体層と、
    前記第１方向において基体と離間し、前記第１方向と交差する第３方向において前記第１半導体層と並び、前記基体と前記金属層によって電気的に接続された前記第１導電形の第４半導体層と、
    前記第４半導体層の一部と前記基体との間に設けられた前記第２導電形の第５半導体層と、
    前記第４半導体層の前記一部と前記第５半導体層との間に設けられた第６半導体層と、
    第１導電層であって、前記第１半導体領域と前記基体との間に設けられた第１導電領域と、前記第５半導体層と前記基体との間に設けられた第２導電領域と、前記第１導電領域と前記第２導電領域との間の第３導電領域と、を含み、前記第１半導体領域と前記第５半導体層とを電気的に接続する前記第１導電層と、
    第１パッド領域を含む第１パッド層であって、前記第１パッド領域と前記基体との間に前記第３導電領域が配置され、前記第１パッド領域は前記第３導電領域と電気的に接続された、前記第１パッド層と、
    を備え、
    前記第１半導体層、前記第３半導体層及び前記第２半導体層の接合体に対して順電圧を印加して駆動する半導体発光素子であって、
    前記第１パッド領域は、前記第１半導体層と前記第４半導体層との間に配置された、半導体発光素子。
  2. 前記第１導電層と前記基体との間に設けられた第１絶縁層をさらに備えた、請求項１記載の半導体発光素子。
  3. 第２絶縁層をさらに備え、
    前記第１パッド層は、第２パッド領域をさらに含み、
    前記第４半導体層の少なくとも一部は、前記第２パッド領域と、前記基体と、の間に設けられ、
    前記第２絶縁層の少なくとも一部は、前記第４半導体層の前記少なくとも一部と、前記第２パッド領域と、の間に配置された、請求項２記載の半導体発光素子。
  4. 前記金属層は、前記第１絶縁層と前記基体との間に設けられた、請求項１〜３のいずれか１つに記載の半導体発光素子。
  5. 基体と、
    前記基体の上に設けられた第１発光部であって、第１アノードと第１カソードとを含む前記第１発光部と、
    前記基体の上に設けられた第２発光部であって、第２アノードと、第２カソードと、を含む前記第２発光部と、
    前記基体の上に設けられた第１ダイオードであって、第３アノードと、第３カソードと、を含む前記第１ダイオードと、
    前記基体の上に設けられた第２ダイオードであって、第４アノードと、第４カソードと、を含む前記第２ダイオードと、
    第１導電層であって、前記第１導電層によって前記第１カソードと前記第３アノードとが電気的に接続され、第１導電領域、第２導電領域、及び、前記第１導電領域と前記第２導電領域との間の第３導電領域と、を含み、前記第１導電領域は、前記第１カソードと前記基体との間に配置され、前記第２導電領域は、前記第３アノードと前記基体との間に配置される、前記第１導電層と、
    第２導電層であって、前記第２導電層によって前記第２アノードと前記第４カソードとが電気的に接続され、第４導電領域、第５導電領域、及び、前記第４導電領域と前記第５導電領域との間の第６導電領域と、を含み、前記第４導電領域は、前記第２アノードと前記基体との間に配置され、前記第５導電領域は、前記第４カソードと前記基体との間に配置される、前記第２導電層と、
    第１パッド層であって、前記第１パッド層と前記基体との間に前記第３導電領域が配置され、前記第１パッド層は前記第３導電領域と電気的に接続された、前記第１パッド層と、
    第２パッド層であって、前記第２パッド層と前記基体との間に前記第６導電領域が配置され、前記第２パッド層は前記第６導電領域と電気的に接続された、前記第２パッド層と、
    前記第１導電層と前記基体との間、及び、前記第２導電層と前記基体との間に設けられた第１絶縁層と、
    前記第３カソードと前記基体とを金属層を介して電気的に接続する第１接続部と、
    前記第４アノードと前記基体とを前記金属層を介して電気的に接続する第２接続部と、
    を備え、
    前記第１発光部及び前記第２発光部に対して順電圧を印加して駆動する半導体発光素子。
  6. 前記第１発光部は、
    ｎ形の第１半導体層であって、第１半導体領域と、前記基体から前記第１ダイオードに向かう第１方向と交差する第２方向において前記第１半導体領域と並ぶ第２半導体領域と、を含む、前記第１半導体層と、
    前記第２半導体領域と前記基体との間に設けられたｐ形の第２半導体層と、
    前記第２半導体領域と前記第２半導体層との間に設けられた第３半導体層と、
    をさらに含み、
    前記第１アノードは、前記第２半導体層と前記基体との間に設けられ、
    前記第１ダイオードは、
    ｎ形の第４半導体層と、
    前記第４半導体層の一部と前記基体との間に設けられたｐ形の第５半導体層と、
    前記第４半導体層の前記一部と前記第５半導体層との間に設けられた第６半導体層と、
    をさらに含み、
    前記第３アノードは、前記第５半導体層と前記第２導電領域との間に設けられた、請求項５記載の半導体発光素子。
  7. 前記第２発光部は、
    ｎ形の第７半導体層であって、第３半導体領域と、前記第１方向と交差する第３方向において前記第３半導体領域と並ぶ第４半導体領域と、を含む、前記第７半導体層と、
    前記第４半導体領域と前記基体との間に設けられたｐ形の第８半導体層と、
    前記第４半導体領域と前記第８半導体層との間に設けられた第９半導体層と、
    をさらに含み、
    前記第２アノードは、前記第８半導体層と前記基体との間に設けられ、
    前記第２ダイオードは、
    ｎ形の第１０半導体層と、
    前記第１０半導体層の一部と前記基体との間に設けられたｐ形の第１１半導体層と、
    前記第１０半導体層の前記一部と前記第１１半導体層との間に設けられた第１２半導体層と、
    をさらに含み、
    前記第４アノードは、前記第１１半導体層と前記基体との間に設けられた、請求項６記載の半導体発光素子。
  8. 第１配線をさらに備え、
    前記第１配線の一部は、前記第１発光部と前記基体との間に配置され、前記第１アノードと電気的に接続され、
    前記第１配線の別の一部は、前記第２発光部と前記基体との間に配置され、前記第２カソードと電気的に接続された、請求項５〜７のいずれか１つに記載の半導体発光素子。
  9. （請求項１５）
    前記第１配線は、直列に接続された複数の発光部を含み、
    前記第１接続部は、直列に接続された複数の第１接続ダイオードを含み、
    前記第２接続部は、直列に接続された複数の第２接続ダイオードを含む、
    請求項８記載の半導体発光素子。
  10. 前記第１接続部は、
    前記基体の上に設けられた第３ダイオードであって、第５アノードと、第５カソードと、を含む前記第３ダイオードと、
    前記第３カソードと前記第５アノードとを電気的に接続する第２配線と、
    前記第５カソードと前記基体とを前記金属層を介して電気的に接続する第３配線と、
    を含む、請求項８記載の半導体発光素子。
  11. 前記第２配線の一部は、前記第３カソードと基体との間に設けられ、
    前記第２配線の別の一部は、前記第５アノードと前記基体との間に設けられた、請求項１０記載の半導体発光素子。
  12. 前記第２接続部は、
    前記基体の上に設けられた第４ダイオードであって、第６アノードと、第６カソードと、を含む前記第４ダイオードと、
    前記第４アノードと前記第６カソードとを電気的に接続する第４配線と、
    前記第６アノードと前記基体とを前記金属層を介して電気的に接続する第５配線と、
    を含む、請求項１０または１１に記載の半導体発光素子。
  13. 前記第４配線の一部は、前記第４アノードと基体との間に設けられ、
    前記第４配線の別の一部は、前記第６カソードと前記基体との間に設けられた、請求項１２記載の半導体発光素子。
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