JP6346571B2 - 電源システム - Google Patents

Description

この発明は、電源システムに関し、より特定的には、直流電源と負荷との間で直流電力変換を実行するための電源システムに関する。

直流電源と負荷との間で直流電力変換を実行するための電源システムとして、たとえば、特開２０１２−７０５１４号公報（特許文献１）および特開２０１３−１３２３４号公報（特許文献２）には、２つの直流電源と負荷との間に接続された電力変換器を用いて、負荷へ電力を供給する電源システムが記載されている。特許文献１および特許文献２において、電力変換器は、複数のスイッチング素子のスイッチングパターンを切換えることによって、２つの直流電源を直列接続した状態で直流電力変換を行なう動作モード（直列接続モード）と、２つの直流電源を並列に接続した状態で直流電力変換を行なう動作モード（並列接続モード）とを切換えることが可能に構成されている。

特開２０１２−７０５１４号公報 特開２０１３−１３２３４号公報

特許文献１および２に記載された電力変換器においては、直流電源および／または負荷の動作状態に応じて、２つの直流電源の一方のみを用いて直流電力変換を行なう動作モードが選択され得る。２つの直流電源の一方のみを使用する動作モードでは、一方の直流電源の出力を制御するためのデューティ比に基づく制御パルス信号に従って、複数のスイッチング素子のオンオフが制御される。具体的には、電気的に直列に接続され、昇圧チョッパ回路の上アームを構成する２つのスイッチング素子のペアが、制御パルス信号に従って共通にオンオフ制御されるとともに、電気的に直列に接続され、昇圧チョッパ回路の下アームを構成する２つのスイッチング素子のペアが、制御パルス信号に従って共通にオンオフ制御される。

このとき、昇圧チョッパ回路の上下各アームでは、共通にオンオフ制御される２つのスイッチング素子のペアのスイッチング動作時に、電力損失が発生する。２つのスイッチング素子の間でスイッチング速度が互いに等しい場合には、２つのスイッチング素子が同じタイミングでオンオフするため、２つのスイッチング素子の間で電力損失が均等に分担される。そのため、各アームを単一のスイッチング素子で構成する電力変換器と比較して、実質的に１素子あたりの電力損失を半減できる。

一方、２つのスイッチング素子の間でスイッチング速度が異なる場合には、２つのスイッチング素子を同時にオンオフさせることができないため、２つのスイッチング素子に発生する電力損失に偏りが生じる。スイッチング損失に偏りが生じると、一方のスイッチング素子に発熱が集中的に生じやすくなるために発熱に偏りが生じてしまい、電力変換器の出力向上が難しくなる。

しかしながら、スイッチング速度の大小はスイッチング素子の製造ばらつき等により変動するため、いずれのスイッチング素子にスイッチング損失が偏るかについては成り行きで決まる。したがって、２つのスイッチング素子間ので電力損失の分担を制御することは困難であるため、上述した発熱の偏りを抑制することが難しいという問題がある。

この発明は、このような問題点を解決するためになされたものであって、その目的は、電力変換器を構成する複数のスイッチング素子間における電力損失の分担を制御することが可能な電源システムを提供することである。

この発明のある局面では、高電圧側の第１の電力線および低電圧側の第２の電力線の間の直流電圧を制御するための電源システムは、直流電源と、直流電源と第１および第２の電力線との間で直流電力変換を実行するための電力変換器と、電力変換器における直流電力変換を制御するための制御装置とを備える。電力変換器は、リアクトルと、制御装置からの制御信号に応答して、直流電源と第１および第２の電力線との間に、リアクトルにエネルギを蓄積するための第１の電流経路およびリアクトルのエネルギを放出するための第２の電流経路を交互に形成するように構成された複数のスイッチング素子とを含む。複数のスイッチング素子は、直列に電気的に接続され、かつ、制御信号に従って共通にオンオフすることにより、第１の電流経路の形成および遮断を行なうように構成された第１および第２のスイッチング素子を含む。制御装置は、第１および第２のスイッチング素子のターンオンタイミングまたはターンオンタイミングに時間差を設けるように、制御信号を生成する。

好ましくは、制御装置は、第１のスイッチング素子のターンオンタイミングが、第２のスイッチング素子のターンオンタイミングよりも早くなり、かつ、第２のスイッチング素子のターンオフタイミングが第１のスイッチング素子のターンオフタイミングよりも遅くなるように、制御信号を生成する第１のモードと、第２のスイッチング素子のターンオンタイミングが、第１のスイッチング素子のターンオンタイミングよりも早くなり、かつ、第１のスイッチング素子のターンオフタイミングが第２のスイッチング素子のターンオフタイミングよりも遅くなるように、制御信号を生成する第２のモードとを有する。制御装置は、第１のモードと第２のモードとを時分割で実行する。

好ましくは、制御装置は、第１のモードを実行する時間と第２のモードを実行する時間とが等しい長さになるように、第１のモードと第２のモードとを時分割で実行する。

この発明の別の局面では、高電圧側の第１の電力線および低電圧側の第２の電力線の間の直流電圧を制御するための電源システムは、第１の直流電源と、第２の直流電源と、第１および第２の直流電源と第１および第２の電力線との間で並列に直流電力変換を実行するための電力変換器と、電力変換器における直流電力変換を制御するための制御装置を備える。電力変換器は、第１の電力線と第１のノードとの間に電気的に接続される第１のスイッチング素子と、第２のノードと第１のノードとの間に電気的に接続される第２のスイッチング素子と、第２の直流電源の負極端子と電気的に接続される第３のノードと第２のノードとの間に電気的に接続される第３のスイッチング素子と、第１の直流電源の負極端子と第３のノードとの間に電気的に接続される第４のスイッチング素子と、第２のノードと第２の電力線との間に、第１の直流電源と直列に電気的に接続される第１のリアクトルと、第１のノードと第３のノートとの間に、第２の直流電源と直列に電気的に接続される第２のリアクトルとを含む。制御装置からの制御信号に従って、第３および第４のスイッチング素子が共通にオンし、かつ、第１および第２のスイッチング素子が共通にオフすることよって、第１のリアクトルにエネルギを蓄積するための第１の電流経路が形成される一方で、制御信号に従って、第３および第４のスイッチング素子が共通にオフし、かつ、第１および第２のスイッチング素子が共通にオンすることによって、第１のリアクトルの蓄積エネルギを放出するための第２の電流経路が形成される。制御装置は、第３および第４のスイッチング素子のターンオンタイミングまたはターンオンタイミングに時間差を設けるとともに、第１および第２のスイッチング素子のターンオンタイミングまたはターンオフタイミングに時間差を設けるように、制御信号を生成する。

好ましくは、制御装置は、第２のスイッチング素子のターンオンタイミングが、第１のスイッチング素子のターンオンタイミングよりも早くなり、かつ、第１のスイッチング素子のターンオフタイミングが第２のスイッチング素子のターンオフタイミングよりも遅くなるとともに、第３のスイッチング素子のターンオンタイミングが、第４のスイッチング素子のターンオンタイミングよりも早くなり、かつ、第４のスイッチング素子のターンオフタイミングが第３のスイッチング素子のターンオフタイミングよりも遅くなるように、制御信号を生成する第１のモードと、第１のスイッチング素子のターンオンタイミングが、第２のスイッチング素子のターンオンタイミングよりも早くなり、かつ、第２のスイッチング素子のターンオフタイミングが第１のスイッチング素子のターンオフタイミングよりも遅くなるとともに、第４のスイッチング素子のターンオンタイミングが、第３のスイッチング素子のターンオンタイミングよりも早くなり、かつ、第３のスイッチング素子のターンオフタイミングが第４のスイッチング素子のターンオフタイミングよりも遅くなるように、制御信号を生成する第２のモードとを有する。制御装置は、第１のモードと第２のモードとを時分割で実行する。

好ましくは、制御装置は、第１の電流経路および第２の電流経路の切換え時において、第１および第２の電流経路を同時に遮断するための期間であるデッドタイムを、制御信号に対して設定する。第１および第２のモードの各々において、制御装置は、デッドタイムを超えないように時間差を設定する。

好ましくは、制御装置は、第１のモードを実行する時間と第２のモードを実行する時間とが等しい長さになるように、第１のモードと第２のモードとを時分割で実行する。

好ましくは、制御装置からの制御信号に従って、第２および第３のスイッチング素子が共通にオンし、かつ、第１および第４のスイッチング素子が共通にオフすることよって、第２のリアクトルにエネルギを蓄積するための第３の電流経路が形成される一方で、制御信号に従って、第２および第３のスイッチング素子が共通にオフし、かつ、第１および第４のスイッチング素子が共通にオンすることによって、第２のリアクトルの蓄積エネルギを放出するための第４の電流経路が形成される。制御装置は、第２および第３のスイッチング素子のターンオンタイミングまたはターンオンタイミングに時間差を設けるとともに、第１および第４のスイッチング素子のターンオンタイミングまたはターンオフタイミングに時間差を設けるように、制御信号を生成する。

好ましくは、制御装置は、第４のスイッチング素子のターンオンタイミングが、第１のスイッチング素子のターンオンタイミングよりも早くなり、かつ、第１のスイッチング素子のターンオフタイミングが、第４のスイッチング素子のターンオフタイミングよりも遅くなるとともに、第２のスイッチング素子のターンオンタイミングが、第３のスイッチング素子のターンオンタイミングよりも早くなり、かつ、第３のスイッチング素子のターンオフタイミングが、第２のスイッチング素子のターンオフタイミングよりも遅くなるように、制御信号を生成する第３のモードと、第１のスイッチング素子のターンオンタイミングが、第４のスイッチング素子のターンオンタイミングよりも早くなり、かつ、第４のスイッチング素子のターンオフタイミングが、第１のスイッチング素子のターンオフタイミングよりも遅くなるとともに、第３のスイッチング素子のターンオンタイミングが、第２のスイッチング素子のターンオンタイミングよりも早くなり、かつ、第２のスイッチング素子のターンオフタイミングが、第３のスイッチング素子のターンオフタイミングよりも遅くなるように、制御信号を生成する第４のモードとを有する。制御装置は、第３のモードと第４のモードとを時分割で実行する。

好ましくは、制御装置は、第３の電流経路および第４の電流経路の切換え時において、第３および第４の電流経路を同時に遮断するための期間であるデッドタイムを、制御信号に対して設定する。第３および第４のモードの各々において、制御装置は、デッドタイムを超えないように時間差を設定する。

好ましくは、制御装置は、第３のモードを実行する時間と第４のモードを実行する時間とが等しい長さになるように、第３のモードと第４のモードとを時分割で実行する。

この発明によれば、電力変換器を構成する複数のスイッチング素子間における電力損失の分担を制御することが可能な電源システムを提供することができる。

本発明の実施の形態に従う電源システムの構成例を示す回路図である。 第１の直流電源による単独モードにおける第１の直流電源に対する直流電力変換を説明する回路図である。 第１の直流電源による単独モードの制御動作例を説明するための波形図である。 第１の直流電源による単独モードでの制御信号の設定を説明するための図表である。 第２の直流電源による単独モードにおける第２の直流電源に対する直流電力変換を説明する回路図である。 第２の直流電源による単独モードの制御動作例を説明するための波形図である。 第２の直流電源による単独モードでの制御信号の設定を説明するための図表である。 第１の直流電源による単独モードの制御動作例を示す波形図である。 図８に示した制御動作例におけるスイッチング素子の波形図である。 スイッチング素子のターンオフ期間における回路動作を説明する回路図である。 スイッチング素子をターンオフしたときの波形図である。 第１のモードにおける制御動作例を説明するための波形図である。 第２のモードにおける制御動作例を説明するための波形図である。 第１および第２のモードにおける制御動作とスイッチング損失との関係をまとめた図表である。 第３のモードにおける制御動作例を説明するための波形図である。 第４のモードにおける制御動作例を説明するための波形図である。 第３および第４のモードにおける制御動作とスイッチング損失との関係をまとめた図表である。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。以下では、複数の実施の形態について説明するが、各実施の形態で説明された構成を適宜組み合わせることは出願当初から予定されている。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。

（回路構成）
図１は、本発明の実施の形態に従う電源システムの構成例を示す回路図である。本実施の形態１に従う電源システム５は、特許文献１に示された電源システムと回路構成が共通する。

図１を参照して、電源システム５は、直流電源Ｂ１と、直流電源Ｂ２と、負荷３０と、制御装置４０と、電力変換器５０とを備える。

本実施の形態において、直流電源Ｂ１およびＢ２は、二次電池や電気二重層キャパシタ等の蓄電装置によって構成される。たとえば、直流電源Ｂ１は、リチウムイオン二次電池やニッケル水素電池のような二次電池で構成される。また、直流電源Ｂ２は、たとえば、電気二重層キャパシタやリチウムイオンキャパシタ等の出力特性に優れた直流電圧源要素により構成される。直流電源Ｂ１および直流電源Ｂ２は、「第１の直流電源」および「第２の直流電源」にそれぞれ対応する。

なお、直流電源Ｂ１およびＢ２を同種の蓄電装置によって構成することも可能である。また、直流電源Ｂ１およびＢ２の容量についても特に限定されることはなく、直流電源Ｂ１およびＢ２は、各々を同等の容量で構成してもよく、一方の直流電源の容量を他方の直流電源の容量より大きくしてもよい。

電力変換器５０は、高電圧側の電力線ＰＬおよび低電圧側の電力線ＧＬの間の直流電圧ＶＨ（以下、出力電圧ＶＨとも称する）を制御するように構成される。電力線ＧＬは、代表的には接地配線で構成される。

負荷３０は、電力変換器５０の出力電圧ＶＨを受けて動作する。出力電圧ＶＨの電圧指令値ＶＨ＊は、負荷３０の動作に適した電圧に設定される。電圧指令値ＶＨ＊は、負荷３０の状態に応じて可変に設定されてもよい。さらに、負荷３０は、回生発電等によって、直流電源Ｂ１および／またはＢ２の充電電力を発生可能に構成されてもよい。

電力変換器５０は、電力用半導体スイッチング素子Ｓ１〜Ｓ４と、リアクトルＬ１，Ｌ２とを含む。本実施の形態において、電力用半導体スイッチング素子（以下、単に「スイッチング素子」とも称する）としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、電力用ＭＯＳ（Metal Oxide Semiconductor）トランジスタあるいは電力用バイポーラトランジスタ等を用いることができる。スイッチング素子Ｓ１〜Ｓ４に対しては、逆並列ダイオードＤ１〜Ｄ４が配置されている。スイッチング素子Ｓ１〜Ｓ４は、制御装置４０からの制御信号ＳＧ１〜ＳＧ４に応答して、オンオフを制御することが可能である。

スイッチング素子Ｓ１は、電力線ＰＬおよびノードＮ１の間に電気的に接続される。リアクトルＬ２および直流電源Ｂ２は、ノードＮ１とノードＮ３との間に直列に、電気的に接続される。たとえば、リアクトルＬ２は、ノードＮ１と直流電源Ｂ２の正極端子との間に電気的に接続されるとともに、直流電源Ｂ２の負極端子は、ノードＮ３と電気的に接続される。なお、リアクトルＬ２および直流電源Ｂ２の接続順序を入れ換えても、電気的に等価な回路構成が形成される。

スイッチング素子Ｓ２は、ノードＮ１およびＮ２の間に電気的に接続される。リアクトルＬ１および直流電源Ｂ１は、ノードＮ２および電力線ＧＬの間に直列に、電気的に接続される。たとえば、リアクトルＬ１は、直流電源Ｂ１の正極端子およびノードＮ１の間に電気的に接続されるとともに、直流電源Ｂ１の負極端子は、電力線ＧＬと電気的に接続される。なお、リアクトルＬ１および直流電源Ｂ１の接続順序を入れ換えても、電気的に等価な回路構成が形成される。

スイッチング素子Ｓ３は、ノードＮ２およびＮ３の間に電気的に接続される。スイッチング素子Ｓ４は、ノードＮ３および電力線ＧＬの間に電気的に接続される。電力線ＧＬは、負荷３０および、直流電源Ｂ１の負極端子と電気的に接続される。

図１の構成例では、スイッチング素子Ｓ１は「第１のスイッチング素子」に対応し、スイッチング素子Ｓ２は「第２のスイッチング素子」に対応し、スイッチング素子Ｓ３は「第３のスイッチング素子」に対応し、スイッチング素子Ｓ４は「第４のスイッチング素子」に対応する。また、リアクトルＬ１は「第１のリアクトル」に対応し、リアクトルＬ２は「第２のリアクトル」に対応する。

図１から理解されるように、電力変換器５０は、直流電源Ｂ１および直流電源Ｂ２の各々に対応して昇圧チョッパ回路を備えた構成となっている。すなわち、直流電源Ｂ１に対しては、スイッチング素子Ｓ１，Ｓ２を上アームとする一方で、スイッチング素子Ｓ３，Ｓ４を下アームとする電流双方向の第１の昇圧チョッパ回路が構成される。同様に、直流電源Ｂ２に対しては、スイッチング素子Ｓ１，Ｓ４を上アームとする一方で、スイッチング素子Ｓ２，Ｓ３を下アームとする電流双方向の第２の昇圧チョッパ回路が構成される。

そして、第１の昇圧チョッパ回路によって、直流電源Ｂ１および電力線ＰＬ，ＧＬの間に形成される電流経路と、第２の昇圧チョッパ回路によって、直流電源Ｂ２および電力線ＰＬ，ＧＬの間に形成される電流経路との両方に、スイッチング素子Ｓ１〜Ｓ４が含まれる。

制御装置４０は、たとえば、図示しないＣＰＵ（Central Processing Unit）およびメモリを有する電子制御ユニット（ＥＣＵ）によって構成される。制御装置４０は、メモリに記憶されたマップおよびプログラムに基づいて、各センサによる検出値を用いた演算処理を行なうように構成される。あるいは、制御装置４０の少なくとも一部は、電子回路等のハードウェアにより所定の数値・論理演算処理を実行するように構成されてもよい。

制御装置４０は、出力電圧ＶＨを制御するために、スイッチング素子Ｓ１〜Ｓ４のオンオフを制御する制御信号ＳＧ１〜ＳＧ４を生成する。

なお、図１では図示を省略しているが、直流電源Ｂ１の電圧（Ｖ［１］と表記する）および電流（Ｉ［１］と表記する）、直流電源Ｂ２の電圧（Ｖ［２］と表記する）および電流（Ｉ［２］と表記する）、ならびに、出力電圧ＶＨの検出器（電圧センサ，電流センサ）が設けられている。これらの検出器の出力は、制御装置４０へ与えられる。

（電力変換器の動作モード）
電力変換器５０は、特許文献１および２に記載された電力変換器と同様に、直流電源Ｂ１，Ｂ２と電力線ＰＬ，ＧＬとの間での直流電力変換（ＤＣ／ＤＣ変換）の態様が異なる複数の動作モードを有する。これらの動作モードは、スイッチング素子Ｓ１〜Ｓ４のオンオフ制御の態様を切換えることによって選択的に適用される。

電力変換器５０の複数の動作モードには、直流電源Ｂ１およびＢ１と電力線ＰＬ，ＧＬとの間で並列にＤＣ／ＤＣ変換を行なう「パラレル昇圧モード」と、直列に接続された直流電源Ｂ１，Ｂ２と電力線ＰＬ，ＧＬとの間でＤＣ／ＤＣ変換を行なう「シリーズ昇圧モード」とが含まれる。パラレル昇圧モードは、特許文献１での「パラレル接続モード」に対応し、シリーズ昇圧モードは、特許文献１での「シリーズ接続モード」に対応する。

電力変換器５０の複数の動作モードにはさらに、直流電源Ｂ１のみを用いて電力線ＰＬ，ＧＬの間でＤＣ／ＤＣ変換を行なう「直流電源Ｂ１による単独モード」と、直流電源Ｂ２のみを用いて電力線ＰＬ，ＧＬとの間でＤＣ／ＤＣ変換を行なう「直流電源Ｂ２による単独モード」とが含まれる。直流電源Ｂ１による単独モードでは、直流電源Ｂ２は、出力電圧ＶＨが直流電源Ｂ２の電圧Ｖ［２］よりも高く制御されている限りにおいて、電力線ＰＬと切り離された状態を維持して不使用とされる。同様に、直流電源Ｂ２による単独モードでは、直流電源Ｂ１は、出力電圧ＶＨが直流電源Ｂ１の電圧Ｖ［１］よりも高く制御されている限りにおいて、電力線ＰＬと切り離された状態を維持されて不使用とされる。

本実施の形態では、直流電源Ｂ１による単独モードおよび直流電源Ｂ２による単独モードにおける制御動作について説明する。

（直流電源Ｂ１による単独モードでの回路動作）
次に、図２から図４を用いて、直流電源Ｂ１による単独モードにおける昇圧動作について説明する。

図２には、直流電源Ｂ１による単独モードにおける直流電源Ｂ１に対するＤＣ／ＤＣ変換（昇圧動作）が示される。

図２（ａ）を参照して、スイッチング素子Ｓ３，Ｓ４のペアをオンし、スイッチング素子Ｓ１，Ｓ２のペアをオフすることによって、リアクトルＬ１にエネルギを蓄積するための電流経路１２０が形成される。これにより、昇圧チョッパ回路の下アームをオンした状態が形成される。

これに対して、図２（ｂ）を参照して、スイッチング素子Ｓ３，Ｓ４のペアをオフするとともに、スイッチング素子Ｓ１，Ｓ２のペアをオンすることによって、リアクトルＬ１の蓄積エネルギを直流電源Ｂ１のエネルギとともに出力するための電流経路１２１が形成される。これにより、昇圧チョッパ回路の上アームをオンした状態が形成される。

スイッチング素子Ｓ３，Ｓ４のペアがオンされる一方で、スイッチング素子Ｓ１，Ｓ２の少なくとも一方がオフされている第１の期間と、スイッチング素子Ｓ１，Ｓ２のペアがオンされる一方で、スイッチング素子Ｓ３，Ｓ４の少なくとも一方がオフされている第２の期間とを交互に繰返すことにより、図２（ａ）の電流経路１２０および図２（ｂ）の電流経路１２１が交互に形成される。この結果、スイッチング素子Ｓ１，Ｓ２のペアを等価的に上アームとし、スイッチング素子Ｓ３，Ｓ４のペアを等価的に下アームとする昇圧チョッパ回路が、直流電源Ｂ１に対して構成される。

このようなＤＣ／ＤＣ変換において、直流電源Ｂ１の電圧Ｖ［１］と、電力線ＰＬの出力電圧ＶＨとの間には、下記（１）式に示す関係が成立する。（１）式では、スイッチング素子Ｓ３，Ｓ４のペアがオンされる期間のデューティ比をＤａとする。

ＶＨ＝１／（１−Ｄａ）・Ｖ［１］ …（１）
直流電源Ｂ１による単独モードでは、直流電源Ｂ１の出力を制御するためのデューティ比Ｄａに基づく制御パルス信号ＳＤａに従って、スイッチング素子Ｓ１〜Ｓ４が制御される。

図３には、直流電源Ｂ１による単独モードの制御動作例を説明するための波形図が示される。図３を参照して、制御パルス信号ＳＤａは、デューティ比Ｄａと、周期的なキャリア波２５との比較に基づくパルス幅変調（ＰＷＭ）制御によって生成される。一般的に、キャリア波２５には、三角波あるいはのこぎり波が用いられる。キャリア波２５の周期は、各スイッチング素子のスイッチング周波数に相当し、キャリア波２５の振幅は、Ｄａ＝１．０に対応する電圧に設定される。

制御パルス信号ＳＤａは、デューティ比Ｄａを示す電圧が、キャリア波２５の電圧よりも高いときに論理ハイレベル（以下、Ｈレベル）に設定される一方で、キャリア波２５の電圧よりも低いときに論理ローレベル（以下、Ｌレベル）に設定される。制御パルス信号ＳＤａの周期（Ｈレベル期間＋Ｌレベル期間）に対するＨレベル期間の比、すなわち、制御パルス信号ＳＤａのデューティ比は、Ｄａと同等である。

制御パルス信号／ＳＤａは、制御パルス信号ＳＤａの反転信号である。デューティ比Ｄａが高くなると、制御パルス信号ＳＤａのＨレベル期間が長くなる。反対に、デューティ比Ｄａが低くなると、制御パルス信号ＳＤａのＬレベル期間が長くなる。

制御パルス信号ＳＤａは、図２に示した昇圧チョッパ回路の下アーム（スイッチング素子Ｓ３，Ｓ４）のオンオフを制御する信号に対応する。一方、制御パルス信号／ＳＤａは、図２に示した昇圧チョッパ回路の上アーム（スイッチング素子Ｓ１，Ｓ２）のオンオフを制御する信号に対応する。

図４は、直流電源Ｂ１による単独モードでの制御信号の設定を説明するための図表である。図４に示されるように、制御信号ＳＧ１〜ＳＧ４は、制御パルス信号ＳＤａ（／ＳＤａ）に基づいて設定される。

スイッチング素子Ｓ１，Ｓ２は、図２の昇圧チョッパ回路の上アームを形成する。したがって、スイッチング素子Ｓ１のオンオフを制御する制御信号ＳＧ１およびスイッチング素子Ｓ２のオンオフを制御する制御信号ＳＧ２は、制御パルス信号／ＳＤａに基づいて生成される。

スイッチング素子Ｓ３，Ｓ４は、図２の昇圧チョッパ回路の下アームを形成する。したがって、スイッチング素子Ｓ３のオンオフを制御する制御信号ＳＧ３およびスイッチング素子Ｓ４のオンオフを制御する制御信号ＳＧ４は、制御パルス信号ＳＤａに基づいて生成される。

このように、直流電源Ｂ１による単独モードでは、スイッチング素子Ｓ３，Ｓ４は、制御信号ＳＧ３，ＳＧ４にそれぞれ応答して共通にオンオフすることにより、電流経路１２０（図２（ａ））を形成するオン状態と、電流経路１２０を遮断するオフ状態とを選択的に形成する。一方、スイッチング素子Ｓ１，Ｓ２は、制御信号ＳＧ１，ＳＧ２に応答して共通にオンオフすることにより、電流経路１２１（図２（ｂ））を形成するオン状態と、電流経路１２１を遮断するオフ状態とを選択的に形成する。

図２（ａ）における電流経路１２０は「第１の電流経路」に対応し、図２（ｂ）における電流経路１２１は「第２の電流経路」に対応する。また、スイッチング素子Ｓ３，Ｓ４は、第１の電流経路（電流経路１２０）の形成および遮断を行なうように構成された「第１のスイッチング素子」および「第２のスイッチング素子」にそれぞれ対応する。図３に示されるように、スイッチング素子Ｓ３，Ｓ４のペアと、スイッチング素子Ｓ１，Ｓ２のペアとを相補的にオンオフするように、制御信号ＳＧ１〜ＳＧ４を生成することにより、電流経路１２０（第１の電流経路）および電流経路１２１（第２の電流経路）が交互に形成される。

（直流電源Ｂ２による単独モードでの回路動作）
図５には、直流電源Ｂ２による単独モードにおける直流電源Ｂ２に対するＤＣ／ＤＣ変換（昇圧動作）が示される。

図５（ａ）を参照して、スイッチング素子Ｓ２，Ｓ３のペアをオンし、スイッチング素子Ｓ１，Ｓ４のペアをオフすることによって、リアクトルＬ２にエネルギを蓄積するための電流経路１３０が形成される。これにより、昇圧チョッパ回路の下アームをオンした状態が形成される。

これに対して、図５（ｂ）を参照して、スイッチング素子Ｓ２，Ｓ３のペアをオフするとともに、スイッチング素子Ｓ１，Ｓ４のペアをオンすることによって、リアクトルＬ２の蓄積エネルギを直流電源Ｂ２のエネルギとともに出力するための電流経路１３１が形成される。これにより、昇圧チョッパ回路の上アームをオンした状態が形成される。

スイッチング素子Ｓ２，Ｓ３のペアがオンされる一方で、スイッチング素子Ｓ１，Ｓ４の少なくとも一方がオフされている第１の期間と、スイッチング素子Ｓ１，Ｓ４のペアがオンされる一方で、スイッチング素子Ｓ２，Ｓ３の少なくとも一方がオフされている第２の期間とを交互に繰返すことにより、図５（ａ）の電流経路１３０および図５（ｂ）の電流経路１３１が交互に形成される。この結果、スイッチング素子Ｓ１，Ｓ４のペアを等価的に上アームとし、スイッチング素子Ｓ２，Ｓ３のペアを等価的に下アームとする昇圧チョッパ回路が、直流電源Ｂ２に対して構成される。

このようなＤＣ／ＤＣ変換において、直流電源Ｂ２の電圧Ｖ［２］と、電力線ＰＬの出力電圧ＶＨとの間には、下記（２）式に示す関係が成立する。（２）式では、スイッチング素子Ｓ２，Ｓ３のペアがオンされる期間のデューティ比をＤｂとする。

ＶＨ＝１／（１−Ｄｂ）・Ｖ［２］ …（２）
直流電源Ｂ２による単独モードでは、直流電源Ｂ２の出力を制御するためのデューティ比Ｄｂに基づく制御パルス信号ＳＤｂに従って、スイッチング素子Ｓ１〜Ｓ４が制御される。

図６には、直流電源Ｂ２による単独モードの制御動作例を説明するための波形図が示される。図６を参照して、制御パルス信号ＳＤｂは、制御パルス信号ＳＤａ（図３）と同様に、デューティ比Ｄｂと、周期的なキャリア波２５との比較に基づくＰＷＭ制御によって生成される。キャリア波２５の周期は、各スイッチング素子のスイッチング周波数に相当し、キャリア波２５の振幅は、Ｄｂ＝１．０に対応する電圧に設定される。

制御パルス信号ＳＤｂは、デューティ比Ｄｂを示す電圧が、キャリア波２５の電圧よりも高いときにＨレベルに設定される一方で、キャリア波２５の電圧よりも低いときにＬレベルに設定される。制御パルス信号ＳＤｂの周期（Ｈレベル期間＋Ｌレベル期間）に対するＨレベル期間の比、すなわち、制御パルス信号ＳＤｂのデューティ比は、Ｄｂと同等である。

制御パルス信号／ＳＤｂは、制御パルス信号ＳＤｂの反転信号である。デューティ比Ｄｂが高くなると、制御パルス信号ＳＤｂのＨレベル期間が長くなる。反対に、デューティ比Ｄｂが低くなると、制御パルス信号ＳＤｂのＬレベル期間が長くなる。

制御パルス信号ＳＤｂは、図５に示した昇圧チョッパ回路の下アーム（スイッチング素子Ｓ２，Ｓ３）のオンオフを制御する信号に対応する。一方、制御パルス信号／ＳＤｂは、図５に示した昇圧チョッパ回路の上アーム（スイッチング素子Ｓ１，Ｓ４）のオンオフを制御する信号に対応する。

図７は、直流電源Ｂ２による単独モードでの制御信号の設定を説明するための図表である。図７に示されるように、制御信号ＳＧ１〜ＳＧ４は、制御パルス信号ＳＤｂ（／ＳＤｂ）に基づいて設定される。

スイッチング素子Ｓ１，Ｓ４は、図５の昇圧チョッパ回路の上アームを形成する。したがって、スイッチング素子Ｓ１のオンオフを制御する制御信号ＳＧ１およびスイッチング素子Ｓ４のオンオフを制御する制御信号ＳＧ４は、制御パルス信号／ＳＤｂに基づいて生成される。

スイッチング素子Ｓ２，Ｓ３は、図５の昇圧チョッパ回路の下アームを形成する。したがって、スイッチング素子Ｓ２のオンオフを制御する制御信号ＳＧ２およびスイッチング素子Ｓ３のオンオフを制御する制御信号ＳＧ３は、制御パルス信号ＳＤｂに基づいて生成される。

このように、直流電源Ｂ２による単独モードでは、スイッチング素子Ｓ２，Ｓ３は、制御信号ＳＧ２，ＳＧ３にそれぞれ応答して共通にオンオフすることにより、電流経路１３０（図５（ａ））を形成するオン状態と、電流経路１３０を遮断するオフ状態とを選択的に形成する。一方、スイッチング素子Ｓ１，Ｓ４は、制御信号ＳＧ１，ＳＧ４に応答して共通にオンオフすることにより、電流経路１３１（図５（ｂ））を形成するオン状態と、電流経路１３１を遮断するオフ状態とを選択的に形成する。

なお、図５（ａ）における電流経路１３０は「第１の電流経路（または第３の電流経路）」に対応し、図５（ｂ）における電流経路１３１は「第２の電流経路（または第４の電流経路）」に対応する。また、スイッチング素子Ｓ２，Ｓ３は、第１の電流経路（電流経路１３０）の形成および遮断を行なうように構成された「第１のスイッチング素子」および「第２のスイッチング素子」にそれぞれ対応する。図６に示されるように、スイッチング素子Ｓ２，Ｓ３のペアと、スイッチング素子Ｓ１，Ｓ４のペアとを相補的にオンオフするように、制御信号ＳＧ１〜ＳＧ４を生成することにより、電流経路１３０（第１の電流経路）および電流経路１３１（第２の電流経路）が交互に形成される。

（直流電源Ｂ１による単独モードでの基本的な制御動作）
上述のように、本実施の形態に従う電力変換器５０を、直流電源Ｂ１による単独モード、または直流電源Ｂ２による単独モードで動作させる場合には、電気的に直列に接続される２つのスイッチング素子のペアを等価的に昇圧チョッパ回路の上アームまたは下アームとして、直流電源と電力線ＰＬ，ＧＬとの間でＤＣ／ＤＣ変換が実行される。

図８は、直流電源Ｂ１による単独モードの制御動作例を示す波形図である。
図８を参照して、制御信号ＳＧ１〜ＳＧ４は、図４に示した図表に従って、制御パルス信号ＳＤａ（／ＳＤａ）に基づいて設定される。制御信号ＳＧ１〜ＳＧ４に基づいてスイッチング素子Ｓ１〜Ｓ４をオンオフすることにより、リアクトルＬ１を流れるリアクトル電流ＩＬ１およびリアクトルＬ２を流れるリアクトル電流ＩＬ２が図８に示すように制御される。リアクトル電流ＩＬ１は直流電源Ｂ１の電流Ｉ［１］に相当し、リアクトル電流ＩＬ２は直流電源Ｂ２の電流Ｉ［２］に相当する。

図８では、昇圧チョッパ回路の下アームを構成するスイッチング素子Ｓ３およびＳ４は、制御パルス信号ＳＤａに基づいて生成された制御信号ＳＧ３，ＳＧ４に従って、共通にオンオフ制御される。同様に、昇圧チョッパ回路の上アームを構成するスイッチング素子Ｓ１およびＳ２は、制御パルス信号／ＳＤａに基づいて生成された制御信号ＳＧ１，ＳＧ２に従って、共通にオンオフ制御される。すなわち、制御信号ＳＧ１，ＳＧ２と、制御信号ＳＧ３，ＳＧ４とは相補のレベルに設定されているため、スイッチング素子Ｓ１およびＳ２（上アーム）と、スイッチング素子Ｓ３およびＳ４（下アーム）とは相補的にオンオフされる。

このような昇圧チョッパ回路の制御では、通常、電力線ＰＬ，ＧＬ間の短絡経路が生じないように、上下アーム間でオンオフを切換える際には、両者がオフ状態とされる、いわゆるデッドタイムと呼ばれる期間が設けられる。

図８に示されるように、デッドタイムＴｄは、スイッチング素子Ｓ１およびＳ２のペアと、スイッチング素子Ｓ３およびＳ４のペアとが同時にオンしないように、制御信号ＳＧ１およびＳＧ２と、制御信号ＳＧ３およびＳＧ４との両方がＬレベルに設定されるように設けられる。したがって、デッドタイム期間では、スイッチング素子Ｓ１およびＳ３と、スイッチング素子Ｓ３およびＳ４との両方（すなわち、スイッチング素子Ｓ１〜Ｓ４）がオフされる。すなわち、デッドタイムＴｄは、電流経路１２０（図２（ａ））および電流経路１２１（図２（ｂ））の切換え時において、電流経路１２０および１２１を同時に遮断するための期間に相当する。

以下では、直流電源Ｂ１による単独モードでの制御動作の代表的な例として、直流電源Ｂ１が力行状態であるときの制御について説明する。

図８の時刻Ｔ１までは、スイッチング素子Ｓ３およびＳ４がオフされるので、昇圧チョッパ回路の下アームがオフされた状態となる。このため、リアクトル電流ＩＬ１は下降する。

時刻Ｔ１においてスイッチング素子Ｓ１およびＳ２がターンオフされることにより、上アームがオフされた状態となる。このとき、スイッチング素子Ｓ３およびＳ４はオフされているため、昇圧チョッパ回路の下アームがオフされた状態となっている。このため、リアクトル電流ＩＬ１は下降し続ける。

時刻Ｔ１からデッドタイムＴｄが経過した時刻Ｔ２において、スイッチング素子Ｓ３，Ｓ４がターンオンされることにより、上アームがオンされた状態となるので、リアクトル電流ＩＬ１が上昇を開始する。

時刻Ｔ３において、スイッチング素子Ｓ３，Ｓ４がターンオフされると、下アームがオフされた状態となるので、リアクトル電流ＩＬ１が再び下降を開始する。これにより、上述した時刻Ｔ１以前の状態が再現される。

なお、直流電源Ｂ１による単独モードの実行中は、直流電源Ｂ２への電流経路が形成されないため、リアクトル電流ＩＬ２＝０に保たれている。

図９には、スイッチング素子Ｓ３およびＳ４を共通にオンオフ制御したときのスイッチング素子の波形図が示される。

図９を参照して、制御信号ＳＧ３，ＳＧ４がＬレベルからＨレベルに立上ると、スイッチング素子Ｓ３，Ｓ４のターンオン動作が開始される。電流経路１２０（図２（ａ））が形成されることにより、スイッチング素子Ｓ３の電流Ｉ（Ｓ３）およびスイッチング素子Ｓ４の電流Ｉ（Ｓ４）が上昇し始めるとともに、スイッチング素子Ｓ３の電圧Ｖ（Ｓ３）およびスイッチング素子Ｓ４の電圧Ｖ（Ｓ４）が下降し始める。

次に、制御信号ＳＧ３，ＳＧ４がＨレベルからＬレベルに立下がると、スイッチング素子Ｓ３，Ｓ４のターンオフ動作が開始される。電流経路１２０が遮断されることにより、電流Ｉ（Ｓ３）およびＩ（Ｓ４）が減少し始めるとともに、電圧Ｖ（Ｓ３）およびＶ（Ｓ４）が上昇し始める。なお、スイッチング素子Ｓ３，Ｓ４は電流経路１２０に直列に接続されているため、電流Ｉ（Ｓ３）およびＩ（Ｓ４）は波形が一致している。

実際のスイッチング動作時には、スイッチング素子のゲート電位の変化速度に対応する一定レートに従って、スイッチング素子の電流および電圧が変化する。なお、当該一定レートは、スイッチング素子の開閉速度に相当し、「スイッチング速度」とも呼ばれる。

図９に示されるように、ターンオン動作を開始してからスイッチング素子が完全にターンオンされるまでの期間（以下、ターンオン期間ｔｏｎとも称する）において、スイッチング素子の電圧と電流との積に相当する電力損失が発生する。同様に、ターンオフ動作を開始してからスイッチング素子が完全にターンオフされるまでの期間（以下、ターンオフ期間ｔｏｆｆとも称する）において、スイッチング素子の電圧と電流との積に相当する電力損失が発生する。当該スイッチング動作時の電力損失は「スイッチング損失」とも呼ばれる。スイッチング損失には、ターンオン動作時のスイッチング損失である「ターンオン損失」と、ターンオフ動作時のスイッチング損失である「ターンオフ損失」とがある。ターンオン損失およびターンオフ損失は、スイッチング素子のスイッチング速度に依存する。

図９から理解されるように、スイッチング素子Ｓ３およびＳ４を共通にオンオフさせる場合において、スイッチング素子Ｓ３のスイッチング速度と、スイッチング素子Ｓ４のスイッチング速度とが等しくなるときには、ターンオン期間ｔｏｎおよびターンオフ期間ｔｏｆｆの各時点において、電圧Ｖ（Ｓ３）および電圧Ｖ（Ｓ４）が等しい大きさとなる。言い換えれば、ターンオン期間ｔｏｎおよびターンオフ期間ｔｏｆｆに昇圧チョッパ回路の下アームに印加される電圧を、スイッチング素子Ｓ３とスイッチング素子Ｓ４とで、１／２ずつ均等に分担することになる。

図１０には、スイッチング素子Ｓ３，Ｓ４のターンオフ期間における回路動作が示される。図１０を参照して、直流電源Ｂ１に対して昇圧チョッパ回路の下アームがオンされた状態、すなわち、スイッチング素子Ｓ３，Ｓ４がオンされた状態から、スイッチング素子Ｓ３，Ｓ４のターンオフ動作を開始すると、電力変換器５０での電流経路が、図１０（ａ）の状態から図１０（ｂ）の状態に変化する。そして、スイッチング素子Ｓ３，Ｓ４が完全にターンオフすると、最終的に電流経路が図１０（ｂ）の状態となるため、下アームを構成するスイッチング素子Ｓ３，Ｓ４には合計で出力電圧ＶＨに等しい電圧が印加されることになる。

ここで、上述のように、スイッチング素子Ｓ３およびＳ４のスイッチング速度が等しい場合には、ターンオフ期間ｔｏｆｆに昇圧チョッパ回路の下アームに印加される電圧を、スイッチング素子Ｓ３およびＳ４が１／２ずつ均等に分担することになる。したがって、スイッチング素子Ｓ３で発生するターンオフ損失と、スイッチング素子Ｓ４で発生するターンオフ損失とは互いに等しくなる。すなわち、昇圧チョッパ回路の下アームで発生するターンオフ損失を、スイッチング素子Ｓ３とスイッチング素子Ｓ４とで、１／２ずつ均等に分担することになる。

このように、昇圧チョッパ回路の下アームを構成するスイッチング素子Ｓ３，Ｓ４のスイッチング速度が等しければ、下アームを単一のスイッチング素子で構成する従来の電力変換器と比較して、１素子あたりのターンオフ損失を半減できる。その結果、１素子あたりの発熱を抑制できるため、電力変換器５０の出力を向上させることが可能となる。

しかしながら、スイッチング素子Ｓ３のスイッチング速度とスイッチング素子Ｓ４のスイッチング速度とが異なる場合には、以下に述べるように、両者間のスイッチング速度の大小に応じて、スイッチング素子Ｓ３とスイッチング素子Ｓ４とで、出力電圧ＶＨを分担する割合が異なってくる。

図１１には、スイッチング素子Ｓ３のスイッチング速度が、スイッチング素子Ｓ４のスイッチング速度よりも速い場合において、スイッチング素子Ｓ３，Ｓ４をターンオフしたときの波形図が示される。

図１１を参照して、制御信号ＳＧ３，ＳＧ４がＨレベルからＬレベルに立下がると、スイッチング素子Ｓ３，Ｓ４のターンオフ動作が開始される。図１１の動作例では、スイッチング素子Ｓ３がスイッチング素子Ｓ４に比べてスイッチング速度が速いため、スイッチング素子Ｓ３は、スイッチング素子Ｓ４よりも早いタイミングで完全にターンオフされる。

スイッチング素子Ｓ３がオフ状態となることで、図１０（ａ）の電流経路が遮断されるため、図１０（ｂ）の状態に変化して、昇圧チョッパ回路の下アームには出力電圧ＶＨが印加される。このとき、スイッチング素子Ｓ４は完全にターンオフされていないため、出力電圧ＶＨの大部分を、スイッチング素子Ｓ３が受け持つことになる。例えば、図１１に示されるように、電流経路が遮断されたタイミングにおいて、スイッチング素子Ｓ４が未だターンオフ動作を開始していない場合には、スイッチング素子Ｓ３が出力電圧ＶＨのすべてを受け持つことになる。

このように、スイッチング素子Ｓ３，Ｓ４のターンオフ時には、スイッチング素子Ｓ３，Ｓ４のうちのスイッチング速度の速い方のスイッチング素子が、スイッチング速度が遅い方のスイッチング素子に比べて、出力電圧ＶＨを分担する割合が大きくなる。そのため、スイッチング速度の速い方のスイッチング素子は、スイッチング速度が遅い方のスイッチング素子に比べて、ターンオフ損失がより大きくなることが理解される。

さらに、スイッチング素子Ｓ３，Ｓ４をターンオンさせる場合においても、図１１と同様に、両者のスイッチング速度の大小に応じて、出力電圧ＶＨを分担する割合が異なってくることが理解される。

すなわち、スイッチング素子Ｓ３のスイッチング速度が、スイッチング素子Ｓ４のスイッチング速度よりも速い場合には、制御信号ＳＧ３，ＳＧ４の立上りに従ってスイッチング素子Ｓ３，Ｓ４のターンオン動作が開始されてから、スイッチング素子Ｓ３は、スイッチング素子Ｓ４よりも早いタイミングで完全にターンオンされる。このとき、スイッチング素子Ｓ４は完全にターンオンされていないため、電流経路は図１０（ｂ）の状態となり、昇圧チョッパ回路の下アームに出力電圧ＶＨが印加される。そして、この出力電圧ＶＨのすべてもしくは大部分を、スイッチング素子Ｓ４が受け持つことになる。

このように、スイッチング素子Ｓ３，Ｓ４のターンオン時には、スイッチング素子Ｓ３，Ｓ４のうちのスイッチング速度が遅い方のスイッチング素子が、スイッチング速度が速い方のスイッチング素子に比べて、出力電圧ＶＨを分担する割合が大きくなる。そのため、スイッチング速度が遅い方のスイッチング素子が、スイッチング速度の速い方のスイッチング素子に比べて、ターンオン損失がより大きくなることが理解される。

一方、直流電源Ｂ１が回生状態である場合には、昇圧チョッパ回路の上アームを構成するスイッチング素子Ｓ１，Ｓ２のスイッチング速度の大小に起因して、スイッチング素子Ｓ１，Ｓ２のスイッチング損失に偏りが生じる。

具体的には、スイッチング素子Ｓ１，Ｓ２のターンオン時には、スイッチング素子Ｓ１，Ｓ２のうちのスイッチング速度が遅い方のスイッチング素子が、スイッチング速度が速い方のスイッチング素子に比べて、出力電圧ＶＨを分担する割合が大きくなる。そのため、スイッチング速度が遅い方のスイッチング素子が、スイッチング速度の速い方のスイッチング素子に比べて、ターンオン損失がより大きくなる。

また、スイッチング素子Ｓ１，Ｓ２のターンオフ時には、スイッチング素子Ｓ１，Ｓ２のうちのスイッチング速度の速い方のスイッチング素子が、スイッチング速度が遅い方のスイッチング素子に比べて、出力電圧ＶＨを分担する割合が大きくなる。そのため、スイッチング速度の速い方のスイッチング素子は、スイッチング速度が遅い方のスイッチング素子に比べて、ターンオフ損失がより大きくなる。

このように、直流電源Ｂ１による単独モードでは、直流電源Ｂ１が力行状態である場合には、昇圧チョッパ回路の下アームを構成するスイッチング素子Ｓ３，Ｓ４のスイッチング速度が互いに等しければ、スイッチング素子Ｓ３およびＳ４がスイッチング損失を均等に分担するために、１素子あたりのスイッチング損失を抑制することができる。また、直流電源Ｂ１が回生状態である場合には、昇圧チョッパ回路の上アームを構成するスイッチング素子Ｓ１，Ｓ２のスイッチング速度が互いに等しければ、スイッチング素子Ｓ１およびＳ２がスイッチング損失を均等に分担するために、１素子あたりのスイッチング損失を抑制することができる。

しかしながら、上述のように、下アームを構成するスイッチング素子Ｓ３およびＳ４の間でスイッチング速度が異なると、直流電源Ｂ１の力行状態において、スイッチング素子Ｓ３，Ｓ４のスイッチング損失に偏りが生じる。同様に、上アームを構成するスイッチング素子Ｓ１およびＳ２の間でスイッチング速度が異なると、直流電源Ｂ１の回生状態において、スイッチング素子Ｓ１，Ｓ２のスイッチング損失に偏りが生じる。

このように、電気的に直列に接続され、共通にオンオフ制御される２つのスイッチング素子のペアにおいて、スイッチング損失に偏りが生じると、当該ペアの一方のスイッチング素子に発熱が集中的に生じやすくなる。この結果、スイッチング素子のペアにおける発熱に偏りが生じてしまうため、電力変換器５０の出力向上が難しくなる。特に、一方のスイッチング素子がターンオン時またはターンオフ時に出力電圧ＶＨのすべてを分担する場合には、当該スイッチング素子に、上下アームの各々を単一のスイッチング素子で構成した場合と同程度のスイッチング損失が発生する可能性がある。

なお、スイッチング速度の大小はスイッチング素子の製造ばらつき等により変動するため、いずれのスイッチング素子にスイッチング損失が偏るかについては成り行きで決まる。したがって、ペアを構成する２つのスイッチング素子の各々の耐熱設計を、単一のスイッチング素子で下アームを構成したときのスイッチング素子の耐熱設計と同程度まで保証せざるを得ない。

ここで、ペアを成す２つのスイッチング素子間でスイッチング速度を揃えることができれば、上述したスイッチング素子の発熱の偏りを抑制することが可能となる。しかしながら、２つのスイッチング素子間でスイッチング速度を揃えることは、実用上、製造コスト等を考慮すると、その実現が必ずしも容易ではない。

したがって、本実施の形態に従う電力変換器５０では、２つのスイッチング素子のペアのターンオン時またはターンオフ時において、スイッチング損失を発生させるスイッチング素子を意図的に制御する。この制御を用いて、ペアを成す２つのスイッチング素子の間でスイッチング損失（すなわち、発熱）を分散して発生させる。

（直流電源Ｂ１による単独モードでのスイッチング損失分散のための制御動作）
以下では、代表的な例として、直流電源Ｂ１による単独モードでのスイッチング損失分散のための制御動作について説明する。

本実施の形態に従う電源システム５では、制御装置４０は、２つのスイッチング素子のペアの一方のスイッチング素子と、他方のスイッチング素子との間で、ターンオンまたはターンオフのタイミングに時間差を設けるように、２つのスイッチング素子のオンオフを制御する。２つのスイッチング素子の間で、ターンオンまたはターンオフのタイミングを意図的にずらすことで、スイッチング損失を発生させるスイッチング素子を制御することができる。これにより、２つのスイッチング素子のペアに、上述したようなスイッチング損失の偏りを意図的に発生させることが可能となる。

具体的には、直流電源Ｂ１による単独モードでは、制御装置４０は、昇圧チョッパ回路の上アームを構成するスイッチング素子Ｓ１，Ｓ２のペアに対して、ターンオンタイミングおよびターンオフタイミングに時間差を設ける。また、下アームを構成するスイッチング素子Ｓ３，Ｓ４のペアに対して、ターンオンタイミングおよびターンオフタイミングに時間差を設ける。

さらに、制御装置４０は、スイッチング損失を発生させるスイッチング素子が異なる２つの制御モード（第１のモードおよび第２のモード）を備えており、これら２つの制御モードを時分割で実行する。これにより、２つのスイッチング素子の間でスイッチング損失を分散して発生させる。

以下では、制御装置４０が備える２つの制御モードでの具体的な制御動作について説明する。さらに、これら２つの制御モードを切換えて実行するための時分割制御について説明する。

（第１のモードでの制御動作）
図１２は、第１のモードにおける制御動作例を説明するための波形図である。

図１２を参照して、第１のモードでは、スイッチング素子Ｓ２のターンオンタイミングが、スイッチング素子Ｓ１のターンオンタイミングよりも早くなり、かつ、スイッチング素子Ｓ１のターンオフタイミングが、スイッチング素子Ｓ２のターンオフタイミングよりも遅くなるように、制御信号ＳＧ１，ＳＧ２を生成する。

具体的には、制御装置４０は、制御信号ＳＧ１，ＳＧ２の立上りタイミングおよび、制御信号ＳＧ１，ＳＧ２の立下りタイミングの各々において、デッドタイムＴｄ分の時間差を設ける。図１２に示されるように、制御装置４０は、制御信号ＳＧ２に立上りタイミングに設けられたデッドタイムＴｄを除去することにより、制御信号ＳＧ２の立上りタイミングを、制御信号ＳＧ１の立上りタイミングよりもデッドタイムＴｄ分早くする。制御装置４０はまた、制御信号ＳＧ１の立下りタイミングにデッドタイムＴｄを追加することにより、制御信号ＳＧ１の立下りタイミングを、制御信号ＳＧ２の立下りタイミングよりもデッドタイムＴｄ分遅くする。

これにより、スイッチング素子Ｓ２のターンオンタイミングは、スイッチング素子Ｓ１のターンオンタイミングよりもデッドタイムＴｄ分早くなるとともに、スイッチング素子Ｓ１のターンオフタイミングは、スイッチング素子Ｓ２のターンオフタイミングよりもデッドタイムＴｄ分遅くなる。

制御装置４０は、さらに、昇圧チョッパ回路の下アームを構成するスイッチング素子Ｓ３，Ｓ４のペアに対して、スイッチング素子Ｓ３のターンオンタイミングが、スイッチング素子Ｓ４のターンオンタイミングよりも早くなり、かつ、スイッチング素子Ｓ４のターンオフタイミングがスイッチング素子Ｓ３のターンオフタイミングよりも遅くなるように、制御信号ＳＧ３，ＳＧ４を生成する。

具体的には、制御装置４０は、制御信号ＳＧ３，ＳＧ４の立上りタイミングおよび、制御信号ＳＧ３，ＳＧ４の立下りタイミングの各々において、デッドタイムＴｄ分の時間差を設ける。図１２に示されるように、制御装置４０は、制御信号ＳＧ３の立上りタイミングに設けられたデッドタイムＴｄを除去することにより、制御信号ＳＧ３の立上りタイミングを、制御信号ＳＧ４の立上りタイミングよりもデッドタイムＴｄ分早くする。制御装置４０はまた、制御信号ＳＧ４の立下りタイミングにデッドタイムＴｄを追加することにより、制御信号ＳＧ４の立下りタイミングを、制御信号ＳＧ３の立下りタイミングよりもデッドタイムＴｄ分遅くする。

これにより、スイッチング素子Ｓ３のターンオンタイミングは、スイッチング素子Ｓ４のターンオンタイミングよりもデッドタイムＴｄ分早くなるとともに、スイッチング素子Ｓ４のターンオフタイミングは、スイッチング素子Ｓ３のターンオフタイミングよりもデッドタイムＴｄ分遅くなる。

なお、上記のように、スイッチング素子Ｓ１，Ｓ２間でターンオンタイミングおよびターンオフタイミングをずらしても、スイッチング素子Ｓ１およびＳ２の両方がオン状態となる期間、すなわち、電流経路１２１（図２）が形成される期間は、デューティ比Ｄａに基づく制御パルス信号／ＳＤａのＨレベル期間を保証している。同様に、スイッチング素子Ｓ３，Ｓ４間でターンオンタイミングおよびターンオフタイミングをずらしても、スイッチング素子Ｓ３およびＳ４の両方がオン状態となる期間、すなわち、電流経路１２０（図２）が形成される期間は、デューティ比Ｄａに基づく制御パルス信号ＳＤａのＨレベル期間を保証している。したがって、図１２に示されるように、リアクトル電流ＩＬ１の波形は、図８のリアクトル電流ＩＬの波形と同一である。

一方、リアクトル電流ＩＬ２には、デッドタイムＴｄに相当する期間において、ＩＬ２＝０からの微小な変動が現われる。具体的には、時刻Ｔ１からＴ２までの期間では、リアクトル電流ＩＬ２は正側に微小に変動する。これは、デッドタイム期間にスイッチング素子Ｓ１をオン状態としたことで、直流電源Ｂ２と電力線ＰＬ，ＧＬとの間に電流経路が一時的に形成されることによる。また、時刻Ｔ３からＴ４までの期間では、リアクトル電流ＩＬ２は負側に微小に変動する。これは、デッドタイム期間にスイッチング素子Ｓ２をオン状態としたことで、直流電源Ｂ２と電力線ＰＬ，ＧＬとの間に電流経路が一時的に形成されることによる。

なお、２つのスイッチング素子間でのターンオンタイミングおよびターンオフタイミングにおける時間差は、デッドタイムＴｄを超えないように設定することが好ましい。当該時間差がデッドタイムＴｄを超過した場合には、その超過時間において、直流電源Ｂ２への電流経路１３０，１３１（図５（ａ），（ｂ））が形成される可能性があるためである。

このように、第１のモードでは、スイッチング素子Ｓ１，Ｓ２のペア、およびスイッチング素子Ｓ３，Ｓ４のペアの各々において、２つのスイッチング素子間でターンオンおよびターンオフのタイミングをずらしたことによって、上述した、ペアを成す２つのスイッチング素子間のスイッチング速度が異なる場合と実質的に同様の現象が発生し得る。すなわち、第１のモードでは、上述したスイッチング損失の偏りを、意図的に発生させることができる。

具体的には、直流電源Ｂ１が力行状態であるときには、昇圧チョッパ回路の下アームを構成するスイッチング素子Ｓ３，Ｓ４のペアに対して、スイッチング損失を発生させるスイッチング素子を制御することができる。スイッチング素子Ｓ３，Ｓ４のターンオン時には、スイッチング素子Ｓ３，Ｓ４のうちのターンオンタイミングが遅い方のスイッチング素子Ｓ４が、出力電圧ＶＨのすべてを受け持つことになる。そのため、スイッチング素子Ｓ４にターンオン損失が発生する。また、スイッチング素子Ｓ３，Ｓ４のターンオフ時には、スイッチング素子Ｓ３，Ｓ４のうちのターンオフタイミングが早い方のスイッチング素子Ｓ３が、出力電圧ＶＨのすべてを受け持つことになる。そのため、スイッチング素子Ｓ３にターンオフ損失が発生する。

一方、直流電源Ｂ１が回生状態であるときには、昇圧チョッパ回路の上アームを構成するスイッチング素子Ｓ１，Ｓ２のペアに対して、スイッチング損失を発生させるスイッチング素子を制御することができる。スイッチング素子Ｓ１，Ｓ２のターンオン時には、スイッチング素子Ｓ１，Ｓ２のうちのターンオンタイミングが遅い方のスイッチング素子Ｓ１が、出力電圧ＶＨのすべてを受け持つことになる。そのため、スイッチング素子Ｓ１にターンオン損失が発生する。また、スイッチング素子Ｓ１，Ｓ２のターンオフ時には、スイッチング素子Ｓ１，Ｓ２のうちのターンオフタイミングが早い方のスイッチング素子Ｓ２が、出力電圧ＶＨのすべてを受け持つことになる。そのため、スイッチング素子Ｓ２にターンオフ損失が発生する。

（第２のモードでの制御動作）
図１３は、第２のモードにおける制御動作例を説明するための波形図である。

図１３を参照して、第２のモードでは、制御装置４０は、昇圧チョッパ回路の上アームを構成するスイッチング素子Ｓ１，Ｓ２のペアに対して、スイッチング素子Ｓ１のターンオンタイミングが、スイッチング素子Ｓ２のターンオンタイミングよりも早くなり、かつ、スイッチング素子Ｓ２のターンオフタイミングが、スイッチング素子Ｓ１のターンオフタイミングよりも遅くなるように、制御信号ＳＧ１，ＳＧ２を生成する。

具体的には、図１３に示されるように、制御装置４０は、制御信号ＳＧ１に立上りタイミングに設けられたデッドタイムＴｄを除去することにより、制御信号ＳＧ１の立上りタイミングを、制御信号ＳＧ２の立上りタイミングよりもデッドタイムＴｄ分早くする。制御装置４０はまた、制御信号ＳＧ２の立下りタイミングにデッドタイムＴｄを追加することにより、制御信号ＳＧ２の立下りタイミングを、制御信号ＳＧ１の立下りタイミングよりもデッドタイムＴｄ分遅くする。

これにより、スイッチング素子Ｓ１のターンオンタイミングは、スイッチング素子Ｓ２のターンオンタイミングよりもデッドタイムＴｄ分早くなるとともに、スイッチング素子Ｓ２のターンオフタイミングは、スイッチング素子Ｓ１のターンオフタイミングよりもデッドタイムＴｄ分遅くなる。

制御装置４０は、さらに、昇圧チョッパ回路の下アームを構成するスイッチング素子Ｓ３，Ｓ４のペアに対して、スイッチング素子Ｓ４のターンオンタイミングが、スイッチング素子Ｓ３のターンオンタイミングよりも早くなり、かつ、スイッチング素子Ｓ３のターンオフタイミングがスイッチング素子Ｓ４のターンオフタイミングよりも遅くなるように、制御信号ＳＧ３，ＳＧ４を生成する。

具体的には、図１３に示されるように、制御装置４０は、制御信号ＳＧ４の立上りタイミングに設けられたデッドタイムＴｄを除去することにより、制御信号ＳＧ４の立上りタイミングを、制御信号ＳＧ３の立上りタイミングよりもデッドタイムＴｄ分早くする。制御装置４０はまた、制御信号ＳＧ３の立下りタイミングにデッドタイムＴｄを追加することにより、制御信号ＳＧ３の立下りタイミングを、制御信号ＳＧ４の立下りタイミングよりもデッドタイムＴｄ分遅くする。

これにより、スイッチング素子Ｓ４のターンオンタイミングは、スイッチング素子Ｓ３のターンオンタイミングよりもデッドタイムＴｄ分早くなるとともに、スイッチング素子Ｓ３のターンオフタイミングは、スイッチング素子Ｓ４のターンオフタイミングよりもデッドタイムＴｄ分遅くなる。

なお、第２のモードにおいても、上述した第１のモードと同様に、リアクトル電流ＩＬ１の波形は、図８のリアクトル電流ＩＬの波形と同一である。また、リアクトル電流ＩＬ２には、デッドタイムＴｄに相当する期間において、ＩＬ２＝０からの微小な変動が現われる。

このように、第２のモードにおいても、スイッチング素子Ｓ１，Ｓ２のペア、およびスイッチング素子Ｓ３，Ｓ４のペアの各々において、２つのスイッチング素子間でターンオンおよびターンオフのタイミングをずらしたことで、ペアを成す２つのスイッチング素子間のスイッチング速度が異なる場合と実質的に同様の現象が発生し得るため、スイッチング損失の偏りを意図的に発生させることができる。

ここで、図１２の波形図と図１３の波形図とを比較すると、第２のモードは、第１のモードに対して、ターンオンタイミングおよびターンオフタイミングにおける時間差の設定の仕方が正反対となっている。このような構成としたことにより、第１のモードと第２のモードとでは、２つのスイッチング素子の間で、スイッチング損失の発生するスイッチング素子が入れ替わることが理解される。

具体的には、第２のモードにおいて、直流電源Ｂ１が力行状態であるときには、スイッチング素子Ｓ３，Ｓ４のターンオン時に、スイッチング素子Ｓ３，Ｓ４のうちのターンオンタイミングが遅い方のスイッチング素子Ｓ３にターンオン損失が発生する。また、スイッチング素子Ｓ３，Ｓ４のターンオフ時には、スイッチング素子Ｓ３，Ｓ４のうちのターンオフタイミングが早い方のスイッチング素子Ｓ４にターンオフ損失が発生する。

一方、直流電源Ｂ１が回生状態であるときには、スイッチング素子Ｓ１，Ｓ２のターンオン時に、スイッチング素子Ｓ１，Ｓ２のうちのターンオンタイミングが遅い方のスイッチング素子Ｓ２にターンオン損失が発生する。また、スイッチング素子Ｓ１，Ｓ２のターンオフ時には、スイッチング素子Ｓ１，Ｓ２のうちのターンオフタイミングが早い方のスイッチング素子Ｓ１にターンオフ損失が発生する。

（第１および第２のモードの時分割制御）
図１４は、第１および第２のモードにおける制御動作とスイッチング損失との関係をまとめたものである。

図１４から理解されるように、直流電源Ｂ１が力行状態であるときには、第１のモードと第２のモードとでは、スイッチング素子Ｓ３，Ｓ４の間で、ターンオン損失を発生するスイッチング素子およびターンオフ損失を発生するスイッチング素子がそれぞれ、入れ替わっている。

一方、直流電源Ｂ１が回生状態であるときには、第１のモードと第２のモードとでは、スイッチング素子Ｓ１，Ｓ２の間で、ターンオン損失を発生するスイッチング素子およびターンオフ損失を発生するスイッチング素子が入れ替わっている。

制御装置４０は、第１のモードと第２のモードとを時分割で実行する。これにより、２つのスイッチング素子のペアでは、スイッチング損失が発生するスイッチング素子が時分割で入れ替わることになる。

上述のように、２つのスイッチング素子のペアを共通にオンオフ制御する場合には、スイッチング速度の大小に従って、スイッチング損失が発生するスイッチング素子が固定されてしまうために、スイッチング損失の偏りが生じる。これに対して、本実施の形態に従う時分割制御によれば、スイッチング損失が発生するスイッチング素子を時分割で入れ替えることができるため、スイッチング損失の偏りを抑制することができる。

ここで、本実施の形態に従う時分割制御では、第１のモードを実行する時間と、第２のモードを実行する時間との割合を調整することによって、ペアを成す２つのスイッチング素子の間でスイッチング損失を分担する割合を制御することができる。

例えば、制御装置４０は、第１のモードを実行する時間と、第２のモードを実行する時間とが等しい長さとなるように、第１のモードと第２のモードとを時分割で実行することができる。これによれば、第１のモードの実行時に一方のスイッチング素子に発生するスイッチング損失と、第２のモードの実行時に他方のスイッチング素子に発生するスイッチング損失とが等しい大きさとなるように、制御することができる。したがって、上述した、２つのスイッチング素子間でスイッチング速度が互いに等しくなるという理想的な動作状態を、時分割制御によって実現することができる。すなわち、上下アームの各々を単一のスイッチング素子で構成する従来の電力変換器と比較して、１素子あたりのスイッチング損失を半減することができる。この結果、１素子あたりの発熱を抑制できるため、電力変換器５０の出力を向上させることが可能となる。

あるいは、制御装置４０は、第１のモードを実行する時間と、第２のモードを実行する時間とが異なる長さとなるように、第１のモードと第２のモードとを時分割で実行することもできる。これによれば、２つのスイッチング素子から選択した一方のスイッチング素子のスイッチング損失を意図的に大きくする一方で、他方のスイッチング素子のスイッチング素子を意図的に小さくすることが可能となる。このようにスイッチング損失の分担割合を調整することで、２つのスイッチング素子の間で異なる耐熱設計を適用することができる。なお、第１のモードと第２のモードとを時分割で実行せずに、第１のモードのみを実行する、もしくは第２のモードのみを実行する構成としても、同様の作用効果を得ることができる。

（直流電源Ｂ２による単独モードでのスイッチング損失分散のための制御動作）
図１２〜図１４では、直流電源Ｂ１による単独モードでの制御動作を説明したが、直流電源Ｂ２による単独モードでの制御動作においても、同様のスイッチング損失分散のための制御が実行できる。

具体的には、直流電源Ｂ２による単独モードでは、制御装置４０は、昇圧チョッパ回路の上アームを構成するスイッチング素子Ｓ１，Ｓ４のペアに対して、ターンオンタイミングおよびターンオフタイミングに時間差を設ける。また、下アームを構成するスイッチング素子Ｓ２，Ｓ３のペアに対して、ターンオンタイミングおよびターンオフタイミングに時間差を設ける。

さらに、制御装置４０は、スイッチング損失を発生させるスイッチング素子が異なる２つの制御モード（第３のモードおよび第４のモード）を備えており、これら２つの制御モードを時分割で実行する。これにより、２つのスイッチング素子の間でスイッチング損失を分散して発生させる。

（第３のモード）
図１５は、第３のモードにおける制御動作例を説明するための波形図である。

図１５を参照して、第３のモードでは、昇圧チョッパ回路の上アームを構成するスイッチング素子Ｓ１，Ｓ４のペアに対して、スイッチング素子Ｓ１のターンオンタイミングが、スイッチング素子Ｓ４のターンオンタイミングよりも早くなり、かつ、スイッチング素子Ｓ４のターンオフタイミングが、スイッチング素子Ｓ１のターンオフタイミングよりも遅くなるように、制御信号ＳＧ１，ＳＧ４を生成する。具体的には、制御装置４０は、制御信号ＳＧ１，ＳＧ４の立上りタイミングおよび、制御信号ＳＧ１，ＳＧ４の立下りタイミングの各々において、デッドタイムＴｄ分の時間差を設ける。

制御装置４０は、さらに、昇圧チョッパ回路の下アームを構成するスイッチング素子Ｓ２，Ｓ３のペアに対して、スイッチング素子Ｓ３のターンオンタイミングが、スイッチング素子Ｓ２のターンオンタイミングよりも早くなり、かつ、スイッチング素子Ｓ２のターンオフタイミングがスイッチング素子Ｓ３のターンオフタイミングよりも遅くなるように、制御信号ＳＧ２，ＳＧ３を生成する。具体的には、制御装置４０は、制御信号ＳＧ２，ＳＧ３の立上りタイミングおよび、制御信号ＳＧ２，ＳＧ３の立下りタイミングの各々において、デッドタイムＴｄ分の時間差を設ける。

このように、スイッチング素子Ｓ１，Ｓ４のペア、およびスイッチング素子Ｓ２，Ｓ３のペアの各々において、２つのスイッチング素子間でターンオンおよびターンオフのタイミングをずらしたことによって、上述した、ペアを成す２つのスイッチング素子間のスイッチング速度が異なる場合と実質的に同様の現象が発生し得る。これにより、スイッチング損失の偏りを意図的に発生させることができる。

具体的には、直流電源Ｂ２が力行状態であるときには、昇圧チョッパ回路の下アームを構成するスイッチング素子Ｓ２，Ｓ３のペアに対して、スイッチング損失を発生させるスイッチング素子を制御することができる。スイッチング素子Ｓ２，Ｓ３のターンオン時には、スイッチング素子Ｓ２，Ｓ３のうちのターンオンタイミングが遅い方のスイッチング素子Ｓ２にターンオン損失が発生する。また、スイッチング素子Ｓ２，Ｓ３のターンオフ時には、スイッチング素子Ｓ２，Ｓ３のうちのターンオフタイミングが早い方のスイッチング素子Ｓ３にターンオフ損失が発生する。

一方、直流電源Ｂ２が回生状態であるときには、昇圧チョッパ回路の上アームを構成するスイッチング素子Ｓ１，Ｓ４のペアに対して、スイッチング損失を発生させるスイッチング素子を制御することができる。スイッチング素子Ｓ１，Ｓ４のターンオン時には、スイッチング素子Ｓ１，Ｓ４のうちのターンオンタイミングが遅い方のスイッチング素子Ｓ４にターンオン損失が発生する。また、スイッチング素子Ｓ１，Ｓ４のターンオフ時には、スイッチング素子Ｓ１，Ｓ４のうちのターンオフタイミングが早い方のスイッチング素子Ｓ１にターンオフ損失が発生する。

（第４のモードでの制御動作）
図１６は、第４のモードにおける制御動作例を説明するための波形図である。

図１６を参照して、第４のモードでは、制御装置４０は、昇圧チョッパ回路の上アームを構成するスイッチング素子Ｓ１，Ｓ４のペアに対して、スイッチング素子Ｓ４のターンオンタイミングが、スイッチング素子Ｓ１のターンオンタイミングよりも早くなり、かつ、スイッチング素子Ｓ１のターンオフタイミングが、スイッチング素子Ｓ４のターンオフタイミングよりも遅くなるように、制御信号ＳＧ１，ＳＧ４を生成する。

制御装置４０は、さらに、昇圧チョッパ回路の下アームを構成するスイッチング素子Ｓ２，Ｓ３のペアに対して、スイッチング素子Ｓ２のターンオンタイミングが、スイッチング素子Ｓ３のターンオンタイミングよりも早くなり、かつ、スイッチング素子Ｓ３のターンオフタイミングがスイッチング素子Ｓ２のターンオフタイミングよりも遅くなるように、制御信号ＳＧ２，ＳＧ３を生成する。

図１５の波形図と図１６の波形図とを比較すると、第４のモードは、第３のモードに対して、ターンオンタイミングおよびターンオフタイミングにおける時間差の設定の仕方が正反対となっている。したがって、第３のモードと第４のモードとでは、２つのスイッチング素子の間で、スイッチング損失の発生するスイッチング素子が入れ替わることが理解される。

具体的には、第４のモードにおいて、直流電源Ｂ２が力行状態であるときには、スイッチング素子Ｓ２，Ｓ３のターンオン時に、スイッチング素子Ｓ２，Ｓ３のうちのターンオンタイミングが遅い方のスイッチング素子Ｓ３にターンオン損失が発生する。また、スイッチング素子Ｓ２，Ｓ３のターンオフ時には、スイッチング素子Ｓ２，Ｓ３のうちのターンオフタイミングが早い方のスイッチング素子Ｓ２にターンオフ損失が発生する。

一方、直流電源Ｂ２が回生状態であるときには、スイッチング素子Ｓ１，Ｓ４のターンオン時に、スイッチング素子Ｓ１，Ｓ４のうちのターンオンタイミングが遅い方のスイッチング素子Ｓ１にターンオン損失が発生する。また、スイッチング素子Ｓ１，Ｓ４のターンオフ時には、スイッチング素子Ｓ１，Ｓ４のうちのターンオフタイミングが早い方のスイッチング素子Ｓ４にターンオフ損失が発生する。

（第３および第４のモードの時分割制御）
図１７は、第３および第４のモードにおける制御動作とスイッチング損失との関係をまとめたものである。

図１７から理解されるように、直流電源Ｂ２が力行状態であるときには、第３のモードと第４のモードとでは、スイッチング素子Ｓ２，Ｓ３の間で、ターンオン損失を発生するスイッチング素子およびターンオフ損失を発生するスイッチング素子がそれぞれ、入れ替わっている。

一方、直流電源Ｂ２が回生状態であるときには、第３のモードと第４のモードとでは、スイッチング素子Ｓ１，Ｓ４の間で、ターンオン損失を発生するスイッチング素子およびターンオフ損失を発生するスイッチング素子が入れ替わっている。

制御装置４０は、第３のモードと第４のモードとを時分割で実行する。これにより、２つのスイッチング素子のペアでは、スイッチング損失が発生するスイッチング素子が時分割で入れ替わることになる。

ここで、直流電源Ｂ２による単独モードにおいても、時分割制御において、第３のモードを実行する時間と、第４のモードを実行する時間との割合を調整することで、ペアを成す２つのスイッチング素子の間でスイッチング損失を負担する割合を制御することができる。例えば、制御装置４０は、第３のモードを実行する時間と、第４のモードを実行する時間とが等しい長さとなるように、第３のモードと第４のモードとを時分割で実行することができる。これによれば、第３のモードの実行時に一方のスイッチング素子に発生するスイッチング損失と、第４のモードの実行時に他方のスイッチング素子に発生するスイッチング損失とが等しい大きさとなるように制御することができる。これにより、上下アームの各々を単一のスイッチング素子で構成する従来の電力変換器と比較して、１素子あたりのスイッチング損失を半減させることができる。

あるいは、制御装置４０は、第３のモードを実行する時間と、第４のモードを実行する時間とが異なる長さとなるように、第３のモードと第４のモードとを時分割で実行することもできる。これによれば、２つのスイッチング素子から選択した一方のスイッチング素子のスイッチング損失を意図的に大きくする一方で、他方のスイッチング素子のスイッチング素子を意図的に小さくすることが可能となる。このようにスイッチング損失の分担割合を調整することで、２つのスイッチング素子の間で異なる耐熱設計を適用することができる。なお、第３のモードと第４のモードとを時分割で実行せず、第３のモードのみを実行する、あるいは第４のモードのみを実行する構成としても、同様の作用効果を得ることができる。

なお、本実施の形態では、電力変換器５０の構成について、スイッチング素子Ｓ１〜Ｓ４とリアクトルＬ１，Ｌ２との接続関係を図示して説明したが、電力変換器５０の構成要素がこれらの素子に限定されることを意味するものではない。すなわち、本実施の形態において、構成要素同士が「電気的に接続される」との記載は、両要素間に他の回路要素やコネクタ端子が存在し、当該他の回路要素を経由して上記構成要素間に電気的な接続が確保されることを含むものとする。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

５ 電源システム、５０ 電力変換器、３０ 負荷、４０ 制御装置、１１１〜１１８電流経路、２５０ キャリア波、Ｂ１，Ｂ２ 直流電源、Ｌ１，Ｌ２ リアクトル、Ｎ１，Ｎ２ ノード、Ｓ１〜Ｓ５ 電力用半導体スイッチング素子、ＳＤａ（／ＳＤａ），ＳＤｂ（／ＳＤｂ） 制御パルス信号、ＳＧ１〜ＳＧ４ 制御信号、ＶＨ 出力電圧、ＶＨ＊ 電圧指令値。

Claims (8)

1. 高電圧側の第１の電力線および低電圧側の第２の電力線の間の直流電圧を制御するための電源システムであって、
   第１の直流電源と、
   第２の直流電源と、
   前記第１および第２の直流電源と前記第１および第２の電力線との間で並列に直流電力変換を実行するための電力変換器と、
   前記電力変換器における前記直流電力変換を制御するための制御装置を備え、
   前記電力変換器は、
   前記第１の電力線と第１のノードとの間に電気的に接続される第１のスイッチング素子と、
   第２のノードと前記第１のノードとの間に電気的に接続される第２のスイッチング素子と、
   前記第２の直流電源の負極端子と電気的に接続される第３のノードと前記第２のノードとの間に電気的に接続される第３のスイッチング素子と、
   前記第１の直流電源の負極端子と前記第３のノードとの間に電気的に接続される第４のスイッチング素子と、
   前記第２のノードと前記第２の電力線との間に、前記第１の直流電源と直列に電気的に接続される第１のリアクトルと、
   前記第１のノードと前記第３のノードとの間に、前記第２の直流電源と直列に電気的に接続される第２のリアクトルとを含み、
   前記制御装置からの制御信号に従って、前記第３および第４のスイッチング素子が共通にオンし、かつ、前記第１および第２のスイッチング素子が共通にオフすることよって、前記第１のリアクトルにエネルギを蓄積するための第１の電流経路が形成される一方で、前記制御信号に従って、前記第３および第４のスイッチング素子が共通にオフし、かつ、前記第１および第２のスイッチング素子が共通にオンすることによって、前記第１のリアクトルの蓄積エネルギを放出するための第２の電流経路が形成され、
   前記制御装置は、前記第３および第４のスイッチング素子のターンオンタイミングまたはターンオフタイミングに時間差を設けるとともに、前記第１および第２のスイッチング素子のターンオンタイミングまたはターンオフタイミングに時間差を設けるように、前記制御信号を生成する、電源システム。
2. 前記制御装置は、
   前記第２のスイッチング素子のターンオンタイミングが、前記第１のスイッチング素子のターンオンタイミングよりも早くなり、かつ、前記第１のスイッチング素子のターンオフタイミングが前記第２のスイッチング素子のターンオフタイミングよりも遅くなるとともに、前記第３のスイッチング素子のターンオンタイミングが、前記第４のスイッチング素子のターンオンタイミングよりも早くなり、かつ、前記第４のスイッチング素子のターンオフタイミングが前記第３のスイッチング素子のターンオフタイミングよりも遅くなるように、前記制御信号を生成する第１のモードと、
   前記第１のスイッチング素子のターンオンタイミングが、前記第２のスイッチング素子のターンオンタイミングよりも早くなり、かつ、前記第２のスイッチング素子のターンオフタイミングが前記第１のスイッチング素子のターンオフタイミングよりも遅くなるとともに、前記第４のスイッチング素子のターンオンタイミングが、前記第３のスイッチング素子のターンオンタイミングよりも早くなり、かつ、前記第３のスイッチング素子のターンオフタイミングが前記第４のスイッチング素子のターンオフタイミングよりも遅くなるように、前記制御信号を生成する第２のモードとを有し、
   前記第１のモードと前記第２のモードとを時分割で実行する、請求項１に記載の電源システム。
3. 前記制御装置は、前記第１の電流経路および前記第２の電流経路の切換え時において、前記第１および第２の電流経路を同時に遮断するための期間であるデッドタイムを、前記制御信号に対して設定し、
   前記第１および前記第２のモードの各々において、前記制御装置は、前記デッドタイムを超えないように前記時間差を設定する、請求項２に記載の電源システム。
4. 前記制御装置は、前記第１のモードを実行する時間と前記第２のモードを実行する時間とが等しい長さになるように、前記第１のモードと前記第２のモードとを時分割で実行する、請求項２または３に記載の電源システム。
5. 前記制御装置からの制御信号に従って、前記第２および第３のスイッチング素子が共通にオンし、かつ、前記第１および第４のスイッチング素子が共通にオフすることよって、前記第２のリアクトルにエネルギを蓄積するための第３の電流経路が形成される一方で、前記制御信号に従って、前記第２および第３のスイッチング素子が共通にオフし、かつ、前記第１および第４のスイッチング素子が共通にオンすることによって、前記第２のリアクトルの蓄積エネルギを放出するための第４の電流経路が形成され、
   前記制御装置は、前記第２および第３のスイッチング素子のターンオンタイミングまたはターンオフタイミングに時間差を設けるとともに、前記第１および第４のスイッチング素子のターンオンタイミングまたはターンオフタイミングに時間差を設けるように、前記制御信号を生成する、請求項１に記載の電源システム。
6. 前記制御装置は、
   前記第４のスイッチング素子のターンオンタイミングが、前記第１のスイッチング素子のターンオンタイミングよりも早くなり、かつ、前記第１のスイッチング素子のターンオフタイミングが、前記第４のスイッチング素子のターンオフタイミングよりも遅くなるとともに、前記第２のスイッチング素子のターンオンタイミングが、前記第３のスイッチング素子のターンオンタイミングよりも早くなり、かつ、前記第３のスイッチング素子のターンオフタイミングが、前記第２のスイッチング素子のターンオフタイミングよりも遅くなるように、前記制御信号を生成する第３のモードと、
   前記第１のスイッチング素子のターンオンタイミングが、前記第４のスイッチング素子のターンオンタイミングよりも早くなり、かつ、前記第４のスイッチング素子のターンオフタイミングが、前記第１のスイッチング素子のターンオフタイミングよりも遅くなるとともに、前記第３のスイッチング素子のターンオンタイミングが、前記第２のスイッチング素子のターンオンタイミングよりも早くなり、かつ、前記第２のスイッチング素子のターンオフタイミングが、前記第３のスイッチング素子のターンオフタイミングよりも遅くなるように、前記制御信号を生成する第４のモードとを有し、
   前記第３のモードと前記第４のモードとを時分割で実行する、請求項５に記載の電源システム。
7. 前記制御装置は、前記第３の電流経路および前記第４の電流経路の切換え時において、前記第３および第４の電流経路を同時に遮断するための期間であるデッドタイムを、前記制御信号に対して設定し、
   前記第３および前記第４のモードの各々において、前記制御装置は、前記デッドタイムを超えないように前記時間差を設定する、請求項６に記載の電源システム。
8. 前記制御装置は、前記第３のモードを実行する時間と前記第４のモードを実行する時間とが等しい長さになるように、前記第３のモードと前記第４のモードとを時分割で実行する、請求項６または７に記載の電源システム。

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