JP6330208B2 - 表示装置及び表示装置の駆動方法 - Google Patents

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Description

本開示は、表示装置及び表示装置の駆動方法に関する。
近年、自発光、高視野角、高速応答性を有する有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と記す）を用いたアクティブマトリクス方式などの表示装置が注目されている。
上記表示装置は、有機ＥＬ素子が配置された表示パネルと、当該有機ＥＬ素子を駆動する駆動回路から構成されている。そして、表示パネルは、ガラスなどの基板上に、Ａｌなどの第１電極及びそれに対向するＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの第２電極の間に発光層を設けた有機ＥＬ素子を、マトリクス状に配置して構成されている。また、駆動回路は、基板と上記第１電極との間に設けられ、有機ＥＬ素子を個別に駆動する薄膜トランジスタ（ＴＦＴ）などで構成されている。
表示装置の発光方式として、有機ＥＬ素子の発光した光を、基板を介して外部に取り出す下面発光方式と、基板と対向する第２電極側から取り出す上面発光方式とがある。下面発光方式の表示装置では、駆動回路の薄膜トランジスタが基板に形成されるため、十分な開口率を確保することが困難となっている。一方、上面発光方式は、薄膜トランジスタなどにより開口率が制限されないため、下面発光方式に比べて発光した光の利用効率を高めることができる。
上面発光方式は、発光層の上面に形成した第２電極を介して光が外部に取り出されるため、第２電極に高い導電性とともに高い光透過性が要求される。しかし、一般に第２電極に用いられる透明導電性材料は、ＩＴＯなどの金属酸化物、マグネシウムやアルミニウムや銀等の金属の薄膜が用いられるが、金属酸化物及び薄膜金属は、配線等に使用される金属層に比べて抵抗率が高い。そのため、表示パネルが大面積化されるほど、発光画素間で第２電極の配線長に差異が生じ、電源供給部の端とパネルの中央の間で大きな電圧降下が発生し、それに応じて輝度に差が出るため、中央が暗くなる。つまり、表示パネル面の有機ＥＬ素子の配置位置によって輝度がばらつき、表示ムラを生じるという問題がある。
これを避けるためには、透明電極である上部の第２電極を、下部の低抵抗配線に接続する構造が有効である。特許文献１に開示された表示装置では、基板上に、抵抗率の低い導電材料からなる第１電極と補助配線とが分離して設けられ、第１電極上に発光層である光変調層が設けられ、その上に透明導電性材料からなる第２電極が設けられている。さらに、隔壁に部分的に設けられた開口部を介して、補助配線と第２電極とが接続されている。
特開２００２−３１８５５６号公報
しかしながら、特許文献１に記載された表示装置では、補助電極と第２電極とを直接接続させるため、発光層及び当該発光層と第２電極との間に形成される機能層を、第１電極上には形成し補助電極上には形成しないという配置をとる必要がある。大画面化及び高精細化が進行するにつれ、発光層及び機能層を均一に成膜する技術は高度化され、特に上記機能層を高精細な画素ごとに区画して形成するには、高精度の成膜マスクの形成及び、高精度にマスクとＴＦＴ基板との位置を合わせるアライメント工程などを要し、製造工程の煩雑化を伴う。
本発明は上記課題を解決するためになされたものであり、複雑な製造工程を要することなく、表示ムラを低減する表示装置及び表示装置の駆動方法を提供することを目的とする。
上記目的を達成するために、本発明の一態様に係る表示装置の駆動方法は、回路素子が形成された駆動回路基板上に形成された第１電極と、前記第１電極の上方に形成された発光物質を含む発光層と、前記発光層の上方に形成された第２電極とを有する画素が行列状に配置された表示部を有し、垂直ブランキング期間を含み行順次走査するシーケンスにより駆動される表示装置の駆動方法であって、前記発光素子及び前記回路素子を初期化する初期化ステップと、前記初期化ステップの後、前記回路素子に信号電圧を書き込む書込みステップと、前記書込みステップの後、前記第２電極の抵抗値に基づいて決定した第１期間において、前記発光素子を発光させずに黒表示をさせる黒挿入ステップと、前記黒挿入ステップの後、前記発光素子を発光させる発光ステップとを含むことを特徴とする。
また、本発明の一態様に係る表示装置の駆動方法は、回路素子が形成された駆動回路基板上に形成された第１電極と、前記第１電極の上方に形成された発光物質を含む発光層と、前記発光層の上方に形成された第２電極とを有する画素が行列状に配置された表示部を有し、垂直ブランキング期間を含み行順次走査するシーケンスにより駆動される表示装置の駆動方法であって、前記第２電極の抵抗値に基づいて決定した第２期間において、前記発光素子及び前記回路素子を初期化する初期化ステップと、前記初期化ステップの後、前記回路素子に信号電圧を書き込む書込みステップと、前記書込みステップの後、前記発光素子を発光させる発光ステップとを含むことを特徴とする。
本発明に係る表示装置または表示装置の駆動方法によれば、最上行の発光タイミングまたは最下行の初期化タイミングと、カソード電位の変動が減衰したパネル内部の画素行の書き込みタイミングとを一致させるので、パネル上端部または下端部における明暗の表示ムラを抑制できる。
図１は、補助電極が配置された表示装置の部分平面図である。 図２は、図１のＡ−Ａ’線に沿って切断した要部断面図である。 図３は、図１のＢ−Ｂ’線に沿って切断した要部断面図である。 図４は、従来の表示装置のプログレッシブ駆動方式を説明する動作遷移図である。 図５Ａは、表示装置の画素回路構成の一例を示す図である。 図５Ｂは、表示装置の画素回路の動作タイミングチャートの一例である。 図６は、一様画像を表示させた表示パネルの輝度ムラを示すグラフである。 図７は、表示パネル上下端部におけるカソード電位とＶｇｓとの関係を説明する図である。 図８は、実施の形態に係る表示装置の全体構成を示す機能ブロック図である。 図９は、実施の形態に係る表示装置のプログレッシブ駆動方式を説明する動作遷移図である。 図１０は、実施の形態に係る表示装置の駆動方法と従来の表示装置の駆動方法とを比較した動作タイミングチャートの一例である。 図１１Ａは、実施の形態に係る表示装置により表示された画像図である。 図１１Ｂは、従来の表示装置により表示された画像図である。 図１２は、発光デューティー比と表示ムラとの関係を示すグラフである。 図１３Ａは、実施の形態に係る表示装置の駆動方法における透明陰極のシート抵抗と黒挿入期間との関係を表すグラフである。 図１３Ｂは、実施の形態に係る表示装置の駆動方法における透明陰極のシート抵抗と初期化期間との関係を表すグラフである。 図１４は、実施の形態に係る表示装置を内蔵した薄型フラットＴＶの外観図である。
（本発明の基礎となった知見）
本発明者は、「背景技術」の欄において記載した表示装置に関し、以下の問題が生じることを見出した。
特許文献１に記載された表示装置では、補助電極と第２電極とを直接接続させるため、発光層及び当該発光層と第２電極との間に形成される機能層を、第１電極上には形成し補助電極上には形成しないという配置をとる必要がある。大画面化及び高精細化が進行するにつれ、発光層及び機能層を均一に成膜する技術は高度化され、特に上記機能層を高精細な画素ごとに区画して形成するには、高精度の成膜マスクの形成及び、高精度にマスクとＴＦＴ基板との位置を合わせるアライメント工程などを要し、製造工程の煩雑化を伴う。そこで、製造工程を簡素化しつつ補助電極と第２電極と接続させる構成として以下のような構成が挙げられる。
［１−１．電圧降下を低減する構成］
図１は、補助電極が配置された表示装置の部分平面図である。また、図２は、図１のＡ−Ａ’線に沿って切断した要部断面図であり、図３は、図１のＢ−Ｂ’線に沿って切断した要部断面図である。図１には、１つの画素２０を含む表示部の一部が表されている。画素２０は、図１に示すように、例えば、赤色表示用のサブ画素２０Ｒと、緑色表示用のサブ画素２０Ｇと、青色表示用のサブ画素２０Ｂと、接続部２０Ｃとを有している。また、図１には、サブ画素ごとに離間して配置された陽極１２１と、サブ画素列ごとに配置して設けられ、サブ画素を区画するバンク１２２と、画素２０ごとに配置された補助配線１３１と、駆動回路層と陽極１２１とを電気接続するビア１２０とが表されている。
以下、図２及び図３を用いて、画素２０の積層構造を説明する。図２に示されたように、サブ画素２０Ｇは、基板１０と、基板１０上に設けられた駆動回路層１１と、駆動回路層１１上に設けられた有機ＥＬ層１２とで構成されている。
基板１０は、例えば、ガラス基板、石英基板などが用いられる。また、上面発光方式の場合、不透明プラスチック基板やセラミック基板を用いることができる。
駆動回路層１１は、有機ＥＬ素子を発光駆動するための回路素子が形成された層であり、当該回路素子としては、例えば、薄膜トランジスタ（以下、ＴＦＴと記す）が挙げられる。駆動回路層１１は、例えば、ゲート電極１１１と、ゲート絶縁層１１２と、半導体層１１３と、ソース電極１１４と、ドレイン電極１１５と、層間絶縁層１１６と、ビア１２０とを備える。
有機ＥＬ層１２は、陽極１２１と、バンク１２２と、正孔注入層１２３と、正孔輸送層１２４と、有機発光層１２５と、電子輸送層１２６と、透明陰極１２７とを備える。
陽極１２１は、層間絶縁層１１６の上であって、サブ画素ごとに離間して形成された第１電極である。また、陽極１２１は、駆動トランジスタのソース電極１１４と接続するためのビア１２０と一体形成されている。
バンク１２２は、サブ画素列ごとに配置して設けられ、サブ画素を区画する隔壁である。
正孔注入層１２３は、陽極１２１の上であって、バンク１２２によりサブ画素ごとに離間されて形成されている。
正孔輸送層１２４は、正孔注入層１２３上であって、バンク１２２によりサブ画素ごとに離間されて形成されている。正孔輸送層１２４は、正孔注入層１２３から注入された正孔を有機発光層１２５内へ輸送する機能を有する。
有機発光層１２５は、正孔輸送層１２４上であって、バンク１２２によりサブ画素ごとに離間されて形成されている。有機発光層１２５は、陽極１２１及び透明陰極１２７の間に電圧が印加されることにより発光する層である。
電子輸送層１２６は、有機発光層１２５の上であってバンク１２２を跨り、図２にて後述する補助配線１３１の上方に延設までされた、電子輸送性の材料を主成分とする中間層である。
透明陰極１２７は、電子輸送層１２６の上であってバンク１２２を跨り、図２にて後述する補助配線１３１の上方に延設され、全ての画素２０にわたり全面形成された第２電極であり、各画素２０に連続して設けられた透明電極である。透明陰極１２７は、特に限定されないが、上面発光方式の場合、インジウムスズ酸化物やインジウム亜鉛酸化物、マグネシウムやアルミニウムや銀等の金属の薄膜を用いることが好ましい。
なお、電子輸送層１２６と透明陰極１２７との間に、電子注入層が形成されている場合がある。
また、画素２０は、図３に示すように、サブ画素２０Ｒに隣接した領域であって、当該サブ画素２０Ｒと他の画素２０が備えるサブ画素との間に、補助配線１３１が配置された接続部２０Ｃを備える。補助配線１３１は、駆動回路層１１の上に、陽極１２１と離間して形成されている。補助配線１３１の上には、陽極１２１の上方から延設された電子輸送層１２６及び透明陰極１２７が形成されている。
つまり、表示部１００では、陽極１２１及び有機発光層１２５は、サブ画素ごとに離間して設けられ、補助配線１３１は、画素列ごとに配置されている。これにより、給電線３０からの距離に依存する配線抵抗を低減して、画素駆動電圧の変動を抑制し、表示品質の高いカラー表示装置を実現できる。
図３に示された補助配線１３１、電子輸送層１２６及び透明陰極１２７の積層構造により、駆動回路層１１の駆動トランジスタから、陽極１２１、正孔注入層１２３、正孔輸送層１２４、有機発光層１２５、及び電子輸送層１２６を経由して透明陰極１２７へ流れる画素電流Ｉｐｉｘは、さらに、補助配線１３１上の電子輸送層１２６及び補助配線１３１へと流れこむ。
上記構成によれば、接続部２０Ｃに電子輸送層１２６を残しつつ補助配線１３１を形成している。つまり、高精細の成膜マスク及びアライメント工程などを要することなく、簡素化された製造プロセスにて、電圧降下量を低減する構成をとっている。
［１−２．プログレッシブ駆動方式］
図４は、従来の表示装置のプログレッシブ駆動方式を説明する動作遷移図である。同図において、横軸は時間を表し、縦軸は画素行（表示行）を表す。同図では、複数の画素が行列状に配置された表示パネルにおいて、初期化動作、Ｖｔｈ（閾値電圧）検出動作、書込み動作、及び発光動作が行順次に実行されていることが示されている。ここでは、表示パネルの行数を、例えば、２１６０行としている。
また、図４には、さらに、ブランキング行なる仮想行（２１６１行〜）が示されている。これは、ゲートドライバが走査最終行（第２１６０行）から走査開始行（第１行）へ走査を戻す時間を確保する垂直ブランキング期間に相当するものであり、当該垂直ブランキング期間を、当該期間に相当する走査行数で表したものである。
図４に示された表示パネルの走査行は、初期化期間、Ｖｔｈ検出期間、書込み期間、及び発光期間として割り当てられ、また、上記４期間の割り当てとは独立に、ブランキング期間が割り当てられる。
［１−３．画素回路構成及び駆動方法］
以下、上記４期間とブランキング期間との関係により、カソード電位が変動した場合の問題について説明するため、有機ＥＬ発光素子を有する画素回路について例示する。
図５Ａは、表示装置の画素回路構成の一例を示す図である。また、図５Ｂは、表示装置の画素回路の動作タイミングチャートの一例である。図５Ａには、有機ＥＬ発光パネル上に行列状に配置された複数の画素のうちの一画素における回路が示されている。画素２００は、有機ＥＬ素子２０１と、駆動トランジスタ２０２と、スイッチ２０３〜２０６と、容量素子２１０とを備える。また、画素２００には、参照電源線７１と、ＥＬアノード電源線８１（Ｖｔｆｔ）と、ＥＬカソード電源線８２（Ｖｅｌ）と、初期化電源線９３（Ｖｉｎｉ）と、走査線９１と、参照電圧制御線９２と、初期化制御線９４と、発光制御線９６と、データ線９５とが配線されている。
次に、図５Ｂに示す画素回路の駆動方法について説明を行う。図５Ｂにおいて、横軸は時間を表している。また、縦軸方向には、各動作に割り当てられた水平走査期間数（Ｈ）、表示パネルを構成する画素のうち対応する行の画素２００に対する発光制御線９６、初期化制御線９４、走査線９１、及び参照電圧制御線９２に発生する電圧の波形図が示されている。
上記駆動方法は、画素２００の上記構成により期間ａから期間ｊを実施することで実現される。
［期間ａ］
期間ａでは、スイッチ２０４のみを導通状態として、駆動トランジスタ２０２のゲート電位に参照電圧Ｖｒｅｆに設定することにより、有機ＥＬ素子２０１の発光を停止する。
［期間ｂ］
期間ｂでは、スイッチ２０６を導通状態として、駆動トランジスタ２０２のソース電位を安定させる（駆動トランジスタ２０２のソース電位を初期化電圧Ｖｉｎｉに設定する）。期間ｂは、駆動トランジスタ２０２のＶｔｈ検出期間の初期状態（時刻ｔａ）において駆動トランジスタ２０２をオン状態とするために必要な電圧を容量素子２１０に充電する初期化期間である。なお初期化電圧Ｖｉｎｉは、電位差（Ｖｉｎｉ−Ｖｅｌ）が有機ＥＬ素子２０１の閾値電圧よりも小さくなるように設定されている。より望ましくは（Ｖｉｎｉ−Ｖｅｌ）＜０である。
［期間ｃ］
期間ｃでは、駆動トランジスタ２０２の閾値電圧が容量素子２１０にて検出される。具体的には、走査線９１及び初期化制御線９４の電圧レベルをＬＯＷ、ならびに、参照電圧制御線９２及び発光制御線９６の電圧レベルをＨＩＧＨに維持する。すなわち、スイッチ２０３及び２０６をオフ状態とし、スイッチ２０４及び２０５をオン状態とする。
このとき、初期化期間での電圧設定により有機ＥＬ素子２０１には電流が流れない状態でドレイン電流が流れ、駆動トランジスタ２０２のソース電位が変化する。言い換えると、ＥＬアノード電源線８１の電圧Ｖｔｆｔにより供給されるドレイン電流が０となるまで駆動トランジスタ２０２のソース電位は変化する。このように、駆動トランジスタ２０２の閾値電圧検出動作が開始される。
そして、期間ｃの終了時には、容量素子２１０の第１電極と第２電極との電位差（駆動トランジスタ２０２のゲート−ソース間電圧）は、駆動トランジスタ２０２の閾値電圧Ｖｔｈに相当する電位差となっている。期間ｃは、駆動トランジスタ２０２の閾値電圧を検出するＶｔｈ検出期間である。
［期間ｄ］
期間ｄでは、参照電圧制御線９２の電圧レベルをＨＩＧＨからＬＯＷに変化させて、スイッチ２０４を非導通状態とし、閾値電圧検出動作が終了する。
［期間ｅ］
期間ｅでは、発光制御線９６の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、スイッチ２０３、２０４、２０５及び２０６をオフ状態とする。これにより、信号電圧を書き込むための準備が完了する。
［期間ｆ］
期間ｆは、データ線９５から表示階調に応じた映像信号電圧（データ信号電圧）を画素２００に取り込み、容量素子２１０に書き込む書込み期間である。具体的には、スイッチ２０３をオン状態にすることで、データ線９５及びスイッチ２０３を介してデータ信号電圧が容量素子２１０の第１電極に印加される。これにより、容量素子２１０には、Ｖｔｈ検出期間で保持された駆動トランジスタ２０２の閾値電圧Ｖｔｈに加えて、データ信号電圧と参照電圧Ｖｒｅｆとの電圧差が、（容量２１１の静電容量）／（容量２１１の静電容量＋容量素子２１０の静電容量）倍されて、記憶（保持）される。なお、容量２１１は、有機ＥＬ素子２０１が有する寄生容量であってもよいし、容量素子２１０のようにＴＦＴ工程で形成してもよい。ここで、スイッチ２０５が非導通状態にあるため、駆動トランジスタ２０２はドレイン電流を流さない。
［期間ｇ及びｈ］
期間ｇでは、書込み終了時に、走査線９１の電位を通常のＬＯＷレベルよりも低く設定することにより走査線９１の立ち下がりを迅速に完了させている。これにより、走査線９１の負荷（配線時定数）が大きく、立ち上がり及び立ち下がりに時間がかかるような大画面、高画素数の表示パネルであっても確実に書き込むことができる。
［期間ｊ］
期間ｊは、発光期間である。具体的には、走査線９１、参照電圧制御線９２及び初期化制御線９４の電圧レベルをＬＯＷに維持しつつ、発光制御線９６の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、スイッチ２０３、２０４及び２０６をオフ状態に維持しつつ、スイッチ２０５をオン状態とする。
このように、スイッチ２０５をオン状態とすることで、容量素子２１０に蓄えられた電圧に応じて有機ＥＬ素子２０１に電流を供給し発光させることができる。
上述したように、期間ａ〜ｊは、初期化期間、Ｖｔｈ検出期間、書込み期間、及び発光期間で構成される。
［１−４．カソード電位Ｖｃａｔの変動］
上述した表示パネルのプログレッシブ駆動方式、画素回路及びその駆動方法によれば、図４に示すように、表示パネルの上下端部でカソード電圧Ｖｃａｔに大きな変動が発生する。この表示パネルの上下端部におけるカソード電圧Ｖｃａｔの変動は、透明陰極１２７を通じて表示領域内部へと伝搬する。この原因としては、（１）接続部２０Ｃにおける補助配線１３１及び透明陰極１２７間の接続抵抗ＲＢＣが高いこと、（２）透明陰極１２７を通じて全画素が接続されていること、及び（３）表示パネル上下端部において、初期化期間及び発光期間が、ブランキング行から表示領域へ突入する、または、表示領域からブランキング行へ抜けること、が挙げられる。
図６は、一様画像を表示させた表示パネルの輝度ムラを示すグラフである。同図において、横軸は画素行を表し、縦軸は行平均輝度（上段）及び隣接輝度差率（下段）を表す。図６の上段には画素行ごとの平均輝度が示されており、下段には隣接行間での輝度差分率が示されている。図６の下段に示すように、表示パネルの上端部（上帯）及び下端部（下帯）では、それぞれ、隣接輝度差率が極大値を有する画素行が、２つずつ存在している。これらの隣接輝度差率が極大値を有する画素行は、図４において、明るい画素行（明帯）及び暗い画素行（暗帯）に相当し、図４の左側に示すように、表示パネルの上端部及び下端部において表示ムラを発生させている。
以下、表示パネルの上端部及び下端部における上記表示ムラが、表示パネルの上下端で発生するカソード電圧Ｖｃａｔの変動に起因していることを説明する。
図７は、表示パネル上下端部におけるカソード電位とＶｇｓとの関係を説明する図である。同図には、カソード電圧Ｖｃａｔの変動が、駆動トランジスタ２０２のゲート−ソース電圧Ｖｇｓを変動させることを示している。駆動トランジスタ２０２のソース電極は、容量２１１を介して有機ＥＬ素子２０１のカソード電極と接続されているため、カソード電位Ｖｃａｔの変動に追従して変動する。
［１−５．パネル上端部でのＶｇｓ変動］
図７の１段目に示すように、表示パネル上端部における最上行の画素行では、初期化期間ｂにおいて、カソード電位Ｖｃａｔは、駆動トランジスタ２０２のソース電極に印加される初期化電圧Ｖｉｎｉにより、初期化電圧Ｖｉｎｉに対応した電位へと急峻に変化する。
次に、初期化完了時刻ｔａからＶｔｈ検出期間ｃへと遷移し、有機ＥＬ素子２０１に電流が流れない状態で駆動トランジスタ２０２のドレイン電流が流れ、駆動トランジスタ２０２のソース電位が変化することに伴い、カソード電位Ｖｃａｔが上昇する。その後、Ｖｔｈ検出期間の終了とともにドレイン電流は停止し、期間ｄ→期間ｅ→書込み期間ｆ→期間ｇ→期間ｈと遷移しながらカソード電位Ｖｃａｔは緩やかに下降する。
その後、書込み完了時刻ｔｂから発光期間ｊへと遷移するが、最上行の画素行では、発光期間がブランキング行から表示領域へと突入する。この発光期間の仮想領域から表示領域への突入により、駆動トランジスタ２０２のドレイン電流は有機ＥＬ素子２０１に急激に電流を流す。これにより、カソード電位Ｖｃａｔは急激に電圧上昇を開始する。
ここで、最上行の画素において、初期化完了時刻ｔａに対する書込み完了時刻ｔｂでのカソード電位Ｖｃａｔは下降し、これに伴いＶｇｓは増加することとなる。
一方、図７の２段目に示すように、表示パネル上端部から所定の画素行だけ内側（下方）に位置する画素行では、カソード電位Ｖｃａｔの変動は、近傍に位置する最上行の画素行におけるカソード電位Ｖｃａｔの変動を反映したものとなっている。このとき、最上行からの行順次走査により、所定の画素行だけ内側（下方）に位置する画素行では、初期化完了時刻ｔａ及び書込み完了時刻ｔｂは右方向へとシフトする。これにより、パネル上端部付近において、最上行での書込み完了時刻ｔｂにおいて発生したＶｃａｔの極小点が、初期化完了時刻ｔａと一致する所定の画素行（最上行よりも内側に位置する画素行）が存在する。この場合、上記所定の画素行において、初期化完了時刻ｔａに対する書込み完了時刻ｔｂでのカソード電位Ｖｃａｔは上昇し、これに伴いＶｇｓは減少することとなる。
パネル上端部におけるカソード電位Ｖｃａｔ及び駆動トランジスタ２０２のゲート−ソース電圧Ｖｇｓの上記変動により、最上行の画素行では、発光時でのＶｇｓの増加に伴い明帯となり、上記所定の画素行では、発光時でのＶｇｓの減少に伴い暗帯となる。この明暗のコントラストが帯状の不均一性として視認される。
［１−６．パネル下端部でのＶｇｓ変動］
図７の４段目に示すように、表示パネル下端部における最下行の画素行では、初期化期間ｂにおいて、カソード電位Ｖｃａｔは、駆動トランジスタ２０２のソース電極に印加される初期化電圧Ｖｉｎｉにより、初期化電圧Ｖｉｎｉに対応した電位へと急峻に変化する。その後、最下行の画素行では、初期化期間が表示領域からブランキング行へと抜けていく。この初期化期間の表示領域から仮想領域への抜けにより、容量素子２１０及び容量２１１に対する充電電流は激減する。これにより、最下行のカソード電位Ｖｃａｔは電圧降下を開始する。このとき、Ｖｔｈ検出期間ｃ→期間ｄ→期間ｅ→書込み期間ｆ→期間ｇ→期間ｈと遷移する。
ここで、最下行の画素において、初期化完了時刻ｔａに対する書込み完了時刻ｔｂでのカソード電位Ｖｃａｔは下降し、これに伴いＶｇｓは増加することとなる。
一方、図７の３段目に示すように、表示パネル最下行から所定の画素行だけ内側（上方）に位置する画素行では、カソード電位Ｖｃａｔの変動は、近傍に位置する最下行の画素行におけるカソード電位Ｖｃａｔの変動を反映したものとなる。このとき、所定の画素行だけ内側（上方）に位置する画素行では、最下行の画素行に対して初期化完了時刻ｔａ及び書込み完了時刻ｔｂは左方向へとシフトする。これにより、パネル下端部付近において、最下行での初期化完了時刻ｔａ付近において発生したＶｃａｔの極大点が、書込み完了時刻ｔｂと一致する所定の画素行（最下行よりも内側に位置する画素行）が存在する。この場合、所定の画素行において、初期化完了時刻ｔａに対する書込み完了時刻ｔｂでのカソード電位Ｖｃａｔは上昇し、これに伴いＶｇｓは減少することとなる。
パネル下端部におけるカソード電位Ｖｃａｔ及びＶｇｓの上記変動により、最下行の画素行では、発光時でのＶｇｓの増加に伴い明帯となり、上記所定の画素行では、発光時でのＶｇｓの減少に伴い暗帯となる。この明暗のコントラストが帯状の不均一性として視認される。発明者らは、鋭意検討の結果、上述したように、表示パネルの上下端部における明暗帯表示ムラが、上記（１）〜（３）に起因したＶｇｓの変動によるものであることを見出した。
上述したように、第２電極と補助配線とが機能層を介して接続された接続部を有する画素構成を有し、ブランキング期間を有するプログレッシブ駆動を実行する表示装置では、初期化期間及び発光期間のブランキング行への抜けタイミング及び表示領域への突入タイミングにより、表示パネル上下端部のカソード電位Ｖｃａｔが変動する。これにより、表示パネル上下端部において表示ムラが発生するという問題を有する。
このような問題を解決するために、本発明の一態様に係る表示装置の駆動方法は、回路素子が形成された駆動回路基板上に形成された第１電極と、前記第１電極の上方に形成された発光物質を含む発光層と、前記発光層の上方に形成された第２電極とを有する画素が行列状に配置された表示部を有し、垂直ブランキング期間を含み行順次走査するシーケンスにより駆動される表示装置の駆動方法であって、前記発光素子及び前記回路素子を初期化する初期化ステップと、前記初期化ステップの後、前記回路素子に信号電圧を書き込む書込みステップと、前記書込みステップの後、前記第２電極の抵抗値に基づいて決定した第１期間において、前記発光素子を発光させずに黒表示をさせる黒挿入ステップと、前記黒挿入ステップの後、前記発光素子を発光させる発光ステップとを含むことを特徴とする。
これによれば、第２電極の抵抗値に応じて黒挿入のための第１期間が設けられるので、最上行の画素において発光期間がブランキング行から表示領域へ突入するときに発生する第２電極の電位変動タイミングと、初期化終了〜書込みタイミングとが一致する画素行を、より内側（下方）へとシフトさせることができる。これにより、第２電極の電位変動がより減衰された画素行において書込み電圧の変動を発生させることが可能となる。よって、信号電圧に対応した回路素子の書込み電圧の経時変動を抑制でき、当該経時変動に起因した表示部上端部における明帯及び暗帯による表示ムラを低減することが可能となる。
また、前記黒挿入ステップでは、前記第２電極の抵抗値が大きいほど前記第１期間を短く設定して、前記発光素子を発光させずに黒表示をさせてもよい。
第２電極の抵抗値が大きいほど、最上行で発生する第２電極の電位変動は、高い減衰率で内側（下方）の画素行へと伝達される。つまり、第２電極の抵抗値が小さいほど、初期化終了〜書込みタイミングにおいて、最上行で発生した第２電極の電位変動の影響を受け易い。この観点から、抵抗値が小さいほど第１期間を長く設定することにより、最上行で発生した第２電極の電位変動タイミングと、初期化終了〜書込みタイミングとが一致する画素行を、より内側（下方）へとシフトさせることが可能となる。これにより、信号電圧に対応した回路素子の書込み電圧の経時変動を抑制でき、当該経時変動に起因した表示部上端部における明帯及び暗帯による表示ムラを低減することが可能となる。
また、前記黒挿入ステップでは、前記第２電極のシート抵抗をＲ（Ω／ｓｑ．）とし、行順次走査における単位水平走査期間を１Ｈとし、前記第１期間をＴ１（Ｈ）とした場合、Ｔ１≧−０．１５０Ｒ＋１４８．６９なる関係を有するよう前記第１期間を決定してもよい。
これにより、人のムラ感知限界により規定された指標により第１期間を設定できるので、高精度に表示ムラを低減することが可能となる。
また、前記発光ステップでは、前記表示部の最上行における発光開始タイミングにおいて、前記最上行の画素の前記第２電極が電位変動し、前記初期化ステップでは、前記表示部の最上行から所定の画素行だけ下方に位置する画素行の初期化終了タイミングが、前記表示部の最上行における前記発光開始タイミングと一致してもよい。
また、前記初期化ステップでは、前記第２電極の抵抗値に基づいて決定された第２期間、初期化を実行してもよい。
これによれば、第２電極の抵抗値に応じて初期化のための第２期間が設けられるので、最下行の画素において初期化期間が表示領域からブランキング行へ抜けるときに発生する第２電極の電位変動タイミングと、書込み完了タイミングとが一致する画素行を、より内側（上方）へとシフトさせることができる。これにより、第２電極の電位変動がより減衰された画素行において書込み電圧の変動を発生させることが可能となる。よって、信号電圧に対応した回路素子の書込み電圧の経時変動を抑制でき、当該経時変動に起因した表示部上端部及び下端部における明帯及び暗帯による表示ムラを低減することが可能となる。
また、前記初期化ステップでは、前記第２電極の抵抗値が大きいほど前記第２期間を短く設定して、前記初期化を実行してもよい。
第２電極の抵抗値が大きいほど、最下行で発生する第２電極の電位変動は、高い減衰率で内側（上方）の画素行へと伝達される。つまり、第２電極の抵抗値が小さいほど、書込み完了タイミングにおいて、最下行で発生した第２電極の電位変動の影響を受け易い。この観点から、抵抗値が小さいほど第２期間を長く設定することにより、最下行で発生した第２電極の電位変動タイミングと、書込み完了タイミングとが一致する画素行を、より内側（上方）へとシフトさせることが可能となる。これにより、信号電圧に対応した回路素子の書込み電圧の経時変動を抑制でき、当該経時変動に起因した表示部上端部及び下端部における明帯及び暗帯による表示ムラを低減することが可能となる。
また、前記初期化ステップでは、前記第２電極のシート抵抗をＲ（Ω／ｓｑ．）とし、行順次走査における単位水平走査期間を１Ｈとし、前記第２期間をＴ２（Ｈ）とした場合、Ｔ２≧−０．０５５２Ｒ＋１３９．０５なる関係を有するよう前記第２期間を決定してもよい。
これにより、人のムラ感知限界により規定された指標により第１期間及び第２期間を設定できるので、高精度に表示ムラを低減することが可能となる。
また、本発明の一態様に係る表示装置の駆動方法は、回路素子が形成された駆動回路基板上に形成された第１電極と、前記第１電極の上方に形成された発光物質を含む発光層と、前記発光層の上方に形成された第２電極とを有する画素が行列状に配置された表示部を有し、垂直ブランキング期間を含み行順次走査するシーケンスにより駆動される表示装置の駆動方法であって、前記第２電極の抵抗値に基づいて決定した第２期間において、前記発光素子及び前記回路素子を初期化する初期化ステップと、前記初期化ステップの後、前記回路素子に信号電圧を書き込む書込みステップと、前記書込みステップの後、前記発光素子を発光させる発光ステップとを含むことを特徴とする。
これによれば、第２電極の抵抗値に応じて初期化のための第２期間が設けられるので、最下行の画素において初期化期間が表示領域からブランキング行へ抜けるときに発生する第２電極の電位変動タイミングと、初期化終了〜書込みタイミングとが一致する画素行を、より内側（上方）へとシフトさせることができる。これにより、第２電極の電位変動がより減衰された画素行において書込み電圧の変動を発生させることが可能となる。よって、信号電圧に対応した回路素子の書込み電圧の経時変動を抑制でき、当該経時変動に起因した表示部下端部における明帯及び暗帯による表示ムラを低減することが可能となる。
また、前記初期化ステップでは、前記第２電極の抵抗値が大きいほど前記第２期間を短く設定して、前記発光素子及び前記回路素子を初期化してもよい。
第２電極の抵抗値が大きいほど、最下行で発生する第２電極の電位変動は、高い減衰率で内側（上方）の画素行へと伝達される。つまり、第２電極の抵抗値が小さいほど、初期化終了〜書込みタイミングにおいて、最下行で発生した第２電極の電位変動の影響を受け易い。この観点から、抵抗値が小さいほど第２期間を長く設定することにより、最下行で発生した第２電極の電位変動タイミングと、初期化終了〜書込みタイミングとが一致する画素行を、より内側（上方）へとシフトさせることが可能となる。これにより、信号電圧に対応した回路素子の書込み電圧の経時変動を抑制でき、当該経時変動に起因した表示部下端部における明帯及び暗帯による表示ムラを低減することが可能となる。
また、前記初期化ステップでは、前記第２電極のシート抵抗をＲ（Ω／ｓｑ．）とし、行順次走査における単位水平走査期間を１Ｈとし、前記第２期間をＴ２（Ｈ）とした場合、Ｔ２≧−０．０５５２Ｒ＋１３９．０５なる関係を有するよう前記第２期間を決定してもよい。
これにより、人のムラ感知限界により規定された指標により第２期間を設定できるので、高精度に表示ムラを低減することが可能となる。
また、前記初期化ステップでは、前記表示部の最下行における初期化タイミングにおいて、前記最下行の画素の前記第２電極が電位変動し、前記書込みステップでは、前記表示部の最下行から所定の画素行だけ上方に位置する画素行の書込み終了タイミングが、前記表示部の最下行における前記初期化タイミングと一致してもよい。
また、本発明は、このような特徴的なステップを含む表示装置の駆動方法として実現することができるだけでなく、当該駆動方法に含まれる特徴的なステップを実行する制御部を有する表示装置としても、上記と同様の効果を奏す。
本発明の一態様に係る表示装置は、発光素子及び当該発光素子を発光駆動するための回路素子を有する画素が行列状に配置された表示部を有し、垂直ブランキング期間を含み行順次走査するシーケンスにより駆動される表示装置であって、前記画素は、前記回路素子が形成された駆動回路基板上に形成された第１電極と、前記第１電極の上方に形成された発光物質を含む発光層と、前記発光層の上方に形成された第２電極とを備え、前記表示装置は、さらに、前記第１電極に初期化電圧を印加する初期化ステップと、前記初期化ステップの後、前記回路素子に信号電圧を書き込む書込みステップと、前記書込みステップの後、前記第２電極の抵抗値に基づいて決定された第１期間において、前記発光素子を発光させずに黒表示をさせる黒挿入ステップと、前記黒挿入ステップの後、前記発光素子を発光させる発光ステップとを実行する制御部を備えることを特徴とする。
また、本発明の一態様に係る表示装置は、発光素子及び当該発光素子を発光駆動するための回路素子を有する画素が行列状に配置された表示部を有し、垂直ブランキング期間を含み行順次走査するシーケンスにより駆動される表示装置であって、前記画素は、前記回路素子が形成された駆動回路基板上に形成された第１電極と、前記第１電極の上方に形成された発光物質を含む発光層と、前記発光層の上方に形成された第２電極とを備え、前記表示装置は、さらに、前記第２電極の抵抗値に基づいて決定された第２期間において、前記第１電極に初期化電圧を印加する初期化ステップと、前記初期化ステップの後、前記回路素子に信号電圧を書き込む書込みステップと、前記書込みステップの後、前記発光素子を発光させる発光ステップとを実行する制御部を備えることを特徴とする。
以下、表示装置及び表示装置の駆動方法の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、並びに、ステップの順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
（実施の形態）
実施の形態における表示装置１について、図面を用いて説明する。
図８は、実施の形態に係る表示装置の全体構成を示す機能ブロック図である。
［２−１．表示装置の全体構成］
本実施の形態に係る表示装置１は、表示部２と、電源部３と、データ線駆動回路４０と、走査線駆動回路５０と、制御回路６０とを備える。
表示部２は、有機ＥＬ素子及び当該有機ＥＬ素子を発光駆動するための回路素子を有する画素２０が行列状に配置されている。
電源部３は、表示部２の外周領域に配置された給電線３０から各画素２０に電源電圧を給電する。なお、給電線３０は、正電源電圧を伝達する正電圧給電線と、当該正電源電圧よりも低電位である負電源電圧を伝達する負電圧給電線とを有している。
制御回路６０は、外部から入力された映像信号に基づいて、データ線駆動回路４０を制御するための制御信号Ｓ４を生成し、生成した制御信号Ｓ４をデータ線駆動回路４０へ出力する。また、制御回路６０は、入力される同期信号に基づいて走査線駆動回路５０を制御するための制御信号Ｓ５を生成し、当該生成した制御信号Ｓ５を走査線駆動回路５０へ出力する。
データ線駆動回路４０は、制御回路６０で生成された制御信号Ｓ４に基づいて、表示部２のデータ線を駆動する。より具体的には、データ線駆動回路４０は、映像信号および水平同期信号に基づいて、各画素回路に映像信号を反映したデータ電圧を出力する。
走査線駆動回路５０は、制御回路６０で生成された制御信号Ｓ５に基づいて、表示部２の走査線を駆動する。より具体的には、走査線駆動回路５０は、垂直同期信号および水平同期信号に基づいて、各画素回路に走査信号等を、少なくとも表示ライン単位で出力する。
［２−２．電圧降下を低減する構成］
本実施の形態に係る表示装置における電圧降下を低減する構成は、上記１−１．及び図１〜３で説明した構成と同様であるので、ここでは説明を省略する。
［２−３．プログレッシブ駆動方式］
図９は、実施の形態に係る表示装置のプログレッシブ駆動方式を説明する動作遷移図である。同図において、横軸は時間を表し、縦軸は画素行（表示行）を表す。同図では、複数の画素が行列状に配置された表示パネルにおいて、初期化動作、Ｖｔｈ（閾値電圧）検出動作、書込み動作、黒挿入動作及び発光動作が行順次に実行されていることが示されている。ここでは、表示パネルの行数を、例えば、２１６０行としている。また、図９には、さらに、ブランキング行なる仮想行（２１６１行〜）が示されている。
図９に示された表示パネルの走査行は、初期化期間、Ｖｔｈ検出期間、書込み期間、黒挿入期間及び発光期間として割り当てられ、また、上記５期間の割り当てとは独立に、ブランキング期間が割り当てられる。
［２−４．画素回路構成及び駆動方法］
以下、上記５期間とブランキング期間とを駆動する画素回路については、図５Ａで示した回路構成と同様であるので、ここでは説明を省略する。
次に、本実施の形態に係る画素回路の駆動方法について説明を行う。
図１０は、実施の形態に係る表示装置の駆動方法と従来の表示装置の駆動方法とを比較した動作タイミングチャートの一例である。図１０において、横軸は時間を表している。また、縦軸方向には、各動作に割り当てられた水平走査期間数（Ｈ）、表示パネルを構成する画素のうち対応する行の画素２００に対する発光制御線９６、初期化制御線９４、走査線９１、及び参照電圧制御線９２に発生する電圧の波形図が示されている。
本実施の形態に係る表示装置の駆動方法は、画素２００の構成により、以下の期間ａから期間ｊを実施することで実現される。
［期間ａ］
期間ａでは、スイッチ２０５を非導通状態として、有機ＥＬ素子２０１の発光を停止する。
［期間ｂ］
期間ｂでは、まず、スイッチ２０６を導通状態として、駆動トランジスタ２０２のソース電極に初期化電圧Ｖｉｎｉを印加する。その後、例えば、２４４Ｈ経過後に、スイッチ２０４を導通状態として、駆動トランジスタ２０２のゲート電極に参照電圧Ｖｒｅｆを印加する。その後、例えば、５Ｈ後に、スイッチ２０５を導通状態とする（駆動トランジスタ２０２のソース電位を初期化電圧Ｖｉｎｉに設定する）。
期間ｂは、駆動トランジスタ２０２のＶｔｈ検出期間の初期状態において駆動トランジスタ２０２をオン状態とするために必要な電圧を容量素子２１０に充電する初期化期間である。なお初期化電圧Ｖｉｎｉは、電位差（Ｖｉｎｉ−Ｖｅｌ）が有機ＥＬ素子２０１の閾値電圧よりも小さくなるように設定されている。より望ましくは（Ｖｉｎｉ−Ｖｅｌ）＜０である。
ここで、本実施の形態に係る駆動方法では、従来の駆動方法と比較して、初期化期間である第２期間を２４９Ｈだけ長く設定している。本実施の形態の初期化期間は、透明陰極１２７の抵抗値に基づいて決定される。例えば、制御回路６０は、透明陰極１２７の抵抗値が大きいほど初期化期間を短く設定する。
［期間ｃ］
期間ｃでは、駆動トランジスタ２０２の閾値電圧が容量素子２１０にて検出される。具体的には、走査線９１及び初期化制御線９４の電圧レベルをＬＯＷ、ならびに、参照電圧制御線９２及び発光制御線９６の電圧レベルをＨＩＧＨに維持する。すなわち、スイッチ２０３及び２０６をオフ状態とし、スイッチ２０４及び２０５をオン状態とする。
このとき、初期化期間での電圧設定により有機ＥＬ素子２０１には電流が流れない状態でドレイン電流が流れ、駆動トランジスタ２０２のソース電位が変化する。言い換えると、ＥＬアノード電源線８１の電圧Ｖｔｆｔにより供給されるドレイン電流が０となるまで駆動トランジスタ２０２のソース電位は変化する。このように、駆動トランジスタ２０２の閾値電圧検出動作が開始される。
そして、期間ｃの終了時には、容量素子２１０の第１電極と第２電極との電位差（駆動トランジスタ２０２のゲート−ソース間電圧）は、駆動トランジスタ２０２の閾値電圧Ｖｔｈに相当する電位差となっている。期間ｃは、駆動トランジスタ２０２の閾値電圧を検出するＶｔｈ検出期間である。
［期間ｄ］
期間ｄでは、発光制御線９６の電圧レベルをＨＩＧＨからＬＯＷに変化させて、スイッチ２０５を非導通状態とする。
［期間ｅ］
期間ｅでは、参照電圧制御線９２の電圧レベルをＨＩＧＨからＬＯＷに変化させる。すなわち、スイッチ２０３、２０４、２０５及び２０６をオフ状態とする。これにより、信号電圧を書き込むための準備が完了する。
［期間ｆ］
期間ｆは、データ線９５から表示階調に応じた映像信号電圧（データ信号電圧）を画素２００に取り込み、容量素子２１０に書き込む書込み期間である。具体的には、スイッチ２０３をオン状態にすることで、データ線９５及びスイッチ２０３を介してデータ信号電圧が容量素子２１０の第１電極に印加される。これにより、容量素子２１０には、Ｖｔｈ検出期間で保持された駆動トランジスタ２０２の閾値電圧Ｖｔｈに加えて、データ信号電圧と参照電圧Ｖｒｅｆとの電圧差が、（容量２１１の静電容量）／（容量２１１の静電容量＋容量素子２１０の静電容量）倍されて、記憶（保持）される。なお、容量２１１は、有機ＥＬ素子２０１が有する寄生容量であってもよいし、容量素子２１０のようにＴＦＴ工程で形成してもよい。ここで、スイッチ２０５が非導通状態にあるため、駆動トランジスタ２０２はドレイン電流を流さない。
［期間ｇ］
期間ｇでは、書込み終了時に、走査線９１の電位を通常のＬＯＷレベルよりも低く設定することにより走査線９１の立ち下がりを迅速に完了させている。これにより、走査線９１の負荷（配線時定数）が大きく、立ち上がり及び立ち下がりに時間がかかるような大画面、高画素数の表示パネルであっても確実に書き込むことができる。
［期間ｈ］
期間ｈでは、スイッチ２０３、２０４、２０５及び２０６をオフ状態として、有機ＥＬ素子２０１を発光させない。期間ｈは、有機ＥＬ素子２０１を発光させずに黒表示をさせる黒挿入期間である。
ここで、本実施の形態に係る駆動方法では、従来の駆動方法と比較して、書込み期間と発光期間との間に黒挿入期間である第１期間を、例えば、２００Ｈだけ確保している。本実施の形態の黒挿入期間は、透明陰極１２７の抵抗値に基づいて決定される。例えば、制御回路６０は、透明陰極１２７の抵抗値が大きいほど黒挿入期間を短く設定する。
［期間ｊ］
期間ｊは、発光期間である。具体的には、走査線９１、参照電圧制御線９２及び初期化制御線９４の電圧レベルをＬＯＷに維持しつつ、発光制御線９６の電圧レベルをＬＯＷからＨＩＧＨに変化させる。すなわち、スイッチ２０３、２０４及び２０６をオフ状態に維持しつつ、スイッチ２０５をオン状態とする。
このように、スイッチ２０５をオン状態とすることで、容量素子２１０に蓄えられた電圧に応じて有機ＥＬ素子２０１に電流を供給し発光させることができる。
以上の期間ａ〜ｊは、初期化期間、Ｖｔｈ検出期間、書込み期間、黒挿入期間及び発光期間で構成される。
なお、本実施の形態に係る駆動方法では、従来の駆動方法と比較して、初期化期間を長く設定し、また、黒挿入期間を設けたことにより、発光デューティー比が９５％〜７５％へと減少している。
［２−５．パネル下端部でのＶｇｓ変動の抑制］
図９に示すように、表示パネル下端部における最下行の画素行では、初期化期間ｂにおいて、カソード電位Ｖｃａｔは、駆動トランジスタ２０２のソース電極に印加される初期化電圧Ｖｉｎｉにより、初期化電圧Ｖｉｎｉに対応した電位へと急峻に変化（上昇）する。その後、最下行の画素行では、初期化期間が表示領域からブランキング行へと抜けていく。この初期化期間の表示領域から仮想領域への抜けにより、容量素子２１０及び容量２１１に対する充電電流は激減する。これにより、最下行のカソード電位Ｖｃａｔは電圧降下を開始する。このとき、Ｖｔｈ検出期間ｃ→期間ｄ→期間ｅ→書込み期間ｆ→期間ｇ→黒挿入期間ｈと遷移する。
ここで、最下行の画素において、初期化完了時刻に対する書込み完了時刻でのカソード電位Ｖｃａｔは下降し、これに伴いＶｇｓは増加することとなる。なお、本実施の形態に係る駆動方法では、初期化期間ｂを従来よりも長く設定したことにより、表示パネルの下端部においてＶｇｓの増加が最大となる行が内側（上方）へシフトする。この場合、最下行よりも画素行が内側（上方）へシフトしている分、カソード電位Ｖｃａｔの変動幅は抑制されるので、従来と比較して、Ｖｇｓの増加は抑制されることとなる。
一方、表示パネル下端部から所定の画素行だけ内側（上方）に位置する画素行では、カソード電位Ｖｃａｔの変動は、近傍に位置する最下行の画素行におけるカソード電位Ｖｃａｔの変動を反映したものとなる。このとき、所定の画素行だけ内側（上方）に位置する画素行では、最下行の画素行に対して初期化完了時刻ｔａ及び書込み完了時刻ｔｂは左方向へとシフトする。これにより、パネル下端部付近において、最下行での初期化完了時刻ｔａ付近において発生したＶｃａｔの極大点が、書込み完了時刻ｔｂと一致する所定の画素行が存在する。なお、本実施の形態に係る駆動方法では、透明陰極１２７の抵抗値に基いて初期化期間ｂを従来よりも長く設定したことにより、上記極大点が、書込み完了時刻ｔｂと一致する所定の画素行が、従来よりも、より内側（上方）へシフトする。この場合、所定の画素行において、初期化完了時刻ｔａに対する書込み完了時刻ｔｂでのカソード電位Ｖｃａｔは上昇し、これに伴いＶｇｓは減少するが、従来よりも画素行が内側（上方）へシフトしている。このため、カソード電位Ｖｃａｔの変動が減衰して伝達され、Ｖｃａｔの上昇は抑制されるので、Ｖｇｓの減少は抑制されることとなる。
パネル下端部におけるカソード電位Ｖｃａｔ及び駆動トランジスタ２０２のゲート−ソース間電圧Ｖｇｓの上記変動により、最下行近傍の画素行では、発光時でのＶｇｓの増加に伴い明帯となり、上記所定の画素行では、発光時でのＶｇｓの減少に伴い暗帯となる。しかしながら、本実施の形態に係る駆動方法では、従来の駆動方法と比較して、表示パネル下端部における上記明帯と暗帯との輝度差は抑制されるので、表示ムラが抑制される。
［２−６．パネル上端部でのＶｇｓ変動の抑制］
図９に示すように、表示パネル上端部における最上行の画素行では、初期化期間ｂにおいて、カソード電位Ｖｃａｔは、駆動トランジスタ２０２のソース電極に印加される初期化電圧Ｖｉｎｉにより、初期化電圧Ｖｉｎｉに対応した電位へと急峻に変化する。
次に、初期化完了時刻ｔａからＶｔｈ検出期間ｃへと遷移し、有機ＥＬ素子２０１に電流が流れない状態で駆動トランジスタ２０２のドレイン電流が流れ、駆動トランジスタ２０２のソース電位が変化することに伴い、カソード電位Ｖｃａｔが上昇する。その後、Ｖｔｈ検出期間の終了とともにドレイン電流は停止し、期間ｄ→期間ｅ→書込み期間ｆ→期間ｇ→黒挿入期間ｈと遷移しながらカソード電位Ｖｃａｔは緩やかに下降する。
その後、書込み完了時刻から発光期間ｊへと遷移するが、最上行の画素行では、発光期間がブランキング行から表示領域へと突入する。この発光期間の仮想領域から表示領域への突入により、駆動トランジスタ２０２のドレイン電流は有機ＥＬ素子２０１に急激に電流を流す。これにより、カソード電位Ｖｃａｔは急激に電圧上昇を開始する。
ここで、最上行の画素において、初期化完了時刻に対する書込み完了時刻でのカソード電位Ｖｃａｔは下降し、これに伴いＶｇｓは増加することとなる。なお、本実施の形態に係る駆動方法では、黒挿入期間ｈを設けたことにより、表示パネルの上端部においてＶｇｓの増加が最大となる行が内側（下方）へシフトする。この場合、最上行よりも画素行が内側（下方）へシフトしている分、カソード電位Ｖｃａｔの変動幅は抑制されるので、従来と比較して、Ｖｇｓの減少は抑制されることとなる。
一方、表示パネル上端部から所定の画素行だけ内側（下方）に位置する画素行では、カソード電位Ｖｃａｔの変動は、近傍に位置する最上行の画素行におけるカソード電位Ｖｃａｔの変動を反映したものとなる。このとき、所定の画素行だけ内側（下方）に位置する画素行では、最上行からの行順次走査により、初期化完了時刻ｔａ及び書込み完了時刻ｔｂは右方向へとシフトする。これにより、パネル上端部付近において、最上行での書込み完了時刻ｔｂにおいて発生したＶｃａｔの極小点が、初期化完了時刻ｔａと一致する所定の画素行が存在する。なお、本実施の形態に係る駆動方法では、黒挿入期間ｈを設けていることにより、上記極小点が、初期化完了時刻ｔａと一致する所定の画素行が、従来よりも、より内側（下方）へシフトする。この場合、所定の画素行において、初期化完了時刻ｔａに対する書込み完了時刻ｔｂでのカソード電位Ｖｃａｔは減少し、これに伴いＶｇｓは増加するが、従来よりも画素行が内側（下方）へシフトしている。このため、カソード電位Ｖｃａｔの変動が減衰して伝達され、Ｖｃａｔの減少は抑制されるので、Ｖｇｓの増加は抑制されることとなる。
パネル上端部におけるカソード電位Ｖｃａｔ及び駆動トランジスタ２０２のゲート−ソース間電圧Ｖｇｓの上記変動により、最上行近傍の画素行では、発光時でのＶｇｓの増加に伴い明帯となり、上記所定の画素行では、発光時でのＶｇｓの減少に伴い暗帯となる。しかしながら、本実施の形態に係る駆動方法では、従来の駆動方法と比較して、表示パネル上端部における上記明帯と暗帯との輝度差は抑制されるので、表示ムラが抑制される。
［２−７．効果など］
図１１Ａは、実施の形態に係る表示装置により表示された画像図である。また、図１１Ｂは、従来の表示装置により表示された画像図である。両図を比較した場合、従来の表示装置では、パネル上下端部にそれぞれ、暗帯が顕著に観測されるのに対して、本実施の形態に係る表示装置では、上下端部の暗帯が低減されている。
（１）接続部２０Ｃにおける補助配線１３１及び透明陰極１２７間に機能層（ＲＢＣ）を有し、（２）透明陰極１２７を通じて全画素が接続され、及び（３）ブランキング期間が設けられたプログレッシブ駆動方式による駆動される表示装置１において、表示パネル最上行のブランキング期間から発光期間への突入により、最上行の画素におけるカソード電位Ｖｃａｔが大きく変動する。これにより、駆動トランジスタ２０２のＶｇｓが変動する。また、この最上行におけるカソード電位Ｖｃａｔの変動タイミングで書込み期間を迎える画素行（所定の画素行だけ内側へシフトした画素行）においてもＶｇｓが変動する。ここで、最上行の画素行でのＶｇｓと、所定の画素行だけ内側へシフトした画素行でのＶｇｓとが、相反する方向へ変動した場合に、表示パネル上端部において明帯及び暗帯からなる表示ムラが発生する。
これに対し、本実施の形態に係る表示装置又は表示装置の駆動方法によれば、上記表示ムラを低減させるべく、制御回路６０は、有機ＥＬ素子２０１、駆動トランジスタ２０２及び容量素子２１０を初期化する初期化ステップと、当該初期化ステップの後、容量素子２１０に信号電圧を書き込む書込みステップと、書込みステップの後、透明陰極１２７の抵抗値に基づいて決定した黒挿入期間（第１期間）において有機ＥＬ素子２０１を発光させずに黒表示をさせる黒挿入ステップと、黒挿入ステップの後、有機ＥＬ素子２０１を発光させる発光ステップとを実行する。
これによれば、透明陰極１２７の抵抗値に応じて黒挿入期間が設けられるので、最上行の画素において発光期間がブランキング行から表示領域へ突入するときに発生するカソード電位Ｖｃａｔの電位変動タイミングと初期化終了〜書込みタイミングとが一致する画素行を、より内側（下方）へとシフトさせることができる。これにより、カソード電位Ｖｃａｔの変動がより減衰された画素行においてＶｇｓの変動を発生させることが可能となる。よって、高精度の成膜マスク及びアライメント工程などの複雑な製造工程を要することなく、Ｖｇｓの経時変動を抑制でき、当該経時変動に起因した表示部上端部における明帯及び暗帯による表示ムラを低減することが可能となる。
また、本実施の形態に係る表示装置又は表示装置の駆動方法によれば、上記表示ムラを低減させるべく、制御回路６０は、透明陰極１２７の抵抗値に基づいて決定した初期化期間（第２期間）において、有機ＥＬ素子２０１、駆動トランジスタ２０２及び容量素子２１０を初期化する初期化ステップと、初期化ステップの後、容量素子２１０に信号電圧を書き込む書込みステップと、書込みステップの後、有機ＥＬ素子２０１を発光させる発光ステップとを実行する。
これによれば、透明陰極１２７の抵抗値に応じて初期化期間が設けられるので、最下行の画素において初期化期間が表示領域からブランキング行へ抜けるときに発生するカソード電位Ｖｃａｔの電位変動タイミングと初期化終了〜書込みタイミングとが一致する画素行を、より内側（上方）へとシフトさせることができる。これにより、カソード電位Ｖｃａｔの変動がより減衰された画素行においてＶｇｓの変動を発生させることが可能となる。よって、Ｖｇｓの経時変動を抑制でき、当該経時変動に起因した表示部下端部における明帯及び暗帯による表示ムラを低減することが可能となる。
また、本実施の形態に係る表示装置又は表示装置の駆動方法によれば、上記表示ムラを低減させるべく、制御回路６０は、透明陰極１２７の抵抗値に基づいて決定した初期化期間（第２期間）において、有機ＥＬ素子２０１、駆動トランジスタ２０２及び容量素子２１０を初期化する初期化ステップと、初期化ステップの後、容量素子２１０に信号電圧を書き込む書込みステップと、書込みステップの後、透明陰極１２７の抵抗値に基づいて決定した黒挿入期間（第１期間）において有機ＥＬ素子２０１を発光させずに黒表示をさせる黒挿入ステップと、黒挿入ステップの後、有機ＥＬ素子２０１を発光させる発光ステップとを実行する。
これによれば、透明陰極１２７の抵抗値に応じて初期化期間が設けられるので、最下行の画素において初期化期間が表示領域からブランキング行へ抜けるときに発生するカソード電位Ｖｃａｔの電位変動タイミングと初期化終了〜書込みタイミングとが一致する画素行を、より内側（上方）へとシフトさせることができ、かつ、透明陰極１２７の抵抗値に応じて黒挿入期間が設けられるので、最上行の画素において発光期間がブランキング行から表示領域へ突入するときに発生するカソード電位Ｖｃａｔの電位変動タイミングと初期化終了〜書込みタイミングとが一致する画素行を、より内側（下方）へとシフトさせることができる。これにより、Ｖｇｓの経時変動を抑制でき、当該経時変動に起因した表示部下端部及び上端部の双方における明帯及び暗帯による表示ムラを低減することが可能となる。
［２−８．透明陰極のシート抵抗］
図１２は、発光デューティー比と表示ムラとの関係を示すグラフである。同図に示されたグラフにおいて、横軸は発光デューティー比を表し、縦軸は隣接輝度差率を表す。本実施の形態に係る駆動方法では、表示パネル上端部の表示ムラを抑制すべく黒挿入期間を設け、表示パネル下端部の表示ムラを抑制すべく初期化期間を長く設定している。黒挿入期間及び初期化期間はいずれも非発光期間であるため、本実施の形態に係る駆動方法によれば、発光デューティー比は減少する。図１２では、従来の駆動方法により発光デューティー比が９５％と設定された場合には、隣接輝度差率は表示ムラが感知される閾値である視認限界２％を超えている。
これに対して、本実施の形態に係る駆動方法により発光デューティー比が７５％または４０％と設定された場合には、隣接輝度差率が視認限界２％以下となっている。
また、透明陰極１２７のシート抵抗が７００Ω／ｓｑ．である場合には、透明陰極１２７のシート抵抗が１７０Ω／ｓｑ．である場合と比較して、発光デューティー比が７５％と設定されることで視認限界２％を大幅に下回ることが示されている。
一方、透明陰極１２７のシート抵抗が１７０Ω／ｓｑ．である場合には、発光デューティー比をより低く設定する（４０％）ことで、隣接輝度差率を低減できることがわかる。
つまり、制御回路６０は、透明陰極１２７の抵抗値が大きいほど黒挿入期間を短く（発光デューティー比を大きく）設定し、この期間において有機ＥＬ素子２０１を発光させずに黒表示をさせる。
図１３Ａは、実施の形態に係る表示装置の駆動方法における透明陰極のシート抵抗と黒挿入期間との関係を表すグラフである。また、図１３Ｂは、実施の形態に係る表示装置の駆動方法における透明陰極のシート抵抗と初期化期間との関係を表すグラフである。図１３Ａにおいて、横軸は透明陰極１２７のシート抵抗Ｒ（Ω／ｓｑ．）を表し、縦軸は黒挿入期間（Ｈ）を表す。図１３Ｂにおいて、横軸は透明陰極１２７のシート抵抗Ｒ（Ω／ｓｑ．）を表し、縦軸は初期化期間（Ｈ）を表す。なお、Ｈとは、行順次走査における単位水平走査期間を１Ｈとした場合の単位である。
図１３Ａ及び図１３Ｂにおいて、測定点を結ぶ直線は、感知限界におけるムラの濃さ（コントラスト）Ｃｊｎｄが３．３９％となることを示しており、透明陰極１２７のシート抵抗をＲ、黒挿入期間をＴ１（Ｈ）、初期化期間をＴ２（Ｈ）とした場合、以下の関係式となる。
Ｔ１＝−０．１５０Ｒ＋１４８．６９ （式１）
Ｔ２＝−０．０５５２Ｒ＋１３９．０５ （式２）
ここで、Ｃｊｎｄは、限界ムラ面積Ｓｊｎｄ（ｍｍ２）の関数として、以下の式３のように表される。
Figure 0006330208
本実施の形態において、例えば、５５型４Ｋパネルを想定すると、１画素のサイズは０．３１５ｍｍとなる。この場合、Ｓｊｎｄは、ムラの大きさが隣接行との輝度差で認識しうるとすれば、２画素分となり、（０．３１５ｍｍ×２）２＝０．３９６９ｍｍ２となる。このＳｊｎｄ値を上記式３に代入すると、Ｃｊｎｄは、３．３９％となる。
つまり、制御回路６０は、
Ｔ１≧−０．１５０Ｒ＋１４８．６９ （式４）
なる関係を有するよう黒挿入期間を決定する。これにより、人のムラ感知限界により規定された指標により黒挿入期間を設定できるので、高精度に表示ムラを低減することが可能となる。
また、制御回路６０は、
Ｔ２≧−０．０５５２Ｒ＋１３９．０５ （式５）
なる関係を有するよう初期化期間を決定する。これにより、人のムラ感知限界により規定された指標により初期化期間を設定できるので、高精度に表示ムラを低減することが可能となる。
（他の実施の形態）
以上、本発明の表示装置及び表示装置の駆動方法について、実施の形態に基づいて説明してきたが、本発明に係る表示装置及び表示装置の駆動方法は、上記実施の形態に限定されるものではない。実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本実施の形態に係る表示装置を内蔵した各種機器も本発明に含まれる。
例えば、上記実施の形態では、表示パネル上端部の表示ムラを低減する構成として、透明陰極１２７の抵抗値に基づく黒挿入期間の設定を挙げ、また、表示パネル下端部の表示ムラを低減する構成として、透明陰極１２７の抵抗値に基づく初期化期間の設定を挙げた。しかしながら、本発明の表示装置及び表示装置の駆動方法は、これに限られず、表示パネル上端部の表示ムラを低減する構成のみを有していればよい。つまり、透明陰極１２７の抵抗値に基づいて黒挿入期間を設定すればよい。
これにより、最上行の発光タイミングと、カソード電位の変動が減衰したパネル内部の画素行の書き込みタイミングとを一致させるので、パネル上端部における明暗の表示ムラを抑制できる。
または、本発明の表示装置及び表示装置の駆動方法は、表示パネル下端部の表示ムラを低減する構成のみを有していればよい。つまり、透明陰極１２７の抵抗値に基づいて初期化期間を設定すればよい。
これにより、最下行の初期化タイミングと、カソード電位の変動が減衰したパネル内部の画素行の書き込みタイミングとを一致させるので、パネル下端部における明暗の表示ムラを抑制できる。
また、有機ＥＬ層１２の構成として、陽極／正孔注入層／正孔輸送層／有機発光層／電子輸送層／陰極を例に説明したが、これに限られない。例えば、有機ＥＬ層の構成として、少なくとも有機発光層、陽極及び陰極を含む構成であればよい。また、例えば、有機発光層、陽極及び陰極以外に、正孔注入層、正孔輸送層、電子輸送層及び電子注入層の少なくとも１層を含む構成であってもよい。
また、上記実施の形態では、表示部２に連続形成された透明陰極１２７の電位変動による表示ムラを低減する構成を例示したが、回路構成、発光方式及び有機ＥＬ層の積層構造などにより、例えばアノードコモンのトップエミッションにおいて、陽極１２１の電位変動による表示ムラを低減する構成も本発明に含まれる。
また、上記実施の形態では、画素２０を、３つのサブ画素２０Ｒ、２０Ｇ及び２０Ｂで構成されているものとして説明したが、画素構成はこれに限られない。例えば、画素２０が複数のサブ画素を有さず、１つの画素で構成されていても、上記実施の形態に係る表示装置１と同様の効果が奏される。
なお、上記実施の形態において、中間層は、発光部を構成する層の一部として説明してきたが、接続部を構成する中間層は、発光部を構成する層と連続している必要はない。高精細マスクを使用せずとも発光部と接続部とで分離形成可能な中間層であって、例えば、塗布製膜された段階でバンク１２２により分離形成されるものであればよい。この場合であっても、製造プロセスを簡素化しつつ輝度バラツキを低減できる。
また、例えば、本実施の形態に係る表示装置１は、図１４に示されたような薄型フラットＴＶに内蔵される。本実施の形態に係る表示装置１により、製造プロセスを簡素化しつつ輝度バラツキが大幅に低減された、高品質な薄型フラットＴＶが実現される。
また、上記実施の形態に係る表示装置１に含まれる制御回路６０は、典型的には集積回路であるＬＳＩとして実現される。なお、表示装置１に含まれる制御回路６０の一部を、専用回路又は汎用プロセッサで実現してもよい。また、ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
また、本発明は、表示装置の駆動方法をコンピュータにより実現するコンピュータプログラムであるとしても良いし、上記コンピュータプログラムからなるデジタル信号であるとしても良い。
さらに、本発明は、上記コンピュータプログラムまたは上記デジタル信号をコンピュータ読み取り可能な非一時的な記録媒体、例えば、フレキシブルディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＢＤ（Ｂｌｕ−ｒａｙ（登録商標） Ｄｉｓｃ）、半導体メモリなどに記録したものとしても良い。また、これらの非一時的な記録媒体に記録されている上記デジタル信号であるとしても良い。
また、本発明は、上記コンピュータプログラムまたは上記デジタル信号を、電気通信回線、無線または有線通信回線、インターネットを代表とするネットワーク、データ放送等を経由して伝送するものとしても良い。
また、本発明は、マイクロプロセッサとメモリを備えたコンピュータシステムであって、上記メモリは、上記コンピュータプログラムを記憶しており、上記マイクロプロセッサは、上記コンピュータプログラムに従って動作するとしても良い。
また、上記プログラムまたは上記デジタル信号を上記非一時的な記録媒体に記録して移送することにより、または上記プログラムまたは上記デジタル信号を、上記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしても良い。
本発明は、有機ＥＬフラットパネルディスプレイに有用であり、画質の均一性が要求されるディスプレイとして用いるのに最適である。
１ 表示装置
２、１００ 表示部
３ 電源部
１０ 基板
１１ 駆動回路層
１２ 有機ＥＬ層
２０ 画素
２０Ｂ、２０Ｇ、２０Ｒ サブ画素
２０Ｃ 接続部
３０ 給電線
４０ データ線駆動回路
５０ 走査線駆動回路
６０ 制御回路
７１ 参照電源線
８１ ＥＬアノード電源線
８２ ＥＬカソード電源線
９１ 走査線
９２ 参照電圧制御線
９３ 初期化電源線
９４ 初期化制御線
９５ データ線
９６ 発光制御線
１１１ ゲート電極
１１２ ゲート絶縁層
１１３ 半導体層
１１４ ソース電極
１１５ ドレイン電極
１１６ 層間絶縁層
１２０ ビア
１２１ 陽極
１２２ バンク
１２３ 正孔注入層
１２４ 正孔輸送層
１２５ 有機発光層
１２６ 電子輸送層
１２７ 透明陰極
１３１ 補助配線
２００ 画素
２０１ 有機ＥＬ素子
２０２ 駆動トランジスタ
２０３、２０４、２０５、２０６ スイッチ
２１０ 容量素子
２１１ 容量

Claims (19)

  1. 回路素子が形成された駆動回路基板上に形成された第１電極と、前記第１電極の上方に形成された発光物質を含む発光層と、前記発光層の上方に形成された第２電極とを有する画素が行列状に配置された表示部を有し、垂直ブランキング期間を含み行順次走査するシーケンスにより駆動される表示装置の駆動方法であって、
    発光素子及び前記回路素子を初期化する初期化ステップと、
    前記初期化ステップの後、前記回路素子に信号電圧を書き込む書込みステップと、
    前記書込みステップの後、前記第２電極の抵抗値に基づいて決定した第１期間において、前記発光素子を発光させずに黒表示をさせる黒挿入ステップと、
    前記黒挿入ステップの後、前記発光素子を発光させる発光ステップとを含む
    表示装置の駆動方法。
  2. 前記黒挿入ステップでは、
    前記第２電極の抵抗値が大きいほど前記第１期間を短く設定して、前記発光素子を発光させずに黒表示をさせる
    請求項１に記載の表示装置の駆動方法。
  3. 前記黒挿入ステップでは、
    前記第２電極のシート抵抗をＲ（Ω／ｓｑ．）とし、行順次走査における単位水平走査期間を１Ｈとし、前記第１期間をＴ１（Ｈ）とした場合、
    Ｔ１≧−０．１５０Ｒ＋１４８．６９
    なる関係を有するよう前記第１期間を決定する
    請求項１または２に記載の表示装置の駆動方法。
  4. 前記発光ステップでは、
    前記表示部の最上行における発光開始タイミングにおいて、前記最上行の画素の前記第２電極が電位変動し、
    前記初期化ステップでは、
    前記表示部の最上行から所定の画素行だけ下方に位置する画素行の初期化終了タイミングが、前記表示部の最上行における前記発光開始タイミングと一致する
    請求項１〜３のいずれか１項に記載の表示装置の駆動方法。
  5. 前記初期化ステップでは、
    前記第２電極の抵抗値に基づいて決定された第２期間、初期化を実行する
    請求項１〜４のいずれか１項に記載の表示装置の駆動方法。
  6. 前記初期化ステップでは、
    前記第２電極の抵抗値が大きいほど前記第２期間を短く設定して、前記初期化を実行する
    請求項５に記載の表示装置の駆動方法。
  7. 前記初期化ステップでは、
    前記第２電極のシート抵抗をＲ（Ω／ｓｑ．）とし、行順次走査における単位水平走査期間を１Ｈとし、前記第２期間をＴ２（Ｈ）とした場合、
    Ｔ２≧−０．０５５２Ｒ＋１３９．０５
    なる関係を有するよう前記第２期間を決定する
    請求項５または６に記載の表示装置の駆動方法。
  8. 回路素子が形成された駆動回路基板上に形成された第１電極と、前記第１電極の上方に形成された発光物質を含む発光層と、前記発光層の上方に形成された第２電極とを有する画素が行列状に配置された表示部を有し、垂直ブランキング期間を含み行順次走査するシーケンスにより駆動される表示装置の駆動方法であって、
    前記第２電極の抵抗値に基づいて決定した第２期間において、発光素子及び前記回路素子を初期化する初期化ステップと、
    前記初期化ステップの後、前記回路素子に信号電圧を書き込む書込みステップと、
    前記書込みステップの後、前記発光素子を発光させる発光ステップとを含む
    表示装置の駆動方法。
  9. 前記初期化ステップでは、
    前記第２電極の抵抗値が大きいほど前記第２期間を短く設定して、前記発光素子及び前記回路素子を初期化する
    請求項８に記載の表示装置の駆動方法。
  10. 前記初期化ステップでは、
    前記第２電極のシート抵抗をＲ（Ω／ｓｑ．）とし、行順次走査における単位水平走査期間を１Ｈとし、前記第２期間をＴ２（Ｈ）とした場合、
    Ｔ２≧−０．０５５２Ｒ＋１３９．０５
    なる関係を有するよう前記第２期間を決定する
    請求項８または９に記載の表示装置の駆動方法。
  11. 前記初期化ステップでは、
    前記表示部の最下行における初期化タイミングにおいて、前記最下行の画素の前記第２電極が電位変動し、
    前記書込みステップでは、
    前記表示部の最下行から所定の画素行だけ上方に位置する画素行の書込み終了タイミングが、前記表示部の最下行における前記初期化タイミングと一致する
    請求項８〜１０のいずれか１項に記載の表示装置の駆動方法。
  12. 発光素子及び当該発光素子を発光駆動するための回路素子を有する画素が行列状に配置された表示部を有し、垂直ブランキング期間を含み行順次走査するシーケンスにより駆動される表示装置であって、
    前記画素は、
    前記回路素子が形成された駆動回路基板上に形成された第１電極と、
    前記第１電極の上方に形成された発光物質を含む発光層と、
    前記発光層の上方に形成された第２電極とを備え、
    前記表示装置は、さらに、
    前記第１電極に初期化電圧を印加する初期化ステップと、
    前記初期化ステップの後、前記回路素子に信号電圧を書き込む書込みステップと、
    前記書込みステップの後、前記第２電極の抵抗値に基づいて決定された第１期間において、前記発光素子を発光させずに黒表示をさせる黒挿入ステップと、
    前記黒挿入ステップの後、前記発光素子を発光させる発光ステップとを実行する制御部を備える
    表示装置。
  13. 前記画素は、さらに、
    前記駆動回路基板上に前記第１電極と離間して形成された補助配線と、
    前記第１電極と前記第２電極との間に介在した中間層とを備え、
    前記中間層及び前記第２電極は、前記第１電極の上方から前記補助配線の上方に延設されている
    請求項１２に記載の表示装置。
  14. 前記制御部は、
    前記黒挿入ステップにおいて、前記第２電極のシート抵抗をＲ（Ω／ｓｑ．）とし、行順次走査における単位水平走査期間を１Ｈとし、前記第１期間をＴ１（Ｈ）とした場合、
    Ｔ１≧−０．１５０Ｒ＋１４８．６９
    なる関係を有するよう前記第１期間を決定する
    請求項１２または１３に記載の表示装置。
  15. 前記制御部は、
    前記初期化ステップにおいて、前記第２電極の抵抗値に基づいて決定された第２期間において、初期化を実行する
    請求項１２〜１４のいずれか１項に記載の表示装置。
  16. 前記制御部は、
    前記初期化ステップにおいて、前記第２電極のシート抵抗をＲ（Ω／ｓｑ．）とし、行順次走査における単位水平走査期間を１Ｈとし、前記第２期間をＴ２（Ｈ）とした場合、
    Ｔ２≧−０．０５５２Ｒ＋１３９．０５
    なる関係を有するよう前記第２期間を決定する
    請求項１５に記載の表示装置。
  17. 発光素子及び当該発光素子を発光駆動するための回路素子を有する画素が行列状に配置された表示部を有し、垂直ブランキング期間を含み行順次走査するシーケンスにより駆動される表示装置であって、
    前記画素は、
    前記回路素子が形成された駆動回路基板上に形成された第１電極と、
    前記第１電極の上方に形成された発光物質を含む発光層と、
    前記発光層の上方に形成された第２電極とを備え、
    前記表示装置は、さらに、
    前記第２電極の抵抗値に基づいて決定された第２期間において、前記第１電極に初期化電圧を印加する初期化ステップと、
    前記初期化ステップの後、前記回路素子に信号電圧を書き込む書込みステップと、
    前記書込みステップの後、前記発光素子を発光させる発光ステップとを実行する制御部を備える
    表示装置。
  18. 前記画素は、さらに、
    前記駆動回路基板上に前記第１電極と離間して形成された補助配線と、
    前記第１電極と前記第２電極との間に介在した中間層とを備え、
    前記中間層及び前記第２電極は、前記第１電極の上方から前記補助配線の上方に延設されている
    請求項１７に記載の表示装置。
  19. 前記制御部は、
    前記初期化ステップにおいて、前記第２電極のシート抵抗をＲ（Ω／ｓｑ．）とし、行順次走査における単位水平走査期間を１Ｈとし、前記第２期間をＴ２（Ｈ）とした場合、
    Ｔ２≧−０．０５５２Ｒ＋１３９．０５
    なる関係を有するよう前記第２期間を決定する
    請求項１７または１８に記載の表示装置。
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