JP6303535B2 - 電子部品の製造方法及び電子装置の製造方法 - Google Patents
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Description
基板11には、エポキシ樹脂等の各種樹脂材料を用いた樹脂基板、例えば、ガラスエポキシ基板を用いることができる。基板11には、このような樹脂基板のほか、半導体基板、セラミック基板、ガラス基板等を用いることもできる。
電子部品の製造にあたっては、上記のような構造体1aを準備すると共に、所定の電子部品本体の電極に第2融点の半田を含む第2半田部を形成した構造体を準備する(図1;ステップS2)。この工程について、図8(A)及び図8(B)を参照して説明する。
尚、上記図2〜図7に示した構造体1aの準備工程(ステップS1)と、上記図8に示した構造体1bの準備工程(ステップS2)とは、いずれの準備工程を先に行っても構わない。
図13は電子装置の製造工程の一例を示す図である。尚、図13(A)及び図13(B)には、各製造工程の要部断面を模式的に図示している。
図14に示す電子装置100は、電子部品20の電極24上に、上記のような第2半田部23を介さずに柱状電極部22が設けられている点で、図13に示した電子装置40と相違する。このような柱状電極部22は、適当なマスクを用い、電子部品本体20Aの電極24上に、柱状電極部22となる材料を、メッキ法を用いて堆積することで、形成することができる。
図15は電子装置の製造工程の別例を示す図である。尚、図15(A)及び図15(B)には、各製造工程の要部断面を模式的に図示している。
図16に示す半導体素子200は、トランジスタ等の素子が設けられた半導体基板210と、半導体基板210上に設けられた配線層220とを有する。
図17に示す半導体パッケージ300は、パッケージ基板(回路基板)400と、パッケージ基板400上に搭載された半導体素子500と、半導体素子500を封止する封止層600とを有する。
図18には、回路基板700として、複数の配線層を含む多層プリント基板を例示している。回路基板700は、上記図17に示したパッケージ基板400と同様、Cu、Al等の導体部710(配線及びビア)と、導体部710を覆う樹脂材料等の絶縁部720とを有する。回路基板700には、内部の導体部710に電気的に接続された、外部接続用の電極711(上記の電極24又は電極34に相当)が設けられる。
〔実施例1〕
ガラスエポキシ基板上に、膜厚1μm〜2μmのCuシード層を形成した後、その上に、膜厚100μmのドライフィルムレジストを形成し、直径100μmの開口部を200μmのピッチで形成した。この開口部の底に露出するCuシード層上に、電解メッキ法により、膜厚20μmのSn−Bi半田(Bi;58wt%,融点約139℃)を形成し、Sn−Bi半田部(第1半田部)を形成した。次いで、形成したSn−Bi半田部上に、電解メッキ法により、Sn−Bi半田との合計膜厚が100μmとなる膜厚までCuを堆積し、Cu電極部(柱状電極部)を形成した。
ガラスエポキシ基板上に、膜厚1μm〜2μmのCuシード層を形成した後、その上に、膜厚100μmのドライフィルムレジストを形成し、直径75μmの開口部を150μmのピッチで形成した。この開口部の底に露出するCuシード層上に、電解メッキ法により、膜厚20μmのSn−Bi半田(Bi;58wt%,融点約139℃)を形成し、Sn−Bi半田部(第1半田部)を形成した。次いで、形成したSn−Bi半田部上に、電解メッキ法により、Sn−Bi半田との合計膜厚が75μmとなる膜厚までCuを堆積し、Cu電極部(柱状電極部)を形成した。
ガラスエポキシ基板上に、膜厚1μm〜2μmのCuシード層を形成した後、その上に、膜厚100μmのドライフィルムレジストを形成し、直径100μmの開口部を200μmのピッチで形成した。この開口部の底に露出するCuシード層上に、電解メッキ法により、膜厚20μmのSn−Bi半田(Bi;58wt%,融点約139℃)を形成し、Sn−Bi半田部(第1半田部)を形成した。次いで、形成したSn−Bi半田部上に、電解メッキ法により、Sn−Bi半田との合計膜厚が50μmとなる膜厚までCuを堆積し、Cu電極部(柱状電極部)を形成した。
ガラスエポキシ基板上に、膜厚1μm〜2μmのCuシード層を形成した後、その上に、膜厚100μmのドライフィルムレジストを形成し、直径75μmの開口部を150μmのピッチで形成した。この開口部の底に露出するCuシード層上に、電解メッキ法により、膜厚20μmのSn−Bi半田(Bi;58wt%,融点約139℃)を形成し、Sn−Bi半田部(第1半田部)を形成した。次いで、形成したSn−Bi半田部上に、電解メッキ法により、Sn−Bi半田との合計膜厚が55μmとなる膜厚までCuを堆積し、Cu電極部(柱状電極部)を形成した。
上記の〔実施例1〕〜〔実施例4〕のようにして回路基板に半導体素子を実装した半導体装置について、電気的導通に問題がないことを確認した後、接続信頼性の評価を行った。−25℃〜125℃の繰り返し温度サイクル試験を500サイクル行った結果、抵抗上昇は10%以下と良好であった。また、温度121℃、湿度85%の環境下に1000時間放置した後も、温度サイクル試験同様、抵抗上昇は10%以下と良好であった。
(付記1) 第1基板上に、第1融点の半田を含む第1半田部と、前記第1半田部上に立設された柱状電極部とを配設する工程と、
第2基板に設けられた導体部上に、前記第1融点よりも高い第2融点の半田を含む第2半田部を配設する工程と、
前記第1基板と前記第2基板とを対向させ、前記第2融点以上の温度で前記柱状電極部と前記第2半田部とを接続する工程と、
前記柱状電極部と前記第2半田部との接続後、前記第1融点以上前記第2融点未満の温度で前記第1基板を除去する工程と
を含むことを特徴とする電子部品の製造方法。
前記第1基板上に、メッキ法を用いて前記第1半田部を配設する工程と、
前記第1半田部上に、メッキ法を用いて前記柱状電極部を配設する工程と
を含むことを特徴とする付記1に記載の電子部品の製造方法。
第2端子を有する第2電子部品を準備する工程と、
前記第1電子部品と前記第2電子部品とを対向させ、前記第1端子と前記第2端子とを接続する工程と
を含み、
前記第1電子部品を準備する工程は、
第1基板上に、第1融点の半田を含む第1半田部と、前記第1半田部上に立設された第1柱状電極部とを配設する工程と、
前記第1電子部品に設けられた第1導体部上に、前記第1融点よりも高い第2融点の半田を含む第2半田部を配設する工程と、
前記第1基板と前記第1電子部品とを対向させ、前記第2融点以上の温度で前記第1柱状電極部と前記第2半田部とを接続する工程と、
前記第1柱状電極部と前記第2半田部との接続後、前記第1融点以上前記第2融点未満の温度で前記第1基板を除去し、前記第1導体部上に前記第2半田部と前記第1柱状電極部と前記第1半田部とを備える前記第1端子を形成する工程と
を含み、
前記第1端子と前記第2端子とを接続する工程は、前記第1融点以上前記第2融点未満の温度で、前記第1端子の前記第1半田部と前記第2端子とを接続する工程を含むことを特徴とする電子装置の製造方法。
第2基板上に、前記第2融点よりも低い第3融点の半田を含む第3半田部と、前記第3半田部上に立設された第2柱状電極部とを配設する工程と、
前記第2電子部品に設けられた第2導体部上に、前記第2融点と同じか又は前記第2融点よりも高い第4融点の半田を含む第4半田部を配設する工程と、
前記第2基板と前記第2電子部品とを対向させ、前記第4融点以上の温度で前記第2柱状電極部と前記第4半田部とを接続する工程と、
前記第2柱状電極部と前記第4半田部との接続後、前記第3融点以上前記第4融点未満の温度で前記第2基板を除去し、前記第2導体部上に前記第4半田部と前記第2柱状電極部と前記第3半田部とを備える前記第2端子を形成する工程と
を含み、
前記第1端子と前記第2端子とを接続する工程は、前記第1融点以上前記第2融点未満の温度、且つ、前記第3融点以上前記第4融点未満の温度で、前記第1端子の前記第1半田部と前記第2端子の前記第3半田部とを接続する工程を含むことを特徴とする付記7又は8に記載の電子装置の製造方法。
10 支持体
11 基板
11a,20a,30a 表面
12 導体膜
13 レジスト
13a 開口部
20,30 電子部品
20A,30A 電子部品本体
21,31 第1半田部
22,32 柱状電極部
23,33 第2半田部
24,34,223,411,711 電極
25,35 端子
26 フラックス
36 半田ペースト
40,50,100 電子装置
41,51 半田部
200,500 半導体素子
210 半導体基板
210a 素子分離領域
220 配線層
221,410,710 導体部
222,420,720 絶縁部
230 MOSトランジスタ
231 ゲート絶縁膜
232 ゲート電極
233 ソース領域
234 ドレイン領域
235 スペーサ
300 半導体パッケージ
400 パッケージ基板
510 半田バンプ
600 封止層
610 アンダーフィル樹脂
700 回路基板
Claims (4)
- 第1基板上に、第1融点の半田を含む第1半田部と、前記第1半田部上に立設された柱状電極部とを配設する工程と、
第2基板に設けられた導体部上に、前記第1融点よりも高い第2融点の半田を含む第2半田部を配設する工程と、
前記第1基板と前記第2基板とを対向させ、前記第2融点以上の温度で前記柱状電極部と前記第2半田部とを接続する工程と、
前記柱状電極部と前記第2半田部との接続後、前記第1融点以上前記第2融点未満の温度で前記第1基板を除去する工程と
を含むことを特徴とする電子部品の製造方法。 - 前記第1基板上に前記第1半田部と前記柱状電極部とを配設する工程は、
前記第1基板上に、メッキ法を用いて前記第1半田部を配設する工程と、
前記第1半田部上に、メッキ法を用いて前記柱状電極部を配設する工程と
を含むことを特徴とする請求項1に記載の電子部品の製造方法。 - 前記導体部上に前記第2半田部を配設する工程は、前記導体部上に、前記第2融点の半田を含むペーストを配設する工程を含むことを特徴とする請求項1又は2に記載の電子部品の製造方法。
- 第1端子を有する第1電子部品を準備する工程と、
第2端子を有する第2電子部品を準備する工程と、
前記第1電子部品と前記第2電子部品とを対向させ、前記第1端子と前記第2端子とを接続する工程と
を含み、
前記第1電子部品を準備する工程は、
基板上に、第1融点の半田を含む第1半田部と、前記第1半田部上に立設された柱状電極部とを配設する工程と、
前記第1電子部品に設けられた導体部上に、前記第1融点よりも高い第2融点の半田を含む第2半田部を配設する工程と、
前記基板と前記第1電子部品とを対向させ、前記第2融点以上の温度で前記柱状電極部と前記第2半田部とを接続する工程と、
前記柱状電極部と前記第2半田部との接続後、前記第1融点以上前記第2融点未満の温度で前記基板を除去し、前記導体部上に前記第2半田部と前記柱状電極部と前記第1半田部とを備える前記第1端子を形成する工程と
を含み、
前記第1端子と前記第2端子とを接続する工程は、前記第1融点以上前記第2融点未満の温度で、前記第1端子の前記第1半田部と前記第2端子とを接続する工程を含むことを特徴とする電子装置の製造方法。
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