JP6303163B2 - 遊技機 - Google Patents

Description

本発明は、遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機に遊技機に関する。

スロットマシンやパチンコ機などの遊技機は、ゲームの進行を制御するメイン制御基板と、液晶表示器、ＬＥＤ等の装飾ランプ、及びスピーカなどの演出手段を制御することにより、ゲームの進行に沿った遊技演出の制御を行うサブ制御基板と、を備えている。
これらの基板間におけるデータの送受は、メイン制御基板からサブ制御基板への単方向データ通信であり、メイン制御基板がゲームの進行を管理しながらサブ制御基板に制御信号を送信し、この制御信号を受信したサブ制御基板がこの制御信号に従って演出手段を制御することにより、ゲームの進行に同期した遊技演出が行われるようになっている。

ところで、近年、サブ制御基板が行う遊技演出は、単なる演出に止まらず、遊技の結果を左右する出玉率に影響を及ぼす演出もある。
例えば、サブ制御基板がメイン制御基板から入力される制御信号に基づいて遊技者に所定の操作を促すナビゲーション演出を行うことで、遊技機の出玉率を左右するように構成された遊技機がある（例えば、ＡＲＴ遊技状態における停止ボタンの押し順をナビゲーションするスロットマシンなど）。

このようなナビゲーション演出を行うか否かは、メイン制御基板から入力される制御信号に基づいて決定されることから、例えば、メイン制御基板とサブ制御基板との間の接続ケーブルやコネクタに不正な発振装置を取り付け、この装置から本来特定のタイミングで出力されるはずのナビゲーション演出に係る制御信号（例えば、ＡＴコマンド）をサブ制御基板に対して出力することにより、ナビゲーション演出を強制的に行わせる不正行為が増加している。

そこで、このようなメイン制御基板とサブ制御基板との間のケーブルやコネクタに不正な装置が取り付けられたことを発見可能とする技術が提案されている。
例えば、メイン制御基板で生成されるコマンドの生成パターンを既定しておき、コマンドを受信したサブ制御基板が、この受信したコマンドに対して既定の生成パターンに従って生成されたものか否かを判断し、既定の生成パターンに従って生成されていないと判断したときに、不正行為が発生したものと判定する遊技機が提案されている（例えば、特許文献１参照。）。
具体的には、コマンドを所定数のビット（例えば、８ビット）で構成し、先行コマンドの最上位ビットを１とし、後続コマンドの最上位ビットを０とする。また、各コマンドにおける最上位ビット以外のビット（８ビットのうち下位７ビット）では、１ビットのみに１をセットし、他のビットは、０とする。そして、メイン制御基板が生成するコマンドごとに、下位ビット（例えば、下位７ビット）のうち１をセットするビットを変化させるようにし、この変移パターンを既定の生成パターンとして、メイン制御基板とサブ制御基板で共有する。
これにより、サブ制御基板では、受信したコマンドに１がセットされているビットを特定し、このセットが変移パターンにしたがっていないときに、不正行為が発生したものと判断することができる。

特開２０１０−１８４０６９号公報

本発明は、不正防止技術を実現可能とする遊技機の提供を目的とする。

この目的を達成するため、本発明の遊技機は、遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機であって、サブ制御基板が、メイン制御基板から出力された所定の制御コマンドを入力する入力回路と、この入力回路から出力された制御コマンドを入力して所定の演出を制御するサブＣＰＵとを備え、メイン制御基板が、制御コマンドを出力するメインＣＰＵと、入力回路に対する電源電圧の供給及び停止を制御する電圧制御回路とを備え、メインＣＰＵは、制御コマンドを出力しているときは、入力回路に対して電源電圧を供給するように電圧制御回路を制御し、制御コマンドを出力していないときは、入力回路に対して電源電圧の供給を停止するように電圧制御回路を制御し、入力回路は、電源電圧を入力しているときは、制御コマンドを入力して、当該制御コマンドをサブＣＰＵへ出力し、電源電圧を入力していないときは、入力した信号を出力する動作を行わない構成としてある。

本発明の実施形態におけるスロットマシンの構成を示す正面図である。 本発明の実施形態におけるスロットマシンの内部構成を示す斜視図である。 メイン制御部及びサブ制御部の構成を示すブロック図である。 メイン制御部及びサブ制御部の構成を示す回路図である。 メイン制御部及びサブ制御部において送受信される各種信号の波形の遷移等を示すタイミングチャートである。

以下、本発明に係る遊技機の好ましい実施形態について、各図を参照して説明する。
［遊技機］
遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板と、を備える遊技機には、スロットマシン、パチンコ機など様々な種類があるが、本実施形態では、本発明をスロットマシンに適用した場合について説明する。

本実施形態のスロットマシンは、複数のリールを回転させることによって遊技媒体であるメダルを獲得できる回胴式遊技機として構成されている。
具体的には、図１、図２に示すように、メダル投入口２から実際に投入されるメダルの数（例えば、３枚）、又は内部的に記憶されたクレジットメダルからベットボタン２ａの操作によって信号形式で投入されるメダルの数（例えば、３枚）に応じてゲーム開始可能な状態となり、この状態でスタートレバー３が操作（始動操作）されると、複数のリール４（４ａ〜４ｃ）が回転を開始するとともに、それぞれのリール４ａ〜４ｃに対応する停止ボタン５（５ａ〜５ｃ）が押圧操作されると、スタートレバー３の操作タイミングで行われる抽選処理の抽選結果に応じた図柄の組合せで停止するように各リール４ａ〜４ｃが停止制御され、停止した図柄の組合せに基づいて入賞の有無が判定され、判定結果に応じてメダル払出装置７からメダルが払い出されるという、通常のスロットマシン遊技を実現可能な構成を備えている。

このようなスロットマシン遊技を実現可能なスロットマシン１においては、遊技の進行を制御するメイン制御部１０が、当該スロットマシン１を構成する各装置を収納した筐体１ｂの内側面に取り付けられている。
また、このスロットマシン１においては、遊技の進行に伴って所定の演出を制御するサブ制御部２０が、スロットマシン１の筐体１ｂの内側面、又は、当該スロットマシン１の正面側を構成する前扉１ａの背面上部に取り付けられている。

サブ制御部２０は、所定の演出、例えば大当りに入賞したときに、前扉１ａの前面等に配設されたＬＥＤランプ等を点灯させたり、あるいは、スピーカ８から所定の効果音を出力させたりするなどしてその入賞を祝福するといった演出を実行する。
また、サブ制御部２０は、現在では、いわゆるアシストタイム（ＡＴ）と呼ばれる、停止ボタン５の押し順報知に関する制御を行っている。このＡＴ中の押し順報知は、出玉に影響を与えることから、この押し順報知を制御するサブ制御部２０は、不正行為の対象となりやすい。

そこで、本実施形態のスロットマシン１においては、図３に示すように、メイン制御部１０のメイン制御基板１１に、所定の制御コマンドを出力するメインＣＰＵ１１１を備え、サブ制御部２０のサブ制御基板２１には、その制御コマンドを入力する、最初の入力段である入力回路２１２と、この入力回路２１２から出力された制御コマンドを入力して所定の演出制御を実行するサブＣＰＵ２１１とを備え、メイン制御基板１１には、サブ制御基板２１に実装された入力回路２１２が所定の動作を行うための電圧を動作用電圧としてその入力回路２１２へ出力する電圧制御回路１１３を備える構成とした。
そして、メインＣＰＵ１１１がサブ制御基板２１へ制御コマンドを送信しているときは、電圧制御回路１１３がサブ制御部２０の入力回路２１２に対して動作用電圧を出力するように、メインＣＰＵ１１１が電圧制御回路１１３を制御し、一方、その制御コマンドを送信していないときには、サブ制御部２０の入力回路２１２に対して動作用電圧を出力しないように、メインＣＰＵ１１１が電圧制御回路１１３を制御することとした。

このような動作を実行することにより、メイン制御基板１１からサブ制御基板２１へ制御コマンドが送信されていない状態ではサブ制御基板２１の入力回路２１２がコマンドを入力してもこれを出力しないコマンド非中継状態となるので、メイン制御基板１１とサブ制御基板２１とを接続して制御コマンドを送る信号ケーブル３０に不正コマンドが入力された場合でも、その不正コマンドを入力した入力回路２１２が当該不正コマンドを出力せず、この不正コマンドがサブ制御基板２１のサブＣＰＵ２１１に到達することがない。
これにより、そのような不正行為が発生した場合でも、サブ制御基板２１が不正に制御されないので、不正に出玉が払い出される事態を阻止でき、遊技場の被害を回避できるようになっている。
以下、本実施形態のメイン制御部１０及びサブ制御部２０の構成及び動作の詳細について、図３〜図５を参照しつつ説明する。

［メイン制御部及びサブ制御部］
メイン制御部１０は、遊技の進行を制御するメイン制御基板１１が、例えば合成樹脂などで形成されたメイン基板ケース１２に収納された状態で、スロットマシン１の筐体１ｂの内側面などに取り付けられている。
メイン制御基板１１は、中央演算処理装置であるメインＣＰＵ１１１、ＲＯＭ及びＲＡＭなどの記憶手段、Ｉ／ＯインターフェイスなどのＩＣ部品、抵抗、コンデンサ、トランジスタなどの様々な電子部品などが実装されたプリント基板である。

メインＣＰＵ１１１は、記憶手段に記憶されたプログラムを実行して、遊技の進行に関する処理を実行するとともに、メイン制御基板１１に搭載された制御回路の各部並びにスロットマシン１の前扉１ａ及び筐体１ｂに配設された各種装置を直接的又は間接的に制御してスロットマシン遊技を実現する。
記憶手段であるＲＯＭは、メインＣＰＵ１１１が実行するプログラムや各種テーブル等の固定的なデータを記憶する。記憶手段であるＲＡＭは、メインＣＰＵ１１１がプログラムを実行する際のワーク領域等として使用される。

また、メインＣＰＵ１１１には、所定の制御信号を入出力するための複数の端子ｔ（例えば、図４に示す端子ｔ１１〜ｔ１３等）が接続されており、メイン制御基板１１に搭載された制御回路の各部やサブ制御基板２１に対して所定の制御信号をその端子ｔを通して出力可能となっている。
メインＣＰＵ１１１から出力される制御信号には、制御コマンドが含まれる。制御コマンドとは、メインＣＰＵ１１１がサブＣＰＵ２１１に対して、遊技に関する所定の状態を伝えるための制御信号をいう。この制御コマンドにより伝えられる状態には、例えば、内部抽選の結果（所定の遊技状態の当選など）、大当たりの入賞、所定の遊技状態の終了などがある。
この制御コマンドは、メインＣＰＵ１１１の信号出力端子ｔ１１から出力されて、サブＣＰＵ２１１へ送られる。

また、メイン制御基板１１には、メインＣＰＵ１１１等の他に、このメインＣＰＵ１１１から出力された制御コマンドを中継してサブ制御基板２１へ送信するためのゲート１１５を有する出力回路１１２と、サブ制御基板２１に実装された入力回路２１２に対して動作用電圧を出力する電圧制御回路１１３とを備えている。

電圧制御回路１１３は、例えば、図４に示すように、出力インピーダンスが十分低い電源回路としてインバータ回路１１４を用いることができる。
インバータ回路１１４は、入力した信号の極性を反転して出力する論理反転回路であって、論理否定（ＮＯＴ）を実装している。つまり、動作として、電位がＨ（High
level（ハイレベル））の極性の信号を入力したときは、電位がＬ（Low
level（ローレベル））の極性の信号を出力する。また、電位がＬの極性の信号を入力したときは、電位がＨの極性の信号を出力する。
この論理で入出力が可能な回路であれば、インバータ回路１１４として用いることができる。例えば、ｐチャネルのＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）であるＰＭＯＳと１個の抵抗とを組み合わせたドレイン抵抗方式のＰＭＯＳ型インバータや、ｎチャネルのＭＯＳＦＥＴであるＮＭＯＳと１個の抵抗とを組み合わせたドレイン抵抗方式のＮＭＯＳ型インバータ、ＰＭＯＳとＮＭＯＳとを相補形に配置したゲート構造のＣＭＯＳ（Complementary metal-oxide-semiconductor）などを、インバータ回路１１４として用いることができる。また、バイポーラトランジスタで構築したインバータや、ＲＴＬ（Resistor-transistor logic）又はＴＴＬ（Transistor-transistor
logic）で構成されたインバータを、インバータ回路１１４として用いることもできる。
なお、本実施形態においては、図４に示したＣＭＯＳをインバータ回路１１４として使用する。

サブ制御部２０は、所定の演出を制御するサブ制御基板２１が、例えば合成樹脂などで形成されたサブ基板ケース２２に収納された状態で、スロットマシン１の筐体１ｂの内側面などに取り付けられている。
サブ制御基板２１は、中央演算処理装置であるサブＣＰＵ２１１、ＲＯＭ及びＲＡＭなどの記憶手段、Ｉ／ＯインターフェイスなどのＩＣ部品、抵抗、コンデンサ、トランジスタなどの様々な電子部品などが実装されたプリント基板である。

サブＣＰＵ２１１は、記憶手段に記憶されたプログラムを実行することにより、前扉１ａの前面等に配設されたＬＥＤランプ等を点灯させたり、あるいは、スピーカ８から所定の効果音を出力させたりするなどして所定の演出を実行する。
また、サブＣＰＵ２１１には、複数の端子ｔが接続されており、サブ制御基板２１に搭載された制御回路の各部との間で、所定の制御信号をその端子ｔを通して送受信することにより、前述したＬＥＤランプの点灯等の所定の演出を実行する。

このサブＣＰＵ２１１が入力する制御信号には、メインＣＰＵ１１１から送信されてきた制御コマンドが含まれる。
サブＣＰＵ２１１は、その制御コマンドを信号入力端子ｔ５１から入力する。そして、サブＣＰＵ２１１は、その入力した制御コマンドを解析し、この解析結果にもとづいて、ＬＥＤランプやスピーカ８等の演出装置の出力パターンを決定し、この決定した出力パターンにもとづいてそれら演出装置の出力制御を実行する。

また、サブ制御基板２１には、サブＣＰＵ２１１等の他に、メインＣＰＵ１１１から出力された制御コマンドを受信してサブＣＰＵ２１１へ送るための最初の入力段である入力回路２１２を備えている。
入力回路２１２は、例えば、図４に示すように、入力した信号の極性を反転して出力する論理反転回路であって、論理否定（ＮＯＴ）を実装したインバータ回路２１３を用いることができる。
インバータ回路２１３は、その動作として、電位がＨの極性の信号を入力したときは、電位がＬの極性の信号を出力する。また、電位がＬの極性の信号を入力したときは、電位がＨの極性の信号を出力する。
このインバータ回路２１３には、例えば、ＣＭＯＳ、ドレイン抵抗方式のＮＭＯＳ型インバータやＰＭＯＳ型インバータ、バイポーラトランジスタで構築したインバータ、ＲＴＬ又はＴＴＬで構成されたインバータなどを用いることができる。
なお、本実施形態においては、図４に示したＣＭＯＳをインバータ回路２１３として使用する。

これらメイン制御基板１１に実装されたメインＣＰＵ１１１、出力回路１１２、電圧制御回路１１３と、サブ制御基板２１に実装されたサブＣＰＵ２１１、入力回路２１２は、次のような構成で接続されている。
メインＣＰＵ１１１は、信号出力端子ｔ１１が、出力回路１１２を構成するゲート１１５の入力端子ｔ３１に接続されており、電圧制御端子ｔ１２が、電圧制御回路１１３を構成するインバータ回路１１４の入力端子ｔ２１に接続されている。
なお、メインＣＰＵ１１１の電源端子ｔ１３には、電源としてＶＣＣが供給されている。

電圧制御回路１１３を構成するインバータ回路１１４に用いられるＣＭＯＳは、ＰＭＯＳのゲートとＮＭＯＳのゲートが、外部から所定の信号を入力する入力端子ｔ２１に接続されており、ＰＭＯＳのドレインとＮＭＯＳのドレインが、外部へ信号を出力する出力端子ｔ２２に接続されており、ＰＭＯＳのソースが、所定の電圧が印加される第一電圧端子ｔ２３に接続されており、ＮＭＯＳのソースが、所定の電圧が印加される第二電圧端子ｔ２４に接続されている。
そして、このＣＭＯＳの各端子ｔ２１〜ｔ２４は、本実施形態においては、それぞれ次のような構成で接続されている。すなわち、入力端子ｔ２１は、メインＣＰＵ１１１の電圧制御端子ｔ１２に接続されており、出力端子ｔ２２が、サブ制御基板２１に実装された入力回路２１２を構成するインバータ回路２１３のＰＭＯＳ側の第一電圧端子ｔ４３に接続されている。また、第一電圧端子ｔ２３には、所定の電圧値を示す電源電圧としてＶＣＣが印加され、第二電圧端子ｔ２４は、接地端子として接地されている。

サブ制御基板２１の入力回路２１２を構成するインバータ回路２１３に用いられるＣＭＯＳは、ＰＭＯＳのゲートとＮＭＯＳのゲートが、外部から所定の信号を入力する入力端子ｔ４１に接続されており、ＰＭＯＳのドレインとＮＭＯＳのドレインが外部へ信号を出力する出力端子ｔ４２に接続されており、ＰＭＯＳのソースが、所定の電圧が印加される第一電圧端子ｔ４３に接続されており、ＮＭＯＳのソースが、所定の電圧が印加される第二電圧端子ｔ４４に接続されている。
そして、このＣＭＯＳの各端子ｔ４１〜ｔ４４は、本実施形態においては、それぞれ次のような構成で接続されている。すなわち、入力端子ｔ４１が、図示しないコネクタと信号ケーブル３０とを介して、メイン制御基板１１に実装された出力回路１１２を構成するゲート１１５の出力端子ｔ３２に接続されており、出力端子ｔ４２が、ゲート２１４を介してサブＣＰＵ２１１の信号入力端子ｔ５１に接続されている。また、第一電圧端子ｔ４３は、メイン制御基板１１に実装された電圧制御回路１１３の出力端子ｔ２２に接続されており、第二電圧端子ｔ４４が接地端子として接地されている。
なお、サブ制御基板２１には、サブＣＰＵ２１１等に対して、所定の電圧値を示す電源電圧ＶＤＤを電源として供給するための電源供給用配線が配設されている。

このような回路構成を備えたメイン制御基板１１とサブ制御基板２１においては、これらメイン制御基板１１とサブ制御基板２１との間を電気的に接続して、制御コマンドを送信可能とするための信号ケーブル３０が接続されている。具体的に、信号ケーブル３０は、その一端が、メイン制御基板１１に実装されたコネクタ（図示せず）を介して、出力回路１１２の出力端子ｔ３２に接続され、他端が、サブ制御基板２１に実装されたコネクタ（図示せず）を介して、入力回路２１２の入力端子ｔ４１に接続されている。
そして、この信号ケーブル３０やコネクタに対しては、擬似的な制御コマンドを不正に入力するための不正回路が取り付けられることがある。
ただし、この不正回路からサブ制御基板２１に対して不正コマンドが送り込まれた場合でも、この不正コマンドがサブ制御基板２１の入力回路２１２からは出力されず、サブＣＰＵ２１１に入力されないことから、不正な出玉の払い出しを阻止することができるようになっている。これにより、遊技場が損害を蒙る事態を回避できる。

このような優れた効果を奏する本実施形態のメイン制御基板１１とサブ制御基板２１の動作について、図５を参照して説明する。
なお、ここでは、次の項目について、順に説明する。
（１）正常状態
（２）不正コマンド入力状態

（１）正常状態
ここでは、不正コマンドが入力されていない正常な状態におけるメイン制御基板１１とサブ制御基板２１の動作について説明する。
また、ここでは、次の項目に分けて、順に説明する。
（１−１）メインＣＰＵ１１１が制御コマンドを出力しているときの動作
（１−２）メインＣＰＵ１１１が制御コマンドを出力していないときの動作

（１−１）メインＣＰＵ１１１が制御コマンドを出力しているときの動作
メイン制御基板１１のメインＣＰＵ１１１は、所定のタイミングで、信号出力端子ｔ１１から制御コマンドを出力する（図５（ａ１））。
制御コマンドは、一つのコマンドを所定数のパルス（図５（ａ１）においては、八つのパルス）で表した信号である。
また、メインＣＰＵ１１１は、その制御コマンドを出力している間は、電位がＬを示す電圧制御信号を、電圧制御端子ｔ１２から出力する（図５（ａ２））。この電位がＬを示す電圧制御信号は、電圧制御回路１１３から入力回路２１２に対して動作用電圧を出力することを指示するための電圧制御信号として、電圧制御端子ｔ１２から出力される。

電圧制御回路１１３のインバータ回路１１４においては、第一電圧端子ｔ２３にて電源電圧ＶＣＣが印加されている。
このインバータ回路１１４は、メインＣＰＵ１１１から送られてきた電位がＬを示す電圧制御信号を入力端子ｔ２１で入力すると、このインバータ回路１１４の有するＰＭＯＳ−ＦＥＴをオンにし、ＮＭＯＳ−ＦＥＴをオフにして、ＶＣＣと同電位の動作用電圧を出力端子ｔ２２から出力し、サブ制御基板２１の入力回路２１２に対して出力する（図５（ａ３））。

サブ制御基板２１の入力回路２１２のインバータ回路２１３は、ＰＭＯＳ−ＦＥＴ側の第一電圧端子ｔ４３にてＶＣＣの動作用電圧を受けることにより、所定の動作、すなわち、入力端子ｔ４１で入力された制御コマンドの極性を反転し、この反転した極性を示す制御コマンドを出力端子ｔ４２から出力する動作を実行可能なコマンド中継状態となる（図５（ａ４））。つまり、第一電圧端子ｔ４３に入力される動作用電圧は、当該ＣＭＯＳに対して、入力した信号を中継して出力させるという所定の動作を行わせるための動作用電圧として、電圧制御回路１１３から当該入力回路２１２へ出力された電圧である。

そして、入力回路２１２のインバータ回路２１３は、電位がＨを示す制御コマンドが入力端子ｔ４１に入力されているときは、このインバータ回路２１３の有するＰＭＯＳ−ＦＥＴをオフにし、ＮＭＯＳ−ＦＥＴをオンにして、接地された第二電圧端子ｔ４４の電位と同じ電位であるゼロすなわちＬの電位の制御コマンドを出力端子ｔ４２から出力する。
また、入力回路２１２のインバータ回路２１３は、電位がＬを示す制御コマンドが入力端子ｔ４１に入力されているときは、ＰＭＯＳ−ＦＥＴをオンにし、ＮＭＯＳ−ＦＥＴをオフにして、第一電圧端子ｔ４３に入力されたＶＣＣと同じ電位のＨの制御コマンドを出力端子ｔ４２から出力する。
このように、入力回路２１２のインバータ回路２１３は、入力端子ｔ４１で入力した制御コマンドを反転させて出力端子ｔ４２から出力する（図５（ａ５））。

サブＣＰＵ２１１は、入力回路２１２の出力端子ｔ４２から出力された制御コマンドを、信号入力端子ｔ５１で入力する（図５（ａ５））。
そして、サブＣＰＵ２１１は、その入力した制御コマンドを解析し、この解析結果にもとづいて、所定の演出制御を実行する。

（１−２）メインＣＰＵ１１１が制御コマンドを出力していないときの動作
メイン制御基板１１のメインＣＰＵ１１１は、信号出力端子ｔ１１から制御コマンドを出力していないときは、電位がＨを示す信号を常時出力信号として、信号出力端子ｔ１１から出力する（図５（ｂ１））。
また、メインＣＰＵ１１１は、その常時出力信号を出力している間は、電位がＨを示す電圧制御信号を、電圧制御端子ｔ１２から出力する（図５（ｂ２））。この電位がＨを示す電圧制御信号は、電圧制御回路１１３から入力回路２１２に対して動作用電圧を出力しないことを指示するための電圧制御信号として、電圧制御端子ｔ１２から出力される。

電圧制御回路１１３のインバータ回路１１４においては、第一電圧端子ｔ２３にて電源電圧ＶＣＣが印加されている。
このインバータ回路１１４は、メインＣＰＵ１１１から送られてきた電位がＨを示す電圧制御信号を入力端子ｔ２１で入力すると、このインバータ回路１１４の有するＰＭＯＳ−ＦＥＴをオフにし、ＮＭＯＳ−ＦＥＴをオンにして、出力端子ｔ２２の電位を、接地された第二電圧端子ｔ２４の電位と同じ電位であるほぼゼロの電位にする。これにより、サブ制御基板２１の入力回路２１２に対する動作用電圧の供給が停止される（図５（ｂ３））。
別言すれば、この場合、インバータ回路１１４の出力端子ｔ２２からは、電位がほぼゼロのＬを示す動作用電圧が出力される。

サブ制御基板２１の入力回路２１２は、ＰＭＯＳ−ＦＥＴ側の第一電圧端子ｔ４３において、電位がＬを示す動作用電圧を入力しており、電位がＨを示す動作用電圧を入力していないことから、入力端子ｔ４１にて入力した信号を中継して出力する動作を行わないコマンド非中継状態となる（図５（ｂ４））。
具体的に、入力回路２１２は、次のように動作する。
この入力回路２１２を構成するインバータ回路２１３は、電位がＨを示す常時出力信号が入力端子ｔ４１に入力されているときは、このインバータ回路２１３の有するＰＭＯＳ−ＦＥＴをオフにし、ＮＭＯＳ−ＦＥＴをオンにして、接地された第二電圧端子ｔ４４の電位と同じ電位であるゼロすなわちＬの電位の信号を出力端子ｔ４２から出力する。
また、本実施形態においては、常時出力信号がＨを示す信号であることを想定しているが、仮に、電位がＬを示す信号が入力端子ｔ４１に入力されたときには、入力回路２１２のインバータ回路２１３は、ＰＭＯＳ−ＦＥＴをオンにし、ＮＭＯＳ−ＦＥＴをオフにして、第一電圧端子ｔ４３の電位と同じ電位の信号を出力端子ｔ４２から出力する。ただし、第一電圧端子ｔ４３は、Ｌの電位を示す動作用電圧を受けていることから、出力端子ｔ４２からはＬの電位を示す信号が出力される。
このように、入力回路２１２を構成するインバータ回路２１３においては、Ｌの電位を示す動作用電圧が第一電圧端子ｔ４３にて入力されており、第二電圧端子ｔ４４の電位もＬとなっていることから、入力端子ｔ４１に入力された信号の電位がＨであるか、Ｌであるかに関係なく、出力端子ｔ４２の電位がＬとなり、この出力端子ｔ４２からはＬの電位を示す信号のみが出力される（図５（ｂ４））。

そして、サブＣＰＵ２１１の信号入力端子ｔ５１には、Ｌの電位を示す信号が入力される。これにより、この信号入力端子ｔ５１の電位がＬとなる（図５（ｂ５））。このことから、サブＣＰＵ２１１は、制御コマンドを入力していないものと判断する。

（２）不正コマンド入力状態
ここでは、メイン制御基板１１とサブ制御基板２１とを接続する信号ケーブル３０、あるいは、この信号ケーブル３０の端部に接続されたコネクタに、不正回路が接続され、この不正回路からサブ制御基板２１に対して不正コマンドが送り込まれた場合におけるメイン制御基板１１とサブ制御基板２１の動作について説明する。

不正回路から不正コマンドが送り込まれるタイミングは、通常、メインＣＰＵ１１１から制御コマンドが出力されていないタイミングである。
この場合、メインＣＰＵ１１１の信号出力端子ｔ１１からは、電位がＨを示す常時出力信号が出力され（図５（ｂ１））、メインＣＰＵ１１１の電圧制御端子ｔ１２からは、電位がＨを示す電圧制御信号が出力され（図５（ｂ２））、電圧制御回路１１３のインバータ回路１１４が、サブ制御基板２１の入力回路２１２に対して電位がＬを示す動作用電圧を出力するので（図５（ｂ３））、入力回路２１２は、入力したコマンドを中継して出力する動作を行わないコマンド非中継状態となる（図５（ｂ４））。

この状態において、不正コマンドがサブ制御基板２１に送り込まれると、この不正コマンドが入力回路２１２を構成するインバータ回路２１３の入力端子ｔ４１に入力されるが、この入力回路２１２がコマンド非中継状態であるため、入力した不正コマンドを中継して出力する動作が実行されず、このインバータ回路２１３の出力端子ｔ４２の電位がＬのままで維持される。これにより、サブＣＰＵ２１１の信号入力端子ｔ５１は、電位がＬの状態が維持される（図５（ｂ５））。
このように、不正回路から送り込まれた不正コマンドは、入力回路２１２の入力端子ｔ４１で入力されても、当該入力回路２１２の出力端子ｔ４２からは出力されず、サブＣＰＵ２１１に入力されることがないので、その不正コマンドにもとづいてサブＣＰＵ２１１が動作することがない。よって、その不正コマンドがサブ制御基板２１に送り込まれた場合でも、不正に出玉が払い出されることがないので、遊技場が損害を蒙る事態を回避できる。

以上説明したように、本実施形態の遊技機によれば、サブ制御基板に対して不正コマンドが入力されても、この不正コマンドがサブ制御基板のサブＣＰＵに到達しないことから、当該不正行為が行われた場合でも、不正に出玉が払い出される事態を阻止することができ、遊技場が損害を蒙る事態を回避できる。
また、本発明を実現するためには、メイン制御基板に電圧制御回路を設けるとともに、この電圧制御回路とサブ制御基板の入力回路とを接続し、メインＣＰＵを駆動するプログラムを本発明を実現可能な内容で開発することになるが、サブＣＰＵを駆動するプログラムについては、新たに開発する必要がなく、従来から使用しているものをそのまま使用可能であるため、プログラムの開発等に要する労力を少なくしつつ効果的な不正防止技術を実現できる。

さらに、本発明におけるメイン制御基板とサブ制御基板の構成は、サブ制御基板に実装された入力回路の動作制御をメイン制御基板に実装された電圧制御回路で行うものであり、サブ制御基板からメイン制御基板へのデータ信号の送信を新たに追加するものではない。つまり、本発明は、メイン制御基板からサブ制御基板への単方向データ通信を遵守したものであることから、既存の遊技機の機種や新規の遊技機の機種においても、本発明を適用することができる。
これに対して、上述した特許文献１に記載の技術においては、次のような問題があった。
例えば、同技術では、１がセットされるコマンドのビットの変移パターンをメイン制御基板とサブ制御基板の両方で共有し、その変移パターンにもとづいてメイン制御基板がコマンドを生成し、サブ制御基板が受信したコマンドの正否を判断していた。
こうした処理を実現するためには、メイン制御基板においてコマンドを生成するためのプログラムと、サブ制御基板において受信したコマンドの正否を判断するためのプログラムとを新たに開発し、これらをメイン制御基板のＲＯＭとサブ制御基板のＲＯＭのそれぞれに記憶させる必要があることから、同技術では、こうしたプログラムの開発に相当の労力を要することとなっていた。
また、同技術では、コマンドを構成する８ビットのうち１がセットされるビットをコマンドごとに変化させることで、コマンドを複雑にし、その解析を困難にさせることができるとしていた。
ところが、その１がセットされるビットの変移パターンは、既定の変移を一定周期で繰り返すものであるため、このパターンが解析されてしまうと、この変移パターンに合わせて不正コマンドを生成し、この不正コマンドを所望のタイミングでサブ制御基板に送り込むことができるようになり、不正にサブ制御基板を動作させることが可能となってしまう。
このため、同技術では、そのように変移パターンが解析されてしまうと、その後は、不正行為を防止することができず、不正コマンドがサブ制御基板のＣＰＵに到達することで、不正に出玉が払い出されて、遊技場が損害を蒙る事態となるという問題があった。
本発明は、このような従来の問題を解決することができるものであり、メイン制御基板とサブ制御基板との間に不正なコマンドを入力する不正行為が行われても、遊技場が損害を蒙る事態を回避可能とするとともに、プログラムの開発等に要する労力を少なくしつつ効果的な不正防止技術を実現することができる。

以上、本発明の遊技機の好ましい実施形態について説明したが、本発明に係る遊技機は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、本発明を適用する遊技機の例としてスロットマシンを挙げたが、本発明を適用可能な遊技機は、スロットマシンに限るものではなく、パチンコ機やパロットなどの遊技機にも適用可能である。

また、上述した実施形態では、メイン制御基板に実装される電圧制御回路として、入力された信号の極性（Ｈ、Ｌ）とは反対の極性の信号を出力するインバータ回路を用いる構成としたが、電圧制御回路は、論理反転回路であるインバータ回路を用いることに限るものではなく、例えば、メインＣＰＵからの電圧制御信号にもとづいて入力回路への動作用電圧の供給を制御可能な回路を用いることができる。
具体的に、電圧制御回路には、インバータ回路以外の回路として、例えば、電源ＩＣやオペアンプなどを用いることができる。この場合、メインＣＰＵの制御により、それら電源ＩＣ等の基準電圧を変化させるなどして、アナログ的に出力電圧を制御する構成とすることができる。

さらに、上述した実施形態では、サブ制御基板に実装される入力回路として、制御コマンドを反転させて出力するインバータ回路を用いる構成としたが、入力回路は、論理反転回路であるインバータ回路を用いることに限るものではなく、例えば、入力した制御コマンドをサブＣＰＵへ送信可能な回路を用いることができる。
具体的に、入力回路には、インバータ回路以外の回路として、例えば、電源ＩＣやオペアンプなどを用いることができる。この場合、メイン制御基板の電圧制御回路からの制御により、それら電源ＩＣ等の基準電圧を変化させるなどして、アナログ的に出力電圧を制御する構成とすることができる。

また、上述した実施形態では、サブ制御基板に実装される入力回路をＣＭＯＳで構成し、このＣＭＯＳの動作制御を、このＣＭＯＳに対する電源電圧の供給・停止の制御によって行うこととしたが、入力回路の動作制御は、ＣＭＯＳに対する電源電圧の供給と停止との制御によるものに限るものではなく、例えば、入力回路が組み込まれた集積回路にイネーブル端子を設け、このイネーブル端子に入力されるイネーブル信号を入力・停止制御することにより、当該入力回路の動作と停止とを制御するようにすることもできる。

１ スロットマシン（遊技機）
１０ メイン制御部
１１ メイン制御基板
１１１ メインＣＰＵ
１１３ 電圧制御回路
１１４ インバータ回路（ＣＭＯＳ）
２０ サブ制御部
２１ サブ制御基板
２１１ サブＣＰＵ
２１２ 入力回路
２１３ インバータ回路（ＣＭＯＳ）

Claims (1)

1. 遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機であって、
   前記サブ制御基板が、
   前記メイン制御基板から出力された所定の制御コマンドを入力する入力回路と、
   この入力回路から出力された前記制御コマンドを入力して所定の演出を制御するサブＣＰＵとを備え、
   前記メイン制御基板が、
   前記制御コマンドを出力するメインＣＰＵと、
   前記入力回路に対する電源電圧の供給及び停止を制御する電圧制御回路とを備え、
   前記メインＣＰＵは、
   前記制御コマンドを出力しているときは、前記入力回路に対して前記電源電圧を供給するように前記電圧制御回路を制御し、
   前記制御コマンドを出力していないときは、前記入力回路に対して前記電源電圧の供給を停止するように前記電圧制御回路を制御し、
   前記入力回路は、
   前記電源電圧を入力しているときは、前記制御コマンドを入力して、当該制御コマンドを前記サブＣＰＵへ出力し、
   前記電源電圧を入力していないときは、入力した信号を出力する動作を行わない
   ことを特徴とする遊技機。

Images