JP2015047350A - 遊技機 - Google Patents
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- 230000000694 effects Effects 0.000 claims description 25
- 230000007704 transition Effects 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229920003002 synthetic resin Polymers 0.000 description 2
- 239000000057 synthetic resin Substances 0.000 description 2
- 241000287531 Psittacidae Species 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
【解決手段】 所定の電圧値を示す動作用電圧をサブ制御基板21の入力回路212へ出力する電圧制御回路113をメイン制御基板11に備え、メインCPU111は、制御コマンドを出力しているときは、動作用電圧を入力回路212へ出力するように、また、制御コマンドを出力していないときは、動作用電圧を入力回路212へ出力しないように電圧制御回路113を制御し、入力回路212は、動作用電圧を入力しているときは、制御コマンドをサブCPU211へ出力し、動作用電圧を入力していないときは、入力した信号を出力する動作を行わない。
【選択図】 図4
Description
これらの基板間におけるデータの送受は、メイン制御基板からサブ制御基板への単方向データ通信であり、メイン制御基板がゲームの進行を管理しながらサブ制御基板に制御信号を送信し、この制御信号を受信したサブ制御基板がこの制御信号に従って演出手段を制御することにより、ゲームの進行に同期した遊技演出が行われるようになっている。
例えば、サブ制御基板がメイン制御基板から入力される制御信号に基づいて遊技者に所定の操作を促すナビゲーション演出を行うことで、遊技機の出玉率を左右するように構成された遊技機がある(例えば、ART遊技状態における停止ボタンの押し順をナビゲーションするスロットマシンなど)。
例えば、メイン制御基板で生成されるコマンドの生成パターンを既定しておき、コマンドを受信したサブ制御基板が、この受信したコマンドに対して既定の生成パターンに従って生成されたものか否かを判断し、既定の生成パターンに従って生成されていないと判断したときに、不正行為が発生したものと判定する遊技機が提案されている(例えば、特許文献1参照。)。
具体的には、コマンドを所定数のビット(例えば、8ビット)で構成し、先行コマンドの最上位ビットを1とし、後続コマンドの最上位ビットを0とする。また、各コマンドにおける最上位ビット以外のビット(8ビットのうち下位7ビット)では、1ビットのみに1をセットし、他のビットは、0とする。そして、メイン制御基板が生成するコマンドごとに、下位ビット(例えば、下位7ビット)のうち1をセットするビットを変化させるようにし、この変移パターンを既定の生成パターンとして、メイン制御基板とサブ制御基板で共有する。
これにより、サブ制御基板では、受信したコマンドに1がセットされているビットを特定し、このセットが変移パターンにしたがっていないときに、不正行為が発生したものと判断することができる。
例えば、同技術では、1がセットされるコマンドのビットの変移パターンをメイン制御基板とサブ制御基板の両方で共有し、その変移パターンにもとづいてメイン制御基板がコマンドを生成し、サブ制御基板が受信したコマンドの正否を判断していた。
こうした処理を実現するためには、メイン制御基板においてコマンドを生成するためのプログラムと、サブ制御基板において受信したコマンドの正否を判断するためのプログラムとを新たに開発し、これらをメイン制御基板のROMとサブ制御基板のROMのそれぞれに記憶させる必要があることから、同技術では、こうしたプログラムの開発に相当の労力を要することとなっていた。
ところが、その1がセットされるビットの変移パターンは、既定の変移を一定周期で繰り返すものであるため、このパターンが解析されてしまうと、この変移パターンに合わせて不正コマンドを生成し、この不正コマンドを所望のタイミングでサブ制御基板に送り込むことができるようになり、不正にサブ制御基板を動作させることが可能となってしまう。
このため、同技術では、そのように変移パターンが解析されてしまうと、その後は、不正行為を防止することができず、不正コマンドがサブ制御基板のCPUに到達することで、不正に出玉が払い出されて、遊技場が損害を蒙る事態となるという問題があった。
[遊技機]
遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板と、を備える遊技機には、スロットマシン、パチンコ機など様々な種類があるが、本実施形態では、本発明をスロットマシンに適用した場合について説明する。
具体的には、図1、図2に示すように、メダル投入口2から実際に投入されるメダルの数(例えば、3枚)、又は内部的に記憶されたクレジットメダルからベットボタン2aの操作によって信号形式で投入されるメダルの数(例えば、3枚)に応じてゲーム開始可能な状態となり、この状態でスタートレバー3が操作(始動操作)されると、複数のリール4(4a〜4c)が回転を開始するとともに、それぞれのリール4a〜4cに対応する停止ボタン5(5a〜5c)が押圧操作されると、スタートレバー3の操作タイミングで行われる抽選処理の抽選結果に応じた図柄の組合せで停止するように各リール4a〜4cが停止制御され、停止した図柄の組合せに基づいて入賞の有無が判定され、判定結果に応じてメダル払出装置7からメダルが払い出されるという、通常のスロットマシン遊技を実現可能な構成を備えている。
また、このスロットマシン1においては、遊技の進行に伴って所定の演出を制御するサブ制御部20が、スロットマシン1の筐体1bの内側面、又は、当該スロットマシン1の正面側を構成する前扉1aの背面上部に取り付けられている。
また、サブ制御部20は、現在では、いわゆるアシストタイム(AT)と呼ばれる、停止ボタン5の押し順報知に関する制御を行っている。このAT中の押し順報知は、出玉に影響を与えることから、この押し順報知を制御するサブ制御部20は、不正行為の対象となりやすい。
そして、メインCPU111がサブ制御基板21へ制御コマンドを送信しているときは、電圧制御回路113がサブ制御部20の入力回路212に対して動作用電圧を出力するように、メインCPU111が電圧制御回路113を制御し、一方、その制御コマンドを送信していないときには、サブ制御部20の入力回路212に対して動作用電圧を出力しないように、メインCPU111が電圧制御回路113を制御することとした。
これにより、そのような不正行為が発生した場合でも、サブ制御基板21が不正に制御されないので、不正に出玉が払い出される事態を阻止でき、遊技場の被害を回避できるようになっている。
以下、本実施形態のメイン制御部10及びサブ制御部20の構成及び動作の詳細について、図3〜図5を参照しつつ説明する。
メイン制御部10は、遊技の進行を制御するメイン制御基板11が、例えば合成樹脂などで形成されたメイン基板ケース12に収納された状態で、スロットマシン1の筐体1bの内側面などに取り付けられている。
メイン制御基板11は、中央演算処理装置であるメインCPU111、ROM及びRAMなどの記憶手段、I/OインターフェイスなどのIC部品、抵抗、コンデンサ、トランジスタなどの様々な電子部品などが実装されたプリント基板である。
記憶手段であるROMは、メインCPU111が実行するプログラムや各種テーブル等の固定的なデータを記憶する。記憶手段であるRAMは、メインCPU111がプログラムを実行する際のワーク領域等として使用される。
メインCPU111から出力される制御信号には、制御コマンドが含まれる。制御コマンドとは、メインCPU111がサブCPU211に対して、遊技に関する所定の状態を伝えるための制御信号をいう。この制御コマンドにより伝えられる状態には、例えば、内部抽選の結果(所定の遊技状態の当選など)、大当たりの入賞、所定の遊技状態の終了などがある。
この制御コマンドは、メインCPU111の信号出力端子t11から出力されて、サブCPU211へ送られる。
インバータ回路114は、入力した信号の極性を反転して出力する論理反転回路であって、論理否定(NOT)を実装している。つまり、動作として、電位がH(High
level(ハイレベル))の極性の信号を入力したときは、電位がL(Low
level(ローレベル))の極性の信号を出力する。また、電位がLの極性の信号を入力したときは、電位がHの極性の信号を出力する。
この論理で入出力が可能な回路であれば、インバータ回路114として用いることができる。例えば、pチャネルのMOSFET(金属酸化膜半導体電界効果トランジスタ)であるPMOSと1個の抵抗とを組み合わせたドレイン抵抗方式のPMOS型インバータや、nチャネルのMOSFETであるNMOSと1個の抵抗とを組み合わせたドレイン抵抗方式のNMOS型インバータ、PMOSとNMOSとを相補形に配置したゲート構造のCMOS(Complementary metal-oxide-semiconductor)などを、インバータ回路114として用いることができる。また、バイポーラトランジスタで構築したインバータや、RTL(Resistor-transistor logic)又はTTL(Transistor-transistor
logic)で構成されたインバータを、インバータ回路114として用いることもできる。
なお、本実施形態においては、図4に示したCMOSをインバータ回路114として使用する。
サブ制御基板21は、中央演算処理装置であるサブCPU211、ROM及びRAMなどの記憶手段、I/OインターフェイスなどのIC部品、抵抗、コンデンサ、トランジスタなどの様々な電子部品などが実装されたプリント基板である。
また、サブCPU211には、複数の端子tが接続されており、サブ制御基板21に搭載された制御回路の各部との間で、所定の制御信号をその端子tを通して送受信することにより、前述したLEDランプの点灯等の所定の演出を実行する。
サブCPU211は、その制御コマンドを信号入力端子t51から入力する。そして、サブCPU211は、その入力した制御コマンドを解析し、この解析結果にもとづいて、LEDランプやスピーカ8等の演出装置の出力パターンを決定し、この決定した出力パターンにもとづいてそれら演出装置の出力制御を実行する。
入力回路212は、例えば、図4に示すように、入力した信号の極性を反転して出力する論理反転回路であって、論理否定(NOT)を実装したインバータ回路213を用いることができる。
インバータ回路213は、その動作として、電位がHの極性の信号を入力したときは、電位がLの極性の信号を出力する。また、電位がLの極性の信号を入力したときは、電位がHの極性の信号を出力する。
このインバータ回路213には、例えば、CMOS、ドレイン抵抗方式のNMOS型インバータやPMOS型インバータ、バイポーラトランジスタで構築したインバータ、RTL又はTTLで構成されたインバータなどを用いることができる。
なお、本実施形態においては、図4に示したCMOSをインバータ回路213として使用する。
メインCPU111は、信号出力端子t11が、出力回路112を構成するゲート115の入力端子t31に接続されており、電圧制御端子t12が、電圧制御回路113を構成するインバータ回路114の入力端子t21に接続されている。
なお、メインCPU111の電源端子t13には、電源としてVCCが供給されている。
そして、このCMOSの各端子t21〜t24は、本実施形態においては、それぞれ次のような構成で接続されている。すなわち、入力端子t21は、メインCPU111の電圧制御端子t12に接続されており、出力端子t22が、サブ制御基板21に実装された入力回路212を構成するインバータ回路213のPMOS側の第一電圧端子t43に接続されている。また、第一電圧端子t23には、所定の電圧値を示す電源電圧としてVCCが印加され、第二電圧端子t24は、接地端子として接地されている。
そして、このCMOSの各端子t41〜t44は、本実施形態においては、それぞれ次のような構成で接続されている。すなわち、入力端子t41が、図示しないコネクタと信号ケーブル30とを介して、メイン制御基板11に実装された出力回路112を構成するゲート115の出力端子t32に接続されており、出力端子t42が、ゲート214を介してサブCPU211の信号入力端子t51に接続されている。また、第一電圧端子t43は、メイン制御基板11に実装された電圧制御回路113の出力端子t22に接続されており、第二電圧端子t44が接地端子として接地されている。
なお、サブ制御基板21には、サブCPU211等に対して、所定の電圧値を示す電源電圧VDDを電源として供給するための電源供給用配線が配設されている。
そして、この信号ケーブル30やコネクタに対しては、擬似的な制御コマンドを不正に入力するための不正回路が取り付けられることがある。
ただし、この不正回路からサブ制御基板21に対して不正コマンドが送り込まれた場合でも、この不正コマンドがサブ制御基板21の入力回路212からは出力されず、サブCPU211に入力されないことから、不正な出玉の払い出しを阻止することができるようになっている。これにより、遊技場が損害を蒙る事態を回避できる。
なお、ここでは、次の項目について、順に説明する。
(1)正常状態
(2)不正コマンド入力状態
ここでは、不正コマンドが入力されていない正常な状態におけるメイン制御基板11とサブ制御基板21の動作について説明する。
また、ここでは、次の項目に分けて、順に説明する。
(1−1)メインCPU111が制御コマンドを出力しているときの動作
(1−2)メインCPU111が制御コマンドを出力していないときの動作
メイン制御基板11のメインCPU111は、所定のタイミングで、信号出力端子t11から制御コマンドを出力する(図5(a1))。
制御コマンドは、一つのコマンドを所定数のパルス(図5(a1)においては、八つのパルス)で表した信号である。
また、メインCPU111は、その制御コマンドを出力している間は、電位がLを示す電圧制御信号を、電圧制御端子t12から出力する(図5(a2))。この電位がLを示す電圧制御信号は、電圧制御回路113から入力回路212に対して動作用電圧を出力することを指示するための電圧制御信号として、電圧制御端子t12から出力される。
このインバータ回路114は、メインCPU111から送られてきた電位がLを示す電圧制御信号を入力端子t21で入力すると、このインバータ回路114の有するPMOS−FETをオンにし、NMOS−FETをオフにして、VCCと同電位の動作用電圧を出力端子t22から出力し、サブ制御基板21の入力回路212に対して出力する(図5(a3))。
また、入力回路212のインバータ回路213は、電位がLを示す制御コマンドが入力端子t41に入力されているときは、PMOS−FETをオンにし、NMOS−FETをオフにして、第一電圧端子t43に入力されたVCCと同じ電位のHの制御コマンドを出力端子t42から出力する。
このように、入力回路212のインバータ回路213は、入力端子t41で入力した制御コマンドを反転させて出力端子t42から出力する(図5(a5))。
そして、サブCPU211は、その入力した制御コマンドを解析し、この解析結果にもとづいて、所定の演出制御を実行する。
メイン制御基板11のメインCPU111は、信号出力端子t11から制御コマンドを出力していないときは、電位がHを示す信号を常時出力信号として、信号出力端子t11から出力する(図5(b1))。
また、メインCPU111は、その常時出力信号を出力している間は、電位がHを示す電圧制御信号を、電圧制御端子t12から出力する(図5(b2))。この電位がHを示す電圧制御信号は、電圧制御回路113から入力回路212に対して動作用電圧を出力しないことを指示するための電圧制御信号として、電圧制御端子t12から出力される。
このインバータ回路114は、メインCPU111から送られてきた電位がHを示す電圧制御信号を入力端子t21で入力すると、このインバータ回路114の有するPMOS−FETをオフにし、NMOS−FETをオンにして、出力端子t22の電位を、接地された第二電圧端子t24の電位と同じ電位であるほぼゼロの電位にする。これにより、サブ制御基板21の入力回路212に対する動作用電圧の供給が停止される(図5(b3))。
別言すれば、この場合、インバータ回路114の出力端子t22からは、電位がほぼゼロのLを示す動作用電圧が出力される。
具体的に、入力回路212は、次のように動作する。
この入力回路212を構成するインバータ回路213は、電位がHを示す常時出力信号が入力端子t41に入力されているときは、このインバータ回路213の有するPMOS−FETをオフにし、NMOS−FETをオンにして、接地された第二電圧端子t44の電位と同じ電位であるゼロすなわちLの電位の信号を出力端子t42から出力する。
また、本実施形態においては、常時出力信号がHを示す信号であることを想定しているが、仮に、電位がLを示す信号が入力端子t41に入力されたときには、入力回路212のインバータ回路213は、PMOS−FETをオンにし、NMOS−FETをオフにして、第一電圧端子t43の電位と同じ電位の信号を出力端子t42から出力する。ただし、第一電圧端子t43は、Lの電位を示す動作用電圧を受けていることから、出力端子t42からはLの電位を示す信号が出力される。
このように、入力回路212を構成するインバータ回路213においては、Lの電位を示す動作用電圧が第一電圧端子t43にて入力されており、第二電圧端子t44の電位もLとなっていることから、入力端子t41に入力された信号の電位がHであるか、Lであるかに関係なく、出力端子t42の電位がLとなり、この出力端子t42からはLの電位を示す信号のみが出力される(図5(b4))。
ここでは、メイン制御基板11とサブ制御基板21とを接続する信号ケーブル30、あるいは、この信号ケーブル30の端部に接続されたコネクタに、不正回路が接続され、この不正回路からサブ制御基板21に対して不正コマンドが送り込まれた場合におけるメイン制御基板11とサブ制御基板21の動作について説明する。
この場合、メインCPU111の信号出力端子t11からは、電位がHを示す常時出力信号が出力され(図5(b1))、メインCPU111の電圧制御端子t12からは、電位がHを示す電圧制御信号が出力され(図5(b2))、電圧制御回路113のインバータ回路114が、サブ制御基板21の入力回路212に対して電位がLを示す動作用電圧を出力するので(図5(b3))、入力回路212は、入力したコマンドを中継して出力する動作を行わないコマンド非中継状態となる(図5(b4))。
このように、不正回路から送り込まれた不正コマンドは、入力回路212の入力端子t41で入力されても、当該入力回路212の出力端子t42からは出力されず、サブCPU211に入力されることがないので、その不正コマンドにもとづいてサブCPU211が動作することがない。よって、その不正コマンドがサブ制御基板21に送り込まれた場合でも、不正に出玉が払い出されることがないので、遊技場が損害を蒙る事態を回避できる。
また、本発明を実現するためには、メイン制御基板に電圧制御回路を設けるとともに、この電圧制御回路とサブ制御基板の入力回路とを接続し、メインCPUを駆動するプログラムを本発明を実現可能な内容で開発することになるが、サブCPUを駆動するプログラムについては、新たに開発する必要がなく、従来から使用しているものをそのまま使用可能であるため、プログラムの開発等に要する労力を少なくしつつ効果的な不正防止技術を実現できる。
例えば、上述した実施形態では、本発明を適用する遊技機の例としてスロットマシンを挙げたが、本発明を適用可能な遊技機は、スロットマシンに限るものではなく、パチンコ機やパロットなどの遊技機にも適用可能である。
具体的に、電圧制御回路には、インバータ回路以外の回路として、例えば、電源ICやオペアンプなどを用いることができる。この場合、メインCPUの制御により、それら電源IC等の基準電圧を変化させるなどして、アナログ的に出力電圧を制御する構成とすることができる。
具体的に、入力回路には、インバータ回路以外の回路として、例えば、電源ICやオペアンプなどを用いることができる。この場合、メイン制御基板の電圧制御回路からの制御により、それら電源IC等の基準電圧を変化させるなどして、アナログ的に出力電圧を制御する構成とすることができる。
10 メイン制御部
11 メイン制御基板
111 メインCPU
113 電圧制御回路
114 インバータ回路(CMOS)
20 サブ制御部
21 サブ制御基板
211 サブCPU
212 入力回路
213 インバータ回路(CMOS)
Claims (5)
- 遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機であって、
前記サブ制御基板が、
前記メイン制御基板から出力された所定の制御コマンドを入力する入力回路と、
この入力回路から出力された前記制御コマンドを入力して所定の演出を制御するサブCPUとを備え、
前記メイン制御基板が、
前記制御コマンドを出力するメインCPUと、
所定の電圧値を示す電圧を動作用電圧として、前記入力回路に対して出力する電圧制御回路とを備え、
前記メインCPUは、
前記制御コマンドを出力しているときは、前記入力回路に対して前記動作用電圧を出力するように前記電圧制御回路を制御し、
前記制御コマンドを出力していないときは、前記入力回路に対して前記動作用電圧を出力しないように前記電圧制御回路を制御し、
前記入力回路は、
前記動作用電圧を入力しているときは、前記制御コマンドを入力して、当該制御コマンドを前記サブCPUへ出力し、
前記動作用電圧を入力していないときは、入力した信号を出力する動作を行わない
ことを特徴とする遊技機。 - 前記メインCPUは、
前記電圧制御回路を制御するための電圧制御信号を出力するとともに、
前記制御コマンドを出力しているときは、前記入力回路に対して前記動作用電圧を出力することを指示する電圧制御信号を前記電圧制御回路へ送り、
前記制御コマンドを出力していないときは、前記入力回路に対して前記動作用電圧を出力しないことを指示する電圧制御信号を前記電圧制御回路へ送り、
前記電圧制御回路は、
入力した電圧制御信号が、前記入力回路に対して前記動作用電圧を出力することを指示する電圧制御信号であるときは、前記入力回路に対して前記動作用電圧を出力し、
入力した電圧制御信号が、前記入力回路に対して前記動作用電圧を出力しないことを指示する電圧制御信号であるときは、前記入力回路に対して前記動作用電圧を出力しない
ことを特徴とする請求項1記載の遊技機。 - 前記電圧制御回路が、入力した信号の極性を反転した電圧を出力するインバータ回路を有し、
前記メインCPUは、
前記制御コマンドを出力しているときは、前記入力回路に対して前記動作用電圧を出力することを指示する電圧制御信号として、電位がローレベルを示す電圧制御信号を、前記電圧制御回路へ送り、
前記制御コマンドを出力していないときは、前記入力回路に対して前記動作用電圧を出力しないことを指示する電圧制御信号として、電位がハイレベルを示す電圧制御信号を、前記電圧制御回路へ送り、
前記電圧制御回路のインバータ回路は、
入力した電圧制御信号が、電位がローレベルを示す電圧制御信号であるときは、電位がハイレベルを示す動作用電圧を出力して前記入力回路に出力し、
入力した電圧制御信号が、電位がハイレベルを示す電圧制御信号であるときは、当該インバータ回路の出力端子の電位をローレベルにして、前記入力回路に対して前記動作用電圧を出力しない
ことを特徴とする請求項2記載の遊技機。 - 前記入力回路は、
前記制御コマンドを入力する入力端子と、
前記動作用電圧を入力する電圧端子と、
前記制御コマンドを出力する出力端子とを有し、
前記電圧制御回路から出力された前記動作用電圧を前記電圧端子が入力しているときは、前記入力回路は、前記出力端子から前記制御コマンドを出力し、
前記電圧端子が前記動作用電圧を入力していないときは、前記入力回路は、前記出力端子からは前記制御コマンドを出力しない
ことを特徴とする請求項1〜3のいずれかに記載の遊技機。 - 前記入力回路が、入力した信号の極性を反転して出力するインバータ回路を有し、
このインバータ回路は、
前記電圧制御回路から出力された前記動作用電圧を前記電圧端子が入力しているときは、前記入力端子で入力された前記制御コマンドの極性を反転して前記出力端子から出力し、
前記電圧端子が前記動作用電圧を入力していないときは、前記出力端子が前記制御コマンドを出力しない
ことを特徴とする請求項4記載の遊技機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013181254A JP6303163B2 (ja) | 2013-09-02 | 2013-09-02 | 遊技機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013181254A JP6303163B2 (ja) | 2013-09-02 | 2013-09-02 | 遊技機 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015047350A true JP2015047350A (ja) | 2015-03-16 |
JP6303163B2 JP6303163B2 (ja) | 2018-04-04 |
Family
ID=52697862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013181254A Active JP6303163B2 (ja) | 2013-09-02 | 2013-09-02 | 遊技機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6303163B2 (ja) |
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---|---|
JP6303163B2 (ja) | 2018-04-04 |
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