JP6343794B2 - 遊技機 - Google Patents

Description

本発明は、遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板とを備えた遊技機に関する。

スロットマシンやパチンコ機などの遊技機は、ゲームの進行を制御するメイン制御基板と、液晶表示器、ＬＥＤ等の装飾ランプ、及びスピーカなどの演出手段を制御することにより、ゲームの進行に沿った遊技演出の制御を行うサブ制御基板と、を備えている。
これらの基板間におけるデータの送受は、メイン制御基板からサブ制御基板への単方向データ通信であり、メイン制御基板がゲームの進行を管理しながらサブ制御基板に制御信号を送信し、この制御信号を受信したサブ制御基板がこの制御信号に従って演出手段を制御することにより、ゲームの進行に同期した遊技演出が行われるようになっている。

ところで、近年、サブ制御基板が行う遊技演出は、単なる演出に止まらず、遊技の結果を左右する出玉率に影響を及ぼす演出もある。
例えば、サブ制御基板がメイン制御基板から入力される制御信号に基づいて遊技者に所定の操作を促すナビゲーション演出を行うことで、遊技機の出玉率を左右するように構成された遊技機がある（例えば、ＡＲＴ遊技状態における停止ボタンの押し順をナビゲーションするスロットマシンなど）。

このようなナビゲーション演出を行うか否かは、メイン制御基板から入力される制御信号に基づいて決定されることから、例えば、メイン制御基板とサブ制御基板との間を接続する信号ケーブルやコネクタに不正な発振装置などを取り付け、この装置から本来特定のタイミングで出力されるはずのナビゲーション演出に係る制御信号（例えば、ＡＴコマンド）をサブ制御基板に対して出力することにより、ナビゲーション演出を強制的に行わせる等の不正行為が増加している。

また、このような発振装置を取り付ける不正行為以外の不正行為として、例えば、遊技機に取り付けられているメイン制御基板を不正に交換したり、あるいは、メイン制御基板に記憶されているプログラムを不正に改ざん（ＲＯＭを不正に交換）したりするものがある。このような不正行為が行われると、これら交換後の基板や改ざんされたプログラムによって遊技が進行して、不正に多量の出玉が払い出されるので、遊技場が損害を蒙ることになる。

そこで、これら不正行為が発生した場合でも、遊技場が損害を蒙らないようにするための技術が提案されている。
例えば、メイン制御基板が、所定のコマンドを現コマンドとしてサブ制御基板へ送信するときに、前回送信したコマンドの一部を認証データとして現コマンドに付加してサブ制御基板へ送信し、サブ制御基板では、受信した現コマンドに付加されている認証データを抽出すると、前回受信したコマンドの一部である整合データと比較し、この比較の結果にもとづいて、メイン制御基板の正当性を判定する技術が提案されている（例えば、特許文献１参照。）。
この技術を実施することにより、サブ制御基板は、比較した認証データと照合データが一致しているときは、メイン制御基板が正当であるとの判定を行うことができる。また、それら認証データと照合データが不一致であるときは、メイン制御基板が不当なものであり、異常が発生したとの判定を行う。そして、この異常が発生したとの判定結果を遊技場の店員に報知することにより、店員は、その異常の発生原因である不正行為に対して適切な措置を講ずることができ、多大な損害の発生を回避することができる。

特開２０１３−４３０５０号公報

本発明は、不正行為等により生じる遊技場の損害を回避又は抑制可能とする遊技機の提供を目的とする。

この目的を達成するため、本発明の遊技機は、遊技の進行を制御するメイン制御部と、所定の演出を制御するサブ制御部とを備えた遊技機であって、メイン制御部は、所定の制御コマンドを出力するメインＣＰＵと、このメインＣＰＵから出力された制御コマンドをサブ制御部へ送る出力回路とを備え、メイン制御部とサブ制御部との間には、出力回路から出力された制御コマンドをサブ制御部へ送信するための信号ケーブルが接続されており、メインＣＰＵは、制御コマンドを今回出力する制御コマンドとして生成すると、次に出力する制御コマンドを生成するときに当該制御コマンドに付加する所定の情報を、付加情報として、今回生成した制御コマンドに付加して出力し、サブ制御部は、メインＣＰＵから出力された制御コマンドを受信し、次いで制御コマンドを受信すると、これら二つの制御コマンドの付加情報を照合して、異常の発生の有無を判定し、出力回路は、信号ケーブルに不正目的の基板が接続されたことを検出すると、当該検出後にメインＣＰＵから出力された一又は二以上の制御コマンドのサブ制御部への送信を停止し、メインＣＰＵは、制御コマンドを一又は二以上出力すると、制御コマンドのサブ制御部への送信の停止を解除することを示す解除信号を、出力回路に対して送信し、出力回路は、解除信号を受信すると、制御コマンドのサブ制御部への送信の停止を解除する構成としてある。

本発明の実施形態におけるスロットマシンの構成を示す正面図である。 本発明の実施形態におけるスロットマシンの内部構成を示す斜視図である。 本発明の実施形態におけるメイン制御部及びサブ制御部の構成を示すブロック図である。 メイン制御部及びサブ制御部において実行される、制御信号に関する処理を模式的に示した図である。 ３ステートバッファの回路図である。 信号ケーブルに不正基板が取り付けられたときにメイン制御部から不正基板へ流れる電流の経路を示すブロック図である。 メイン制御部及びサブ制御部の動作の手順を示す動作手順図である。 メイン制御部及びサブ制御部の他の動作の手順を示す動作手順図である。

以下、本発明に係る遊技機の好ましい実施形態について、各図を参照して説明する。

［遊技機］
遊技の進行を制御するメイン制御基板と、所定の演出を制御するサブ制御基板と、を備える遊技機には、スロットマシン、パチンコ機、玉スロなど様々な種類があるが、本実施形態では、本発明をスロットマシンに適用した場合について説明する。

本実施形態のスロットマシンは、複数のリールを回転させることによって遊技媒体であるメダルを獲得できる回胴式遊技機として構成されている。
具体的には、図１、図２に示すように、メダル投入口２から実際に投入されるメダルの数（例えば、３枚）、又は内部的に記憶されたクレジットメダルからベットボタン２ａの操作によって信号形式で投入されるメダルの数（例えば、３枚）に応じてゲーム開始可能な状態となり、この状態でスタートレバー３が操作（始動操作）されると、複数のリール４（４ａ〜４ｃ）が回転を開始するとともに、それぞれのリール４ａ〜４ｃに対応する停止ボタン５（５ａ〜５ｃ）が押圧操作されると、スタートレバー３の操作タイミングで行われる抽選処理の抽選結果に応じた図柄の組合せで停止するように各リール４ａ〜４ｃが停止制御され、停止した図柄の組合せに基づいて入賞の有無が判定され、判定結果に応じてメダル払出装置６からメダルが払い出されるという、通常のスロットマシン遊技を実現可能な構成を備えている。

このようなスロットマシン遊技を実現可能なスロットマシン１においては、遊技の進行を制御するメイン制御部１０が、当該スロットマシン１を構成する各装置を収納する筐体１ｂの内側面などに取り付けられている。
また、このスロットマシン１においては、遊技の進行に伴って所定の演出を制御するサブ制御部２０が、スロットマシン１の筐体１ｂの内側面、又は、当該スロットマシン１の正面側を構成する前扉１ａの背面上部などに取り付けられている。

サブ制御部２０は、所定の演出、例えば大当りに入賞したときに、前扉１ａの前面等に配設されたＬＥＤランプ等を点灯させたり、あるいは、スピーカ７から所定の効果音を出力させたりするなどしてその入賞を祝福するといった演出を実行する。
また、サブ制御部２０は、現在では、いわゆるアシストタイム（ＡＴ）と呼ばれる、停止ボタン５の押し順報知に関する制御を行っている。このＡＴ中の押し順報知は、出玉に影響を与えることから、この押し順報知を制御するサブ制御部２０は、不正行為の対象となりやすい。

そこで、本実施形態のスロットマシン１においては、図３に示すように、メイン制御部１０のメイン制御基板１１に、所定の制御コマンドを出力するメインＣＰＵ１１１と、この制御コマンドを中継してサブ制御部２０のサブ制御基板２１へ送る出力回路１１２とを備え、サブ制御部２０のサブ制御基板２１には、制御コマンドを受信するサブＣＰＵ２１１を備えた構成となっている。
そして、メインＣＰＵ１１１は、今回出力する制御コマンドと次回出力する制御コマンドとのそれぞれに同じ情報を付加情報として付加して出力し、サブＣＰＵ２１１は、受信した制御コマンドと次に受信した制御コマンドのそれぞれに付加されている付加情報を照合することにより、当該制御コマンドの正当性を判定する構成とした。
しかも、メイン制御基板１１の出力回路１１２は、メイン制御部１０とサブ制御部２０とを接続する信号ケーブル３０などに不正基板が取り付けられたことを不正行為の発生あるいは異常の発生として検出する機能を有しており、このような不正行為の発生あるいは異常の発生を検出すると、この検出後にメイン制御基板１１から出力された制御コマンドのうちの一又は二以上の制御コマンドをサブ制御基板２１へ送信しないように動作する構成とした。

このような構成とすることにより、信号ケーブル３０などに不正基板が取り付けられたことによる不正行為の発生あるいはこの不正行為を原因とする異常の発生が出力回路１１２にて検出されると、サブ制御基板２１のサブＣＰＵ２１１では、本来受信すべき制御コマンドのうちの一又は二以上の制御コマンドを受信することができなくなるので、その後に受信した制御コマンドと前回受信した制御コマンドとのそれぞれに付加されていた付加情報の照合を行ったときに、これら付加情報が一致しなくなり、コマンドエラーとなる。
これにより、サブ制御基板２１は、信号ケーブル３０などに不正基板を取り付けるという不正行為を当該不正行為の発生あるいは異常の発生として検出できる。そして、この検出の結果にもとづいて遊技を停止し、あるいは、その検出の結果を遊技場の店員に報知するなどすることにより、遊技場が損害を蒙る事態を回避又は抑制できるようになっている。
以下、本実施形態のメイン制御部１０及びサブ制御部２０の構成及び動作の詳細について、図３〜図８を参照しつつ説明する。

［メイン制御部及びサブ制御部］

メイン制御部１０は、遊技の進行を制御するメイン制御基板１１が、例えば合成樹脂などで形成されたメイン基板ケース１２に収納された状態で、スロットマシン１の筐体１ｂの内側面などに取り付けられている（図２参照）。
メイン制御基板１１は、中央演算処理装置であるメインＣＰＵ１１１、ＲＯＭ及びＲＡＭなどの記憶部１１３、Ｉ／ＯインターフェイスなどのＩＣ部品、抵抗、コンデンサ、トランジスタなどの様々な電子部品などが実装されたプリント基板である。

メインＣＰＵ１１１は、記憶部１１３に記憶されたプログラムを実行して、遊技の進行に関する処理を実行するとともに、メイン制御基板１１に搭載された制御回路の各部あるいはスロットマシン１の前扉１ａ又は筐体１ｂに配設された各種装置を直接的又は間接的に制御してスロットマシン遊技を実現する。
記憶部１１３であるＲＯＭは、メインＣＰＵ１１１が実行するプログラムや各種テーブル等の固定的なデータを記憶する。記憶部１１３であるＲＡＭは、メインＣＰＵ１１１がプログラムを実行する際のワーク領域等として使用される。

また、メインＣＰＵ１１１には、所定の制御信号を入出力するための複数の端子ｔ（例えば、図３に示す端子ｔ１１、ｔ１２等）が接続されており、メイン制御基板１１に搭載された制御回路の各部やサブ制御基板２１に対して所定の制御信号をその端子ｔを通して出力可能となっている。
メインＣＰＵ１１１から出力される制御信号には、制御コマンドを含むものがある。制御コマンドとは、メインＣＰＵ１１１がサブＣＰＵ２１１に対して、遊技に関する所定の状態を伝えるための情報をいう。この制御コマンドにより伝えられる状態には、例えば、内部抽選の結果（所定の遊技状態の当選など）、大当たりの入賞、所定の遊技状態の終了などがある。
この制御コマンドを含む制御信号は、メインＣＰＵ１１１の信号出力端子ｔ１１から出力されて、サブＣＰＵ２１１へ送られる。

メインＣＰＵ１１１は、制御コマンドを含む制御信号を、次の手順で生成する。
メインＣＰＵ１１１は、遊技の進行にともなって、所定のタイミングで、進行する遊技の内容に応じた制御コマンドを生成する。
次いで、メインＣＰＵ１１１は、生成した制御コマンドに対して、所定の情報を第一の付加情報として付加する。
第一の付加情報は、当該第一の付加情報が付加される制御コマンドが出力される前に他の制御コマンドが一又は二以上出力されていた場合に、前回出力された制御コマンドに付加されていた第二の付加情報である（図４における［メインＣＰＵ １１１］の処理内容を参照）。
この第一の付加情報は、メインＣＰＵ１１１から今回出力される制御コマンドを現コマンドとしたときに、この現コマンドを特定する番号である現コマンド番号としての意味をもたせることができる。

メインＣＰＵ１１１は、前回出力した制御信号を生成したときに記憶部１１３に記憶させておいた第二の付加情報を該記憶部１１３から取り出して、今回出力する制御コマンドに第一の付加情報として付加する。
なお、その記憶部１１３に第二の付加情報が記憶されていない場合、例えば、メインＣＰＵ１１１が初めて制御コマンドを出力する場合、あるいは、何らかの理由により記憶部１１３に記憶されていた第二の付加情報が消去（クリア）された場合には、メインＣＰＵ１１１は、サブＣＰＵ２１１が正規の第一の付加情報であるとして認識可能な既定のデータを第一の付加情報として制御コマンドに付加することができる。

続いて、メインＣＰＵ１１１は、生成した制御コマンドに対して、他の所定の情報を第二の付加情報として付加する。
第二の付加情報は、乱数等を用いてランダムに発生させたデータであって、今回出力する制御コマンドの次に出力する制御コマンドに第一の付加情報として付加される情報である。
この第二の付加情報は、メインＣＰＵ１１１から今回出力される制御コマンドの次に出力される制御コマンドを次コマンドとしたときに、この次コマンドを特定する番号である次コマンド番号としての意味をもたせることができる。
また、第二の付加情報は、所定のデータ量（例えば、２ｂｙｔｅ＝１６ｂｉｔ）のデータであって、数値や文字など（具体例として「１５」や「Ａ３」など）で構成されたデータを用いることができる。
そして、メインＣＰＵ１１１は、第一の付加情報と第二の付加情報とを付加した制御コマンドを制御信号として、信号出力端子ｔ１１から出力する。

また、メインＣＰＵ１１１は、メイン制御基板１１に実装された出力回路１１２の中継回路１１４が制御コマンドの送信を停止しているときにこの停止を解除するための解除信号を、解除信号出力端子ｔ１２から出力して出力回路１１２へ送る。
メインＣＰＵ１１１は、その解除信号を、制御コマンドを出力した後に出力する。また、メインＣＰＵ１１１は、その解除信号を、制御コマンドを出力するたびに出力する。
なお、解除信号は、制御コマンドを出力するたびに出力することもできるが、二以上の制御コマンドを出力するたびに一つの解除信号を出力することもできる。例えば、メインＣＵＰ１１１が一定の期間内に制御コマンドを六つ出力するような場合において、これら制御コマンドを二つ出力するたびに一つの解除信号を出力することとしているとき、メインＣＰＵ１１１は、二つ目の制御コマンドを出力した後と、四つ目の制御コマンドを出力した後と、六つ目の制御コマンドを出力した後のそれぞれにおいて、解除信号を出力するようにし、一つ目の制御コマンドを出力した後と、三つ目の制御コマンドを出力した後と、五つ目の制御コマンドを出力した後には、解除信号を出力しないようにすることができる。

メイン制御基板１１には、メインＣＰＵ１１１の他に、このメインＣＰＵ１１１で生成された制御信号等を記憶する記憶部１１３と、メインＣＰＵ１１１から出力された制御信号を中継してサブ制御基板２１へ送信するための出力回路１１２とを備えている。
記憶部１１３は、所定の記憶領域を有するＲＯＭやＲＡＭなどの記憶手段であって、ＲＡＭには、少なくとも、メインＣＰＵ１１１で生成された制御信号が記憶される。ただし、制御信号に含まれている第一の付加情報は、前回出力された制御信号の第二の付加情報と同一のものであるため、ＲＡＭには、制御信号のすべてではなく、制御コマンドと第二の付加情報とを記憶させるようにしてもよい。
メインＣＰＵ１１１は、第二の付加情報を生成すると、制御コマンドに付加するとともに、記憶部１１３に記憶させる。そして、メインＣＰＵ１１１は、次に制御コマンドを生成したときに、記憶部１１３から第二の付加情報を取り出し、この第二の付加情報を第一の付加情報として、生成した制御コマンドに付加する。

出力回路１１２は、例えば、図３に示すように、中継回路１１４と、電源回路１１５と、電流検出回路１１６と、記憶回路１１７と、選択回路１１８とを備えている。
中継回路１１４は、メインＣＰＵ１１１から出力された制御信号（制御コマンド）を入力すると、この制御信号を中継してサブ制御基板２１へ送信する。
また、中継回路１１４は、選択回路１１８による制御にもとづいて、自身の出力インピーダンスをハイインピーダンス（ＨｉＺ）にすることなどにより、信号ケーブル３０への制御信号の送信を停止する。

この中継回路１１４には、３ステートバッファ１１９を用いることができる。
３ステートバッファ１１９は、図３、図５に示すように、メインＣＰＵ１１１から出力された制御信号を入力する入力端子ｔ２１と、その制御信号を出力する出力端子ｔ２２と、出力端子ｔ２２における制御信号の出力とこの出力の停止とを選択制御するための選択信号を入力するイネーブル端子ｔ２３と、所定の電圧が印加される電圧端子ｔ２４と、接地される接地端子ｔ２５とを有している。

３ステートバッファ１１９のイネーブル端子ｔ２３は、電位レベルがＬｏｗ（ロー）を示す選択信号である送信停止信号と、電位レベルがＨｉｇｈ（ハイ）を示す選択信号である送信許可信号とを入力する。
イネーブル端子ｔ２３が送信許可信号を入力しているとき、３ステートバッファ１１９は、入力端子ｔ２１と出力端子ｔ２２が同じ電位レベルとなるように動作する。このため、入力端子ｔ２１に制御信号が入力されると、この制御信号が、そのまま出力端子ｔ２２から出力される。一方、入力端子ｔ２１に制御信号が入力されていないときは、出力端子ｔ２２からは制御信号が出力されない。
これに対し、イネーブル端子ｔ２３が送信停止信号を入力しているとき、出力端子ｔ２２のインピーダンスがハイインピーダンス（ＨｉＺ）になる。この場合、入力端子ｔ２１の電位レベルがＨｉｇｈであるかＬｏｗであるかに関係なく、出力端子ｔ２２からは信号が出力されない。このため、入力端子ｔ２１が制御信号を入力しても、この制御信号は、出力端子ｔ２２からは出力されないことになる。よって、この場合、３ステートバッファ１１９は、入力端子ｔ２１にて入力した制御信号のサブ制御部２０への送信を停止する。

電源回路１１５は、メイン制御部１０の外部（例えば、スロットマシン１の筐体１ｂの内部に設置された電源装置９、図２参照）から電圧の供給を受け、この電圧を所定の電圧に変換（例えば、ＤＣ１２ＶからＤＣ５Ｖに変換）して、メイン制御基板１１に実装された回路や電子部品、例えば、中継回路１１４である３ステートバッファ１１９の電圧端子ｔ２４などに電源電圧として供給する。
この電源回路１１５には、例えば、レギュレータなどを用いることができる。
なお、電源回路１１５は、図３においては、メイン制御基板１１に実装されているが、メイン制御基板１１に実装されることに限るものではなく、メイン制御部１０の外部に設けることもできる。

電流検出回路１１６は、信号ケーブル３０に不正基板が接続されたことを不正行為の発生あるいは異常の発生として検出する。
具体的には、次の方法によって、その不正行為あるいは異常を検出する。
中継回路１１４には、この中継回路１１４を動作させるための電源電圧が電源回路１１５から供給されている。中継回路１１４が例えば３ステートバッファ１１９の場合には、この３ステートバッファ１１９の電圧端子ｔ２４に対して電源回路１１５から電源電圧が供給されている。
信号ケーブル３０に不正基板が接続されていないとき、その電圧端子ｔ２４には、３ステートバッファ１１９を構成する論理回路の動作に応じた定常の電流が流れるので、電流検出回路１１６は、所定値以上の電流を検出せず、異常検出信号を出力しない。
一方、信号ケーブル３０に不正基板が接続されたとき、中継回路１１４に所定値以上の電流が流れる。例えば、中継回路１１４として３ステートバッファ１１９が設けられている場合において、メインＣＰＵ１１１からの出力信号（メインＣＰＵ１１１が制御信号を出力していないときに信号出力端子ｔ１１から出力される信号）の電位レベルがＨｉｇｈであるにもかかわらずその不正基板が信号ケーブル３０の電位レベルをＨｉｇｈからＬｏｗに変移させたとき、図６に示すように、電源回路１１５から、３ステートバッファ１１９の電圧端子ｔ２４、この３ステートバッファ１１９の出力端子ｔ２２、そして信号ケーブル３０を通して不正基板に所定値以上の電流Ｉｕが流れる。電流検出回路１１６は、その電圧端子ｔ２４に流れる所定値以上の電流Ｉｕを検出すると、この電流Ｉｕを検出したことを示す異常検出信号を出力して記憶回路１１７へ送る。
なお、異常検出信号は、電流検出回路１１６が所定値以上の電流Ｉｕを検出したときに当該電流検出回路１１６から出力されるものであるが、この異常検出信号は、所定値以上の電流Ｉｕを検出したことを示すものであってもよく、この電流Ｉｕの原因となった不正行為が発生したことを示すものであってもよく、あるいは、異常を検出したことを示すものであってもよい。

この電流検出回路１１６には、例えば、電源回路１１５と３ステートバッファ１１９の電圧端子ｔ２４との間に挿入された抵抗の一端（抵抗と３ステートバッファ１１９の電圧端子ｔ２４との間）の電圧が所定値以下になったこと（あるいは抵抗の両端の電圧（電位差）が所定値以上になったこと）を検知することで当該抵抗及び３ステートバッファ１１９の電圧端子ｔ２４に所定値以上の電流Ｉｕが流れたことを検出するコンパレータなどを用いることができる。
コンパレータは、一の入力端子において入力した電圧が他の入力端子において入力した基準電圧よりも大きい（又は小さい）ときにはＬｏｗの電位レベルを示す信号を出力し、一の入力端子において入力した電圧が他の入力端子において入力した基準電圧よりも小さい（又は大きい）ときに、Ｈｉｇｈの電位レベルを示す信号を出力する。
上記の抵抗の例で説明すれば、３ステートバッファ１１９の電圧端子ｔ２４に流れる電流が定常の電流であり、抵抗の一端（抵抗と３ステートバッファ１１９の電圧端子ｔ２４との間）の電圧が基準電圧以上であるときは、コンパレータは、Ｌｏｗを示す信号を出力する。すなわち、Ｈｉｇｈを示す異常検出信号を出力しない。一方、３ステートバッファ１１９の電圧端子ｔ２４に所定値以上の電流Ｉｕが流れて、抵抗の一端（抵抗と３ステートバッファ１１９の電圧端子ｔ２４との間）の電圧が基準電圧以下になったときには、コンパレータは、Ｈｉｇｈを示す異常検出信号を出力する。
なお、電流検出回路１１６としてコンパレータを用いた場合、「所定値以上の電流Ｉｕ」の「所定値」は、コンパレータの他の入力端子に入力される基準電圧と抵抗の抵抗値とを少なくとも用いて算出される電流の値となる。

記憶回路１１７は、電流検出回路１１６から出力された異常検出信号を入力すると、この異常検出信号が示す情報、すなわち、電流Ｉｕが流れたことを示す情報（あるいは、信号ケーブル３０に不正基板を接続する不正行為が発生したことを示す情報、又は、異常が発生したことを示す情報でもよい）を異常検出情報として記憶する。
この記憶回路１１７には、例えば、ラッチ回路などを用いることができる。ラッチ回路は、異常検出情報を所定の電位として記憶する。
また、記憶回路１１７は、異常検出信号を入力している間は異常検出情報を記憶保持し、異常検出信号を入力していないときは異常検出情報を記憶保持しないようにすることができる。あるいは、記憶回路１１７は、異常検出信号を入力したときに異常検出情報の記憶保持を開始し、記憶の終了を指示する信号を入力したときに、その記憶保持を終了するようにすることもできる。

選択回路１１８は、中継回路１１４に対して、サブ制御部２０への制御信号（制御コマンド）の送信又は送信の停止のいずれを行わせるかを選択する回路である。
選択回路１１８には、電流検出回路１１６から出力された異常検出信号を入力する（又は、記憶回路１１７から異常検出情報を取り出して入力する）第一入力端子ｔ３１と、メインＣＰＵ１１１から出力された解除信号を入力する第二入力端子ｔ３２と、選択信号を出力する出力端子ｔ３３とを有している。

これらの端子ｔ３１〜ｔ３３を備えた選択回路１１８は、次の内容で動作する。
第一入力端子ｔ３１において異常検出信号又は異常検出情報が入力されておらず、かつ、第二入力端子ｔ３２において解除信号が入力されていないとき、すなわち不正行為が発生していない正常状態であるとき、選択回路１１８は、電位レベルがＨｉｇｈを示す選択信号である送信許可信号を出力端子ｔ３３から出力して、中継回路１１４へ送る。中継回路１１４は、送信許可信号を入力すると、メインＣＰＵ１１１から送られてきた制御信号を中継してサブ制御基板２１へ送信する。
第一入力端子ｔ３１に異常検出信号又は異常検出情報が入力されたとき、すなわち不正行為が発生したとき、選択回路１１８は、電位レベルがＬｏｗを示す選択信号である送信停止信号を出力端子ｔ３３から出力して、中継回路１１４へ送る。中継回路１１４は、送信停止信号を入力すると、メインＣＰＵ１１１から送られてきた制御信号のサブ制御基板２１への送信を停止する。
そして、第一入力端子ｔ３１にて異常検出信号又は異常検出情報を入力した後に、第二入力端子ｔ３２にて解除信号を入力したとき、選択回路１１８は、電位レベルがＨｉｇｈを示す選択信号である送信許可信号を出力端子ｔ３３から出力して、中継回路１１４へ送る。中継回路１１４は、送信許可信号を入力すると、メインＣＰＵ１１１から送られてきた制御信号を中継してサブ制御基板２１へ送信する。

このように、選択回路１１８は、第一入力端子ｔ３１にて異常検出信号又は異常検出情報を入力すると、出力端子ｔ３３からの送信停止信号の出力を開始し、第二入力端子ｔ３２にて解除信号を入力すると、出力端子ｔ３３からの送信停止信号の出力を終了して、送信許可信号を出力する。

サブ制御部２０は、所定の演出を制御するサブ制御基板２１が、例えば合成樹脂などで形成されたサブ基板ケース２２に収納された状態で、スロットマシン１の筐体１ｂの内側面、あるいは、前扉１ａの背面などに取り付けられている（図２参照）。
サブ制御基板２１は、中央演算処理装置であるサブＣＰＵ２１１、ＲＯＭ及びＲＡＭなどの記憶部２１２、Ｉ／ＯインターフェイスなどのＩＣ部品、抵抗、コンデンサ、トランジスタなどの様々な電子部品などが実装されたプリント基板である。

サブＣＰＵ２１１は、記憶部２１２に記憶されたプログラムを実行することにより、前扉１ａの前面等に配設されたＬＥＤランプ等を点灯させたり、あるいは、スピーカ７から所定の効果音を出力させたりするなどして所定の演出を実行する。
また、サブＣＰＵ２１１には、複数の端子ｔが接続されており、サブ制御基板２１に搭載された制御回路の各部との間で、所定の制御信号をその端子ｔを通して送受信することにより、前述したＬＥＤランプの点灯等の所定の演出を実行する。

さらに、サブＣＰＵ２１１は、メインＣＰＵ１１１から送信されてきた制御信号を信号入力端子ｔ４１にて入力することにより受信する。そして、サブＣＰＵ２１１は、その受信した制御信号に含まれている制御コマンドを解析し、この解析結果にもとづいて、ＬＥＤランプやスピーカ７等の演出装置の出力パターンを決定し、この決定した出力パターンにもとづいてそれら演出装置の出力制御を実行する。

また、サブＣＰＵ２１１は、制御信号を受信すると、この制御信号から制御コマンドと第一の付加情報と第二の付加情報とを抽出し、これら制御コマンドと第一の付加情報と第二の付加情報（あるいは、少なくとも第二の付加情報）を記憶部２１２に記憶させる。
さらに、サブＣＰＵ２１１は、制御信号から第一の付加情報を抽出すると、記憶部２１２から第二の付加情報（前回受信した制御信号に含まれていた第二の付加情報）を取り出し、これら第一の付加情報と第二の付加情報とを比較照合する。別言すると、サブＣＰＵ２１１は、受信した制御コマンドに付加されている第二の付加情報と、次いで受信した制御コマンドに付加されている第一の付加情報とを比較照合する。
比較照合の結果、当該第二の付加情報と当該第一の付加情報が一致しているとき、サブＣＰＵ２１１は、不正行為が行われておらず、異常が発生していないものと判定する。
一方、当該第二の付加情報と当該第一の付加情報が一致していないとき、サブＣＰＵ２１１は、異常が発生したものと判定する。

サブＣＰＵ２１１は、異常が発生していないものと判定したときは、第一の付加情報が付加されていた制御コマンドにもとづいて、演出の制御を実行する。
一方、異常が発生したものと判定したときは、当該異常が発生したことを示す報知演出を実行する。例えば、当該スロットマシン１の前扉１ａの上方に設けられた液晶表示器８（図１参照）に、異常が発生したことを示すメッセージを表示させたり、所定の警報音をスピーカ７から出力させたりすることができる。また、異常が発生したことを示す信号を遊技場に設置された所定の装置、例えば、遊技に関する所定の情報を集計管理するホールコンピュータ（図示せず）などへ送信することができる。これらの報知を行うことにより、当該異常の発生を遊技場の店員に知らせることができる。そして、店員は、その異常の原因である不正行為に対して適切な措置を講じることができる。

これらメイン制御基板１１に実装されたメインＣＰＵ１１１及び出力回路１１２と、サブ制御基板２１に実装されたサブＣＰＵ２１１は、次のような構成で接続されている。
メインＣＰＵ１１１は、信号出力端子ｔ１１が、出力回路１１２における３ステートバッファ１１９の入力端子ｔ２１に接続されている。
また、メインＣＰＵ１１１は、解除信号出力端子ｔ１２が、選択回路１１８の第二入力端子ｔ３２に接続されている。

出力回路１１２に備えられた３ステートバッファ１１９は、出力端子ｔ２２が、信号ケーブル３０を介してサブ制御基板２１のサブＣＰＵ２１１の信号入力端子ｔ４１に接続されており、イネーブル端子ｔ２３が選択回路１１８の出力端子ｔ３３に接続されており、電圧端子ｔ２４が電流検出回路１１６を介して電源回路１１５に接続されており、接地端子ｔ２５が、グラウンド（ＧＮＤ）に接続されることで接地されている。
電流検出回路１１６の出力端子は、記憶回路１１７の入力部に接続されており、記憶回路１１７の出力部が選択回路１１８の第一入力端子ｔ３１に接続されている。
サブ制御基板２１のサブＣＰＵ２１１の信号入力端子ｔ４１は、３ステートバッファ１１９の出力端子ｔ２２に接続されている。

また、３ステートバッファ１１９が図５に示す回路構成となっているとき、この３ステートバッファ１１９のＮＡＮＤ回路の一の入力端子が入力端子ｔ２１に接続されており、ＮＡＮＤ回路の他の入力端子がイネーブル端子ｔ２３に接続されており、ＮＡＮＤ回路の出力端子がＰチャネルのＭＯＳＦＥＴのゲートに接続されている。
また、ＮＯＲ回路の一の入力端子が入力端子ｔ２１に接続されており、ＮＯＲ回路の他の入力端子がＮＯＴ回路の出力端子に接続されており、ＮＯＲ回路の出力端子がＮチャネルのＭＯＳＦＥＴのゲートに接続されている。そして、ＮＯＴ回路の入力端子がイネーブル端子ｔ２３に接続されている。
さらに、ＰチャネルのＭＯＳＦＥＴのソースが電圧端子ｔ２４に接続されており、ＰチャネルのＭＯＳＦＥＴのドレインがＮチャネルのＭＯＳＦＥＴのドレインに接続されるとともに出力端子ｔ２２に接続されており、ＮチャネルのＭＯＳＦＥＴのソースが接地端子ｔ２５に接続されている。

このような回路構成を備えたメイン制御基板１１とサブ制御基板２１においては、これらメイン制御基板１１とサブ制御基板２１との間を電気的に接続して、制御信号を送信可能とするための信号ケーブル３０が接続されている。
具体的に、信号ケーブル３０は、その一端が、メイン制御基板１１に実装されたコネクタ（図示せず）を介して、出力回路１１２の３ステートバッファ１１９の出力端子ｔ２２に接続されており、他端が、サブ制御基板２１に実装されたコネクタ（図示せず）を介して、サブＣＰＵ２１１の信号入力端子ｔ４１に接続されている。

そして、これら信号ケーブル３０やコネクタに対しては、スロットマシン１に対して不正に出玉を払い出させる等の不正行為を目的として製作された不正基板が取り付けられることがある。
ただし、この不正基板が動作して信号ケーブル３０の電位をＨｉｇｈからＬｏｗに変移させると、メイン制御基板１１に実装された出力回路１１２が、その変移に伴って流れる所定値以上の電流Ｉｕを検出し、その後にメインＣＰＵ１１１から出力された一又は二以上の制御信号のサブ制御部２０への送信を停止し、さらに、その後、サブ制御部２０への制御信号の送信の停止を解除する。

これにより、メイン制御基板１１からサブ制御基板２１へ送信されるべき制御コマンドのうち一又は二以上の制御コマンドがサブ制御基板２１に到達しなくなるので、サブ制御基板２１のサブＣＰＵ２１１においては、その後に受信した制御信号に含まれている付加情報と、その前に受信した制御信号に含まれている付加情報とを照合したときに、これら付加情報が一致しないことから、不正基板が取り付けられたことに起因する異常を検出することができるようになっている。

このようなメイン制御部１０及びサブ制御部２０の動作の手順について、図７、図８を参照して説明する。

（１）不正行為が発生していない場合
ここでは、不正行為が発生していない場合、すなわち、信号ケーブル３０に不正基板が接続されていない場合の、メイン制御部１０及びサブ制御部２０の動作の手順について、図７を参照して説明する。

メイン制御部１０の出力回路１１２に備えられた３ステートバッファ１１９は、出力側（出力端子ｔ２２）のインピーダンスが定常値（ＨｉＺでない値）になっている（Ｓ１０）。
また、メイン制御部１０の記憶部１１３には、メインＣＰＵ１１１が前回出力した制御信号の第二の付加情報が記憶されているものとする。
さらに、サブ制御部２０の記憶部２１２には、サブＣＰＵ２１１が前回受信した制御信号の第二の付加情報が記憶されているものとする。

メインＣＰＵ１１１は、所定のタイミングで制御コマンドを生成すると（Ｓ１１）、記憶部１１３から第二の付加情報を取り出し、この第二の付加情報を第一の付加情報として、その生成した制御コマンドに付加する（Ｓ１２、図４の制御信号Ｃ２の第一付加情報「Ｆ２」）。
また、メインＣＰＵ１１１は、ランダムに発生させた第二の付加情報をその生成した制御コマンドに付加する（Ｓ１２、図４の制御信号Ｃ２の第二付加情報「Ｆ３」）。
そして、メインＣＰＵ１１１は、それら第一の付加情報と第二の付加情報とを付加した制御コマンドを制御信号として、信号出力端子ｔ１１から出力する（Ｓ１３）。
なお、第二の付加情報は、記憶部１１３に記憶される。

３ステートバッファ１１９は、その制御信号を入力端子ｔ２１にて入力する（Ｓ１４）。
３ステートバッファ１１９は、出力側（出力端子ｔ２２）のインピーダンスが定常値になっていることから、入力端子ｔ２１にて入力した制御信号を、出力端子ｔ２２から出力して、サブ制御部２０へ送信する（Ｓ１４）。
制御信号は、信号ケーブル３０を通してサブ制御部２０へ送られ、サブＣＰＵ２１１の信号入力端子ｔ４１にて受信される（Ｓ１５）。

サブＣＰＵ２１１は、受信した制御信号から第一の付加情報を抽出する。なお、図４においては、制御信号Ｃ２から第一付加情報「Ｆ２」が抽出されている。
次いで、サブＣＰＵ２１１は、記憶部２１２から第二の付加情報を取り出す。この第二の付加情報は、サブＣＰＵ２１１が前回受信した制御信号に含まれていた第二の付加情報であって記憶部２１２に記憶されたものである。なお、図４においては、記憶部２１２から第二付加情報「Ｆ２」が取り出されている。
サブＣＰＵ２１１は、これら抽出した第一の付加情報と記憶部２１２から取り出した第二の付加情報とを照合する（Ｓ１６）。
照合の結果、これら第一の付加情報と第二の付加情報が一致しているときは、異常が発生しておらず、正常であるものと判定する。
一方、第一の付加情報と第二の付加情報が一致していないときは、異常が発生したものと判定する。

なお、図４においては、制御信号Ｃ２から抽出された第一付加情報「Ｆ２」と、記憶部２１２から取り出された第二付加情報「Ｆ２」が照合されており、これら第一付加情報Ｆ２と第二付加情報Ｆ２とは、いずれも「Ｆ２」であって一致しているため、サブＣＰＵ２１１は、異常が発生しておらず、正常であるものと判定する。
この場合、当該スロットマシン１においては、実行されている遊技が通常通り進行する。

さらに、サブＣＰＵ２１１は、受信した制御信号を記憶部２１２に記憶させる（Ｓ１７）。このとき、サブＣＰＵ２１１は、その制御信号に含まれている制御コマンドと第一の付加情報と第二の付加情報のすべてを記憶部２１２に記憶させてもよく、あるいは、少なくとも第二の付加情報のみを記憶部２１２に記憶させるようにしてもよい。
なお、図４においては、制御信号Ｃ２の第二付加情報「Ｆ３」が記憶部２１２に記憶されている。

また、メインＣＰＵ１１１は、制御信号を出力した後に、解除信号出力端子ｔ１２から解除信号を出力して選択回路１１８へ送る（Ｓ１８）。
選択回路１１８は、その解除信号を第二入力端子ｔ３２にて入力する（Ｓ１９）。
これに伴い、選択回路１１８は、送信許可信号を出力端子ｔ３３から出力して３ステートバッファ１１９へ送る（Ｓ２０）。
３ステートバッファ１１９は、その送信許可信号をイネーブル端子ｔ２３にて入力する（Ｓ２１）。
ただし、３ステートバッファ１１９においては、出力側（出力端子ｔ２２）のインピーダンスが定常値であり、入力端子ｔ２１で入力した制御信号を出力端子ｔ２２から出力してサブ制御部２０へ送信する状態となっている。このため、選択回路１１８から送られてきた送信許可信号が３ステートバッファ１１９のイネーブル端子ｔ２３で入力されても、３ステートバッファ１１９の出力端子ｔ２２の状態は変化しない。

（２）不正行為が発生した場合
ここでは、不正行為が行われた場合、すなわち、信号ケーブル３０又はコネクタに不正基板が接続された場合の、メイン制御部１０及びサブ制御部２０の動作の手順について、図８を参照して説明する。

メイン制御部１０の出力回路１１２に備えられている３ステートバッファ１１９は、出力側のインピーダンスが定常値になっている（Ｓ３０）。
また、メイン制御部１０の記憶部１１３には、メインＣＰＵ１１１が前回出力した制御信号の第二の付加情報が記憶されているものとする。
さらに、サブ制御部２０の記憶部２１２には、サブＣＰＵ２１１が前回受信した制御信号の第二の付加情報が記憶されているものとする。

信号ケーブル３０に不正基板が接続されて、信号ケーブル３０の電位がＨｉｇｈからＬｏｗに変移すると、メイン制御部１０の３ステートバッファ１１９の電圧端子ｔ２４に所定値以上の電流Ｉｕが流れる。
電流検出回路１１６は、その所定値以上の電流Ｉｕを検出すると（Ｓ３１）、異常検出信号を出力して記憶回路１１７へ送る（Ｓ３２）。
記憶回路１１７は、異常検出信号を入力すると、この異常検出信号が示す情報、すなわち、異常が検出されたことなどを示す情報を異常検出情報として記憶する（Ｓ３３）。

選択回路１１８は、電流検出回路１１６から出力された異常検出信号（又は記憶回路１１７から取り出した異常検出情報）を入力すると（Ｓ３４）、サブ制御部２０への制御信号の送信を停止させることを示す選択信号を送信停止信号として、出力端子ｔ３３から出力して、３ステートバッファ１１９へ送る（Ｓ３５）。具体的には、電位レベルがＬｏｗを示す送信停止信号を出力する。
３ステートバッファ１１９は、選択回路１１８から送られてきた送信停止信号をイネーブル端子ｔ２３にて入力する（Ｓ３６）。これにより、３ステートバッファ１１９の出力側（出力端子ｔ２２）のインピーダンスがＨｉＺになり、入力端子ｔ２１で入力した制御信号を出力端子ｔ２２から出力しない送信停止状態となる（Ｓ３７）。

メインＣＰＵ１１１は、３ステートバッファ１１９が送信停止状態となった後の所定のタイミングで制御コマンドを生成すると（Ｓ３８）、記憶部１１３から第二の付加情報を取り出し、この第二の付加情報を第一の付加情報として、その生成した制御コマンドに付加する（Ｓ３９、図４の制御信号Ｃ３の第一付加情報「Ｆ３」）。
また、メインＣＰＵ１１１は、ランダムに発生させた第二の付加情報をその生成した制御コマンドに付加する（Ｓ３９、図４の制御信号Ｃ３の第二付加情報「Ｆ４」）。なお、第二の付加情報は、記憶部１１３に記憶される。
そして、メインＣＰＵ１１１は、それら第一の付加情報と第二の付加情報とを付加した制御コマンドを制御信号として、信号出力端子ｔ１１から出力する（Ｓ４０）。

３ステートバッファ１１９は、その制御信号を入力端子ｔ２１にて入力する（Ｓ４１）。
ところが、３ステートバッファ１１９は、出力側（出力端子ｔ２２）のインピーダンスがＨｉＺになっていることから、入力端子ｔ２１にて入力した制御信号を出力端子ｔ２２からは出力せず、この制御信号のサブ制御部２０への送信を停止させる（Ｓ４１）。
このため、サブ制御部２０のサブＣＰＵ２１１は、その制御信号を受信することができない。
なお、図４においては、サブＣＰＵ２１１に対する制御信号Ｃ３の送信を停止している状態を示している。

メインＣＰＵ１１１は、制御信号を出力した後に、解除信号出力端子ｔ１２から解除信号を出力して選択回路１１８へ送る（Ｓ４２）。
選択回路１１８は、第二入力端子ｔ３２にて解除信号を入力すると（Ｓ４３）、送信許可信号を出力端子ｔ３３から出力して３ステートバッファ１１９へ送る（Ｓ４４）。具体的には、電位レベルがＨｉｇｈの送信許可信号を出力する。
３ステートバッファ１１９は、選択回路１１８から送られてきた送信許可信号をイネーブル端子ｔ２３にて入力する（Ｓ４５）。これにより、３ステートバッファ１１９の出力側（出力端子ｔ２２）のインピーダンスがＨｉＺから定常値に変化する（Ｓ４６）。
これにより、この３ステートバッファ１１９における制御信号のサブ制御基板２１への送信の停止が解除される（Ｓ４６）。このため、その後に入力端子ｔ２１に入力された制御信号は、出力端子ｔ２２から出力されてサブ制御部２０へ送信される。

メインＣＰＵ１１１は、その後、所定のタイミングで制御コマンドを生成すると（Ｓ４７）、記憶部１１３から第二の付加情報を取り出し、この第二の付加情報を第一の付加情報として、その生成した制御コマンドに付加する（Ｓ４８、図４の制御信号Ｃ４の第一付加情報「Ｆ４」）。
また、メインＣＰＵ１１１は、ランダムに発生させた第二の付加情報をその生成した制御コマンドに付加する（Ｓ４８、図４の制御信号Ｃ４の第二付加情報「Ｆ５」）。なお、第二の付加情報は、記憶部１１３に記憶される。
そして、メインＣＰＵ１１１は、それら第一の付加情報と第二の付加情報とを付加した制御コマンドを制御信号として、信号出力端子ｔ１１から出力する（Ｓ４９）。

３ステートバッファ１１９は、その制御信号を入力端子ｔ２１にて入力する（Ｓ５０）。
３ステートバッファ１１９は、出力側（出力端子ｔ２２）のインピーダンスが定常値になっていることから、入力端子ｔ２１にて入力した制御信号を、出力端子ｔ２２から出力して、サブ制御部２０へ送信する（Ｓ５０）。
３ステートバッファ１１９の出力端子ｔ２２から出力された制御信号は、信号ケーブル３０を通してサブ制御部２０へ送られ、サブＣＰＵ２１１の信号入力端子ｔ４１にて受信される（Ｓ５１）。

サブＣＰＵ２１１は、受信した制御信号から第一の付加情報を抽出する。なお、図４においては、制御信号Ｃ４から第一付加情報「Ｆ４」が抽出されている。
次いで、サブＣＰＵ２１１は、記憶部２１２から第二の付加情報を取り出す。この第二の付加情報は、サブＣＰＵ２１１が前回受信した制御信号に含まれていた第二の付加情報であって記憶部２１２に記憶されたものである。なお、図４においては、記憶部２１２から第二付加情報「Ｆ３」が取り出されている。
サブＣＰＵ２１１は、これら抽出した第一の付加情報と記憶部２１２から取り出した第二の付加情報とを照合する（Ｓ５２）。
照合の結果、これら第一の付加情報と第二の付加情報が一致しているときは、不正行為が行われておらず、正常であるものと判定する。一方、第一の付加情報と第二の付加情報が一致していないときは、異常が発生したものと判定する。

図４においては、制御信号Ｃ４から抽出された第一付加情報「Ｆ４」と、記憶部２１２から取り出された第二付加情報「Ｆ３」が照合されており、これらは一致していないため、サブＣＰＵ２１１は、異常が発生したものと判定する。
この判定の結果にもとづいて、サブＣＰＵ２１１は、異常が発生したことを報知する（Ｓ５３）。

そして、サブＣＰＵ２１１は、受信した制御信号を記憶部２１２に記憶させる（Ｓ５４）。このとき、その制御信号に含まれているもののうち、少なくとも第二の付加情報を記憶部２１２に記憶させる（図４の制御信号Ｃ４の第二付加情報「Ｆ５」）。

メインＣＰＵ１１１は、制御信号を出力した後に、解除信号出力端子ｔ１２から解除信号を出力して選択回路１１８へ送る（Ｓ５５）。
選択回路１１８は、第二入力端子ｔ３２にて解除信号を入力する（Ｓ５６）。
これに伴い、選択回路１１８は、送信許可信号を出力端子ｔ３３から出力して３ステートバッファ１１９へ送る（Ｓ５７）。
３ステートバッファ１１９は、その送信許可信号をイネーブル端子ｔ２３にて入力する（Ｓ５８）。
ただし、３ステートバッファ１１９においては、出力側（出力端子ｔ２２）のインピーダンスが定常値であり、入力端子ｔ２１で入力した制御信号を出力端子ｔ２２から出力してサブ制御部２０へ送信する状態となっている。このため、選択回路１１８から送られてきた送信許可信号が３ステートバッファ１１９のイネーブル端子ｔ２３で入力されても、３ステートバッファ１１９の出力端子ｔ２２の状態は変化しない。

以上説明したように、本実施形態の遊技機によれば、メイン制御部のメインＣＰＵが、今回出力する制御コマンドと次回出力する制御コマンドとのそれぞれに同じ情報を付加情報として付加して出力し、サブＣＰＵが、それら制御コマンドに付加されている付加情報を照合することにより、制御コマンドの正当性を判定する構成とし、この構成において、メイン制御基板の出力回路が、信号ケーブルなどに不正基板が取り付けられたことを当該不正行為の発生あるいは異常の発生として検出すると、その後にメイン制御基板から出力された一又は二以上の制御コマンドのサブ制御基板への送信を停止するように動作する構成とした。
このような構成としたことにより、サブＣＰＵにて受信されるべき制御コマンドのうちの一又は二以上の制御コマンドが、不正行為の発生に伴って受信されなくなるので、このサブＣＰＵにおいて行われる照合の結果が付加情報の不一致であるコマンドエラーとなり、これにより、この不正行為の発生に起因する異常の発生を検出することができる。そして、この検出の結果にもとづいて遊技を停止し、あるいは、その検出の結果を遊技場の店員に報知することにより、不正に出玉が払い出される事態を回避することができ、遊技場が多大な損害を蒙る事態を阻止できる。
しかしながら、上述した特許文献１に記載の技術（以下、文献技術という）においては、次のような問題があった。
文献技術は、不正行為を原因とする異常の発生の有無の判定をサブ制御基板で行っているが、その異常の原因となる不正行為は、メイン制御基板の不正な交換あるいはメイン制御基板に記憶されたプログラムの改ざんであった。
そして、このような異常の検出を可能とする理由は、次の通りであった。すなわち、それらメイン制御基板の不正な交換等を内容とする不正行為が実行されたとき、交換後の不正基板又は改ざんされたプログラムは、交換前の正規のメイン制御基板又は改ざん前のプログラムが送信したコマンドがわからないので、このコマンドの一部である認証データを特定できない。このため、交換後の不正基板等は、次のコマンドに正規の認証データを付加することができないことから、正規でない認証データを独自に生成してコマンドに付加し（又は、認証データをコマンドに付加することなく）、このコマンドをサブ制御基板へ送信することとなる。そうすると、サブ制御基板では、その認証データが照合データと一致しなくなるので、メイン制御基板が正当でないとの判定を行うことができる。
ところが、不正行為の内容がメイン制御基板の不正な交換やプログラムの改ざんでない場合、例えば、メイン制御基板とサブ制御基板とを接続する信号ケーブルに対して不正基板を接続するといった不正行為である場合には、文献技術を実施しても、この不正行為を原因とする異常の発生を検出できないという問題があった。
具体的に説明すると、信号ケーブルに接続される不正基板は、不正なコマンドを信号ケーブルへ出力し、この信号ケーブルを通してサブ制御基板へ送り込むことにより、このサブ制御基板を不正に動作させて、出玉を不正に払い出させるという動作を実行する。
この不正基板は、信号ケーブルに接続されることから、メイン制御基板から出力された正規のコマンドをその信号ケーブルから取り込むことが可能となっている。このため、不正基板は、メイン制御基板から前回出力されたコマンドの一部である認証データを容易に入手できるので、この認証データを不正コマンドに付加して信号ケーブルに送り込むことができる。
サブ制御基板では、不正コマンドに付加されている認証データと照合データとを照合するが、これら認証データと照合データが一致するため、この不正コマンドが不正であるとの判定を行うことができない。よって、当該不正基板が接続された遊技機では、その不正行為を原因とする異常を検出できず、不正に出玉が払い出されて、遊技場が損害を蒙る事態が生じる結果となってしまう。
このように、文献技術では、信号ケーブルに接続された不正基板に対応できず、遊技場が損害を受ける事態を回避できないという問題があった。

また、信号ケーブルに不正基板を接続する不正行為が発生した場合において、この不正基板が信号ケーブルの電位レベルをＨｉｇｈからＬｏｗに変移させると、メイン制御基板の出力回路に所定値以上の電流が流れるので、出力回路は、この電流を検知することにより、当該不正行為に起因する異常の発生を検出することができる。そして、このように、出力回路における所定値以上の電流の検出は、不正基板が信号ケーブルの電位レベルをＨｉｇｈからＬｏｗに変移させた時点で可能となっており、この時点で出力回路に設けられた３ステートバッファの出力端子のインピーダンスがＨｉＺになるので、不正基板は、信号ケーブルに不正信号を送り込むことができない。よって、不正に出玉が払い出される事態を未然に防ぐことができ、遊技場が損害を蒙る事態を回避できる。

さらに、信号ケーブルに不正基板を接続する不正行為においては、メインＣＰＵから出力された制御信号がその不正基板に取り込まれ、この制御信号の制御コマンドに付加されている付加情報をその不正基板が入手することが考えられるが、本発明は、メインＣＰＵが第二の付加情報を乱数等によって発生させているため、不正基板がその第二の付加情報と同じ情報を発生させることができないようになっている。よって、不正基板は、次にメインＣＰＵが制御コマンドに付加する第一の付加情報を入手できず、この第一の付加情報を第二の付加情報として今回の制御コマンドに付加して信号ケーブルに送り込むことができないことから、サブＣＰＵは、制御信号の付加情報の認証を行うことでその不正基板を確実に検出することができる。

また、メイン制御部の出力回路においては、信号ケーブルに接続された不正基板を検出していることから、この検出の結果を例えばメインＣＰＵに伝えることにより、このメインＣＰＵが遊技を停止させるなどの措置を講ずることも可能である。ただし、この場合は、その検出の結果がサブ制御部に伝わらないことも想定される。本発明は、出力回路が不正基板を検出して一又は二以上の制御信号のサブ制御部への送信を停止した後、この停止をその後に解除することにより、その不正基板の検出後において、サブ制御部にて制御信号の受信を可能とし、この制御信号を用いた照合を可能にして、このサブ制御部における不正行為の検出を実現するものである。
さらに、本実施形態におけるメイン制御基板とサブ制御基板の構成は、サブ制御基板からメイン制御基板へのデータ信号の送信を新たに追加するものではない。つまり、本発明は、メイン制御基板からサブ制御基板への単方向データ通信を遵守したものであることから、既存の遊技機の機種や新規の遊技機の機種においても、本発明を適用することができる。

以上、本発明の遊技機の好ましい実施形態について説明したが、本発明に係る遊技機は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、本発明を適用する遊技機の例としてスロットマシンを挙げたが、本発明を適用可能な遊技機は、スロットマシンに限るものではなく、メイン制御基板とサブ制御基板とを備えた遊技機、例えば、パチンコ機、玉スロ、雀球機、アレンジボールなどの遊技機に本発明を適用することができる。
また、本発明は、いわゆる封入式の遊技機にも適用可能である。封入式の遊技機とは、一定数の遊技媒体を内部に封入して循環的に使用することで遊技を行い、入賞にもとづく景品玉については、遊技者側に払い出すことなくデータとして積算記憶し、遊技に使用した遊技媒体の数量をその積算記憶した値から減算して遊技を行う遊技機をいう。

さらに、上述した実施形態では、一つのメイン制御基板にメインＣＰＵと記憶部と出力回路とを実装することを想定しているが、このような実装に限るものではなく、例えば、メイン基板ケース内にメイン制御基板と追加基板とを設け、メインＣＰＵと記憶部とをメイン制御基板に実装し、出力回路を追加基板に実装するといった構成とすることもできる。
また、図５に示す回路は、３ステートバッファの回路構成の一例を示すものである。つまり、本発明の遊技機のメイン制御部に備えられる３ステートバッファは、図５に示す回路構成とすることができるが、この回路構成に限るものではなく、当該３ステートバッファと同様の機能を有する他の構成の回路を当該３ステートバッファとして用いることもできる。

さらに、メインＣＰＵは、メイン制御基板に実装された出力回路の中継回路が制御コマンドの送信を停止しているときにこの停止を解除するための解除信号を出力するが、メインＣＰＵは、制御コマンドを出力するたびに解除信号を出力することもでき、あるいは、二以上の制御コマンドを出力するたびに一つの解除信号を出力することもできる。前者の場合は、サブＣＰＵで受信されない制御コマンドが一つのみとなるのに対し、後者の場合は、サブＣＰＵで受信されない制御コマンドが二以上となる。ただし、いずれの場合も、解除信号がメインＣＰＵから出力された後は、サブＣＰＵが制御コマンドを受信可能となるので、この受信した制御コマンドに付加されている付加情報と前回受信した制御コマンドに付加されていた付加情報とを照合することにより、不正行為を検出することができる。

また、上述した実施形態では、信号ケーブルに不正基板が接続されたことによりメイン制御部の中継回路に所定値以上の電流が流れたときに、この所定値以上の電流を電流検出回路が検出すると、この電流検出回路が異常検出信号を記憶回路と選択回路へ送る構成としたが、例えば、電流検出回路がその異常検出信号をメインＣＰＵへ送る構成とすることもできる。このような構成とした場合、メインＣＰＵは、異常検出信号を受けると、異常が発生したものと判定して、遊技の進行を停止する処理を実行することができる。これにより、遊技場が蒙る損害の発生を回避又は抑制できる。

１ スロットマシン（遊技機）
１０ メイン制御部
１１ メイン制御基板
１１１ メインＣＰＵ
１１２ 出力回路
１１４ 中継回路
１１６ 電流検出回路
１１８ 選択回路
１１９ ３ステートバッファ
２０ サブ制御部
２１ サブ制御基板
２１１ サブＣＰＵ
３０ 信号ケーブル

Claims (1)

1. 遊技の進行を制御するメイン制御部と、所定の演出を制御するサブ制御部とを備えた遊技機であって、
   前記メイン制御部は、所定の制御コマンドを出力するメインＣＰＵと、このメインＣＰＵから出力された前記制御コマンドを前記サブ制御部へ送る出力回路とを備え、
   前記メイン制御部と前記サブ制御部との間には、前記出力回路から出力された前記制御コマンドを前記サブ制御部へ送信するための信号ケーブルが接続されており、
   前記メインＣＰＵは、前記制御コマンドを今回出力する制御コマンドとして生成すると、次に出力する制御コマンドを生成するときに当該制御コマンドに付加する所定の情報を、付加情報として、今回生成した制御コマンドに付加して出力し、
   前記サブ制御部は、前記メインＣＰＵから出力された制御コマンドを受信し、次いで制御コマンドを受信すると、これら二つの制御コマンドの前記付加情報を照合して、異常の発生の有無を判定し、
   前記出力回路は、前記信号ケーブルに不正目的の基板が接続されたことを検出すると、当該検出後に前記メインＣＰＵから出力された一又は二以上の前記制御コマンドの前記サブ制御部への送信を停止し、
   前記メインＣＰＵは、前記制御コマンドを一又は二以上出力すると、前記制御コマンドの前記サブ制御部への送信の停止を解除することを示す解除信号を、前記出力回路に対して送信し、
   前記出力回路は、前記解除信号を受信すると、前記制御コマンドの前記サブ制御部への送信の停止を解除する
   ことを特徴とする遊技機。
   

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