JP6294125B2 - 静電気保護素子 - Google Patents

Description

本明細書で開示される技術は、静電気保護素子に関する。

半導体集積回路を静電気から保護するために、サイリスタ型の静電気保護素子が用いられることが多い。サイリスタ型の静電気保護素子では、アノード電極とカソード電極の電位差が降伏電圧に達すると、Ｐ型ウェル領域とＮ型ウェル領域の接合面でアバランシェ降伏が発生し、多量のキャリア（電子及び正孔）が生成される。次に、アノード電極とカソード電極の電位差がトリガ電圧に達すると、アバランシェ降伏で生成した多量のキャリアがベース電流となってＰＮＰトランジスタが動作し、サイリスタがターンオンする。

特許文献１及び特許文献２は、Ｐ型ウェル領域とＮ型ウェル領域の接合面にＮ型高濃度半導体領域を形成する技術を開示する。このようなＮ型高濃度半導体領域が形成されていると、Ｎ型高濃度半導体領域とＰ型ウェル領域の接合面の電界強度が高くなり、トリガ電圧が低下する。これにより、静電気保護素子は、低耐圧な半導体集積回路にも適用可能となる。

特開平９−２９３８８１号公報（特に、図６） 特開２０１０−６７６３２号公報（特に、図７）

この種の静電気保護素子では、半導体層の主面上に絶縁膜が被覆されている。このため、アバランシェ降伏で生成したキャリアの一部は、絶縁膜に蓄積する。特許文献１及び特許文献２では、Ｎ型高濃度半導体領域が半導体層の主面に露出するように形成されており、Ｎ型高濃度半導体領域と絶縁膜が接している。本発明者らの検討によると、Ｎ型高濃度半導体領域と絶縁膜が接していると、絶縁膜内に電荷が蓄積したときに、サイリスタ型の静電気保護素子のトリガ電圧が変動することが分かってきた。本明細書では、トリガ電圧が安定したサイリスタ型の静電気保護素子を提供することを目的としている。

本明細書で開示される静電気保護素子の一実施形態は、半導体層及び絶縁膜を備える。半導体層は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域及び第５半導体領域を有する。第１半導体領域は、半導体層の主面に露出しており、第１導電型である。第２半導体領域は、半導体層の主面に露出しており、第１半導体領域に囲まれており、第２導電型である。第３半導体領域は、半導体層の主面に露出しており、第１半導体領域に隣接しており、第２導電型である。第４半導体領域は、半導体層の主面に露出しており、第３半導体領域に囲まれており、第１導電型である。第５半導体領域は、半導体層の主面から離れており、第１半導体領域及び前記第３半導体領域に接しており、第１半導体領域の不純物濃度よりも濃い第１導電型である。絶縁膜は、第１半導体領域と第３半導体領域の接合面が半導体層の主面に露出する露出部分を被覆する。第５半導体領域は、半導体層の主面に直交する方向から観測したときに、露出部分に重複する位置に配置されている。

上記実施形態の静電気保護素子では、第５半導体領域が半導体層の主面から離れて形成されている。このため、半導体層の主面を被覆する絶縁膜に電荷が蓄積したとしても、その影響が抑えられる。これにより、上記実施形態の静電気保護素子のトリガ電圧が安定する。

実施例の静電気保護素子であり、図２のI-I線に対応した要部断面図を模式的に示す。 実施例の静電気保護素子の半導体層の平面図を模式的に示す。 実施例の静電気保護素子のＩ−Ｖ特性のシミュレーション結果の概要を示す。 比較例の静電気保護素子の要部断面図を模式的に示す。 比較例の静電気保護素子のＩ−Ｖ特性のシミュレーション結果の概要を示す。 変形例の静電気保護素子の半導体層の平面図を模式的に示す。 変形例の静電気保護素子の要部断面図を模式的に示す。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。

本明細書で開示される静電気保護素子の一実施形態は、半導体層及び絶縁膜を備えていえもよい。半導体層の材料は、特に限定されるものではなく、一例では、シリコン、炭化珪素、窒化ガリウム、酸化物又はダイヤモンドであってもよい。半導体層は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域及び第５半導体領域を有していてもよい。第１半導体領域は、半導体層の主面に露出しており、第１導電型であってもよい。第２半導体領域は、半導体層の主面に露出しており、第１半導体領域に囲まれており、第２導電型であってもよい。第３半導体領域は、半導体層の主面に露出しており、第１半導体領域に隣接しており、第２導電型であってもよい。第４半導体領域は、半導体層の主面に露出しており、第３半導体領域に囲まれており、第１導電型であってもよい。第５半導体領域は、半導体層の主面から離れており、第１半導体領域及び前記第３半導体領域に接しており、第１半導体領域の不純物濃度よりも濃い第１導電型であってもよい。絶縁膜は、第１半導体領域と第３半導体領域の接合面が半導体層の主面に露出する露出部分を被覆してもよい。第５半導体領域は、半導体層の主面に直交する方向から観測したときに、露出部分に重複する位置に配置されていてもよい。

上記実施形態では、第５半導体領域が、半導体層の主面に直交する方向から観測したときに、分散配置されていてもよい。この場合、第５半導体領域の曲率半径が小さくなるので、第３半導体領域との接合面での電界強度が高くなる。これにより、静電気保護素子のトリガ電圧が低下する。

図１に示されるように、サイリスタ型の静電気保護素子１は、半導体層１０、絶縁膜２０、アノード電極３２及びカソード電極３４を備える。半導体層１０には、電気信号を処理する半導体集積回路（図示省略）が形成されている。静電気保護素子１は、その半導体集積回路と同一の半導体層１０に形成されており、アノード電極３２が半導体集積回路の電源端子に接続され、カソード電極３４がＧＮＤ端子に接続される。静電気保護素子１は、半導体集積回路の電源端子に印加される静電気から半導体集積回路を保護する。

図１に示されるように、半導体層１０は、シリコン単結晶であり、ｐ型の基板１１、ｎ型のＮ型ウェル領域１２、ｎ⁺型のＮ型ウェルコンタクト領域１３、ｐ⁺型のアノード領域１４、ｎ⁺型のＮ型高濃度領域１５、ｐ型のＰ型ウェル領域１６、ｎ⁺型のカソード領域１７及びｐ⁺型のＰ型ウェルコンタクト領域１８を有する。

図１に示されるように、基板１１は、半導体層１０の裏層部に形成されており、半導体層１０の表層部に各半導体領域１２，１３，１４，１５，１６，１７，１８を形成した残部に相当する。基板１１は、例えば、ドーパントとしてボロンを含んでおり、そのドーパント濃度が約５×１０¹⁴〜５×１０¹⁶ｃｍ^-3である。この例では、基板１１のドーパント濃度が１×１０¹⁵ｃｍ^-3である。

図１に示されるように、Ｎ型ウェル領域１２は、半導体層１０の表層部に形成されており、半導体層１０の主面に露出する。Ｎ型ウェル領域１２は、イオン注入技術を利用して、半導体層１０の主面からリンを導入することで形成される。Ｎ型ウェル領域１２のドーパント濃度は、約５×１０¹⁶〜２．５×１０¹⁷ｃｍ^-3である。この例では、Ｎ型ウェル領域１２のドーパント濃度が１．２７×１０¹⁷ｃｍ^-3である。Ｎ型ウェル領域１２は、特許請求の範囲に記載の第１半導体領域の一例である。

図１に示されるように、Ｎ型ウェルコンタクト領域１３は、半導体層１０の表層部に形成されており、半導体層１０の主面に露出しており、アノード電極３２に電気的に接続する。Ｎ型ウェルコンタクト領域１３は、Ｎ型ウェル領域１２に囲まれている。Ｎ型ウェルコンタクト領域１３は、イオン注入技術を利用して、半導体層１０の主面からリンを導入することで形成される。Ｎ型ウェルコンタクト領域１３のドーパント濃度は、約５×１０¹⁸〜１×１０²⁰ｃｍ^-3である。Ｎ型ウェルコンタクト領域１３の厚みは、約０．２〜１．０μｍである。この例では、Ｎ型ウェルコンタクト領域１３のドーパント濃度が５×１０¹⁹ｃｍ^-3であり、その厚みが０．５μｍである。Ｎ型ウェルコンタクト領域１３は、Ｎ型ウェル領域１２のうちのドーパント濃度が濃い部分であり、Ｎ型ウェル領域１２の一部と評価できる。

図１に示されるように、アノード領域１４は、半導体層１０の表層部に形成されており、半導体層１０の主面に露出しており、アノード電極３２に電気的に接続する。アノード領域１４は、Ｎ型ウェル領域１２に囲まれている。アノード領域１４は、半導体層１０の主面を含む面内において、Ｎ型ウェルコンタクト領域１３とＰ型ウェル領域１６の間に配置されている。図２に示されるように、アノード領域１４とカソード領域１７を結ぶ方向のアノード領域１４とカソード領域１７の間の距離Ｌ１は、約１０〜３０μｍである。この例では、アノード領域１４とカソード領域１７の間の距離Ｌ１が２０μｍである。アノード領域１４は、イオン注入技術を利用して、半導体層１０の主面からボロンを導入することで形成される。アノード領域１４のドーパント濃度は、約５×１０¹⁸〜１×１０²⁰ｃｍ^-3である。アノード領域１４の厚みは、約０．２〜１．０μｍである。この例では、アノード領域１４のドーパント濃度が５×１０¹⁹ｃｍ^-3であり、その厚みが０．５μｍである。アノード領域１４は、特許請求の範囲に記載の第２半導体領域の一例である。

図１に示されるように、Ｎ型高濃度領域１５は、半導体層１０の表層部に形成されており、半導体層１０の主面から離れており、Ｐ型ウェル領域１６よりも浅い位置に形成されている。Ｎ型高濃度領域１５は、Ｎ型ウェル領域１２及びＰ型ウェル領域１６の双方に接しており、一部がＮ型ウェル領域１２で囲まれており、他の一部がＰ型ウェル領域１６で囲まれている。Ｎ型高濃度領域１５は、Ｎ型ウェル領域１２とＰ型ウェル領域１６のＰＮ接合面を分断するように配置されている。

図２に示されるように、Ｎ型高濃度領域１５は、半導体層１０の主面に直交する方向から観測したときに、Ｎ型ウェル領域１２とＰ型ウェル領域１６のＰＮ接合面が半導体層１０の主面に露出する露出部分１Ａに重複する位置に配置されている。Ｎ型高濃度領域１５では、アノード領域１４とカソード領域１７を結ぶ方向の幅Ｗ１が、約２．０〜６．０μｍである。この例では、Ｎ型高濃度領域１５の幅Ｗ１は、４．０μｍである。Ｎ型高濃度領域１５は、イオン注入技術を利用して、半導体層１０の主面からリンを導入することで形成される。Ｎ型高濃度領域１５のドーパント濃度は、約５×１０¹⁸〜１×１０²⁰ｃｍ^-3である。Ｎ型高濃度領域１５の厚みは、約０．２〜１．０μｍである。半導体層１０の主面からＮ型高濃度領域１５までの深さは、約０．５〜２．０μｍである。この例では、Ｎ型高濃度領域１５のドーパント濃度が５×１０¹⁹ｃｍ^-3であり、その厚みが０．３μｍであり、その深さが０．５μｍである。Ｎ型高濃度領域１５は、特許請求の範囲に記載の第５半導体領域の一例である。

図１に示されるように、Ｐ型ウェル領域１６は、半導体層１０の表層部に形成されており、半導体層１０の主面に露出する。Ｐ型ウェル領域１６は、Ｎ型ウェル領域１２に囲まれている。Ｐ型ウェル領域１６は、イオン注入技術を利用して、半導体層１０の主面からボロンを導入することで形成される。Ｐ型ウェル領域１６のドーパント濃度は、約２．５〜３．５×１０¹⁷ｃｍ^-3である。Ｐ型ウェル領域１６の厚みは、約２〜５μｍである。この例では、Ｐ型ウェル領域１６のドーパント濃度が３．０×１０¹⁷ｃｍ^-3であり、その厚みが３．０μｍである。Ｐ型ウェル領域１６は、特許請求の範囲に記載の第３半導体領域の一例である。

図１に示されるように、カソード領域１７は、半導体層１０の表層部に形成されており、半導体層１０の主面に露出しており、カソード電極３４に電気的に接続する。カソード領域１７は、Ｐ型ウェル領域１６に囲まれている。カソード領域１７は、半導体層１０の主面を含む面内において、Ｎ型ウェル領域１２とＰ型ウェルコンタクト領域１８の間に配置されている。カソード領域１７は、イオン注入技術を利用して、半導体層１０の主面からリンを導入することで形成される。カソード領域１７のドーパント濃度は、約５×１０¹⁸〜１×１０²⁰ｃｍ^-3である。カソード領域１７の厚みは、約０．２〜１．０μｍである。この例では、カソード領域１７のドーパント濃度が５×１０¹⁹ｃｍ^-3であり、その厚みが０．５μｍである。カソード領域１７は、特許請求の範囲に記載の第４半導体領域の一例である。

図１に示されるように、Ｐ型ウェルコンタクト領域１８は、半導体層１０の表層部に形成されており、半導体層１０の主面に露出しており、カソード電極３４に電気的に接続する。Ｐ型ウェルコンタクト領域１８は、Ｐ型ウェル領域１６に囲まれている。Ｐ型ウェルコンタクト領域１８は、イオン注入技術を利用して、半導体層１０の主面からボロンを導入することで形成される。Ｐ型ウェルコンタクト領域１８のドーパント濃度は、約５×１０¹⁸〜１×１０²⁰ｃｍ^-3である。Ｐ型ウェルコンタクト領域１８の厚みは、約０．２〜１．０μｍである。この例では、Ｐ型ウェルコンタクト領域１８のドーパント濃度が５×１０¹⁹ｃｍ^-3であり、その厚みが０．５μｍである。Ｐ型ウェルコンタクト領域１８は、Ｐ型ウェル領域１６のうちのドーパント濃度が濃い部分であり、Ｐ型ウェル領域１６の一部と評価できる。

図１に示されるように、絶縁膜２０は、アノード電極３２及びカソード電極３４のコンタクト部分に開口が位置するように、半導体層１０の主面の一部を被覆する。絶縁膜２０は、半導体層１０の主面に直交する方向から観測したときに、Ｎ型ウェル領域１２とＰ型ウェル領域１６のＰＮ接合面の露出部分１Ａを被覆する。絶縁膜２０の材料は、酸化シリコンである。絶縁膜２０は、熱酸化技術を利用して、半導体層１０の主面を熱酸化することで形成される。

次に、静電気保護素子１の動作について説明する。図３に、静電気保護素子１のＩ−Ｖ特性のシミュレーション結果の概要を示す。アノード電極３２に静電気が印加され、アノード電極３２とカソード電極３４の電位差が降伏電圧Ｖｂに達すると、Ｎ型高濃度領域１５とＰ型ウェル領域１６の接合面でアバランシェ降伏が発生し、多量のキャリア（電子及び正孔）が生成する。次に、アノード電極３２とカソード電極３４の電位差がトリガ電圧Ｖｔに達すると、アバランシェ降伏で生成した多量のキャリアがベース電流となってアノード領域１４とＮ型ウェル領域１２とＮ型高濃度領域１５とＰ型ウェル領域１６で構成されるＰＮＰトランジスタが動作し、サイリスタがターンオンする。これにより、アノード電極３２からカソード電極３４に電流が流れ、アノード電極３２の電位が過度に高くなることが防止される。

ここで、アバランシェ降伏により生成した電子は、アバランシェ降伏の発生個所（Ｎ型高濃度領域１５とＰ型ウェル領域１６の接合面）の上方に存在する絶縁膜２０に蓄積する。図３では、絶縁膜２０の半導体層１０に接する面に蓄積した負電荷の電荷量を５×１０¹⁰ｃｍ^-2、５×１０¹¹ｃｍ^-2、１×１０¹²ｃｍ^-2と変動させたときのシミュレーション結果の概要を示す。本実施例の静電気保護素子１では、Ｉ−Ｖ特性が、絶縁膜２０に蓄積した負電荷の電荷量に実質的に依存しないことが確認された。具体的には、蓄積した負電荷の電荷量が５×１０¹⁰ｃｍ^-2の例のトリガ電圧Ｖｔは約１４．０Ｖであり、５×１０¹¹ｃｍ^-2の例のトリガ電圧Ｖｔは約１４．０Ｖであり、１×１０¹²ｃｍ^-2の例のトリガ電圧Ｖｔは約１４．０Ｖである。このように、本実施例の静電気保護素子１では、サイリスタがターンオンするトリガ電圧Ｖｔが、絶縁膜２０に蓄積した負電荷の電荷量の影響を実質的に受けないことが確認された。

ここで、図４に、比較例の静電気保護素子２を示す。比較例の静電気保護素子２は、Ｎ型高濃度領域１５が半導体層１０の主面に露出し、絶縁膜２０に接することを特徴とする。図５に、比較例の静電気保護素子２のＩ−Ｖ特性のシミュレーション結果の概要を示す。図５では、絶縁膜２０の半導体層１０に接する面に蓄積した負電荷の電荷量を５×１０¹⁰ｃｍ^-2、５×１０¹¹ｃｍ^-2、１×１０¹²ｃｍ^-2と変動させたときのシミュレーション結果の概要を示す。比較例の静電気保護素子２では、Ｉ−Ｖ特性が、絶縁膜２０に蓄積した負電荷の電荷量に依存することが確認された。具体的には、蓄積した負電荷の電荷量が５×１０¹⁰ｃｍ^-2の例のトリガ電圧Ｖｔは約１４．０Ｖであり、５×１０¹¹ｃｍ^-2の例のトリガ電圧Ｖｔは約１４．５Ｖであり、１×１０¹²ｃｍ^-2の例のトリガ電圧Ｖｔは約１５．０Ｖである。このように、比較例の静電気保護素子２では、サイリスタがターンオンするトリガ電圧Ｖｔが、絶縁膜２０に蓄積した負電荷の電荷量が大きくなると高くなることが確認された。

上記したように、本実施例の静電気保護素子１は、Ｎ型高濃度領域１５が半導体層１０の主面から離れて形成されているので、半導体層１０の主面を被覆する絶縁膜２０に負電荷が蓄積したとしても、その影響が抑えられる。これにより、本実施例の静電気保護素子１のトリガ電圧が安定する。

図６に示されるように、変形例の静電気保護素子３では、Ｎ型高濃度領域１５が、半導体層１０の主面に直交する方向から観測したときに、Ｎ型ウェル領域１２とＰ型ウェル領域１６のＰＮ接合面の露出部分１Ａに沿って分散配置されていることを特徴とする。例示されるＮ型高濃度領域１５は円形状であるが、これに限らず、矩形等の多角形であってもよい。このような形態のＮ型高濃度領域１５は、曲率半径が小さくなるので、Ｐ型ウェル領域１６との接合面での電界強度が高くなる。これにより、変形例の静電気保護素子３のトリガ電圧が低下する。なお、Ｎ型ウェルコンタクト領域１３、アノード領域１４、カソード領域１７及びＰ型ウェルコンタクト領域１８の各々も、半導体層１０の主面に直交する方向から観測したときに、分散配置されていてもよい。

図７に示されるように、変形例の静電気保護素子４では、Ｎ型高濃度領域１５が、Ｐ型ウェル領域１６の底部の同一の深さに形成されており、Ｐ型ウェル領域１６のコーナー部に対応した位置に形成されていることを特徴とする。Ｎ型高濃度領域１５は、Ｎ型ウェル領域１２及びＰ型ウェル領域１６の双方に接しており、一部がＮ型ウェル領域１２で囲まれており、他の一部がＰ型ウェル領域１６で囲まれている。変形例の静電気保護素子４でも、Ｎ型高濃度領域１５が半導体層１０の主面から離れて形成されているので、半導体層１０の主面を被覆する絶縁膜２０に負電荷が蓄積したとしても、その影響が抑えられる。これにより、変形例の静電気保護素子４のトリガ電圧が安定する。

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：静電気保護素子、 １Ａ：露出部分、 １０：半導体層、 １１：基板、 １２：Ｎ型ウェル領域、 １３：Ｎ型ウェルコンタクト領域、 １４：アノード領域、 １５：Ｎ型高濃度領域、 １６：Ｐ型ウェル領域、 １７：カソード領域、 １８：Ｐ型ウェルコンタクト領域、 ２０：絶縁膜、 ３２：アノード電極、 ３４：カソード電極

Claims (2)

1. 半導体層及び絶縁膜を備え、
   前記半導体層は、
   主面に露出する第１導電型の第１半導体領域と、
   前記主面に露出しており、前記第１半導体領域に囲まれる第２導電型の第２半導体領域と、
   前記主面に露出しており、前記第１半導体領域に隣接する第２導電型の第３半導体領域と、
   前記主面に露出しており、前記第３半導体領域に囲まれる第１導電型の第４半導体領域と、
   前記主面から離れており、前記第１半導体領域及び前記第３半導体領域に接しており、前記第１半導体領域の不純物濃度よりも濃い第１導電型の第５半導体領域と、を有し、
   前記絶縁膜は、前記第１半導体領域と前記第３半導体領域の接合面が前記半導体層の前記主面に露出する露出部分を被覆しており、
   前記第５半導体領域は、前記半導体層の前記主面に直交する方向から観測したときに、前記露出部分に重複する位置に配置されている静電気保護素子。
2. 前記第５半導体領域は、前記半導体層の前記主面に直交する方向から観測したときに、分散配置されている、請求項１に記載の静電気保護素子。

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