JP6263819B2 - センサ装置及びその製造方法 - Google Patents

Description

本発明は、センサ装置及びその製造方法に関し、より詳細には、所定の物理量の変化を検出するセンサ素子を半導体の配線工程内に集積したセンサ装置及びその製造方法に関する。

従来から、複数のホール素子を配置して３次元空間の位置信号を得る磁気センサ装置は知られている。この種の磁気センサ装置として、パーソナルコンピュータなどの入力手段として使用され、マグネットの移動による磁界の変化を検出することで座標検出を行う磁気検出方式のポインティングデバイスも知られている。

例えば、特許文献１には、ホール素子１１と装置を１パッケージングしたハイブリッド構成の磁気センサが開示されている。
図１は、特許文献１に記載されたポインティングデバイスを説明するための構成図である。この特許文献１には、図１に示されているように、Ｘ軸及びＹ軸に沿って二個ずつ対称に配置された四個のホール素子１１からなる検出部１と、このホール素子１１の上方に配設されたマグネットの移動によるＸ軸及びＹ軸方向の各ホール素子１１の出力をそれぞれ差動的に増幅する差動アンプ２と、この差動アンプ２の出力をディジタル値に変換するＡ／Ｄ変換器３と、このＡ／Ｄ変換器３の出力（電圧）をＸＹ座標値に変換する検出制御部４と、この検出制御部４の出力を極座標に変換する座標変換部５と、検出制御部４からのＸＹ座標値及び座標変換部５からの極座標値の双方を受けてそのいずれか一方を選択的に出力する座標切換部６とを有するポインティングデバイスが記載されている。なお、図中符号７は出力方法記憶部、８は出力制御部、５１は距離算出部、５２は角度算出部、５３は距離出力制限部を示している。

また、例えば、特許文献２には、ホール素子が、シリコン基板に形成されたモノリシック構成の磁気センサが開示されている。
図２は、特許文献２に記載されたポインティングデバイス用磁気センサを説明するための構成図である。シリコンの集積回路２２は、差動アンプと検出制御部と出力制御部を含み、ホール素子２１は、Ｘ軸及びＹ軸に沿って２個ずつ対称に配置されていて、同一のシリコンチップ上にホール素子２１と集積回路２２を形成している。集積回路２２をリードフレーム２３上にダイボンドし、集積回路２２はリードフレーム２３とワイヤー２５で電気的に接合している。そして、全体をモールド樹脂２４で一体に成形している。特性ばらつきの小さい磁気センサを使用することになり、同時に磁気センサの配置場所の位置精度を向上でき、かつ磁気センサから検出制御部へ信号を伝送する際にノイズの影響を受けにくくしている。

また、例えば、特許文献３には、集積回路を有する半導体基板と、半導体基板の表面に形成された平坦化領域と、半導体素子を有し、平坦化領域上に貼り付けられた半導体薄膜とを備えた半導体複合装置が開示されている。また、半導体素子として、発光素子、受光素子、ホール素子、及びピエゾ素子が開示されている。

特開平１０−２０９９９号公報 特開２００４−６９６９５号公報 特開２００４−２０７３２３号公報

しかしながら、上述した特許文献１のハイブリッド構成では、ホール素子と装置をワイヤーで接続する構成であるため、感度の高いホール素子である化合物半導体ホール素子を用いることができるが、磁気センサ全体としての厚みや大きさが大きくなってしまう。また、外乱ノイズの影響を直接受けてしまうという問題がある。
また、上述した特許文献２のモノリシック構成では、ホール素子がシリコン基板に形成されるシリコンホール素子であるため、小型ではあるが、磁気感度の向上に限界があるという問題がある。さらに、上述した特許文献３の構成では、外乱ノイズの影響を受けてしまうという問題がある。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、化合物半導体センサ素子を備えたセンサ装置において、小型で、かつ、外乱ノイズに強いセンサ装置及びその製造方法を提供することにある。

本発明の第１の態様においては、半導体基板と、前記半導体基板上に設けられた第１のメタル配線層と、前記第１のメタル配線層上に設けられた第１の絶縁層と、前記第１の絶縁層上に設けられた化合物半導体センサ素子と、前記化合物半導体センサ素子及び前記第１の絶縁層上に設けられた第２のメタル配線層と、前記第２のメタル配線層上に設けられた第２の絶縁層と、前記第１のメタル配線層と前記第２のメタル配線層との間に第３の絶縁層を備え、前記化合物半導体センサ素子が、前記第３の絶縁層中に設けられるセンサ装置である。
また、本発明の第２の態様においては、半導体基板上に第１のメタル配線層を形成する工程と、前記第１のメタル配線層上に第１の絶縁層を形成する工程と、前記第１の絶縁層上に化合物半導体センサ素子を形成する工程と、前記化合物半導体センサ素子を形成した後に、第３の絶縁層を積層する工程と、前記第３の絶縁層上に第２のメタル配線層を形成する工程と、を有するセンサ装置の製造方法である。

なお、上述した態様は、本発明の必要な特徴的な構成のすべてを記載したものではなく、その他の構成を組み合わせることにより本発明を構成することも可能である。

本発明の一態様によれば、小型で、かつ、外乱ノイズに強いセンサ装置及びその製造方法が実現できる。

図１は，特許文献１に記載されたポインティングデバイスを説明するための構成図である。 図２は、特許文献２に記載されたポインティングデバイス用磁気センサを説明するための構成図である。 図３（ａ），（ｂ）は、本発明に係るセンサ装置の実施形態１を説明するための構成図である。 図４（ａ）〜（ｃ）は、本実施形態１に係るセンサ装置の製造方法１を説明するためのプロセスフロー図（その１）である。 図５（ｄ）〜（ｆ）は、本実施形態１に係るセンサ装置の製造方法１を説明するためのプロセスフロー図（その２）である。 図６（ｇ）〜（ｉ）は、本実施形態１に係るセンサ装置の製造方法１を説明するためのプロセスフロー図（その３）である。 図７は、本実施形態１の製造方法２における基板上の半導体薄膜の形成について説明するためにフロー図である。 図８（ａ）〜（ｃ）は、本実施形態１に係るセンサ装置の製造方法２を説明するためのプロセスフロー図（その１）である。 図９（ｄ）〜（ｆ）は、本実施形態１に係るセンサ装置の製造方法２を説明するためのプロセスフロー図（その２）である。 図１０（ｇ）〜（ｉ）は、本実施形態１に係るセンサ装置の製造方法２を説明するためのプロセスフロー図（その３）である。 図１１（ａ），（ｂ）は、本発明に係るセンサ装置の実施形態２を説明するための構成図である。 図１２は、本実施形態１及び２のセンサ装置の適用例において、化合物半導体センサ素子と半導体集積回路の一例を示す回路図である。 図１３は、本実施形態１及び２のセンサ装置の適用例において、センサ装置の温度特性を一定にすることができる一例を示す回路図である。 図１４は、本実施形態１及び２のセンサ装置の適用例において、センサ装置の温度特性を一定にすることができる他例を示す回路図である。

以下の詳細な説明では、本発明の実施形態の完全な理解を提供するように多くの特定の具体的な構成について記載されている。しかしながら、このような特定の具体的な構成に限定されることなく他の実施態様が実施できることは明らかであろう。また、以下の実施形態は、特許請求の範囲に係る発明を限定するものではなく、実施形態で説明されている特徴的な構成の組み合わせの全てを含むものである。
本実施形態のセンサ装置は、半導体基板と、半導体基板上に形成された第１のメタル配線層と、第１のメタル配線層上に形成された第１の絶縁層と、第１の絶縁層上に形成された化合物半導体センサ素子と、化合物半導体センサ素子及び第１の絶縁層上に形成された第２のメタル配線層と、第２のメタル配線層上に形成される第２の絶縁層とを備えている。

半導体基板は、例えば、シリコン基板に半導体デバイス領域が形成され、その領域には、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、バイポーラトランジスタ、コンデンサ、抵抗などのデバイスが形成されている。
化合物半導体センサ素子としては、例えば、ホール素子、磁気抵抗素子などの磁気センサ、電流センサ、歪センサ、圧力センサ、温度センサ、加速度センサなどが挙げられる。センサ素子は、薄膜形状であってもよい。また、化合物半導体ホール素子であってもよい。具体的には、ＧａＡｓセンサ素子、ＩｎＡｓセンサ素子、ＩｎＳｂセンサ素子、又は、不純物を含むＧａＡｓセンサ素子、ＩｎＡｓセンサ素子、ＩｎＳｂセンサ素子などが挙げられる。

第１のメタル配線層は、例えば、半導体デバイス領域のデバイスやセンサ素子の入出力部を電気的に接続する。また、半導体基板上に絶縁層を介して形成されてもよい。また、第１のメタル配線層は、センサ素子の下方に、第１のメタル配線層と同じ材料で形成されたシールド層を備える構成であってもよい。メタル配線としては、例えばＡｌ配線であり、フォトリソグラフィにより形成される。
第１の絶縁層は、例えば、ＳｉＯ_２、ＴＥＯＳ、ＳｉＮなどの絶縁膜である。第１の絶縁層は、平坦化面を有し、その平坦化面にセンサ素子が形成されることが好ましい。なお、第１のメタル配線層及び第１の絶縁層は、複数層形成されてもよい。

また、センサ素子及び第１の絶縁層上に形成された第２のメタル配線層と、第２のメタル配線層上に第２の絶縁層が形成される。センサ素子は、第１のメタル配線層又は第２のメタル配線層と電気的に接続される、または、第１のメタル配線層及び第２のメタル配線層の両方と電気的に接続される構成であってもよい。第２の絶縁層は、例えば、ＳｉＯ_２、ＴＥＯＳ、ＳｉＮなどの絶縁膜である。
第２の絶縁層上に、外部接続コンタクトとして入出力ＰＡＤが形成される構成であってもよい。第２の絶縁層上に、さらにメタル配線層と絶縁層が形成される場合も、その上に外部接続コンタクトが形成されればよい。さらに、例えば、ＷＬＣＳＰ等、ＰＡＤと接続される外部接続端子のソルダーバンプが形成される構成でもよい。

また、第１のメタル配線層と第２のメタル配線層との間に、第３の絶縁層を備え、センサ素子は前記第３の絶縁層中に形成される構成であってもよい。
本実施形態によれば、上部配線層と下部配線層のメタル配線層間にセンサ素子を形成するセンサ装置であるため、小型化でき、また、外乱ノイズに強い。加えて、センサの選択自由度も高い。例えば、モノリシック構成では不可能であった、化合物半導体ホール素子をセンサとして使用することができ、感度が高く、かつ、小型のセンサ装置を提供することができる。

以下、図面を参照して本発明の各実施形態について説明する。
＜実施形態１＞
図３（ａ），（ｂ）は、本発明に係るセンサ装置の実施形態１を説明するための構成図で、図３（ａ）は上面図、図３（ｂ）は、図３（ａ）のａ−ａ線の断面図を示している。
本実施形態１のセンサ装置１００は、半導体基板１０１と、この半導体基板１０１上に設けられた第１のメタル配線層１１１と、この第１のメタル配線層１１１上に設けられた第１の絶縁層１２１と、この第１の絶縁層１２１上に設けられた化合物半導体センサ素子１３１と、この化合物半導体センサ素子１３１及び第１の絶縁層１２１上に設けられた第２のメタル配線層１１２と、この第２のメタル配線層１１２上に設けられた第２の絶縁層１２２とを備えている。

また、第１のメタル配線層１１１と第２のメタル配線層１１２との間に第３の絶縁層１２３を備え、化合物半導体センサ素子１３１は、第３の絶縁層１２３中に設けられている。
また、化合物半導体センサ素子１３１は、第１のメタル配線層１１１又は第２のメタル配線層１１２と電気的に接続されている。また、半導体基板１０１上に、第１の絶縁層１２１と第１のメタル配線層１１１を有する下部配線層１１０ａが設けられ、第３の絶縁層１２３上に、第２の絶縁層１２２と第２のメタル配線層１１２とを有する上部配線層１１０ｂが設けられている。

また、化合物半導体センサ素子１３１は、薄膜形状であることが好ましい。また、化合物半導体センサ素子１３１と同一平面上に設けられた補正抵抗素子１３２をさらに備えている。
また、化合物半導体センサ素子１３１の端子は、上部配線層１１０ｂの第２のメタル配線層１１２に接続されるようにセンサ素子用配線１４１が設けられ、補正抵抗素子１３２は、片端が上部配線層１１０ｂに接続され、他端が下部配線層１１０ａに接続されている。

また、化合物半導体センサ素子１３１は、ホール素子又は磁気抵抗素子であることが好ましい。また、化合物半導体センサ素子１３１は、第１の絶縁層１２１の平坦化面１５０に設けられている。また、第２の絶縁層１２２上に外部接続コンタクト（図示せず）を設けることも可能である。
つまり、本実施形態１のセンサ装置は、図３（ａ），（ｂ）から明らかなように、半導体基板１０１と、下部配線層１１０ａと、化合物半導体センサ素子１３１と、センサ素子用配線１４１と、第３の絶縁層１２３と、上部配線層１１０ｂとを備えている。

半導体基板１０１は、例えば、シリコン基板であり、半導体集積回路が形成された半導体デバイス領域１０１ａが形成されている。ＣＭＯＳプロセスであれば、その半導体デバイス領域１０１ａには、一例としてＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、コンデンサ、ポリシリコン抵抗などのデバイスが構成されている。また、バイポーラプロセスであれば半導体デバイス領域１０１ａにはそれに応じた、例えば、ＮＰＮトランジスタやＰＮＰトランジスタなどで構成されている。
下部配線層１１０ａは、半導体基板１０１上に形成されている。下部配線層１１０ａは、第１の絶縁層１２１と、第１のメタル配線層１１１とを有する。半導体基板１０１上に、層間絶縁層１１０が形成され、その層間絶縁層１１０上に第１のメタル配線層１１１が形成され、さらにその上に第１の絶縁層１２１が形成されている。

メタル配線層１１１は、ＶＩＡ（ビア；多層配線において、下層の配線と上層の配線を電気的につなぐ接続領域）１０２を介して半導体集積回路に接続される。なお、第１の絶縁層１２１と第１のメタル配線層１１１が複数層形成されている。図３（ｂ）では、化合物半導体センサ素子１３１の配線直下までにビア１０２と第１のメタル配線層１１１を３層重ねた例となっている。
化合物半導体センサ素子１３１であるホール素子は、下部配線層１１０ａ上の第１の絶縁層１２１上に形成されている。ホール素子の４つの端子は、センサ素子用配線１４１で下部配線層１１０ａの第１のメタル配線層１１１や、ビア１０２を介して半導体集積回路に接続される。センサ素子用配線１４１は、ホール素子の端子から、第１の絶縁層１２１を経由して、第１のメタル配線層１１１まで形成されている。

化合物半導体センサ素子１３１及び第１の絶縁層１２１上に第３の絶縁層１２３が形成されている。第３の絶縁層１２３上に、上部配線層１１０ｂが形成されている。上部配線層１１０ｂは、第２の絶縁層１２２と、第２のメタル配線層１１２とを有する。第３の絶縁層１２３上に、第２のメタル配線層１１２が形成され、その上に第２の絶縁層１２２が形成されている。
第２のメタル配線層１１２は、ビア１０２を介して半導体集積回路に接続される。なお、第２の絶縁層１２２と第２のメタル配線層１１２が複数層形成されている。図３（ｂ）では、ビア１０２と第２のメタル配線層１１２を２層繰り返して配線を行った例を示している。２層以上の配線を繰り返してもよく、最上層保護膜１２４が形成されていてもよい。

また、第１の絶縁層１２１上で化合物半導体センサ素子１３１が形成されるのと同一平面上に、化合物半導体センサ素子１３１の特性を補正するための補正抵抗素子１３２が形成されている。補正抵抗素子１３２は、両端に補正抵抗素子用配線１４２が接続され、化合物半導体センサ素子１３１と同様に、下部配線層１１０ａを介して半導体集積回路に接続されている。
また、図示していないが、外部接続用コンタクト（ＰＡＤなど）を上部配線層１１０ｂ上に形成されていてもよい。
ビア１０２は、例えば、タングステンで構成される。第１及び第２のメタル配線層１１１，１１２は、例えば、アルミを主配線材料で、例えば、バリアメタルとしてタングステンを用いたタングステン／アルミ／タングステンといった層構造となっている。
また、層間絶縁層１１０や最上層保護膜１２４は、例えば、ＳｉＯ_２、ＴＥＯＳ、ＳｉＮなどの絶縁膜である。

本実施形態１によれば、上部配線層と下部配線層のメタル配線層間にセンサ素子を形成するセンサ装置であるため、小型化でき、また、外乱ノイズに強い。加えて、センサの選択自由度も高い。
例えば、磁石の磁気信号の大きさがたとえば数十ｍＴなのに対し、センサに入力される磁気信号の大きさが３０μＴと地磁気レベルの大きさの信号で位置検出する場合、モノリシック品に使われているシリコンホール素子では、磁気センサの磁気感度が小さすぎて、例えば、上述した特許文献２に記載のように４個といった素子数では、必要なレベルの磁気信号のＳ／Ｎを取れない場合が発生する。

Ｓ／Ｎを改善させる手段としてセンサを集積回路内にさらに増やして配置することが考えられるが、例えば、１個のセンサ当たり１００ｕｍ２程度のセンサ配置面積が必要であれば、ＬＳＩチップ内でのその設置数に制限が考えられ、所望のＳ／Ｎが得られない。
Ｓ／Ｎを改善させる他の手段として、所望のＳ／Ｎを達成するまでセンサに流す電流を増やす方法が考えられる。しかしながら、近年の携帯装置に使用される電源電圧は半導体プロセスの微細化に伴い１．８Ｖ系が主流であり、今後はさらに１．５Ｖ系になると予測される。したがって、必要なＳ／Ｎを達成するためにセンサに流す電流を増やそうとしても、駆動電源電圧の制約がありセンサ素子に所望のＳ／Ｎを達成できる電流を流すことができない。

一方、従来のハイブリッドの構造であれば、シリコンモノリシックのホール素子よりも大きな磁気感度が得られるホール素子を選択することが可能であり、所望のＳ／Ｎが達成できる。例えば、シリコンのホール素子の磁気感度として一例をあげると６０ｕＶ／（ｍＴ×Ｖ）に対して、ＩｎＳｂ薄膜のホール素子の磁気感度で一例をあげると１８００ｕＶ／（ｍＴ×Ｖ）を持つセンサを用いることができれば、単純な磁気感度の比較だけで３０倍にＳ／Ｎを向上できる。
しかしながら、ハイブリッド構成では、小型化・薄型化できない。近年の携帯では薄型化が進み、その携帯に使用される製品パッケージの厚みは０．６ｍｍ以下がほとんどである。そもそも、携帯用の製品として要求されるパッケージサイズに対して、ハイブリッド構成ではセンサと信号処理回路の接続にワイヤーを使用するという難点があり、パッケージサイズが大きくて厚みがある。

一方、本実施形態１では、メタル配線層間に化合物半導体センサ素子を形成するセンサ装置であるため、小型化でき、また、大きな磁気感度が得られる化合物ホール素子を使用できる。
また、化合物半導体センサ素子をワイヤーボンディングや金属のリード配線などを用いて信号処理回路に接続する場合の構成に比較して、メタル配線層間に素子を設置する構成は外乱ノイズに強い。メタル配線層間に素子に配置されるため、化合物半導体センサ素子の配線による寄生容量や寄生インダクタンスが従来の構成の１万分の１以下に小さくなり、ＬＳＩ外部の広い空間に存在するノイズ源（例えば、商用電源、モータ、スイッチング素子、電灯などの電磁波の放射源）による外乱電磁ノイズに強くなる。さらに、化合物半導体センサ素子の寄生容量や寄生インダクタンスが小さくなることで高速のチョッピング動作に最も適した構成となる。

また、後述する本実施形態１のセンサ装置の製造方法によれば、センサの信号処理回路を含む半導体装置と化合物半導体薄膜を一つのウェハ内にプロセスとして作りこむことができる。半導体装置上のＳｉＯ_２やＴＥＯＳやＳｉＮといった層間絶縁膜はアモルファスであるため、その上に結晶性のセンサの感度が高い良質な半導体薄膜を成長させることはできない。しかし、本実施形態１のセンサ装置の製造方法によれば、層間絶縁膜上に化合物半導体センサ素子を形成することができる。
さらに、上述した特許文献１では、センサ特性の補正をしようとしても、量産ウェハの番号や量産ウェハ内の位置が特定できない個片化されたバラバラのセンサしか選べないので、使用する４個のセンサ特性がそろっておらず、安価で効率的なセンサ特性の補正ができない。しかし、本実施形態１のセンサ装置の製造方法によれば、センサ特性や参照抵抗のバラツキを低減することができ、効率的なセンサ特性の補正を行える。センサ装置は、センサＩＣチップとして構成されてもよい。

＜製造方法１＞
図４（ａ）〜（ｃ）乃至図６（ｇ）〜（ｉ）は、上述した本実施形態１に係るセンサ装置の製造方法１を説明するためのプロセスフロー図である。
センサ装置１００の製造方法１は、半導体基板１０１上に第１のメタル配線層１１１を形成する工程と、第１のメタル配線層１１１上に第１の絶縁層１２１を形成する工程と、第１の絶縁層１２１上に化合物半導体センサ素子１３１を形成する工程と、化合物半導体センサ素子１３１を形成した後に、第３の絶縁層１２３を積層する工程と、第３の絶縁層１２３上に第２のメタル配線層１１２を形成する工程とを有している。

また、化合物半導体センサ素子１３１を形成する工程は、第１の絶縁層１２１上に化合物半導体膜１３０を形成するステップと、化合物半導体膜１３０を所定の形にエッチングして化合物半導体センサ素子１３１を形成するステップとを有している。
また、化合物半導体センサ素子１３１を形成する工程は、第１の絶縁層１２１上に化合物半導体膜１３０を形成するステップと、化合物半導体膜１３０をリソグラフィとエッチングにより化合物半導体センサ素子１３１を形成するステップとを有している。
また、化合物半導体センサ素子１３１を形成する工程は、第１の絶縁層１２１に化合物半導体膜１３０を張り付けるステップと、化合物半導体膜１３０をリソグラフィとエッチングにより化合物半導体センサ素子１３１を形成するステップとを有している。

また、第１の絶縁層１２１に化合物半導体膜１３０を張り付けるステップは、基板１０３上に形成された化合物半導体膜１３０を、第１の絶縁層１２１に張り付けた後に、基板１０３を選択的に除去する。
また、第１の絶縁層１２１を形成する工程は、第１のメタル配線層１１１上に第１の絶縁層１２１を積層するステップと、第１の絶縁層１２１の上面を平坦化するステップとを有している。
また、第１の絶縁層１２１上に化合物半導体センサ素子１３１を形成する工程と同時に、補正抵抗素子１３２を形成する。また、化合物半導体センサ素子１３１と補正抵抗素子１３２は、同じ化合物半導体膜１３０から形成されている。

つまり、図４（ａ）に示すように、まず、シリコンウェハに半導体デバイス量領域１０１ａが形成された半導体基板１０１上に第１のメタル配線層１１１を形成し、この第１のメタル配線層１１１上に、第１の絶縁層１２１を形成する。一般的なＣＭＯＳプロセスで行われる方法で形成する。
また、基板（例えば、シリコンウェハ）１０３を準備し、例としてそのシリコンウェハ上には張り合わせるために使用する半導体薄膜１３０を形成する。この半導体薄膜１３０は、シリコン基板の上にＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などで形成する。

次に、図４（ｂ）に示すように、第１の絶縁層１２１の表面に平坦化面１５０を形成する。この平坦化面１５０は、ＳｉＯ_２又はＴＥＯＳやＳｉＮなどのいわゆる半導体製造技術で使用されるような第１の絶縁層１２１を均一に形成し、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの平坦化処理を行う。
次に、図４（ｃ）に示すように、基板１０３上の半導体薄膜１３０と、第１の絶縁層１２１の平坦化面１５０とを張り合わせる。張り合わせ手法の一例として、常温共有結合があげられる。常温共有結合の原理を述べると、高真空中で接合材料の表面にイオンビームや中性原子ビームを照射し、これにより材料表面の酸化膜や吸着層が除去され、材料が本来持っている「結合の手」が現れ、これを「活性化された表面」と呼び、活性化された表面同士を接触させると、瞬時に接合力が働き、２つの材料が強固に接合される。また、張り合わせる材料の格子定数が異なる場合は、その材料同士の成分が混ざり合った数ｎｍの非常に薄いアモルファス層が形成され、それを緩衝層として２つの材料同士が結合することが知られている。

次に、図５（ｄ）に示すように、張り合わせた後にＣＦ４系のエッチングガスにより、半導体薄膜１３０側のシリコン基板のみを選択的にエッチングする。それにより、半導体薄膜１３０を半導体基板１０１側の平坦化面１５０上に残す。必要があれば、この半導体薄膜１３０が半導体基板１０１側の平坦化面１５０上にある状態で所定の不純物をインプラントしてもよい。
次に、図５（ｅ）に示すように、平坦化面１５０に張り付けられた半導体薄膜１３０をリソグラフィとエッチングにより、化合物半導体センサ素子（例えば、ホール素子）１３１及び補正抵抗素子１３２の形状に同時に形成する。これによって、第１の絶縁層１２１上に化合物半導体センサ素子１３１が形成される。

次に、図５（ｆ）に示すように、第１の絶縁層１２１の平坦化面１５０にリソグラフィとエッチングの工程を用いてビア（ホール）１０２を形成し、さらに、図６（ｇ）に示すように、化合物半導体センサ素子１３１及びセンサ特性の補正抵抗素子１３２と半導体基板１０１内の半導体集積回路とを、第１の絶縁層１２１に形成したビア１０２を通して接続する配線を、リソグラフィとエッチングにより形成する。それによって、化合物半導体センサ素子１３１及びセンサ特性の補正抵抗素子１３２と半導体集積回路とが接続される。
次に、図６（ｈ）に示すように、化合物半導体センサ素子１３１とセンサ素子用配線１４１及び第１の絶縁層１２１上に第３の絶縁層１２３である層間絶縁膜を形成する。
次に、図６（ｉ）に示すように、半導体プロセスの上部配線工程を行う。それによって、第２のメタル配線層１１２が形成される。さらに、この後の行程において、外部接続用のＰＡＤを形成する工程を有していてもよい。

以上に述べてきたことからわかるように、化合物半導体センサ素子１３１及びセンサ特性の補正抵抗素子１３２をいわゆる半導体プロセスのバックエンド工程に一体として作りこむことで、高Ｓ／Ｎで温度特性の優れたセンサ装置を小型で薄い一つのパッケージ内に収めて実現することができる。
また、化合物半導体センサ素子１３１及びセンサ特性の補正抵抗素子１３２が同時に構成されるため、製品個体間の特性のバラツキも極めて小さいことが期待できる。本実施形態１のセンサ装置１００の製造方法１によれば、センサ特性や参照抵抗のバラツキを低減することができ、効率的なセンサ特性の補正を行える。
また、ハイブリッド構成時に必要であるワーヤボンディングが不要となり、高価なＡｕ等の配線材用の節約および低コスト化ができるようになる。

＜製造方法２＞
図８（ａ）〜（ｃ）乃至図１０（ｇ）〜（ｉ）は、本実施形態１に係るセンサ装置の製造方法２を説明するためのプロセスフロー図である。
センサ装置１００の製造方法２は、半導体基板１０１上に第１のメタル配線層１１１を形成する工程と、第１のメタル配線層１１１上に第１の絶縁層１２１を形成する工程と、第１の絶縁層１２１上に化合物半導体センサ素子２３１を形成する工程と、化合物半導体センサ素子２３１を形成した後に、第３の絶縁層１２３を積層する工程と、第３の絶縁層１２３上に第２のメタル配線層１１２を形成する工程とを有している。

また、化合物半導体センサ素子２３１を形成する工程は、第１の絶縁層１２１上に化合物半導体膜２３０を形成するステップと、化合物半導体膜２３０を所定の形状にエッチングして化合物半導体センサ素子２３１を形成するステップとを有している。
また、化合物半導体センサ素子２３１を形成する工程は、第１の絶縁層１２１上に化合物半導体膜２３０を形成するステップと、化合物半導体膜２３０をリソグラフィとエッチングにより化合物半導体センサ素子２３１を形成するステップとを有している。
また、化合物半導体センサ素子２３１を形成する工程は、第１の絶縁層１２１に化合物半導体膜２３０を張り付けるステップと、化合物半導体膜２３０をリソグラフィとエッチングにより化合物半導体センサ素子２３１を形成するステップとを有している。

また、第１の絶縁層１２１に化合物半導体膜２３０を張り付けるステップは、基板１０３上に形成された化合物半導体膜２３０を、第１の絶縁層１２１に張り付けた後に、基板１０３を選択的に除去する。
また、第１の絶縁層１２１を形成する工程は、第１のメタル配線層１１１上に第１の絶縁層１２１を積層するステップと、第１の絶縁層１２１の上面を平坦化するステップとを有している。
また、第１の絶縁層１２１上に化合物半導体センサ素子２３１を形成する工程と同時に、補正抵抗素子２３２を形成する。また、化合物半導体センサ素子２３１と補正抵抗素子２３２が、同じ化合物半導体膜２３０から形成される。

つまり、図８（ａ）に示すように、まず、シリコンウェハに半導体デバイス量領域１０１ａが形成された半導体基板１０２上に第１のメタル配線層１１１を形成し、この第１のメタル配線層１１１上に、第１の絶縁層１２１を形成する。一般的なＣＭＯＳプロセスで行われる方法で形成する。
また、基板（例えば、シリコンウェハ）２０２を準備し、例としてそのシリコンウェハ上には張り合わせるために使用する半導体薄膜２３０を形成する。

図７は、本実施形態１の製造方法２における基板上の半導体薄膜の形成について説明するためにフロー図である。
第１のシリコンウェハ２０１に半導体薄膜２３０を形成し、仮支持基板である第２のシリコンウェハ２０２上に、半導体薄膜２３０の形成された第１のシリコンウェハ２０１の個片化チップを接着剤２０３により形成する。
つまり、まず、半導体薄膜２３０を第１のシリコンウェハ２０１の上にＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）やＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）などで形成する。

次に、その半導体薄膜２３０が形成されている第１のシリコンウェハ２０１を適切な大きさに個片化する。そして、さらに仮止めの接着剤２０３で、仮支持基板である第２のシリコンウェハ２０２に接着して配置する。
次に、図８（ｂ）に示すように、第１の絶縁層１２１の表面に平坦化面１５０を形成する。この平坦化面１５０は、ＳｉＯ_２又はＴＥＯＳやＳｉＮなどのいわゆる半導体製造技術で使用されるような第１の絶縁層１２１を均一に形成し、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの平坦化処理を行う。

次に、図８（ｃ）に示すように、その第２のシリコンウェハ上の半導体薄膜と第１絶縁層の平坦化面を張り合わせる。
次に、図９（ｄ）に示すように、仮支持基板２０２は、一例としてウェハの裏面から熱をかけると接着剤２０３が軟化し、容易に仮支持基板２０２を分離できる。また、一例として接着剤の種類によっては紫外線を照射し軟化し容易に分離できるものもある。
個片化チップ２０４を張り合わせた後にＣＦ４系のエッチングガスにより、半導体薄膜側のシリコンのみを選択的にエッチングし、半導体薄膜２３０を半導体基板１０１側の平坦化面１５０上に残す。必要があれば、この半導体薄膜２３０が半導体基板１０１側の平坦化面１５０上にある状態で所定の不純物をインプラントしてもよい。

次に、図９（ｅ）〜（ｆ）及び図１０（ｇ）〜（ｉ）の工程は、上述した製造方法１の工程である図５（ｅ）〜（ｆ）及び図６（ｇ）〜（ｉ）と同様である。
さらに製造方法２の効果として、個片化したチップを張り付ける手法をとることで、半導体集積回路側で化合物半導体薄膜が必要な領域にのみ化合物半導体薄膜を張り付けることで、高価な化合物半導体ウェハを無駄なく利用することができる。また、個片化した化合物半導体薄膜の種類を複数の特性が異なる種類にすることも可能であり、違った特性を持つ製品を一括して製造することも可能である。

＜実施形態２＞
図１１（ａ），（ｂ）は、本発明に係るセンサ装置の実施形態２を説明するための構成図で、図１１（ａ）は上面図、図１１（ｂ）は、図１１（ａ）のａ−ａ線の断面図を示している。なお、図３に示した実施形態１と同じ機能を有する構成要素には同一の符号を付してある。
上述した本実施形態１との相違する構成は、半導体集積回路からの静電結合によるノイズをセンサの下にある下部配線層１１０ａにシールド層１６０が形成されている点である。

本実施形態２のセンサ装置２００は、半導体基板１０１と、半導体基板１０１上に設けられた第１のメタル配線層１１１と、第１のメタル配線層１１１上に設けられた第１の絶縁層１２１と、第１の絶縁層１２１上に設けられた化合物半導体センサ素子１３１（２３１）と、化合物半導体センサ素子１３１（２３１）及び第１の絶縁層１２１上に設けられた第２のメタル配線層１１２と、第２のメタル配線層１１２上に設けられた第２の絶縁層１２２とを備えている。
また、第１のメタル配線層１１１と第２のメタル配線層１１２との間に第３の絶縁層１２３を備え、化合物半導体センサ素子１３１（２３１）が、第３の絶縁層１２３中に設けられている。

また、化合物半導体センサ素子１３１（２３１）は、第１のメタル配線層１１１又は第２のメタル配線層１１２と電気的に接続されている。
また、化合物半導体センサ素子１３１（２３１）は、薄膜形状であることが好ましい。また、第１のメタル配線層１１１は、化合物半導体センサ素子１３１（２３１）の下方に配置されたシールド層１６０を有している。
また、化合物半導体センサ素子１３１（２３１）と同一平面上に設けられた補正抵抗素子１３２（２３２）をさらに備えている。また、化合物半導体センサ素子１３１（２３１）は、ホール素子又は磁気抵抗素子である。
また、化合物半導体センサ素子１３１（２３１）は、第１の絶縁層１２１の平坦化面１５０に設けられる。また、第２の絶縁層１２２上に外部接続コンタクト（図示せず）が設けられていてもよい。

つまり、本実施形態２のセンサ装置２００は、半導体基板１０１と、下部配線層１１０ａと、化合物半導体センサ素子１３１（２３１）と、センサ素子用配線１４１と、第３の絶縁層１２３と、上部メタル配線層１１０ｂと、シールド層１６０とを備えている。
上述したように、本実施形態２と本実施形態１との相違する構成は、半導体集積回路からの静電結合によるノイズをセンサの下にある下部配線層１１０ａにシールド層１６０が形成されている点である。このシールド層１６０が化合物半導体センサ素子１３１（２３１）の下方に形成されることにより、非常にたくさんの周波数成分を持つディジタル回路の直上にも、化合物半導体センサ素子を配置することが可能になり、レイアウトの自由度が飛躍的に広がる。

また、化合物半導体センサ素子１３１（２３１）の端子は、上部配線層１１０ｂの第２のメタル配線層１１２に接続されるように、センサ素子用配線１４１が形成されている。また、補正抵抗素子１３２（２３２）は、片端が上部配線層１１０ｂに接続され、他端が下部配線層１１０ａに接続されている。
このように、化合物半導体センサ素子の端子及び補正抵抗素子は、上部配線層及び下部配線層のどちらに接続されてもよく、両方に接続されてもよい。

＜実施形態３＞
本実施形態３は、化合物半導体センサ素子として、ホール素子や磁気抵抗素子などの磁気センサが複数形成される実施形態である。
本実施形態３は、半導体基板１０１と、半導体基板１０１上に設けられた第１のメタル配線層１１１と第２のメタル配線層１１２との間の絶縁層中に設けられた第１の化合物半導体磁気センサと、第２メタル配線層１１２と、第２メタル配線１１２上の第３メタル配線層との間の絶縁層中に設けられた第２の化合物半導体磁気センサを備える。このように、各メタル配線層間に化合物半導体磁気センサを配置する構成であってもよい。さらに追記すると、第２メタル配線層が複数層のメタル配線層で構成されていても構わない。

また、断面視で、第２の化合物半導体磁気センサは、第１の化合物半導体磁気センサの上方に形成される。これにより、半導体基板に対して垂直な外部磁場を検出する際に、第１の化合物半導体磁気センサと、第２の化合物半導体磁気ンサに入力される磁場がほぼ同じ値となる。それによって、磁気センサにおいて、１チップによりＩＳＯ２６２６２で要求されるような機能安全機構を達成できる。特に、別のＩＣチップではなく、１チップの中で、断面視で上下方向にそれぞれの化合物半導体磁気センサが配置されるため、組み立て上の誤差もなく、正確な機能安全機構を達成できる。
第１の化合物半導体磁気センサと第２の化合物半導体磁気センサとは、同じ化合物半導体からなる磁気センサであることがより好ましい。
センサＩＣチップとして、外部接続端子やＰＡＤを有していてもよい。

＜適用例１＞
図１２は、本実施形態１及び２のセンサ装置の適用例において、化合物半導体センサ素子と半導体集積回路の一例を示す回路図である。
４端子型の回路構成あるいは等価回路を考えることができる４端子型センサ（化合物半導体センサ素子）の回路図であって、代表的にホール素子、磁気抗素子、歪みセンサ、圧力センサ、温度センサ、加速度センサなどがその回路図で表現される。
図１２において、例えば、物理量Ｂの変化に対してセンサ抵抗Ｒ１及びセンサ抵抗Ｒ４は、それ自身の抵抗値が−ΔＲと小さくなる方向に感度を持ち、センサ抵抗Ｒ２及びセンサ抵抗Ｒ３は、それ自身の抵抗値が＋ΔＲと大きくなる方向に感度を持って４端子抵抗ブリッジとなっている。

図１２において、４端子型センサの駆動電流をＩＢとして、４端子型センサの出力を計算する。
まず、４端子型センサの合成抵抗をＲＡとすると、ＲＡは、以下のようになる。
ＲＡ＝１／（１／（Ｒ１＋Ｒ２）＋１／（Ｒ３＋Ｒ４））
＝（Ｒ１＋Ｒ２）×（Ｒ３＋Ｒ４）／（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）
考えやすくするために、Ｒ１＝Ｒ４＝Ｒ−ΔＲ、Ｒ２＝Ｒ３＝Ｒ＋ΔＲとし、さらに基準温度ＴＮＯＭ、例えば、ＴＮＯＭ＝室温２５度での抵抗値をＲ及びΔＲとすると、基準温度での合成抵抗ＲＡは、
ＲＡ＝Ｒ
となる。

したがって、４端子型センサに印加されている駆動電圧は、
ＶＤ＝ＩＢ×Ｒとなる。
センサ出力ＶＯＵＴは、プラス端子とマイナス端子の差電圧として与えられ、プラス端子の出力電圧をＶＰ、マイナス端子の出力電圧をＶＮとして、
ＶＯＵＴ＝ＶＰ−ＶＮ
＝ＩＢ×Ｒ×Ｒ２／（Ｒ１＋Ｒ２）−ＩＢ×Ｒ×Ｒ４／（Ｒ３＋Ｒ４）
ここでも、Ｒ１＝Ｒ４＝Ｒ−ΔＲ、Ｒ２＝Ｒ３＝Ｒ＋ΔＲとすると
＝ＩＢ×Ｒ×（（Ｒ＋ΔＲ）／（２×Ｒ）−（Ｒ−ΔＲ）／（２×Ｒ））
＝ＩＢ×ΔＲ
となる。

ここで、センサ抵抗の温度特性を、基準温度ＴＮＯＭでの抵抗値Ｒ及びΔＲ、さらに抵抗の温度特性の関数ｆ（Ｔ−ＴＮＯＭ）として表現すると、
ＲＴ＝Ｒ×ｆ（Ｔ−ＴＮＯＭ）
ΔＲＴ＝ΔＲ×ｆ（Ｔ−ＴＮＯＭ）
となる。
したがって、定電流ＩＢで４端子型センサを駆動している場合、式からセンサ出力ＶＯＵＴの温度特性は、センサ抵抗の温度特性ｆ（Ｔ−ＴＮＯＭ）そのものとなる。

＜適用例２＞
図１３は、本実施形態１及び２のセンサ装置の適用例において、センサ装置の温度特性を一定にすることができる一例を示す回路図である。なお、図中符号１７１はＡＭＰ、１７２はＮＭＯＳトランジスタを示している。
その回路は、化合物半導体センサ素子と、この化合物半導体センサ素子を駆動する定電流回路とから構成され、この定電流回路は、一例としてオペアンプとＮＭＯＳトランジスタとセンサ特性の補正抵抗素子を組み合わせ、外部入力されるＶＲＥＦ電圧とセンサ特性の補正抵抗素子の抵抗値に依存した大きさの定電流を発生する回路となっている。

特に、センサ特性の補正抵抗素子は、化合物半導体センサ素子と同じ薄膜からリソグラフィとエッチングにより形成されるので、その補正抵抗素子の温度特性は、化合物半導体センサ素子の温度特性と同じ温度特性ｆ（Ｔ−ＴＮＯＭ）で現される。センサ特性の補正抵抗素子の基準温度ＴＮＯＭ、例えば、ＴＮＯＭ＝室温２５度での抵抗値をＲＲＥＦとすると、図１３の一例の如くセンサ駆動回路の電流原に用いることで、センサ駆動電流ＩＢは、
ＩＢ＝ＶＲＥＦ／（ＲＲＥＦ×ｆ（Ｔ−ＴＮＯＭ））
となる。
一方、センサ出力は、式を参考にして、
ＶＯＵＴ＝ＩＢ×ΔＲ×ｆ（Ｔ−ＴＮＯＭ）
＝ＶＲＥＦ／（ＲＲＥＦ×ｆ（Ｔ−ＴＮＯＭ））×ΔＲ×ｆ（Ｔ−ＴＮＯＭ）
＝ＶＲＥＦ×（ΔＲ／ＲＲＥＦ）
となり、温度特性がキャンセルされることがわかる。

＜適用例３＞
図１４は、本実施形態１及び２のセンサ装置の適用例において、センサ装置の温度特性を一定にすることができる他例を示す回路図である。なお、図中符号１７３，１７４はＰＭＯＳトランジスタ、１７５はＡＤＣを示している。
化合物半導体センサ素子１３１（２３１）と、この化合物半導体センサ素子１３１（２３１）を定電流で駆動するセンサ駆動回路と、ＡＤＣ１７５と、このＡＤＣ１７５のレファレンス電圧を発生する電圧発生回路とで構成されている。
化合物半導体センサ素子は、定電流ＩＳで駆動されており、そのセンサ出力は、センサの温度特性まで含めて記述すると、式を参考にして、
ＶＯＵＴ＝ＩＢ×ΔＲ×ｆ（Ｔ−ＴＮＯＭ）
となる。

一方、ＡＤＣのディジタル化された１ｂｉｔの大きさは、レファレンス電圧ＶＲＥＦの大きさをスケーリングして定められる。図１４の例で、ＡＤＣのレファレンス電圧ＶＲＥＦは、定電流ＩＳに一定倍率Ｋを掛けた大きさの定電流Ｋ×ＩＳの電流とセンサ特性の補正抵抗素子の抵抗値との積により発生する電圧となっている。センサ特性の補正抵抗素子は、化合物半導体センサ素子と同じ薄膜からリソグラフィとエッチングにより形成されるので、その補正抵抗素子の温度特性は、化合物半導体センサ素子の温度特性と同じ温度特性ｆ（Ｔ−ＴＮＯＭ）で現される。センサ特性の補正抵抗素子の基準温度ＴＮＯＭ、例えば、ＴＮＯＭ＝室温２５度での抵抗値をＲＲＥＦとすると、ＡＤＣのレファレンス電圧ＶＲＥＦは、
ＶＲＥＦ＝Ｋ×ＩＳ×ＲＲＥＦ×ｆ（Ｔ−ＴＮＯＭ）
となる。したがって、ＶＯＵＴをＡＤ変換して得られるディジタルコードの温度依存性とＶＲＥＦ電圧の温度依存性が同じであるので、温度特性によらないセンサの出力コードが得られる。

なお、以上は、センサ装置について説明したが、本発明は、半導体基板１０１と、半導体基板１０１上に設けられた第１のメタル配線層１１１と第２のメタル配線層１１２との間の絶縁層１２３中に設けられた化合物半導体素子１３１（２３１）とを備えた半導体装置としても適用できるものである。
以上、本発明の実施形態について説明したが、本発明の技術的範囲は、上述した実施形態に記載の技術的範囲には限定されない。上述した実施形態に、多様な変更又は改良を加えることも可能であり、そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１ 検出部
２ 差動アンプ
３ Ａ／Ｄ変換器
４ 検出制御部
５ 座標変換部
６ 座標切換部
７ 出力方法記憶部
８ 出力制御部
１１ ホール素子
５１ 距離算出部
５２ 角度算出部
５３ 距離出力制限部
２１ ホール素子
２２ 集積回路
２３ リードフレーム
２４ モールド樹脂
２５ ワイヤー
１００，２００ センサ装置
１０１ 半導体基板
１０２ ビア（ＶＩＡ）
１０３ 基板
１１０ 層間絶縁層
１１０ａ 下部配線層
１１０ｂ 上部配線層
１１１ 第１のメタル配線層
１１２ 第２のメタル配線層
１２１ 第１の絶縁層
１２２ 第２の絶縁層
１２３ 第３の絶縁層
１３０，２３０ 化合物半導体膜
１３１，２３１ 化合物半導体センサ素子
１３２，２３２ 補正抵抗素子
１４１ センサ素子用配線
１４２ 補正抵抗素子用配線
１５０ 平坦化面
１６０ シールド層
１７１ ＡＭＰ
１７２ ＮＭＯＳトランジスタ
１７３，１７４ ＰＭＯＳトランジスタ
１７５ ＡＤＣ
２０１ 第１のシリコンウェハ
２０２ 第２のシリコンウェハ
２０３ 接着剤
２０４ 個片化チップ

Claims (20)

1. 半導体基板と、
   前記半導体基板上に設けられた第１のメタル配線層と、
   前記第１のメタル配線層上に設けられた第１の絶縁層と、
   前記第１の絶縁層上に設けられた化合物半導体センサ素子と、
   前記化合物半導体センサ素子及び前記第１の絶縁層上に設けられた第２のメタル配線層と、
   前記第２のメタル配線層上に設けられた第２の絶縁層と、
   前記第１のメタル配線層と前記第２のメタル配線層との間に第３の絶縁層を備え、前記化合物半導体センサ素子が、前記第３の絶縁層中に設けられるセンサ装置。
2. 前記化合物半導体センサ素子が、前記第１のメタル配線層又は前記第２のメタル配線層と電気的に接続される請求項１に記載のセンサ装置。
3. 前記半導体基板上に、前記第１の絶縁層と前記第１のメタル配線層を有する下部配線層が設けられ、前記第３の絶縁層上に、前記第２の絶縁層と前記第２のメタル配線層とを有する上部配線層が設けられる請求項２に記載のセンサ装置。
4. 前記化合物半導体センサ素子が、薄膜形状である請求項１〜３のいずれか一項に記載のセンサ装置。
5. 前記第１のメタル配線層が、前記化合物半導体センサ素子の下方に配置されたシールド層を有する請求項１〜４のいずれか一項に記載のセンサ装置。
6. 前記化合物半導体センサ素子と同一平面上に設けられた補正抵抗素子をさらに備える請求項３に記載のセンサ装置。
7. 前記化合物半導体センサ素子の端子は、前記上部配線層の前記第２のメタル配線層に接続されるようにセンサ素子用配線が設けられ、前記補正抵抗素子は、片端が前記上部配線層に接続され、他端が前記下部配線層に接続される請求項６に記載のセンサ装置。
8. 前記化合物半導体センサ素子が、ホール素子又は磁気抵抗素子である請求項１〜７のいずれか一項に記載のセンサ装置。
9. 前記化合物半導体センサ素子が、前記第１の絶縁層の平坦化面に設けられる請求項１〜８のいずれか一項に記載のセンサ装置。
10. 前記第２の絶縁層上に外部接続コンタクトが設けられる請求項１〜９のいずれか一項に記載のセンサ装置。
11. 半導体基板と、
    前記半導体基板上に設けられた第１のメタル配線層と第２のメタル配線層との間の絶縁層中に設けられた第１の化合物半導体磁気センサと、
    前記第２メタル配線層と、前記第２メタル配線上の第３メタル配線層との間の絶縁層中に設けられた第２の化合物半導体磁気センサをさらに備えるセンサ装置。
12. 断面視で、前記第２の化合物半導体磁気センサは、前記第１の化合物半導体磁気センサの上方に形成される請求項１１に記載のセンサ装置。
13. 半導体基板上に第１のメタル配線層を形成する工程と、
    前記第１のメタル配線層上に第１の絶縁層を形成する工程と、
    前記第１の絶縁層上に化合物半導体センサ素子を形成する工程と、
    前記化合物半導体センサ素子を形成した後に、第３の絶縁層を積層する工程と、
    前記第３の絶縁層上に第２のメタル配線層を形成する工程と、
    を有するセンサ装置の製造方法。
14. 前記化合物半導体センサ素子を形成する工程が、
    前記第１の絶縁層上に化合物半導体膜を形成するステップと、前記化合物半導体膜を所定の形状にエッチングして前記化合物半導体センサ素子を形成するステップと、を有する請求項１３に記載のセンサ装置の製造方法。
15. 前記化合物半導体センサ素子を形成する工程が、
    前記第１の絶縁層上に化合物半導体膜を形成するステップと、前記化合物半導体膜をリソグラフィとエッチングにより前記化合物半導体センサ素子を形成するステップと、を有する請求項１３に記載のセンサ装置の製造方法。
16. 前記化合物半導体センサ素子を形成する工程が、
    前記第１の絶縁層に化合物半導体膜を張り付けるステップと、前記化合物半導体膜をリソグラフィとエッチングにより前記化合物半導体センサ素子を形成するステップと、を有する請求項１３に記載のセンサ装置の製造方法。
17. 前記第１の絶縁層に化合物半導体膜を張り付けるステップが、
    基板上に形成された前記化合物半導体膜を、前記第１の絶縁層に張り付けた後に、前記基板を選択的に除去する請求項１６に記載のセンサ装置の製造方法。
18. 前記第１の絶縁層を形成する工程が、
    第１のメタル配線層上に第１の絶縁層を積層するステップと、前記第１の絶縁層の上面を平坦化するステップと、を有する請求項１３〜１７のいずれか一項に記載のセンサ装置の製造方法。
19. 前記第１の絶縁層上に化合物半導体センサ素子を形成する工程と同時に、補正抵抗素子を形成する請求項１３〜１８のいずれか一項に記載のセンサ装置の製造方法。
20. 前記化合物半導体センサ素子と前記補正抵抗素子が、同じ化合物半導体膜から形成される請求項１９に記載のセンサ装置の製造方法。

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