JP6246140B2 - データを命令が指示する指定されたメモリ境界までロードするためのコンピュータ・プログラム、コンピュータ・システムおよび方法 - Google Patents

Description

本発明は、一般に、データ処理に関し、具体的には、データをレジスタにロードすることに関する。

データ処理には、データをレジスタにロードすることを含む、種々のタイプの処理が含まれる。データをレジスタにロードすることは、これらに限定されるものではないが、文字データ・ストリング、整数データ、又はいずれかの他のタイプのデータなどの文字データをロードすることを含む。次に、ロードされるデータを使用すること及び／又は操作することが可能である。

データをレジスタにロードすることを含む、種々のタイプの処理を実行するための現在の命令は、非効率的である傾向がある。

米国特許第５，５５１，０１３号明細書 米国特許第６，００９，２６１号明細書 米国特許第５，５７４，８７３号明細書 米国特許第６，３０８，２５５号明細書 米国特許第６，４６３，５８２号明細書 米国特許第５，７９０，８２５号明細書

「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」、ＩＢＭ（登録商標）出版番号ＳＡ２２−７８３２−０８、第９版、２０１０年８月 「Ｐｏｗｅｒ ＩＳＡ（商標） Ｖｅｒｓｉｏｎ ２．０６ Ｒｅｖｉｓｉｏｎ Ｂ」、インターナショナル・ビジネス・マシーンズ・コーポレーション、２０１０年７月２３日 「Ｉｎｔｅｌ（登録商標） ６４ ａｎｄ ＩＡ−３２ Ａｒｃｈｉｔｅｃｔｕｒｅｓ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ： Ｖｏｌ． ２Ｂ， Ｉｎｓｔｒｕｃｔｉｏｎｓ＠ Ｓｅｔ Ｒｅｆｅｒｅｎｃｅ， Ａ−Ｌ」、注文番号２５３６６６−０４１ＵＳ、２０１１年１２月 「Ｉｎｔｅｌ（登録商標） ６４ ａｎｄ ＩＡ−３２ Ａｒｃｈｉｔｅｃｔｕｒｅｓ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ： Ｖｏｌ． ２Ｂ， Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｒｅｆｅｒｅｎｃｅ， Ｍ−Ｚ」、注文番号２５３６６７−０４１ＵＳ、２０１１年１２月

中央演算処理ユニットにおいてマシン命令を実行するためのコンピュータ・プログラム製品、コンピュータ・システム及び方法を提供する。

マシン命令を実行するためのコンピュータ・プログラム製品を提供することにより、従来技術の欠点に対処し、利点をもたらす。このコンピュータ・プログラム製品は、処理回路により読み出し可能であり、且つ、方法を実施するための、処理回路による実行のための命令を格納するコンピュータ可読ストレージ媒体を含む。方法は、例えば、プロセッサにより、実行のためのマシン命令を取得することであって、マシン命令はコンピュータ・アーキテクチャに従ったコンピュータ実行のために定められ、且つ、マシン命令は、ｌｏａｄ ｔｏ ｂｌｏｃｋ ｂｏｕｎｄａｒｙ操作を識別する操作コードを与えるための少なくとも１つの操作コード・フィールドと、第１のオペランドを含むレジスタを指定するのに用いられるレジスタ・フィールドと、第２のオペランドを主メモリ内に配置するための少なくとも１つのフィールドとを含む、取得することと、マシン命令を実行することであって、実行することは、主メモリの命令指定のブロック内にある第２のオペランドの対応するバイトと共に、第１のオペランドのバイトを単にロードすることを含む、実行することとを含む。

本発明の１つ又は複数の態様に関連する方法及びシステムもまた、本明細書で説明され、特許請求される。さらに、本発明の１つ又は複数の態様に関連するサービスもまた、本明細書で説明され、特許請求され得る。

本発明の技術を通じて、付加的な特徴及び利点が実現される。本発明の他の実施形態及び態様は、本明細書で詳細に説明され、特許請求される本発明の一部であると見なされる。

ここで、添付図面を参照して、本発明の実施形態を単なる例として説明する。

本発明の１つ又は複数の実施形態を組み込み、用いるためのコンピューティング環境の一例を示す。 本発明の１つ又は複数の実施形態を組み込み、用いるためのコンピューティング環境の別の例を示す。 本発明の１つの実施形態による、図２のメモリの更なる詳細を示す。 本発明の１つの実施形態による、Ｖｅｃｔｏｒ Ｌｏａｄ Ｔｏ Ｂｌｏｃｋ Ｂｏｕｎｄａｒｙ命令の１つの形式を示す。 本発明の１つの実施形態による、Ｖｅｃｔｏｒ Ｌｏａｄ Ｔｏ Ｂｌｏｃｋ Ｂｏｕｎｄａｒｙ命令と関連付けられた論理を示す。 本発明の１つの実施形態による、ベクトル・レジスタにロードされるデータを示す。 本発明の１つの実施形態による、レジスタ・ファイルを示す。 本発明の１つ又は複数の実施形態を組み込むコンピュータ・プログラム製品の一実施形態を示す。 本発明の１つ又は複数の実施形態を組み込み、用いるためのホスト・コンピュータ・システムの一実施形態を示す。 本発明の１つ又は複数の実施形態を組み込み、用いるためのコンピュータ・システムの更に別の例を示す。 本発明の１つ又は複数の実施形態を組み込み、用いるためのコンピュータ・ネットワークを含むコンピュータ・システムの別の例を示す。 本発明の１つ又は複数の実施形態を組み込み、用いるためのコンピュータ・システムの種々の要素を示す。 本発明の１つ又は複数の実施形態を組み込み、用いるための、図１２のコンピュータ・システムの実行ユニットを示す。 本発明の１つ又は複数の実施形態を組み込み、用いるための、図１２のコンピュータ・システムの分岐ユニットを示す。 本発明の１つ又は複数の実施形態を組み込み、用いるための、図１２のコンピュータ・システムのロード／ストア・ユニットを示す。 本発明の１つ又は複数の実施形態を組み込み、用いるためのエミュレートされたホスト・コンピュータ・システムを示す。

本発明の１つの態様によると、レジスタへのデータのロードを容易にするための能力が提供される。例として、データは、文字データ、整数データ、及び／又は他のタイプのデータを含む。さらに、レジスタは、ベクトル・レジスタ又は別のタイプのレジスタである。

文字データは、これらに限定されるものではないが、いずれかの言語の英文字、数字、句読点、及び／又は他の記号を含む。文字データは、データ・ストリングである場合も又はそうでない場合もある。規格が文字データと関連付けられ、規格の例として、これらに限定されるものではないが、ＡＳＣＩＩ（Ａｍｅｒｉｃａｎ Ｓｔａｎｄａｒｄ Ｃｏｄｅ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｉｎｔｅｒｃｈａｎｇｅ）、並びに、ＵＴＦ（Ｕｎｉｃｏｄｅ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ Ｆｏｒｍａｔ）８、ＵＴＦ１６等を含むがこれらに限定されないＵｎｉｃｏｄｅが挙げられる。

ベクトル・レジスタ（ベクトルとも呼ばれる）は１つ又は複数の要素を含み、例として、各要素の長さは、１バイト、２バイト、又は４バイトである。さらに、ベクトル・オペランドは、例えば、複数の要素を有するＳＩＭＤ（Ｓｉｎｇｌｅ Ｉｎｓｔｒｕｃｔｉｏｎ、Ｍｕｌｔｉｐｌｅ Ｄａｔａ）オペランドである。他の実施形態において、要素は他のサイズのものとすることができ、ベクトル・オペランドは、ＳＩＭＤである必要はなく、及び／又は１つの要素を含んでいてもよい。

一例において、データがロードされるメモリの指定された境界を超えないことを保証しながら、可変数のバイトのデータをメモリからベクトル・レジスタにロードする、Ｖｅｃｔｏｒ Ｌｏａｄ ｔｏ Ｂｌｏｃｋ Ｂｏｕｎｄａｒｙ命令が提供される。この境界は、命令により明示的に指定してもよく（例えば、命令テキスト内の変数値、操作コードにおいて符号化された固定命令テキスト値、命令において指定されたレジスタ・ベースの境界等）、又はマシンにより動的に判断してもよい。例えば、命令が、データがページ又はキャッシュ・メモリにロードされることを指定し、マシンが、キャッシュ・ライン又はページ・サイズを判断し（例えば、ページ・サイズを判断するための変換ルックアサイド・バッファ（ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋ ａｓｉｄｅ ｂｕｆｆｅｒ）内を検索し）、そのポイントにロードする。

更に別の例として、この命令は、データ・アクセスを選択された境界に合わせるためにも用いられる。

一実施形態において、命令は、命令が指定する主メモリ・ブロック内にある第２のオペランドの対応するバイトと共に、ベクトル・レジスタ（第１のオペランド）のバイトを単にロードする。本明細書で用いられる場合、主メモリ・ブロック（主ストレージとも呼ばれる）とは、指定されたサイズの任意のメモリ・ブロックである。指定されたサイズは、ブロック境界とも呼ばれ、境界はブロックの最後である。

更に別の実施形態において、他のタイプのレジスタがロードされる。つまり、ロードされるレジスタは、ベクトル・レジスタではなく、別のタイプのレジスタである。この文脈において、命令は、Ｌｏａｄ ｔｏ Ｂｌｏｃｋ Ｂｏｕｎｄａｒｙ命令と呼ばれ、この命令は、データをレジスタにロードするために使用される。

本発明の１つ又は複数の態様を組み込み、用いるためのコンピューティング環境の一実施形態が、図１を参照して説明される。コンピューティング環境１００は、例えば１つ又は複数のバス１０８及び／又は他の接続を介して互いに結合された、例えば、プロセッサ１０２（例えば中央演算処理ユニット）、メモリ１０４（例えば主メモリ）、並びに１つ又は複数の入力／出力（Ｉ／Ｏ）デバイス、及び／又はインターフェース１０６を含む。

一例において、プロセッサ１０２は、インターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに基づいており、同じくインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供される、Ｓｙｓｔｅｍ ｚサーバなどのサーバの一部であり、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅを実装する。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態は、その全体が引用により組み入れられる、非特許文献１に記載されている。一例において、プロセッサは、同じくインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供される、ｚ／ＯＳなどのオペレーティング・システムを実行する。ＩＢＭ（登録商標）、Ｚ／ＡＲＣＨＩＴＥＣＴＵＲＥ（登録商標）及びＺ／ＯＳ（登録商標）は、米国ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。本明細書で使用される他の名称は、インターナショナル・ビジネス・マシーンズ・コーポレーション又は他の会社の登録商標、商標、又は製品名であり得る。

更に別の実施形態において、プロセッサ１０２は、インターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるＰｏｗｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅに基づいている。Ｐｏｗｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態は、その全体が引用により組み入れられる、非特許文献２に記載されている。ＰＯＷＥＲ ＡＲＣＨＩＴＥＣＴＵＲＥ（登録商標）は、インターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。

更に別の実施形態において、プロセッサ１０２は、Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎにより提供されるＩｎｔｅｌアーキテクチャに基づいている。Ｉｎｔｅｌアーキテクチャの一実施形態は、その各々の全体が引用により組み入れられる、非特許文献３及び非特許文献４に記載されている。Ｉｎｔｅｌ（登録商標）は、カリフォルニア州サンタクララ所在のＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎの登録商標である。

本発明の１つ又は複数の態様を組み込み、用いるためのコンピューティング環境の別の実施形態が、図２を参照して説明される。この例において、コンピューティング環境２００は、例えば１つ又は複数のバス２０８及び／又は他の接続を介して互いに結合された、例えば、ネイティブ中央演算処理プロセッサ２０２、メモリ２０４、並びに１つ又は複数の入力／出力（Ｉ／Ｏ）デバイス及び／又はインターフェース２０６を含む。例として、コンピューティング環境２００は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションにより提供されるＰｏｗｅｒＰＣプロセッサ、ｐＳｅｉｅｓサーバ、又はｘＳｅｒｉｅｓサーバ、及びカリフォルニア州Ｐａｌｏ Ａｌｔｏ所在のＨｅｗｌｅｔｔ Ｐａｃｋａｒｄ Ｃｏ．により提供されるＩｎｔｅｌ Ｉｔａｎｉｕｍ ＩＩプロセッサを伴うＨＰ Ｓｕｐｅｒｄｏｍｅ、及び／又はインターナショナル・ビジネス・マシーンズ・コーポレーション、Ｈｅｗｌｅｔｔ Ｐａｃｋａｒｄ、Ｉｎｔｅｌ、Ｏｒａｃｌｅ、又はその他により提供されるアーキテクチャに基づいた他のマシンを含むことができる。

ネイティブ中央演算処理ユニット２０２は、環境内での処理の際に用いられる、１つ又は複数の汎用レジスタ及び／又は１つ又は複数の専用レジスタなどの１つ又は複数のネイティブ・レジスタ２１０を含む。これらのレジスタは、任意の特定の時点における環境の状態を表す情報を含む。

さらに、ネイティブ中央演算処理ユニット２０２は、メモリ２０４内に格納された命令及びコードを実行する。１つの特定の例において、中央演算処理ユニットは、メモリ２０４内に格納されたエミュレータ・コード２１２を実行する。このコードにより、１つのアーキテクチャにおいて構成された処理環境が、別のアーキテクチャをエミュレートすることが可能になる。例えば、エミュレータ・コード２１２により、ＰｏｗｅｒＰＣプロセッサ、ｐＳｅｒｉｅｓサーバ、ｘＳｅｒｉｅｓサーバ、ＨＰ Ｓｕｐｅｒｄｏｍｅサーバ又は他のものなどの、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ以外のアーキテクチャに基づいたマシンが、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅをエミュレートし、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに基づいて開発されたソフトウェア及び命令を実行することが可能になる。

エミュレータ・コード２１２に関する更なる詳細が、図３を参照して説明される。ゲスト命令２５０が、ネイティブＣＰＵ２０２のもの以外のアーキテクチャにおいて実行されるように開発されたソフトウェア命令（例えば、マシン命令）を含む。例えば、ゲスト命令２５０は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサ１０２上で実行されるように設計されるが、代わりに、例えばＩｎｔｅｌ Ｉｔａｎｉｕｍ ＩＩプロセッサとすることができるネイティブＣＰＵ２０２上でエミュレートされることもある。一例において、エミュレータ・コード２１２は、メモリ２０４から１つ又は複数のゲスト命令２５０を取得し、取得された命令に対してローカル・バッファリングを随意的に提供するための命令フェッチ・ユニット２５２を含む。エミュレータ・コード２１２また、取得されたゲスト命令のタイプを判断し、ゲスト命令を１つ又は複数の対応するネイティブ命令２５６に変換するための命令変換ルーチン２５４も含む。この変換は、例えば、ゲスト命令により実施される機能を識別することと、その機能を実施するためのネイティブ命令を選択することとを含む。

さらに、エミュレータ２１２は、ネイティブ命令を実行させるためのエミュレーション制御ルーチン２６０を含む。エミュレーション制御ルーチン２６０は、ネイティブＣＰＵ２０２に、１つ又は複数の以前に取得されたゲスト命令をエミュレートするネイティブ命令のルーチンを実行させ、こうした実行の最後に、次のゲスト命令又はゲスト命令のグループの取得をエミュレートするために、制御を命令フェッチ・ルーチンに戻させることができる。ネイティブ命令２５６の実行は、データをメモリ２０４からレジスタ内にロードすること、データをレジスタから再びメモリに格納すること、又は変換ルーチンによって求められるような何らかのタイプの算術演算又は論理演算を実施することを含むことができる。

各ルーチンは、例えば、メモリ内に格納され、ネイティブ中央演算処理ユニット２０２によって実行される、ソフトウェアで実装される。他の例において、１つ又は複数のルーチン又は演算は、ファームウェア、ハードウェア、ソフトウェア、又はそれらの幾つかの組み合わせで実装される。エミュレートされるプロセッサのレジスタは、ネイティブＣＰＵのレジスタ２１０又はメモリ２０４内の位置を使用して、エミュレートすることができる。実施形態において、ゲスト命令２５０、ネイティブ命令２５６、及びエミュレータ・コード２１２は、同一のメモリ内に存在してもよく、又は、異なるメモリ・デバイスの間に分散されてもよい。

本明細書で用いられるファームウェアとは、例えば、プロセッサのマイクロコード、ミリコード、及び／又はマクロコードを含む。ファームウェアは、例えば、上位レベルのマシン・コードの実装に用いられるハードウェア・レベルの命令及び／又はデータ構造体を含む。一実施形態において、ファームウェアは、例えば、典型的には、信頼できるソフトウェアを含むマイクロコードとして供給される専用コード、又は基礎をなすハードウェアに特有のマイクロコードを含み、システム・ハードウェアへのオペレーティング・システムのアクセスを制御する。

一例において、取得され、変換され、実行されるゲスト命令２５０は、本明細書で説明される１つの命令である。１つのアーキテクチャ（例えば、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ）のものであるこの命令が、メモリからフェッチされ、変換され、別のアーキテクチャ（例えば、ＰｏｗｅｒＰＣ、ｐＳｅｒｉｅｓ、ｘＳｅｒｉｅｓ、Ｉｎｔｅｌなど）のネイティブ命令２５６のシーケンスとして表される。次に、これらのネイティブ命令が実行される。

一実施形態において、本明細書で説明される命令は、本発明の１つの態様に従って提供されるベクトル・ファシリティの一部であるベクトル命令である。ベクトル・ファシリティは、例えば、１つの要素から１６の要素までの範囲の固定サイズのベクトルを提供する。各ベクトルは、ファシリティ内で定められたベクトル命令により操作されるデータを含む。一実施形態において、ベクトルが複数の要素で構成される場合、各々の要素は、他の要素と並行処理される。全ての要素の処理が完了するまで、命令は完了しない。

本明細書で説明されるように、ベクトル命令は、これらに限定されるものではないが、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ、Ｐｏｗｅｒ、Ｉｎｔｅｌ等を含む、種々のアーキテクチャの一部として実装することができる。本明細書で説明される実施形態はｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに関するものであるが、ベクトル命令、及び本発明の１つ又は複数の態様は、他の多くのアーキテクチャに基づくことができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは一例にすぎない。

ベクトル・ファシリティがｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一部として実装される一実施形態において、ベクトル・レジスタ及び命令を使用するために、指定された制御レジスタ（例えば、制御レジスタ０）におけるベクトル・イネーブルメント制御及びレジスタ制御が、例えば１に設定される。ベクトル・ファシリティがインストールされており、ベクトル命令がイネーブルメント制御の設定なしに実行される場合、データ例外が認識される。ベクトル・ファシリティがインストールされておらず、ベクトル命令が実行される場合、演算例外が認識される。

ベクトル・データは、ストレージにおいて、例えば、他のデータ形式と同じ左から右への順序で現れる。０−７の番号が付けられたデータ形式のビットは、ストレージ内の左端の（最小番号が付された）バイト位置のバイトを構成し、ビット８−１５は、次の順次位置のバイトを形成し、以下同様である。更に別の例において、ベクトル・データは、ストレージにおいて、右から左などの別の順序で現れることがある。

ベクトル・ファシリティが与えられるベクトル命令の多くは、指定ビットのフィールドを有する。レジスタ拡張ビット（ｒｅｇｉｓｔｅｒ ｅｘｔｅｎｓｉｏｎ ｂｉｔ）又はＲＸＢと呼ばれるこのフィールドは、ベクトル・レジスタ指定オペランドの各々について最上位ビットを含む。命令によって指定されないレジスタ指示のためのビットは、予約され、ゼロに設定される。

一例において、ＲＸＢフィールドは４ビット（例えば、ビット０−３）を含み、これららのビットは、以下のように定義される。
０−命令の第１ベクトル・レジスタ指定のための最上位ビット。
１−もしあれば、命令の第２ベクトル・レジスタ指定のための最上位ビット。
２−もしあれば、命令の第３ベクトル・レジスタ指定のための最上位ビット。
３−もしあれば、命令の第４ベクトル・レジスタ指定のための最上位ビット。

各ビットは、例えば、レジスタ番号に応じて、アセンブラによりゼロ又は１に設定される。例えば、レジスタ０−１５に対してビットは０に設定され、レジスタ１６−３１に対してビットは１に設定される、などである。

一実施形態において、各々のＲＸＢビットは、１つ又は複数のベクトル・レジスタを含む命令における特定の位置のための拡張ビットである。例えば、１つ又は複数のベクトル命令において、ＲＸＢのビット０は、位置８−１１のための拡張ビットであり、これが、例えばＶ_１に割り当てられ、ＲＸＢのビット１は、位置１２−１５のための拡張ビットであり、これが例えばＶ_２に割り当てられ、以下同様である。

更に別の実施形態において、ＲＸＢフィールドは付加的なビットを含み、１つより多くのビットが、各ベクトル又は位置のための拡張として用いられる。

ＲＸＢフィールドを含む、本発明の１つの態様に従って提供される１つの命令は、Ｖｅｃｔｏｒ Ｌｏａｄ Ｔｏ Ｂｌｏｃｋ Ｂｏｕｎｄａｒｙ命令であり、その一例を図４に示す。一例において、Ｖｅｃｔｏｒ Ｌｏａｄ Ｔｏ Ｂｌｏｃｋ Ｂｏｕｎｄａｒｙ命令３００は、Ｖｅｃｔｏｒ Ｌｏａｄ Ｔｏ Ｂｌｏｃｋ Ｂｏｕｎｄａｒｙ操作を指示する操作コード・フィールド３０２ａ（例えば、ビット０−７）、３０２ｂ（例えば、ビット４０−４７）と、ベクトル・レジスタ（Ｖ_１）を指示するのに用いられるベクトル・レジスタ・フィールド３０４（例えば、ビット８−１１）と、インデックス・フィールド（Ｘ_２）３０６（例えば、ビット１２−１５）と、ベース・フィールド（Ｂ_２）３０８（例えば、ビット１６−１９）と、変位フィールド（Ｄ_２）３１０（例えば、ビット２０−３１）と、マスク・フィールド（Ｍ_３）３１２（例えば、ビット３２−３５）と、ＲＸＢフィールド３１６（例えば、ビット３６−３９）とを含む。フィールド３０４−３１４の各々は、一例において、操作コード・フィールドから分離され、独立している。さらに、一実施形態において、これらのフィールドは互いに分離し、独立しているが、他の実施形態においては、１つより多くのフィールドを組み合わせてもよい。これらのフィールドの使用に関する更なる情報を以下に説明する。

一例において、操作コード・フィールド３０２ａにより指示される操作コードの選択されたビット（例えば、最初の２ビット）は、命令の長さ及び形式を指定する。この特定の例において、長さが３ハーフワード（ｈａｌｆｗｏｒｄ）であり、形式は、拡張された操作コード・フィールドを伴うベクトル・レジスタ・アンド・インデックス・ストレージ操作（ｖｅｃｔｏｒ ｒｅｇｉｓｔｅｒ−ａｎｄ−ｉｎｄｅｘ−ｓｔｏｒａｇｅ ｏｐｅｒａｔｉｏｎ）であることを示す。ベクトル（Ｖ）フィールドは、ＲＸＢにより指定されるその対応する拡張ビットと共に、ベクトル・レジスタを指示する。特に、ベクトル・レジスタについては、オペランドを含むレジスタは、例えば、レジスタ拡張ビット（ＲＸＢ）を最上位ビットとして付加したレジスタ・フィールドの４ビット・フィールドを用いて指定される。例えば、４ビット・フィールドが０１１０であり、拡張ビットが０である場合、５ビット・フィールド００１１０はレジスタ番号６を示す。

命令フィールドに付随する下付き数字は、そのフィールドが適用されるオペランドを示す。例えば、Ｖ_１に付随する下付き数字１は、第１のオペランドを示し、以下同様である。レジスタ・オペランドは、長さが１レジスタであり、これは例えば１２８ビットである。

一例において、ベクトル・レジスタ・アンド・インデックス・ストレージ操作命令において、Ｘ_２及びＢ_２フィールドにより指示される汎用レジスタのコンテンツをＤ_２フィールドのコンテンツに加えて、第２のオペランド・アドレスを形成する。一例において、変位Ｄ_２は、Ｖｅｃｔｏｒ Ｌｏａｄ Ｔｏ Ｂｌｏｃｋ Ｂｏｕｎｄａｒｙ命令においては、１２ビットの符号なし整数として扱われる。

一実施形態において、Ｍ_３フィールドは、ロードするブロック境界についてＣＰＵに知らせるために用いられるコードを指定する。予約値が指定される場合、指定例外が認識される。例示的なコード及び対応する値は以下の通りである。
コード 境界
０ ６４−バイト
１ １２８−バイト
２ ２５６−バイト
３ ５１２−バイト
４ １Ｋ−バイト
５ ２Ｋ−バイト
６ ４Ｋ−バイト

一実施形態において左から右へと進む、Ｖｅｃｔｏｒ Ｌｏａｄ Ｔｏ Ｂｌｏｃｋ Ｂｏｕｎｄａｒｙ（ＶＬＢＢ）命令の一実施形態の実行において、第１のオペランド（Ｖ_１フィールド＋拡張ビットにより指示されるレジスタにおいて指定される）がロードされ、第２のオペランドからのバイトと共に、ゼロによりインデックス付けされたバイト要素で開始する。第２のオペランドは、第２のオペランド・アドレス（開始アドレスとも呼ばれる）により指示されるメモリ位置である。以下に説明されるように、ロードは、そのメモリ位置から開始し、命令（又は、プロセッサ）により計算される終了アドレスまで続く。境界条件に遭遇した場合、第１のオペランドの残りがどのように取り扱われるは、モデルによって決まる。ロードされないバイトに対して、アクセス例外は認識されない。一例において、ロードされないバイトは予測できない。

上の例示的な命令において、開始アドレスは、インデックス・レジスタ値（Ｘ_２）＋ベース・レジスタ値（Ｂ_２）＋変位（Ｄ_２）により決定されるが、他の実施形態においては、単なる幾つかの例として、レジスタ値；命令アドレス＋命令テキスト指定のオフセット；レジスタ値＋変位；又はレジスタ値＋インデックス・レジスタ値により与えられる。さらに、一実施形態において、命令は、ＲＸＢフィールドを含まない。代わりに、拡張は、使用されない、又は命令以外の制御からなどの別の方法で与えられる、又は命令の別のフィールドの一部として与えられる。

Ｖｅｃｔｏｒ Ｌｏａｄ ｔｏＢｌｏｃｋ Ｂｏｕｎｄａｒｙ命令を処理する一実施形態の更なる詳細を、図５を参照して説明する。一例において、コンピューティング環境のプロセッサは、この論理を実施している。

一実施形態において、最初に、指定された境界までの近さを判断するために用いられる境界マスク（ＢｄｙＭａｓｋ）を生成する（ステップ４００）。マスクを生成するために、一例においては、境界サイズ（ＢｄｙＳｉｚｅ）４０２の２の補数否定を取り、境界マスク４０４を生成する（例えば、ＢｄｙＭａｓｋ＝０−ＢｄｙＳｉｚｅ）。本明細書で説明されるように、境界サイズは、一例において、命令により与えられ（例えば、Ｍ_３フィールド）、又は別の例においては、マシンにより決定される。

その後、ロードを始めるメモリ内の位置を示す開始アドレスを計算する（ステップ４００）。例として、開始アドレス４１２は、レジスタ値；命令アドレス＋命令テキスト指定のオフセット；レジスタ値＋変位；レジスタ値＋インデックス・レジスタ値；又は、レジスタ値＋インデックス・レジスタ値＋変位により与えることができる。本明細書で与えられる命令において、開始アドレスは、Ｘ_２フィールド、Ｂ_２フィールド、及びＤ_２フィールドによって与えられる。つまり、Ｘ_２及びＢ_２によって指示されるレジスタのコンテンツをＤ_２によって示される変位に加えて、開始アドレスを提供する。開始アドレスを計算するための上述の方法は単なる例にすぎず、他の例も可能である。

次に、終了アドレスを計算し、どこでロードを停止するかを示す（ステップ４２０）。この計算のための入力は、例えば、境界サイズ４０２、開始アドレス４１２、ベクトル・サイズ４１４（例えば１６などのバイト単位の）及び境界マスク４０４である。一例において、終了アドレス４２２は、以下のように計算される。：

その後、開始アドレスで開始し、終了アドレスで終端するメモリから、インデックス付きバイト０で開始して、第１のオペランド（即ち、指定されたベクトル・レジスタ）をロードする（ステップ４３０）。これにより、指定されたメモリ境界を超えずに、可変数のバイトをメモリからベクトルにロードすることが可能になる。例えば、メモリ境界は６４バイトにあり、開始アドレスは５８バイトにある場合、バイト５８−６４は、ベクトル・レジスタ内にロードされる。

本発明の１つの態様による、ベクトル・レジスタ内にロードされるデータの一例を図６に示す。示されるように、データは、垂直点線で示される境界を超えてロードされない。境界を超える位置はアクセス可能でなく、例外は発生しない。１つの特定の実施形態において、ベクトルは、左から右にロードされる。しかしながら、別の実施形態においては、ベクトルは右から左にロードされ得る。一実施形態において、左から右又は右から左へのベクトルの方向が与えられる。例えば、命令は、レジスタ、状況制御、又は例として左から右又は右から左へのいずれかの処理方向を示す他のエンティティにアクセスする。一実施形態において、この方向制御は、命令の一部として符号化されず、実行時に命令に与えられる。

上述したのは、ロード命令の一例である。ストリング・データなどのデータをロードする際、ストリングがページ境界の前に終了するかどうかは未知であることが多い。その境界まで境界を超えずにロードするための能力は、典型的には、最初にストリングの最後をチェックすることを必要とする。幾つかの実施では、境界を超えることに対するペナルティがある場合もあり、ソフトウェアは、境界を超えるのを避けたい。従って、幾つかの境界までロードする能力は有用である。データが指定境界を超えてロードされないことを保証しながら、可変数のバイトをベクトル・レジスタにロードする命令が提供される。

一実施形態において、３２のベクトル・レジスタが存在し、他のタイプのレジスタは、ベクトル・レジスタの象限にマッピングすることができる。例えば、図７に示すように、３２のベクトル・レジスタ６０２を含むレジスタ・ファイル６００が存在し、各レジスタの長さが１２８ビットである場合、長さが６４ビットである１６の浮動小数点レジスタ６０４は、ベクトル・レジスタに重ね合わせることができる。従って、一例として、浮動小数点レジスタ６０４が修正されると、ベクトル・レジスタ６０２も修正される。他のタイプのレジスタについての他のマッピングも可能である。

本明細書において、メモリ、主メモリ、ストレージ、及び主ストレージは、明示的に又は文脈によって別様に示されない限り、互換的に使用される。

ベクトル・ファシリティに関する付加的な詳細は、他の命令の例を含めて、この詳細な説明のさらに後半の部分として与えられる。

当業者により認識されるように、本発明の１つ又は複数の態様は、システム、方法、又はコンピュータ・プログラム製品として具体化することができる。従って、本発明の１つ又は複数の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、又はソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形を取ることができ、これらは全て、本明細書において、一般的に「回路」、「モジュール」又は「システム」と呼ぶことができる。さらに、本発明の１つ又は複数の態様は、コンピュータ可読プログラム・コードが組み込まれた、１つ又は複数のコンピュータ可読媒体内に具体化されたコンピュータ・プログラム製品の形を取ることができる。

１つ又は複数のコンピュータ可読媒体のいずれの組み合わせを用いることもできる。コンピュータ可読媒体は、コンピュータ可読ストレージ媒体とすることができる。コンピュータ可読ストレージ媒体は、これらに限定されるものではないが、例えば、電子、磁気、光学、電磁気、赤外線又は半導体のシステム、装置又はデバイス、又は上記のいずれかの適切な組み合わせとすることができる。コンピュータ可読ストレージ媒体のより具体的な例（非網羅的なリスト）として、以下のもの、即ち、１つ又は複数の配線を有する電気的接続、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバ、ポータブル・コンパクト・ディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、光記憶装置、磁気記憶装置、又は上記のいずれかの適切な組み合わせが挙げられる。本明細書の文脈において、コンピュータ可読ストレージ媒体は、命令実行システム、装置若しくはデバイスによって用いるため、又はそれらと接続して用いるためにプログラムを収容又は格納することができるいずれかの有形媒体とすることができる。

ここで図８を参照すると、一例において、コンピュータ・プログラム製品７００は、例えば、本発明の１つ又は複数の態様を提供し、容易にするように、コンピュータ可読プログラム・コード手段又は論理７０４をその上に格納するための１つ又は複数の非一時的（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ）コンピュータ可読ストレージ媒体７０２を含む。

コンピュータ可読媒体上に具体化されたプログラム・コードは、これらに限られるものではないが、無線、有線、光ファイバ・ケーブル、ＲＦ等、又は上記のいずれかの適切な組み合わせを含む、適切な媒体を用いて伝送することができる。

本発明の１つ又は複数の態様に関する操作を実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ（登録商標）、ＳｍａｌｌＴａｌｋ（登録商標）、Ｃ＋＋等のようなオブジェクト指向型プログラミング言語、及び、「Ｃ」プログラミング言語、アセンブラ、又は同様のプログラミング言語のような従来の手続き型プログラミング言語を含む、１つ又は複数のプログラミング言語のいずれかの組み合わせで書くことができる。プログラム・コードは、完全にユーザのコンピュータ上で実行される場合もあり、スタンドアロンのソフトウェア・パッケージとして、一部がユーザのコンピュータ上で実行される場合もあり、一部がユーザのコンピュータ上で実行され、一部が遠隔コンピュータ上で実行される場合もあり、又は完全に遠隔コンピュータ若しくはサーバ上で実行される場合もある。最後のシナリオにおいては、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを通じてユーザのコンピュータに接続される場合もあり、又は外部コンピュータへの接続がなされる場合もある（例えば、インターネット・サービス・プロバイダを用いたインターネットを通じて）。

本発明の１つ又は複数の態様は、本発明の実施形態による方法、装置（システム）及びコンピュータ・プログラム製品のフローチャート図及び／又はブロック図を参照して、本明細書で説明される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図内のブロックの組み合わせは、コンピュータ・プログラム命令によって実装できることが理解されるであろう。これらのコンピュータ・プログラム命令を、汎用コンピュータ、専用コンピュータ、又は他のプログラム可能データ処理装置のプロセッサに与えてマシンを製造し、それにより、コンピュータ又は他のプログラム可能データ処理装置のプロセッサによって実行される命令が、フローチャート及び／又はブロック図の１つ以上のブロックにおいて指定された機能／動作を実装するための手段を作り出すようにすることができる。

これらのコンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイスを特定の方式で機能させるように指示することができるコンピュータ可読媒体内に格納し、それにより、そのコンピュータ可読媒体内に格納された命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実装する命令を含む製品を製造するようにすることもできる。

コンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイス上にロードして、一連の動作ステップをコンピュータ、他のプログラム可能データ処理装置、又は他のデバイス上で行わせてコンピュータ実施のプロセスを生成し、それにより、コンピュータ又は他のプログラム可能装置上で実行される命令が、フローチャート及び／又はブロック図の１つ又は複数のブロックにおいて指定された機能／動作を実行するためのプロセスを提供するようにもすることもできる。

図面内のフローチャート及びブロック図は、本発明の１つ又は複数の態様の種々の実施形態によるシステム、方法及びコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能及び動作を示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実装するための１つ又は複数の実行可能命令を含むモジュール、セグメント、又はコードの部分を表すことができる。幾つかの代替的な実装において、ブロック内に記載された機能は、図面内に記載された順序とは異なる順序で行われ得ることにも留意すべきである。例えば、連続して示された２つのブロックが、関与する機能に応じて、実際には、実質的に同時に実行されることもあり、ときにはブロックが逆順に実行されることもある。また、ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図内のブロックの組み合わせは、指定された機能又は動作を行う専用ハードウェア・ベースのシステムによって、又は専用ハードウェアとコンピュータ命令との組み合わせによって実装できることにも留意されたい。

上記に加えて、本発明の１つ又は複数の態様は、顧客環境の管理を提供するサービス・プロバイダにより、供与し、提供し、配置し、管理し、サービスを行うことなどができる。例えば、サービス・プロバイダは、１つ又は複数の顧客に対して本発明の１つ又は複数の態様を実施するコンピュータ・コード及び／又はコンピュータ・インフラストラクチャを作成し、保持し、サポートすることなどができる。見返りとして、サービス・プロバイダは、例として、予約申し込み及び／又は報酬契約の下で顧客から支払いを受けることができる。付加的に又は代替的に、サービス・プロバイダは、１つ又は複数の第三者に対する広告コンテンツの販売から支払いを受けることができる。

本発明の一態様において、本発明の１つ又は複数の態様を実施するために、アプリケーションを配置することができる。一例として、アプリケーションの配置は、本発明の１つ又は複数の態様を実施するように動作可能なコンピュータ・インフラストラクチャを提供することを含む。

本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを配置することが可能であり、そこでは、コードは、コンピューティング・システムと協働して、本発明の１つ又は複数の態様を実施することができる。

本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを統合するためのプロセスを提供することができる。コンピュータ・システムは、コンピュータ可読媒体を含み、ここで、コンピュータ媒体は本発明の１つ又は複数の態様を含む。コードは、コンピュータ・システムと協働して、本発明の１つ又は複数の態様を実施することができる。

種々の実施形態が上述されたが、これらは例にすぎない。例えば、他のアーキテクチャのコンピューティング環境が、本発明の１つ又は複数の態様を組み込み、用いることが可能である。さらに、他のサイズのレジスタを用いることができ、本発明の精神から逸脱することなく、命令に対する変更をなすことができる。

さらに、他のタイプのコンピューティング環境が、本発明の１つ又は複数の態様から利益を得ることができる。一例として、システム・バスを通してメモリ要素に直接的に又は間接的に結合された少なくとも２つのプロセッサを含む、プログラム・コードを格納及び／又は実行するのに適したデータ処理システムが使用可能である。メモリ要素は、例えば、プログラム・コードの実際の実行時に用いられるローカル・メモリと、大容量記憶装置と、実行時に大容量記憶装置からコードを取得しなければならない回数を減少させるために少なくとも幾つかのプログラム・コードの一時的なストレージを提供するキャッシュ・メモリとを含む。

入力／出力即ちＩ／Ｏ装置（キーボード、ディスプレイ、ポインティング装置、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、親指ドライブ、及び他のメモリ媒体等を含むが、これらに限定されるものではない）は、直接的に、又は介在するＩ／Ｏコントローラを通して、システムに結合することができる。データ処理システムが、介在するプライベート・ネットワーク又は公衆ネットワークを通して、他のデータ処理システム又は遠隔プリンタ若しくはストレージ装置に結合できるように、ネットワーク・アダプタをシステムに結合することもできる。モデム、ケーブル・モデム及びイーサネット・カードは、利用可能なタイプのネットワーク・アダプタのほんの数例にすぎない。

図９を参照すると、本発明の１つ又は複数の態様を実装するためのホスト・コンピュータ・システム５０００の代表的なコンポーネントが描かれている。代表的なホスト・コンピュータ５０００は、コンピュータ・メモリ（即ち、中央ストレージ）５００２と通信状態にある１つ又は複数のＣＰＵ５００１に加えて、ストレージ媒体デバイス５０１１及び他のコンピュータ又はＳＡＮ等と通信するためのネットワーク５０１０へのＩ／Ｏインターフェースを含む。ＣＰＵ５００１は、アーキテクチャ化された（ａｒｃｈｉｔｅｃｔｅｄ）命令セット及びアーキテクチャ化された機能を有するアーキテクチャに準拠している。ＣＰＵ５００１は、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（Ｄｙｎａｍｉｃ Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ、ＤＡＴ）５００３を有することができる。ＤＡＴは、一般的に、変換をキャッシュに入れるための変換ルックアサイド・バッファ（ＴＬＢ）５００７を含むので、コンピュータ・メモリ５００２のブロックへの後のアクセスは、アドレス変換の遅延を必要としない。一般的に、コンピュータ・メモリ５００２とプロセッサ５００１との間に、キャッシュ５００９が用いられる。キャッシュ５００９は、１つより多いＣＰＵが利用可能な大容量のキャッシュと、大型のキャッシュと各ＣＰＵとの間のより小型でより高速な（下位レベルの）キャッシュとを有する階層とすることができる。幾つかの実装において、下位レベルのキャッシュは、命令のフェッチ及びデータ・アクセスのために別個の下位レベル・キャッシュを与えるように分割される。一実施形態においては、キャッシュ５００９を介して、命令フェッチ・ユニット５００４により、命令がメモリ５００２からフェッチされる。命令は、命令デコード・ユニット５００６でデコードされ、命令実行ユニット５００８にディスパッチされる（幾つかの実施形態においては他の命令と共に）。一般的には、例えば、算術演算実行ユニット、浮動小数点実行ユニット、及び分岐命令実行ユニットなどの幾つかの実行ユニット５００８が用いられる。命令は、実行ユニットにより実行され、必要に応じて命令が指定したレジスタ又はメモリからオペランドにアクセスする。メモリ５００２からオペランドにアクセスする（ロード又はストアする）場合、典型的には、ロード／ストア・ユニット５００５が、実行される命令の制御下でアクセスを処理する。命令は、ハードウェア回路又は内部のマイクロコード（ファームウェア）において、又はその両方の組み合わせによって実行することができる。

既述のように、コンピュータ・システムは、ローカル（又は主）ストレージ内の情報、並びに、アドレッシング、保護、参照、及び変更の記録を含む。アドレッシングの幾つかの態様は、アドレスの形式、アドレス空間の概念、種々のタイプのアドレス、及び１つのタイプのアドレスを別のタイプのアドレスに変換する方法を含む。主ストレージの一部は、永続的に割り当てられた記憶位置を含む。主ストレージは、システムに、データの直接アドレス指定可能な高速アクセス・ストレージを与える。データ及びプログラムを処理できるようになる前に、（入力装置から）データ及びプログラムの両方が、主ストレージにロードされる。

主ストレージは、キャッシュと呼ばれることもある、１つ又は複数のより小さくより高速アクセスのバッファ・ストレージを含むことができる。キャッシュは、典型的には、ＣＰＵ又はＩ／Ｏプロセッサと物理的に関連付けられる。物理的構成及び別個のストレージ媒体を使用することの影響は、性能に対するものを除き、通常、プログラムにより観察することはできない。

命令及びデータ・オペランドについて、別個のキャッシュを保持することができる。キャッシュ内の情報は、キャッシュ・ブロック又はキャッシュ・ライン（又は短縮してライン）と呼ばれる、整数境界（ｉｎｔｅｇｒａｌ ｂｏｕｎｄａｒｙ）上にある連続したバイト内に保持される。モデルは、キャッシュ・ラインのサイズをバイトで返す、ＥＸＴＲＡＣＴ ＣＡＣＨＥ ＡＴＴＲＩＢＵＴＥ命令を提供することができる。モデルはまた、データ若しくは命令キャッシュへのストレージのプリフェッチ、又は、キャッシュからのデータの解放に影響を与える、ＰＲＥＦＥＴＣＨ ＤＡＴＡ及びＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧ命令を提供することができる。

ストレージは、長い水平方向のビットのストリングと考えられる。大部分の操作において、ストレージへのアクセスは、左から右への順序で進む。ビットのストリングは、８ビット単位で分割される。この８ビットの単位は１バイトと呼ばれ、全ての情報の形式の基本構成要素（ｂｕｉｌｄｉｎｇ ｂｌｏｃｋ）である。ストレージ内の各々のバイト位置は、負でない一意の整数により識別され、この整数がそのバイト位置のアドレスであり、即ち、簡単にバイト・アドレスである。隣接するバイト位置は、連続するアドレスを有し、左の０で始まって、左から右への順序で進む。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット、又は６４ビットである。

情報は、ストレージとＣＰＵ又はチャネル・サブシステムとの間で、一度に１バイトずつ、又は１バイト・グループずつ伝送される。特に断りのない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、ストレージ内のバイト・グループは、グループの左端のバイトによりアドレス指定される。グループ内のバイト数は、実行される操作により暗黙に指定されるか又は明示的に指定される。ＣＰＵ操作に用いられる場合、バイト・グループはフィールドと呼ばれる。例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、バイト・グループの中の各々において、ビットは、左から右の順序で番号が付けられる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、左端ビットは「上位（ｈｉｇｈ−ｏｒｄｅｒ）」ビットと呼ばれることがあり、右端ビットは「下位（ｌｏｗ−ｏｒｄｅｒ）」ビットと呼ばれることがある。しかしながら、ビット数は、ストレージ・アドレスではない。バイトだけを、アドレス指定することができる。ストレージ内の１つのバイトの個々のビットに対して操作を行うためには、そのバイト全体にアクセスされる。１バイトの中のビットには、左から右に０から７までの番号が付けられる（例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて）。１つのアドレスの中のビットには、２４ビット・アドレスの場合は８−３１若しくは４０−６３の番号を付けることができ、又は、３１ビット・アドレスの場合は１−３１若しくは３３−６３の番号を付けることができ、６４ビット・アドレスの場合は０−６３の番号が付けられる。複数のバイトから成る他のいずれかの固定長形式の中では、その形式を構成するビットには、０から始まる連続番号が付けられる。エラー検出のため及び好ましくは訂正のために、各バイト又はバイト・グループと共に、１つ又は複数の検査ビットが伝送されることがある。このような検査ビットは、マシンにより自動的に生成されるものであり、プログラムが直接制御することはできない。記憶容量は、バイト数で表わされる。ストレージ・オペランド・フィールドの長さが命令のオペレーション・コードで暗黙的に指定される場合、そのフィールドは固定長を有すると言われ、固定長は、１バイト、２バイト、４バイト、８バイト、又は１６バイトとすることができる。一部の命令では、より長いフィールドが暗黙的に指定されることもある。ストレージ・オペランド・フィールドの長さが暗黙的に指定されず明示的に記述される場合は、そのフィールドは可変長を有すると言われる。可変長オペランドは、１バイトのインクリメントにより変化し得る（又は、一部の命令では、２バイトの倍数若しくは他の倍数）。情報がストレージ内に置かれるとき、ストレージへの物理パスの幅が格納されるフィールドの長さを上回り得るとしても、指定されたフィールド内に含まれるバイト位置のコンテンツのみが置き換えられる。

特定の情報単位は、ストレージ内の整数境界上にあることになる。そのストレージ・アドレスがバイトでの単位での長さの倍数であるとき、境界は、情報単位に関して整数のものであると言われる。整数境界上にある２バイト、４バイト、８バイト、及び１６バイトのフィールドには、特別な名称が与えられる。ハーフワードは、２バイト境界上にある２個の連続したバイトのグループであり、これは、命令の基本的な構成要素である。ワードは、４バイト境界上にある４個の連続したバイトのグループである。ダブルワード（ｄｏｕｂｌｅｗｏｒｄ）は、８バイト境界上にある８個の連続したバイトのグループである。クワッドワード（ｑｕａｄｗｏｒｄ）は、１６バイト境界上にある１６個の連続したバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、及びクワッドワードを示す場合、そのアドレスの２進表現は、それぞれ、右端の１個、２個、３個、又は４個のビットが０になる。命令は、２バイトの整数境界上にあることになる。大部分の命令のストレージ・オペランドは、境界合わせ（ｂｏｕｎｄａｒｙ ａｌｉｇｎｍｅｎｔ）要件をもたない。

命令及びデータ・オペランドに対して別個のキャッシュを実装するデバイスにおいては、後に命令をフェッチするキャッシュ・ライン内にプログラムが格納される場合には、その格納が、後にフェッチされる命令を変更するかどうかに関係なく、著しい遅延が生じることがある。

一実施形態において、本発明は、ソフトウェア（ライセンス内部コード、ファームウェア、マイクロコード、ミリコード、ピココードなどと呼ばれる場合もあるが、そのいずれも本発明の１つ又は複数の態様と整合性がある）により実施することができる。図９を参照すると、本発明の１つ又は複数の態様を具体化するソフトウェア・プログラム・コードには、ホスト・システム５０００のプロセッサ５００１により、ＣＤ−ＲＯＭドライブ、テープドライブ、又はハードドライブといった長期ストレージ媒体デバイス５０１１からアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、こうした媒体上に分散させても、又はコンピュータ・メモリ５００２からユーザに分散させても、又は、こうした他のシステムのユーザが使用するために、ネットワーク５０１０上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

ソフトウェア・プログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラムの機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体デバイス５０１１から相対的により高速のコンピュータ・ストレージ５００２にページングされ、そこでプロセッサ５００１による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを分散させる技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）上に作成され格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

図１０は、本発明の１つ又は複数の態様を実施することができる代表的なワークステーション又はサーバ・ハードウェア・システムを示す。図１０のシステム５０２０は、随意的な周辺機器を含む、パーソナル・コンピュータ、ワークステーション、又はサーバなどの代表的なベース・コンピュータ・システム５０２１を含む。ベース・コンピュータ・システム５０２１は、１つ又は複数のプロセッサ５０２６と、周知の技術に従ってプロセッサ５０２６とシステム５０２１の他のコンポーネントを接続し、これらの間の通信を可能にするために用いられるバスとを含む。バスは、プロセッサ５０２６を、ハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ、及びフラッシュメモリのいずれかを含む）又はテープドライブを含むことができる、メモリ５０２５及び長期ストレージ５０２７に接続する。システム５０２１はまた、バスを介して、マイクロプロセッサ５０２６を、キーボード５０２４、マウス５０２３、プリンタ／スキャナ５０３０、及び／又はタッチ・センシティブ・スクリーン、デジタル化された入力パッド等のいずれかのユーザ・インターフェース機器とすることができる他のインターフェース機器といった、１つ又は複数のインターフェース機器に接続する、ユーザ・インターフェース・アダプタを含むこともできる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーン又はモニタなどのディスプレイ装置５０２２をマイクロプロセッサ５０２６にも接続する。

システム５０２１は、ネットワーク５０２９と通信する５０２８ことができるネットワーク・アダプタを介して、他のコンピュータ又はコンピュータ・ネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネット又はモデムである。或いは、システム５０２１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを用いて通信することもできる。システム５０２１は、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）、又はシステム５０２１内のこうした他のコンピュータと関連付けることができ、又は、別のコンピュータ等とのクライアント／サーバ構成におけるクライアントとすることができる。これらの構成の全て、並びに、適切な通信ハードウェア及びソフトウェアは、当技術分野において周知である。

図１１は、本発明の１つ又は複数の態様を実施することができるデータ処理ネットワーク５０４０を示す。データ処理ネットワーク５０４０は、各々が複数の個々のワークステーション５０４１、５０４２、５０４３、５０４４を含むことができる、無線ネットワーク及び有線ネットワークのような複数の個々のネットワークを含むことができる。さらに、当業者であれば理解するように、１つ又は複数のＬＡＮを含ませることができ、そこで、ＬＡＮは、ホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含むことができる。

さらに図１１を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ５０４６）、又はアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、且つ、ワークステーション５０４５から直接アクセスすることもできる遠隔サーバ５０４８）のような、メインフレーム・コンピュータ又はサーバを含むこともできる。ゲートウェイ・コンピュータ５０４６は、各々の個々のネットワークへの入口点として働く。ゲートウェイは、１つのネットワーク・プロトコルを別のものに接続するときに必要とされる。ゲートウェイ５０４６は、通信リンクによって別のネットワーク（例えば、インターネット５０４７）に結合できることが好ましい。ゲートウェイ５０４６はまた、通信リンクを用いて、１つ又は複数のワークステーション５０４１、５０４２、５０４３、５０４４に直接結合することもできる。ゲートウェイ・コンピュータは、インターナショナル・ビジネス・マシーンズ・コーポレーションから入手可能なＩＢＭ（登録商標） ｅＳｅｒｖｅｒ（商標）Ｓｙｓｔｅｍ ｚサーバを用いて実装することができる。

図１０及び図１１を同時に参照すると、本発明の１つ又は複数の態様を具体化することができるソフトウェア・プログラム・コードには、一般的に、ＣＤ−ＲＯＭドライブ又はハードドライブといった長期ストレージ媒体５０２７から、システム５０２０のプロセッサ５０２６によってアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体上で分散させても、又はメモリからユーザ５０５０、５０５１に分散させても、或いは、こうした他のシステムのユーザが用いるために、ネットワーク上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

或いは、プログラム・コードをメモリ５０２５内で具体化し、プロセッサ・バスを用いてプロセッサ５０２６によってプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネント及び１つ又は複数のアプリケーション・プログラム５０３２の機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体５０２７から高速メモリ５０２５にページングされ、そこでプロセッサ５０２６による処理のために利用可能になる。ソフトウェア・プログラム・コードをメモリ内、物理的媒体上で具体化し、及び／又は、ネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であり、ここではこれ以上論じない。プログラム・コードは、作成され、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）に格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１又はレベル１）のキャッシュであり、メインストア（主メモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割されることが多い。

図１２を参照すると、プロセッサ５０２６についての例示的なプロセッサの実施形態が示される。典型的には、メモリ・ブロックをバッファに入れてプロセッサ性能を向上させるために、１つ又は複数のレベルのキャッシュ５０５３が用いられる。キャッシュ５０５３は、用いられる可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。典型的なキャッシュ・ラインは、６４バイト、１２８バイト、又は２５６バイトのメモリ・データである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリ及びキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ（ｓｎｏｏｐ）」アルゴリズムによって与えられる。プロセッサ・システムの主メモリ・ストレージ５０２５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ５０５３を有するプロセッサ・システムにおいて、主ストレージ５０２５は、典型的にはより高速であり、且つ、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。主ストレージ５０２５は、オペレーティング・システムによって主ストレージ５０２５との間でページングされるデータのページを「キャッシュに入れる」。

プログラム・カウンタ（命令カウンタ）５０６１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサのプログラム・カウンタは６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビット又は２４ビットに切り捨てることができる。プログラム・カウンタは、典型的には、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内で具体化される。従って、例えば、オペレーティング・システムにより、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタが用いられる。典型的には、プログラム・カウンタは、現行の命令のバイト数に等しい量だけインクリメントされる。ＲＩＳＣ（縮小命令セット・コンピューティング）命令は、典型的には固定長であり、ＣＩＳＣ（複合命令セット・コンピューティング）命令は、典型的には可変長である。ＩＢＭ（登録商標） ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令は、２バイト、４バイト、又は６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチ操作又は分岐命令の分岐成立（Ｂｒａｎｃｈ ｔａｋｅｎ）操作により、プログラム・カウンタ５０６１が変更される。コンテキスト・スイッチ操作において、現行のプログラム・カウンタ値は、実行されるプログラムについての他の状態情報（条件コードのような）と共にプログラム状況ワード内に保存され、実行される新しいプログラム・モジュールの命令を指し示す新しいプログラム・カウンタ値がロードされる。分岐成立操作を行い、分岐命令の結果をプログラム・カウンタ５０６１にロードすることにより、プログラムが判断を下すこと又はプログラム内でループすることを可能にする。

典型的には、プロセッサ５０２６の代わりに命令をフェッチするために、命令フェッチ・ユニット５０５５が用いられる。フェッチ・ユニットは、「次の順次命令（ｎｅｘｔ ｓｅｑｕｅｎｔｉａｌ ｉｎｓｔｒｕｃｔｉｏｎ）」、分岐成立命令のターゲット命令、又はコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。今日の命令フェッチ・ユニットは、プリフェッチされた命令を用いることができる可能性に基づいて、命令を投機的にプリフェッチするプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトの更なる順次命令とをフェッチすることができる。

次いで、フェッチされた命令が、プロセッサ５０２６によって実行される。一実施形態において、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット５０５６に渡される。ディスパッチ・ユニットは命令をデコードし、デコードされた命令についての情報を適切なユニット５０５７、５０５８、５０６０に転送する。実行ユニット５０５７は、典型的には、命令フェッチ・ユニット５０５５からデコードされた算術命令についての情報を受け取り、命令の操作コードに従ってオペランドに関する算術演算を行う。オペランドは、好ましくは、メモリ５０２５、アーキテクチャ化レジスタ５０５９、又は実行される命令の即値フィールドのいずれかから、実行ユニット５０５７に与えられる。実行の結果は、格納された場合には、メモリ５０２５、レジスタ５０５９、又は他のマシン・ハードウェア（制御レジスタ、ＰＳＷレジスタなどのような）内に格納される。

プロセッサ５０２６は、典型的には、命令の機能を実行するための１つ又は複数の実行ユニット５０５７、５０５８、５０６０を有する。図１３を参照すると、実行ユニット５０５７は、インターフェース論理５０７１を介して、アーキテクチャ化された汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、ロード・ストア・ユニット５０６０、及び他のプロセッサ・ユニット５０６５と通信することができる。実行ユニット５０５７は、幾つかのレジスタ回路５０６７、５０６８、５０６９を用いて、算術論理演算ユニット（ＡＬＵ）５０６６が動作する情報を保持することができる。ＡＬＵは、加算（ａｄｄ）、減算（ｓｕｂｔｒａｃｔ）、乗算（ｍｕｌｔｉｐｌｙ）、及び除算（ｄｉｖｉｄｅ）などの算術演算、並びに、論理積（ａｎｄ）、論理和（ｏｒ）、及び排他的論理和（ＸＯＲ）、ローテート（ｒｏｔａｔｅ）及びシフト（ｓｈｉｆｔ）のような論理関数を実行する。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コード及び回復サポート論理を含む、他のアーキテクチャ化ファシリティ５０７２を提供することができる。典型的には、ＡＬＵ演算の結果は、出力レジスタ回路５０７０に保持され、この出力レジスタ回路５０７０が、結果を種々の他の処理機能に転送することができる。多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。

例えばＡＤＤ命令は、算術及び論理機能を有する実行ユニット５０５７で実行され、一方、例えば浮動小数点命令は、特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対して操作コードが定めた関数を行うことにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ５０５９内に見出されるオペランドに対して、実行ユニット５０５７により実行することができる。

実行ユニット５０５７は、２つのオペランドに対して算術加算を実行し、結果を第３オペランドに格納し、ここで第３オペランドは、第３のレジスタであっても又は２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、及び排他的論理和のような種々の論理関数、並びに、加算、減算、乗算、除法のいずれかを含む、種々の代数関数を実行することができる算術論理演算ユニット（ＡＬＵ）５０６６を用いることが好ましい。スカラー演算のために設計されたＡＬＵ５０６６もあり、浮動小数点のために設計されたものＡＬＵ５０６６もある。データは、アーキテクチャに応じて、ビッグエンディアン（最下位のバイトが最も高いバイト・アドレスである）、又はリトルエンディアン（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ（登録商標） ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、ビッグエンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号及び大きさ、１の補数、又は２の補数とすることができる。２の補数における負の値又は正の値は、ＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常、省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。

図１４を参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット５０５８に送られ、この分岐ユニット５０５８は、多くの場合、分岐履歴テーブル５０８２のような分岐予測アルゴリズムを用いて、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件及び投機された結果に基づいて、完了されるか又は破棄される。典型的な分岐命令は、条件コードを試験し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールド又は即値フィールド内に見出されるものを含む幾つかの数に基づいて計算することができる。分岐ユニット５０５８は、複数の入力レジスタ回路５０７５、５０７６、５０７７と、出力レジスタ回路５０８０とを有するＡＬＵ５０７４を用いることができる。分岐ユニット５０５８は、例えば、汎用レジスタ５０５９、デコード・ディスパッチ・ユニット５０５６、又は他の回路５０７３と通信することができる。

例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外又はエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、或いは、（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みがかけられることがある。コンテキスト・スイッチ動作は、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタ又はメモリ内に保存することができる。状態情報は、実行される次の命令を指し示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタのコンテンツとを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、又はファームウェア・コード（マイクロコード、ピココード、又はライセンス内部コード（ＬＩＣ））単独で又はその組み合わせで実施することができる。

プロセッサは、命令により定義された方法に従ってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを与えることができ、汎用レジスタ又は専用レジスタ（例えば、浮動小数点レジスタ）のいずれかを明示的に指し示す１つ又は複数のレジスタ・フィールドを与えることができる。命令は、操作コード・フィールドによって、オペランドとして識別されるインプライド・レジスタ（ｉｍｐｌｉｅｄ ｒｅｇｉｓｔｅｒ）を用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの長変位ファシリティ（ｌｏｎｇ ｄｉｓｐｌａｃｅｍｅｎｔ ｆａｃｉｌｉｔｙ）により例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、又はレジスタと即値フィールドの組み合わせによって与えることができ、命令は、基底レジスタ、指標レジスタ、及び即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置（ｌｏｃａｔｉｏｎ）は、典型的には、特に断りのない限り、主メモリ（主ストレージ）内の記憶位置を意味する。

図１５を参照すると、プロセッサは、ロード／ストア・ユニット５０６０を用いて、ストレージにアクセスする。ロード／ストア・ユニット５０６０は、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ５０５９又は別のメモリ５０５３の記憶位置にロードすることによってロード操作を行うことができ、或いは、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、レジスタ５０５９又は別のメモリ５０５３の記憶位置から取得したデータをメモリ５０５３内のターゲット・オペランドの記憶位置に格納することによって、ストア操作を行うことができる。ロード／ストア・ユニット５０６０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダー式の順序でメモリにアクセスすることができるが、プログラムに対して、命令がイン・オーダー式に実行されたという外観を維持することになる。ロード／ストア・ユニット５０６０は、汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、キャッシュ／メモリ・インターフェース５０５３、又は他の要素５０８３と通信することができ、ストレージ・アドレスを計算し、且つ、パイプライン処理を順に行って操作をイン・オーダー式に保持するための、種々のレジスタ回路、ＡＬＵ５０８５、及び制御論理５０９０を含む。一部の動作は、アウト・オブ・オーダー式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダー式動作が、プログラムに対して、当技術分野において周知のようなイン・オーダー式に実行されたように見えるようにする機能を提供する。

好ましくは、アプリケーション・プログラムが「見ている」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」及び「実効アドレス」と呼ばれることもある。これらの仮想アドレスは、これらに限定されるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加すること、１つ又は複数の変換テーブルを介して仮想アドレスを変換することを含む、種々の動的アドレス変換（ＤＡＴ）技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想のものであり、変換テーブルは、少なくともセグメント・テーブル及びページ・テーブルを単独で又は組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを指し示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及び随意的なページ・テーブルを含む、変換の階層が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含む変換ルックアサイド・バッファ（ＴＬＢ）を用いることにより改善されることが多い。ＤＡＴが変換テーブルを用いて仮想アドレスを変換したときに、エントリが作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）を含む種々の置換アルゴリズムによって管理することができる。

プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、及びメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。

Ｉ／Ｏユニット５０５４（図１２）は、プロセッサに、例えば、テープ、ディスク、プリンタ、ディスプレイ、及びネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭ（登録商標） Ｓｙｓｔｅｍ ｚ（登録商標）のようなメインフレームにおいては、チャネル・アダプタ及びオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。

さらに、他のタイプのコンピューティング環境が、本発明の１つ又は複数の態様から利益を得ることができる。一例として、環境は、特定のアーキテクチャ（例えば、命令実行、アドレス変換などのアーキテクチャ化された機能、及びアーキテクチャ化されたレジスタを含む）又はそのサブセットをエミュレートする（例えば、プロセッサ及びメモリを有するネイティブ・コンピュータ・システム上で）エミュレータ（例えば、ソフトウェア又は他のエミュレーション機構）を含むことができる。このような環境においては、エミュレータを実行しているコンピュータが、エミュレートされる機能とは異なるアーキテクチャを有することができたとしても、エミュレータの１つ又は複数のエミュレーション機能により、本発明の１つ又は複数の態様が実施され得る。一例として、エミュレーション・モードにおいては、エミュレートされる特定の命令又は操作がデコードされ、適切なエミュレーション機能が構築され、個々の命令又は操作を実施する。

エミュレーション環境においては、ホスト・コンピュータは、例えば、命令及びデータを格納するためのメモリと、メモリから命令をフェッチし、随意的に、フェッチされた命令のためのローカル・バッファリングを提供するための命令フェッチ・ユニットと、フェッチされた命令を受信し、フェッチされた命令のタイプを判断するための命令デコード・ユニットと、命令を実行するための命令実行ユニットとを含む。実行は、データをメモリからレジスタ内にロードすること、データをレジスタから再びメモリに格納すること、又はデコード・ユニットにより判断されるように、何らかのタイプの算術演算又は論理演算を実行することを含むことができる。一例においては、各ユニットは、ソフトウェアで実装される。例えば、ユニットが実行する演算は、エミュレータ・ソフトウェア内の１つ又は複数のサブルーチンとして実装される。

より具体的には、メインフレームにおいて、アーキテクチャ化されたマシン命令は、通常、プログラマによって、多くの場合コンパイラ・アプリケーションを介して、今日では「Ｃ」プログラマによって用いられる。ストレージ媒体内に格納されたこれらの命令は、ｚ／ＡｒｃｈｉｔｅｃｔｕｒｅのＩＢＭ（登録商標）サーバにおいて、又は代替的に他のアーキテクチャを実行するマシンにおいて、ネイティブに実行することができる。これらの命令は、既存の及び将来のＩＢＭ（登録商標）メインフレーム・サーバにおいて、及び、ＩＢＭ（登録商標）の他のマシン（例えば、Ｐｏｗｅｒ Ｓｙｓｔｅｍｓサーバ及びＳｙｓｔｅｍ ｘ（登録商標）サーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ（登録商標）、Ｉｎｔｅｌ（登録商標）、ＡＭＤ（登録商標）などによって製造されたハードウェアを用いて種々のマシン上でＬｉｎｕｘ（登録商標）を実行しているマシンにおいて実行することができる。Ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ下でそのハードウェア上で実行することに加えて、Ｌｉｎｕｘ（登録商標）を用いること、並びに、一般に実行がエミュレーション・モードにある、Ｈｅｒｃｕｌｅｓ、又はＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ，Ｉｎｃ）によるエミュレーションを用いるマシンを用いることもできる。エミュレーション・モードにおいては、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされたプロセッサのアーキテクチャをエミュレートする。

ネイティブ・プロセッサは、一般的に、エミュレートされたプロセッサのエミュレーションを実行するためにファームウェア又はネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行する。エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェアは、エミュレートされたプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェアは、一度に１つ又は複数のエミュレートされたマシン命令をフェッチし、ネイティブ・プロセッサにより実行するために、その１つ又は複数のエミュレートされたマシン命令を、対応するネイティブマシン命令のグループに変換することができる。これらの変換された命令は、より速い変換を達成できるようにキャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持して、オペレーティング・システム及びエミュレートされたプロセッサのために書かれたアプリケーションが正確に動作することを保証しなければならない。さらに、エミュレーション・ソフトウェアは、これらに限られるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブル及びページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（Time of Day、ＴＯＤ）クロック、及びＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含む、エミュレートされたプロセッサのアーキテクチャによって識別されるリソースを提供し、オペレーティング・システム又はエミュレートされたプロセッサ上で実行するように設計されたアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で実行できるようにしなければならない。

エミュレートされた特定の命令がデコードされ、個々の命令の機能を実行するためのサブルーチンが呼び出される。エミュレートされたプロセッサ１の機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば、「Ｃ」サブルーチン又はドライバにおいて、或いは好ましい実施形態の説明を理解した後で当業者の技術の範囲内にあるような特定のハードウェアのためにドライバを提供する他の何らかの方法で実装される。種々のソフトウェア及びハードウェア・エミュレーションの特許には、これらに限られるものではないが、その各々の全体が引用により本明細書に組み入れられる、Ｂｅａｕｓｏｌｅｉｌ他による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｈａｒｄｗａｒｅ Ｅｍｕｌａｔｉｏｎ」という名称の特許文献１、Ｓｃａｌｚｉ他による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｏｆ Ｓｔｏｒｅｄ Ｔａｒｇｅｔ Ｒｏｕｔｉｎｅｓ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｉｎｃｏｍｐａｔｉｂｌｅ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｔａｒｇｅｔ Ｐｒｏｃｅｓｓｏｒ」という名称の特許文献２、Ｄａｖｉｄｉａｎ他による「Ｄｅｃｏｄｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎ ｔｏ Ｄｉｒｅｃｔｌｙ Ａｃｃｅｓｓ Ｅｍｕｌａｔｉｏｎ Ｒｏｕｔｉｎｅｓ ｔｈａｔ Ｅｍｕｌａｔｅ ｔｈｅ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献３、Ｇｏｒｉｓｈｅｋ他による「Ｓｙｍｍｅｔｒｉｃａｌ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｂｕｓ ａｎｄ Ｃｈｉｐｓｅｔ Ｕｓｅｄ ｆｏｒ Ｃｏｐｒｏｃｅｓｓｏｒ Ｓｕｐｐｏｒｔ Ａｌｌｏｗｉｎｇ Ｎｏｎ−Ｎａｔｉｖｅ Ｃｏｄｅ ｔｏ Ｒｕｎ ｉｎ ａ Ｓｙｓｔｅｍ」という名称の特許文献４、Ｌｅｔｈｉｎ他による「Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｏｒ ｆｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｅｍｕｌａｔｉｏｎ ａｎｄ Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｔｈｏｄ」という名称の特許文献５、Ｅｒｉｃ Ｔｒａｕｔによる「Ｍｅｔｈｏｄ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｈｏｓｔ Ｃｏｍｐｕｔｅｒ Ｔｈｒｏｕｇｈ Ｄｙｎａｍｉｃ Ｒｅｃｏｍｐｉｌａｔｉｏｎ ｏｆ Ｈｏｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献６、及び他の多くが挙げられ、これらの参考文献は、当業者が利用可能なターゲット・マシンのための異なるマシン用に設計された命令形式のエミュレーションを達成する様々な既知の方法を示す。

図１６において、ホスト・アーキテクチャのホスト・コンピュータ・システム５０００’をエミュレートする、エミュレートされたホスト・コンピュータ・システム５０９２の一例が提供される。エミュレートされたホスト・コンピュータ・システム５０９２では、ホスト・プロセッサ（ＣＰＵ）５０９１は、エミュレートされたホスト・プロセッサ（又は仮想ホスト・プロセッサ）であり、且つ、ホスト・コンピュータ５０００’のプロセッサ５０９１のものとは異なるネイティブな命令セット・アーキテクチャを有するエミュレーション・プロセッサ５０９３を含む。エミュレートされたホスト・コンピュータ・システム５０９２は、エミュレーション・プロセッサ５０９３がアクセス可能なメモリ５０９４を有する。例示的な実施形態において、メモリ５０９４は、ホスト・コンピュータ・メモリ５０９６の部分と、エミュレーション・ルーチン５０９７の部分とに区分化される。ホスト・コンピュータ・メモリ５０９６は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム５０９２のプログラムに利用可能である。エミュレーション・プロセッサ５０９３は、エミュレートされたプロセッサ５０９１のもの以外のアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ５０９７から取得されたものであり、且つ、エミュレーション・プロセッサ５０９３は、シーケンス及びアクセス／デコード・ルーチンにおいて取得される１つ又は複数の命令を用いることにより、ホスト・コンピュータ・メモリ５０９６の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンス及びアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判断することができる。ホスト・コンピュータ・システム５０００’のアーキテクチャのために定められた、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、及びＩ／Ｏサブシステムのサポート、並びにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ５０９３において利用可能な（汎用レジスタ、及び仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０００’の機能をエミュレートする際にプロセッサ５０９３を補助するために、専用のハードウェア及びオフ・ロード・エンジンを設けることもできる。

本明細書で用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図したものではない。本明細書で用いられる場合、単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、文脈が特に明示しない限り、複数形も同様に含むことを意図したものである。「含む（ｃｏｍｐｒｉｓｅ）」及び／又は「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」という用語は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を指示するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。

下記の特許請求の範囲におけるすべての機能付き手段（ミーンズ・プラス・ファンクション）又は機能付き工程（ステップ・プラス・ファンクション）の対応する構造、材料、動作、及び均等物は、もしあれば、その機能を、明確に請求されている他の特許請求された要素と組み合わせて実行するためのあらゆる構造、材料、又は動作を含むことが意図されている。本発明の説明は、例証及び説明のために提示されたものであり、網羅的であること又は本発明を開示された形態に限定することを意図したものではない。当業者には、本発明の範囲及び精神から逸脱しない多くの修正及び変形が明らかとなるであろう。実施形態は、本発明の原理及び実際の適用を最も良く説明し、その他の当業者が企図される特定の使用に適した種々の修正を伴う種々の実施形態について本発明を理解できるように、選択され、説明された。

第２３章 Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ（ベクトル・ストリング）命令
ベクトル・ストリング・ファシリティ
→
命令
別に指定しない限り、全てのオペランドはベクトル・レジスタ・オペランドである。アセンブラ構文における「Ｖ」は、ベクトル・オペランドを指示する。

ＶＥＣＴＯＲ ＦＩＮＤ ＡＮＹ ＥＱＵＡＬ

左から右へ進み、第２のオペランドの全ての符合なし２進整数要素は、第３のオペランドの符合なし２進整数要素の各々と、及びＭ_５フィールド内にＺｅｒｏ Ｓｅａｒｃｈ（ゼロ検索）フラグが設定されている場合には随意的にゼロと、等値性に関して比較される。

Ｍ_５フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（結果タイプ）（ＲＴ）フラグがゼロである場合、第３のオペランド内のいずれかの要素と一致するか又は随意的にゼロである第２のオペランド内の各要素に対して、第１のオペランド内の対応する要素のビット位置が１に設定され、他の場合には、ゼロに設定される。
Ｍ_５フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグが１である場合、第３のオペランド内の一要素と一致するか又はゼロである第２のオペランド内の左端要素のバイト・インデックスが、第１のオペランドのバイト７に格納される。

各命令は、推奨される拡張ニーモニック及びそれらの対応するマシン・アセンブラ構文を記述するＥｘｔｅｎｄｅｄ Ｍｎｅｍｏｎｉｃ（拡張ニーモニック）部分を有する。

プログラミング上の注意：随意的に条件コードを設定する全ての命令に関して、条件コードが設定される場合には性能が低下する可能性がある。

Ｍ_５フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグが１であり、どのバイトも等しいことが見出されないか、又はゼロ検索フラグが設定されている場合にゼロである場合、ベクトル内のバイト数に等しいインデックスが、第１のオペランドのバイト７に格納される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３〜１５−予約される

Ｍ_５フィールドは以下の形式を有する。

Ｍ_５フィールドのビットは、以下のように定義される。
・Ｒｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）：ゼロの場合、結果の各要素は、その要素に関する全範囲比較のマスクとなる。１の場合、バイト・インデックスが第１のオペランドのバイト７に格納され、ゼロが全ての他の要素に格納される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ゼロ検索）（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（条件コード設定）（ＣＣ）：ゼロの場合、条件コードは設定されず、変更されないままである。１の場合、条件コードは、以下の節で指定されるように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、他のいずれのアクションもとられない。
１．Ｍ_４フィールドが３から１５までの値を含む。
２．Ｍ_５フィールドのビット０がゼロでない。

結果の条件コード：
ＣＣフラグがゼロである場合、コードは変更されないままである。
ＣＣフラグが１である場合、コードは以下のように設定される。
０ ＺＳビットが設定されている場合、第２のオペランド内のゼロより下位のインデックス付き要素内に一致が存在しなかった。
１ 第２のオペランドの幾つかの要素が、第３のオペランド内の少なくとも１つの要素と一致する。
２ 第２のオペランド内の全ての要素が、第３のオペランド内の少なくとも１つの要素と一致した。
３ 第２のオペランド内の要素は、第３のオペランド内のいずれの要素とも一致しない。

プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック：

ＶＥＣＴＯＲ ＦＩＮＤ ＥＬＥＭＥＮＴ ＥＱＵＡＬ

左から右へ進み、第２のオペランドの符合なし２進整数要素が、第３のオペランドの対応する符合なし２進整数要素と比較される。２つの要素が等しい場合、左端等値要素の最初のバイトのバイト・インデックスが、第１のオペランドのバイト７に入れられる。第１のオペランドの残りのバイトにゼロが格納される。どのバイトも等しくないか、又は、ゼロ比較が設定されている場合にゼロである場合、ベクトル内のバイト数に等しいインデックスが、第１のオペランドのバイト７に格納される。残りのバイトにはゼロが格納される。

Ｍ_５フィールド内にＺｅｒｏ Ｓｅａｒｃｈ（ＺＳ）ビットが設定されている場合、第２のオペランド内の各要素は、等値性に関してゼロとも比較される。第２及び第３のオペランドのいずれかの他の要素が等しいことが見出される前に、第２のオペランド内にゼロの要素が見出された場合、ゼロであることが見出された要素の最初のバイトのバイト・インデックスが第１のオペランドのバイト７に格納され、全ての他のバイト位置にゼロが格納される。Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）フラグが１である場合、条件コードはゼロに設定される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３〜１５−予約される

Ｍ_５フィールドは以下の形式を有する。

Ｍ_５フィールドのビットは、以下のように定義される。
・Ｒｅｓｅｒｖｅｄ（予約される）：ビット０−１は予約されており、ゼロでなければならない。そうでない場合には、指定例外が認識される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）：ゼロの場合、条件コードは変更されないままである。１の場合、条件コードは、以下の節で指定されるように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、他のいずれのアクションもとられない。
１．Ｍ_４フィールドが３から１５までの値を含む。
２．Ｍ_５フィールドのビット０−１がゼロでない。

結果の条件コード：
Ｍ_５フィールドのビット３が１に設定されている場合、コードは以下のように設定される：
０ ゼロ比較ビットが設定されている場合、比較により、第２のオペランド内のゼロ要素がいずれの等値比較よりも小さいインデックスを有する要素内で検出された。
１ 比較により、第２のオペランドと第３のオペランドとの間で何らかの要素の一致が検出された。ゼロ比較ビットが設定されている場合、この一致は、ゼロ比較要素より小さい又はこれに等しいインデックスを有する要素において生じた。
２ −−
３ 比較したいずれの要素も等値でない。
Ｍ_５フィールドのビット３がゼロである場合、コードは変更されないままである。

プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

プログラミング上の注意：
１．バイト・インデックスは、いずれの要素サイズに関しても常に第１のオペランド内に格納される。例えば、要素サイズがハーフワードに設定され、第２のインデックス付きハーフワードが等値比較された場合、４のバイト・インデクッスが格納される。
２．第３のオペランドは、ゼロ値を有する要素を含んではならない。第３のオペランドがゼロを含み、且つ、他のいずれかの等値比較の前に第２のオペランド内のゼロ要素と一致した場合、ゼロ比較ビットの設定に関わらず、条件コード１が設定される。

ＶＥＣＴＯＲ ＦＩＮＤ ＥＬＥＭＥＮＴ ＮＯＴ ＥＱＵＡＬ

左から右へ進み、第２のオペランドの符合なし２進整数要素が、第３のオペランドの対応する符合なし２進整数要素と比較される。２つの要素が等しくない場合、左端の非等値要素のバイト・インデックスが、第１のオペランドのバイト７に入れられ、他の全てのバイトにゼロが格納される。Ｍ_５フィールド内のＣｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）ビットが１に設定されている場合、条件コードはどのオペランドがより大きかったかを示すように設定される。全ての要素が等しかった場合、ベクトル・サイズに等しいバイト・インデックスが第１のオペランドのバイト７に入れられ、他の全てのバイト位置にはゼロが配置される。ＣＣビットが１である場合、条件コード３が設定される。

Ｍ_５フィールド内にゼロ検索（ＺＳ）ビットが設定されている場合、第２のオペランド内の各要素は、等値性に関してゼロとも比較される。第２のオペランドのいずれかの他の要素が非等値であることを見出される前に、第２のオペランド内にゼロ要素が見出された場合、ゼロであることが見出された要素の最初のバイトのバイト・インデックスが第１のオペランドのバイト７に格納される。全ての他のバイトにはゼロが格納され、条件コード０が設定される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３〜１５−予約される

Ｍ_５フィールドは以下の形式を有する。

Ｍ_５フィールドのビットは、以下のように定義される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）：ゼロの場合、条件コードは設定されず変更されないままである。１の場合、条件コードは以下の節で指定されるように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、その他のいずれのアクションもとられない。
１．Ｍ_４フィールドが３から１５までの値を含む。
２．Ｍ_５フィールドのビット０−１がゼロでない。

結果の条件コード：
Ｍ_５フィールドのビット３が１に設定されている場合、コードは以下のように設定される：
０ ゼロ、比較ビットが設定されている場合、比較により、両オペランド内のゼロ要素がいずれの非等値比較よりも下位のインデックス付き要素内で検出された。
１ 要素不一致が検出され、ＶＲ２内の要素がＶＲ３内の要素より小さい。
２ 要素不一致が検出され、ＶＲ２内の要素がＶＲ３内の要素より大きい。
３ 比較された全ての要素が等値であり、ゼロ比較ビットが設定されている場合、第２のオペランド内にゼロ要素が見出されなかった。
Ｍ_５フィールドのビット３がゼロである場合、コードは変更されないままである。

プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

ＶＥＣＴＯＲ ＳＴＲＩＮＧ ＲＡＮＧＥ ＣＯＭＰＡＲＥ

左から右へ進み、第２のオペランドの符合なし２進整数要素が、第３及び第４のオペランド内の要素の偶数−奇数対によって定義される値の範囲と比較される。第４のオペランドからの制御値との組み合わせが、実施される比較の範囲を定める。ある要素が第３及び第４のオペランドによって指定された範囲のいずれかと一致する場合、一致であると見なされる。

Ｍ_６フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグがゼロである場合、第２のオペランド内の比較される要素に対応する第１のオペランド内の要素のビット位置が、その要素がいずれかの範囲に一致する場合には１に設定され、他の場合には、ゼロに設定される。

Ｍ_６フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグが１に設定される場合、第３及び第４のオペランドによって指定される範囲のいずれかと一致する、又はＺＳフラグが１に設定されている場合にはゼロ比較と一致する、第２のオペランド内の第１の要素のバイト・インデックスが第１のオペランドのバイト７に入れられ、残りのバイトにはゼロが格納される。いずれの要素も一致しない場合、ベクトル内のバイト数に等しいインデックスが第１のオペランドのバイト７に入れられ、残りのバイトにはゼロが格納される。

Ｍ_６フィールド内のＺｅｒｏ Ｓｅａｒｃｈ（ＺＳ）フラグが１に設定されている場合、第２のオペランド要素のゼロとの比較を、第３及び第４のオペランドによって与えられる範囲に加える。ゼロ比較が他のいずれの真の比較よりも下位のインデックス付き要素内にある場合、条件コードはゼロに設定される。

オペランドは、Ｍ_５フィールド内のＥｌｅｍｅｎｔ Ｓｉｚｅ（要素サイズ）制御によって指定されるサイズの要素を含む。

第４のオペランド要素は、以下の形式を有する。
ＥＳが０に等しい場合：

ＥＳが１に等しい場合：

ＥＳが２に等しい場合：

第４のオペランド要素内のビットは、以下のように定義される。
・Ｅｑｕａｌ（等しい）（ＥＱ）：１のとき、等値比較がなされる。
・Ｇｒａｔｅｒ Ｔｈａｎ（大なり）（ＧＴ）：１のとき大なり(ｇｒｅａｔｅｒ ｔｈａｎ）比較が実施される。
・Ｌｅｓｓ Ｔｈａｎ（小なり）（ＬＴ）：１のとき、小なり（ｌｅｓｓ ｔｈａｎ）比較が実施される。
・全ての他のビットは、予約され、将来の互換性を保証するためにゼロにすべきである。

制御ビットは、任意の組み合わせで用いることができる。いずれのビットも設定されていない場合、比較は常に偽の結果を生じることになる。全てのビットが設定されている場合、比較は常に真の結果を生じることになる。

Ｍ_５フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３〜１５−予約される

Ｍ_６フィールドは以下の形式を有する。

Ｍ_６フィールドのビットは。以下のように定義される。
・Ｉｎｖｅｒｔ Ｒｅｓｕｌｔ（反転結果）（ＩＮ）：ゼロの場合、制御ベクトル内の値の対について比較が続けられる。１の場合、その範囲内の比較の対の結果が反転される。
・Ｒｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）：ゼロの場合、結果の各要素は、その要素についての全ての範囲比較のマスクとなる。１の場合、インデックスが第１のオペランドのバイト７に格納される。残りのバイトにはゼロが格納される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）：ゼロの場合、条件コードは設定されず、変更されないままである。１の場合、条件コードは、以下の節で指定されるように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、他のいずれのアクションもとられない。
１．Ｍ_４フィールドが３から１５までの値を含む。

結果の条件コード：
０ ＺＳ＝１であり、且つ、いずれの比較よりも下位のインデクス付き要素内にゼロが見出される場合
１ 比較が見出される
２ −−
３ 比較が見出されない

プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

ＬＯＡＤ ＣＯＵＮＴ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹ

上限１６とされた指定ブロック境界を超えることなく、第２のオペランド位置からロードすることが可能なバイト数を含んだ３２ビットの符合なし２進整数が、第１のオペランドに入れられる。
変位は、１２ビットの符号なし整数として扱われる。
第２のオペランド・アドレスは、データをアドレス指定するのには使用されない。
Ｍ_３フィールドは、ロードされる可能なバイト数を計算するためのブロック境界サイズに関してＣＰＵに信号を送るのに用いられるコードを指定する。予約値が指定された場合には、指定例外が認識される。

コード境界
０ ６４バイト
１ １２８バイト
２ ２５６バイト
３ ５１２バイト
４ １Ｋバイト
５ ２Ｋバイト
６ ４Ｋバイト
７〜１５ 予約される

結果の条件コード：
０ オペランド１が１６である
１ −−
２ −−
３ オペランド１が１６より小さい

結果の条件コード：
プログラム例外：
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定

プログラミング上の注意：ロードされたバイト数を判定するために、ＬＯＡＤ ＣＯＵＮＴ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹは、ＶＥＣＴＯＲ ＬＯＡＤ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹと併せて使用されると予想される。

ＶＥＣＴＯＲ ＬＯＡＤ ＧＲ ＦＲＯＭ ＶＲ ＥＬＥＭＥＮＴ

Ｍ_４フィールド内のＥＳ値で指定されたサイズの、第２のオペランド・アドレスでインデックス付けされた第３のオペランドの要素が、第１のオペランド位置内に入れられる。第３のオペランドは、ベクトル・レジスタである。第１のオペランドは、汎用レジスタである。第２のオペランド・アドレスによって指定されたインデックスが、指定された要素サイズの第３のオペランド内の最高番号を付された要素よりも大きい場合、第１のオペランド内のデータは、予測不可能である。
ベクトル・レジスタ要素がダブルワードより小さい場合、要素は６４ビット汎用レジスタ内で右寄せされ、残りのビットにゼロが入れられる。

第２のオペランド・アドレスは、データをアドレス指定するのには使用されず、代りに、アドレスの右端の１２ビットが、第２のオペランド内の要素のインデックスを指定するのに使用される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３−ダブルワード
４〜１５−予約されており、変更されない。

結果の条件コード：コードは変更されない。
プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

ＶＥＣＴＯＲ ＬＯＡＤ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹ

第１のオペランドが、第２のオペランドからのバイトを伴うゼロでインデックス付けされたバイト要素で開始して、ロードされる。境界条件に遭遇した場合、第１のオペランドの残りは予測不可能である。ロードされていないバイトに対して、アクセス例外は認識されない。
ＶＬＢＢの変位は、１２ビットの符合なし整数として取り扱われる。
Ｍ_３フィールドは、ロードするためのブロック境界サイズに関してＣＰＵに信号を送るのに用いられるコードを指定する。予約値が指定された場合には、指定例外が認識される。

コード境界
０ ６４バイト
１ １２８バイト
２ ２５６バイト
３ ５１２バイト
４ １Ｋバイト
５ ２Ｋバイト
６ ４Ｋバイト
７〜１５ 予約される

結果の条件コード：コードは変更されないままである。
プログラム例外：
・アクセス（フェッチ、オペランド２）
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたブロック境界コード）
・トランザクション制限

プログラミング上の注意：
１．ある特定の状況において、データがブロック境界を超えてロードされることがある。しかしながら、これは、そのデータについてのアクセス例外がない場合にのみ生じる。

ＶＥＣＴＯＲ ＳＴＯＲＥ

第１のオペランド内の１２８ビット値が、第２のオペランドによって指定される記憶位置に格納される。ＶＳＴの変位は、１２ビットの符号なし整数として取り扱われる。

結果の条件コード：コードは変更されないままである。
プログラム例外：
・アクセス（ストア、オペランド２）
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・トランザクション制限

ＶＥＣＴＯＲ ＳＴＯＲＥ ＷＩＴＨ ＬＥＮＧＴＨ

左から右へ進み、第１のオペランドからのバイトが、第２のオペランド位置に格納される。汎用レジスタにより指定された第３のオペランドは、格納する最高のインデックス付きバイトを表す値を含む３２ビットの符号なし整数を含む。第３のオペランドが、ベクトルの最高バイト・インデックスより大きいか又はこれに等しい値を含む場合、第１のオペランドの全てのバイトが格納される。

アクセス例外は、格納されたバイトについてのみ認識される。
ＶＥＣＴＯＲ ＳＴＯＲＥ ＷＩＴＨ ＬＥＮＧＴＨに関する変位は、１２ビットの符号なし整数として取り扱われる。

結果の条件コード：条件コードは変更されないままである。
プログラム例外：
・アクセス（ストア、オペランド２）
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・トランザクション制限

ＲＸＢの説明
全てのベクトル命令は、命令のビット３６−４０において、ＲＸＢとラベル付けされたフィールドを有する。このフィールドは、ベクトル・レジスタが指示する全てのオペランドの最上位ビットを含む。命令によって指定されていないレジスタ指示のためのビットは、予約され、ゼロに設定されるべきであり、さもなければ、プログラムは、将来、互換的に動作することができない。その最上位ビットが４ビット・レジスタ指示の左に連結されて、５ビットのベクトル・レジスタ指定が作成される。
ビットは以下のように定義される：
０．命令のビット８−１１内のベクトル・レジスタ指示のための最上位ビット。
１．命令のビット１２−１５内のベクトル・レジスタ指示のための最上位ビット。
２．命令のビット１６−１９内のベクトル・レジスタ指示のための最上位ビット。
３．命令のビット３２−３５内のベクトル・レジスタ指示のための最上位ビット。

Ｖｅｃｔｏｒ Ｅｎａｂｌｅｍｅｎｔ（ベクトル・イネーブルメント）制御
ベクトル・レジスタ及び命令は、制御レジスタ・ゼロ内のベクトル・イネーブルメント制御（ビット４６）及びＡＦＰレジスタ制御（ビット４５）の両方が１に設定されている場合にのみ使用することができる。ベクトル・ファシリティがインストールされ、ベクトル命令がイネーブルメント・ビットの設定なしに実行される場合、ＤＸＣ ＥＦ ｈｅｘによるデータ例外が認識される。ベクトル・ファシリティがインストールされていない場合、演算例外が認識される。

１００、２００：コンピューティング環境
１０２、２０２：プロセッサ（ＣＰＵ）
１０４、２０４：メモリ
１０６、２０６：入力／出力デバイス（インターフェース）
１０８、２０８：バス
２１０：ネイティブ・レジスタ
２１２：エミュレータ・コード
２５０：ゲスト命令
２５２：命令フェッチ・ユニット
２５４：命令変換ルーチン
２５６：ネイティブ命令
２６０：エミュレーション制御ユニット
３００：Ｖｅｃｔｏｒ Ｌｏａｄ Ｔｏ Ｂｌｏｃｋ Ｂｏｕｎｄａｒｙ命令
３０２ａ、３０２ｂ：操作コード・フィールド
３０４：ベクトル・レジスタ・フィールド
３０６：インデックス・フィールド
３０８：ベース・フィールド
３１０：変位フィールド
３１２：マスク・フィールド
３１４：ＲＸＢフィールド
４０２：境界サイズ
４０４：境界マスク
４１２：開始アドレス
４１４：ベクトル・サイズ
４２２：終了アドレス
６００：レジスタ・ファイル
６０２：ベクトル・レジスタ
６０４：浮動小数点レジスタ

Claims (20)

1. コンピュータ・システムの中央演算処理ユニットにおいてマシン命令を実行するためのコンピュータ・プログラムであって、前記コンピュータ・プログラムは、
   前記コンピュータ・システムに、
   前記中央演算処理ユニットにより、実行のためのマシン命令を取得させ、
   前記マシン命令を実行させる
   コンピュータ・プログラムであり、
   前記マシン命令は、コンピュータ・アーキテクチャに従ったコンピュータ実行のために定められ、且つ、
   前記マシン命令は、
   ｌｏａｄ ｔｏ ｂｌｏｃｋ ｂｏｕｎｄａｒｙ操作を識別する操作コードを与えるための少なくとも１つの操作コード・フィールドと、
   第１のオペランドを含むレジスタを指定するために用いられるレジスタ・フィールドと、
   主メモリ内における第２のオペランドの位置を指し示すための少なくとも１つのフィールドと、
   前記第２のオペランドのブロックの指定されたブロック境界を指示するためのブロック境界サイズ・インジケータと、
   を含み、
   前記マシン命令を実行することは、前記ブロック内のデータだけを前記第１のオペランドにロードすることを保証しながら、前記第２のオペランドのブロックから、可変量のデータを第１のオペランドにロードすることを含み、
   前記ロードすることは、前記マシン命令によって与えられる、前記第２のオペランドの前記ブロック内の開始アドレスで開始し、且つ、前記第２のオペランドの前記ブロックの前記指定されたブロック境界で又はその前で終了し、ロードされる前記可変量のデータは、前記開始アドレスと、前記ブロック境界サイズ・インジケータに基づいて判断された前記指定されたブロック境界とに基づいており、前記可変量のデータのバイト数は、（前記第１のオペランドのバイト数、又は、前記開始アドレスから前記指定されたブロック境界までのロードされるバイト数）の最小値である、
   コンピュータ・プログラム。
2. 前記少なくとも１つのフィールドは、変位フィールド、ベース・フィールド、及びインデックス・フィールドを含み、前記ベース・フィールド及び前記インデックス・フィールドは、前記変位フィールドのコンテンツに加算されるコンテンツを有する汎用レジスタを指し示すためのものであり、前記開始アドレスは、前記汎用レジスタが有するコンテンツと前記変位フィールドのコンテンツを加算することに基づいて形成されるものであり、前記マシン命令は、前記ブロック境界サイズ・インジケータを指定するマスク・フィールドをさらに含む、請求項１に記載のコンピュータ・プログラム。
3. 前記ブロック境界は、前記マスク・フィールドによって指定可能な複数のブロック境界のうちの１つのブロック境界である、請求項２に記載のコンピュータ・プログラム。
4. 前記第２のオペランドのアドレスは、データを第１のオペランドにロードする、メモリ内の開始アドレスである、前記請求項１から請求項３のいずれかに記載のコンピュータ・プログラム。
5. 前記実行することは、ロードすることを停止する終了アドレスを判断することをさらに含み、前記ロードすることは前記終了アドレスで停止する、請求項４に記載のコンピュータ・プログラム。
6. 前記終了アドレスを判断することは、
   境界サイズは互いに隣り合うブロック境界間のデータサイズであり、境界マスクは０−境界サイズに等しく、レジスタ・サイズは前記レジスタの指定された長さである場合に、
   終了アドレス＝（開始アドレス＋（境界サイズ−（開始アドレス ＡＮＤ ＮＯＴ 境界マスク）），開始アドレス＋レジスタ・サイズ）の最小値となる、
   ように前記終了アドレスを計算することを含む、請求項５に記載のコンピュータ・プログ
   ラム。
7. 前記ロードすることは、前記第１のオペランドを左から右にロードすること、又は前記第１のオペランドを右から左にロードすることの一方を含む、前記請求項１から請求項６のいずれかに記載のコンピュータ・プログラム。
8. 前記ロードの方向は、実行時に与えられる、請求項７に記載のコンピュータ・プログラム。
9. 前記マシン命令は、１つ又は複数のレジスタを指定するのに用いられる延長フィールドをさらに含み、前記レジスタ・フィールドは、前記レジスタを指定するための前記延長フィールドの少なくとも一部分と組み合わせられる、請求項１から請求項８のいずれかに記載のコンピュータ・プログラム。
10. 前記第１のオペランドにロードすることは、前記第１のオペランドのインデックス付きバイト０で始まり、前記レジスタの最大バイト・インデックスであるバイトまでのいずれかのバイトまで続行する、請求項１から請求項９のいずれかに記載のコンピュータ・プログラム。
11. 中央演算処理ユニットにおいてマシン命令を実行するためのコンピュータ・システムであって、前記コンピュータ・システムは、
    メモリと、
    前記メモリと通信する前記中央演算処理ユニットと、
    を含み、
    前記コンピュータ・システムは、
    前記中央演算処理ユニットにより、実行のためのマシン命令を取得し、
    前記マシン命令を実行する
    コンピュータ・システムであり、
    前記マシン命令は、コンピュータ・アーキテクチャに従ったコンピュータ実行のために定められ、且つ、
    前記マシン命令は、
    ｌｏａｄ ｔｏ ｂｌｏｃｋ ｂｏｕｎｄａｒｙ操作を識別する操作コードを与えるための少なくとも１つの操作コード・フィールドと、
    第１のオペランドを含むレジスタを指定するために用いられるレジスタ・フィールドと、
    主メモリ内における第２のオペランドの位置を指し示すための少なくとも１つのフィールドと、
    前記第２のオペランドのブロックの指定されたブロック境界を指示するためのブロック境界サイズ・インジケータと、
    を含み、
    前記マシン命令を実行することは、前記ブロック内のデータだけが前記第１のオペランドにロードされることを保証しながら、前記第２のオペランドのブロックから、可変量のデータを第１のオペランドにロードすることを含み、
    前記ロードすることは、前記マシン命令によって与えられる、前記第２のオペランドの前記ブロック内の開始アドレスで開始し、且つ、前記第２のオペランドの前記ブロックの前記指定されたブロック境界で又はその前で終了し、ロードされる前記可変量のデータは、前記開始アドレスと、前記ブロック境界サイズ・インジケータに基づいて判断された前記指定されたブロック境界とに基づいており、前記可変量のデータのバイト数は、（前記第１のオペランドのバイト数、又は、前記開始アドレスから前記指定されたブロック境界までのロードされるバイト数）の最小値である、
    コンピュータ・システム。
12. 前記少なくとも１つのフィールドは、変位フィールド、ベース・フィールド、及びインデックス・フィールドを含み、前記ベース・フィールド及び前記インデックス・フィールドは、前記変位フィールドのコンテンツに加算されるコンテンツを有する汎用レジスタを指し示すためのものであり、前記開始アドレスは、前記汎用レジスタが有するコンテンツと前記変位フィールドのコンテンツを加算することに基づいて形成されるものであり、前記マシン命令は、前記ブロック境界サイズ・インジケータを指定するマスク・フィールドをさらに含む、請求項１１に記載のコンピュータ・システム。
13. 前記第２のオペランドのアドレスは、データを第１のオペランドにロードする、メモリ内の開始アドレスであり、前記実行することは、ロードすることを停止する終了アドレスを判断することをさらに含み、前記ロードすることは前記終了アドレスで停止する、請求項１１又は請求項１２に記載のコンピュータ・システム。
14. 前記終了アドレスを判断することは、
    境界サイズは互いに隣り合うブロック境界間のデータサイズであり、境界マスクは０−境界サイズに等しく、レジスタ・サイズは前記レジスタの指定された長さである場合に、
    終了アドレス＝（開始アドレス＋（境界サイズ−（開始アドレス ＡＮＤ ＮＯＴ 境界マスク）），開始アドレス＋レジスタ・サイズ）の最小値となる、
    ように前記終了アドレスを計算することを含む、請求項１３に記載のコンピュータ・システム。
15. 前記ロードすることは、前記第１のオペランドを左から右にロードすること、又は前記第１のオペランドを右から左にロードすることの一方を含む、請求項１１から請求項１４までのいずれかに記載のコンピュータ・システム。
16. 前記ロードの方向は、実行時に与えられる、請求項１５に記載のコンピュータ・システム。
17. 前記マシン命令は、１つ又は複数のレジスタを指定するのに用いられる延長フィールドをさらに含み、前記レジスタ・フィールドは、前記レジスタを指定するための前記延長フィールドの少なくとも一部分と組み合わせられる、請求項１１から請求項１６までのいずれかに記載のコンピュータ・システム。
18. コンピュータ・システムの中央演算処理ユニットにおいてマシン命令を実行するための方法であって、
    前記中央演算処理ユニットにより、実行のためのマシン命令を取得すること、
    前記マシン命令を実行すること
    とを含み、
    前記マシン命令は、コンピュータ・アーキテクチャに従ったコンピュータ実行のために定められ、且つ、
    前記マシン命令は、
    ｌｏａｄ ｔｏ ｂｌｏｃｋ ｂｏｕｎｄａｒｙ操作を識別する操作コードを与えるための少なくとも１つの操作コード・フィールドと、
    第１のオペランドを含むレジスタを指定するために用いられるレジスタ・フィールドと、
    主メモリ内における第２のオペランドの位置を指し示すための少なくとも１つのフィールドと、
    前記第２のオペランドのブロックの指定されたブロック境界を指示するためのブロック境界サイズ・インジケータと、
    を含み、
    前記マシン命令を実行することは、前記ブロック内のデータだけが前記第１のオペランドにロードされることを保証しながら、前記第２のオペランドのブロックから、可変量のデータを第１のオペランドにロードすることを含み、
    前記ロードすることは、前記マシン命令によって与えられる、前記第２のオペランドの前記ブロック内の開始アドレスで開始し、且つ、前記第２のオペランドの前記ブロックの前記指定されたブロック境界で又はその前で終了し、ロードされる前記可変量のデータは、前記開始アドレスと、前記ブロック境界サイズ・インジケータに基づいて判断された前記指定されたブロック境界とに基づいており、前記可変量のデータのバイト数は、（前記第１のオペランドのバイト数、又は、前記開始アドレスから前記指定されたブロック境界までのロードされるバイト数）の最小値である、
    方法。
19. 前記第２のオペランドのアドレスは、データを第１のオペランドにロードする、メモリ内の開始アドレスである、請求項１８に記載の方法。
20. 前記実行することは、ロードすることを停止する終了アドレスを判断することをさらに含み、前記ロードすることは前記終了アドレスで停止するものであり、
    前記終了アドレスを判断することは、
    境界サイズは互いに隣り合うブロック境界間のデータサイズであり、境界マスクは０−境界サイズに等しく、レジスタ・サイズは前記レジスタの指定された長さである場合に、
    終了アドレス＝（開始アドレス＋（境界サイズ−（開始アドレス ＡＮＤ ＮＯＴ 境界マスク）），開始アドレス＋レジスタ・サイズ）の最小値となる、
    ように前記終了アドレスを計算することを含む、請求項１９に記載の方法。

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