JP6108362B2 - 不連続命令指定子の連続命令指定子への変換 - Google Patents

Description

本発明は、一般にコンピューティング環境内のエミュレーションに関し、より具体的には命令内部の指定子のエミュレーションに関する。

エミュレーションは、ターゲット・アーキテクチャと呼ばれるコンピュータ・アーキテクチャ上の機能を模倣するものである。ターゲット・アーキテクチャは、機能が定義されたソース・アークテクチャと呼ばれるコンピュータ・アーキテクチャとは異なる。例えば、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションによって提供されるｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに対して書かれた命令を、異なるアークテクチャ、例えば、同じくインターナショナル・ビジネス・マシーンズ・コーポレーションによって提供されるＰｏｗｅｒＰＣ、又はインターナショナル・ビジネス・マシーンズ・コーポレーション若しくは他社によって提供される別のアーキテクチャの１以上の命令に翻訳して表すことができる。これらの翻訳された命令は、被翻訳命令と同じ又は類似の機能を実行する。

インタプリテーション（解釈）及びトランスレーション（翻訳）を含む種々のタイプのエミュレーションが存在する。インタプリテーションでは、ある命令を表すデータが読み込まれ、各命令がデコードされて実行される。各命令は、参照されるたびに実行される。しかし、バイナリ・トランスレーション又はリコンパイルとも呼ばれるトランスレーションでは、一連の命令が１つのコンピュータ・アークテクチャの命令セットから別のコンピュータ・アークテクチャの命令セットに翻訳される。

静的トランスレーション及び動的トランスレーションを含む複数のタイプのトランスレーションが存在する。静的トランスレーションにおいては、１つのアーキテクチャの命令のコードは、予めコードを実行することなく、他のアーキテクチャ上で実行されるコードに変換される。対照的に、動的トランスレーションにおいては、コードの少なくとも一セクションが実行及び翻訳され、その結果が、ターゲット・コンピュータ・アーキテクチャのプロセッサによる後続の実行のためにキャッシュ内に置かれる。

米国特許第５，５５１，０１３号明細書 米国特許第６，００９，２６１号明細書 米国特許第５，５７４，８７３号明細書 米国特許第６，３０８，２５５号明細書 米国特許第６，４６３，５８２号明細書 米国特許第５，７９０，８２５号明細書

「ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ Ｐｒｉｎｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎ」、ＩＢＭ（登録商標）出版番号ＳＡ２２−７８３２−０８、第９版、２０１０年８月 「Ｐｏｗｅｒ ＩＳＡ（商標） Ｖｅｒｓｉｏｎ ２．０６ Ｒｅｖｉｓｉｏｎ Ｂ」、インターナショナル・ビジネス・マシーンズ・コーポレーション、２０１０年７月２３日 「Ｉｎｔｅｌ（登録商標） ６４ ａｎｄ ＩＡ−３２ Ａｒｃｈｉｔｅｃｔｕｒｅｓ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ： Ｖｏｌ． ２Ｂ， Ｉｎｓｔｒｕｃｔｉｏｎｓ＠ Ｓｅｔ Ｒｅｆｅｒｅｎｃｅ， Ａ−Ｌ」、注文番号２５３６６６−０４１ＵＳ、２０１１年１２月 「Ｉｎｔｅｌ（登録商標） ６４ ａｎｄ ＩＡ−３２ Ａｒｃｈｉｔｅｃｔｕｒｅｓ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ： Ｖｏｌ． ２Ｂ， Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｒｅｆｅｒｅｎｃｅ， Ｍ−Ｚ」、注文番号２５３６６７−０４１ＵＳ、２０１１年１２月

不連続命令指定子を連続命令指定子に変換するためのコンピュータ・プログラム製品、コンピュータ・システム及び方法を提供すること。

コンピューティング環境の命令指定子を変換するためのコンピュータ・プログラム製品を提供することにより、従来技術の弱点に対処し、利点がもたらされる。このコンピュータ・プログラム製品は、処理回路により読み出し可能であり、且つ、方法を実施するための、処理回路による実行のための命令を格納するコンピュータ可読記憶媒体を含み、その方法は、プロセッサにより、第１のコンピュータ・アーキテクチャに対して定義された第１の命令から不連続指定子を取得するステップであって、この不連続指定子は、第１の部分及び第２の部分を有し、不連続指定子を取得するステップは、第１の部分を命令の第１のフィールドから取得するステップ、及び、第２の部分を命令の第２のフィールドから取得するステップを含み、前記第１のフィールドは、前記第２のフィールドから分離している、不連続指定子を取得するステップと、第１の部分及び第２の部分を使用して連続指定子を生成するステップであって、連続指定子を生成するステップは、第１の命令のオペコードに基づく１以上の規則を用いる、連続指定子を生成するステップと、第２の命令の実行に用いられるリソースを示すために連続指定子を使用するステップであって、第２の命令は、第１のコンピュータ・アーキテクチャとは異なる第２のコンピュータ・アーキテクチャに対して定義され、且つ、第１の命令の機能をエミュレートする、連続指定子を使用するステップと、を含む。

本発明の１以上の態様に関連する方法及びシステムもまた、本明細書で説明され、特許請求される。さらに、本発明の１以上の態様に関連するサービスもまた、本明細書で説明され、特許請求され得る。

本発明の技術を通じて、付加的な特徴及び利点が実現される。本発明の他の実施形態及び態様は、本明細書で詳細に説明され、特許請求される本発明の一部であると見なされる。

次に、本発明の実施形態について添付の図面を参照しながら、例示のみを目的として説明する。

本発明の１以上の態様を組み込み、用いるためのコンピューティング環境の一例を示す。 本発明の一態様による、図１のメモリの詳細を示す。 １以上のインタプリテーション及びトランスレーションを使用するエミュレーション・プロセスの概要の一実施形態を示す。 図３で参照されるインタプリテーション・ブロックに関連付けられる論理の一例を示す。 図３で参照されるトランスレーション・ブロックに関連付けられる論理の一例を示す。 本発明の一態様による、修正された１以上のインタプリテーション及びトランスレーションを使用するエミュレーション・プロセスの概要の別の実施形態を示す。 本発明の一態様による、図６において参照されるインタプリテーション・ブロックに関連付けられる論理の一例を示す。 本発明の一態様による、不連続指定子を連続指定子に変換するための論理の一実施形態を示す。 本発明の一態様による、図６において参照されるトランスレーション・ブロックに関連付けられる論理の一例を示す。 本発明の一態様による、１つのコンピュータ・アーキテクチャのＶｅｃｔｏｒ Ｌｏａｄ（ベクトル・ロード）命令内の不連続指定子を、別のコンピュータ・アーキテクチャのＬｏａｄ Ｖｅｃｔｏｒ Ｉｎｄｅｘｅｄ（ロード・インデックス付きベクトル）命令内の連続指定子に変換することの一実施形態を示す。 本発明の一態様による、連続指定子に対する特定のレジスタの割当てを含む、図９Ａの変換の別の例を示す。 本発明の一態様による、レジスタ・ファイルの例を示す。 本発明の一態様による、エミュレーション中のメモリの割当てにおいて不連続指定子を連続指定子に変換するステップの一例を示す。 本発明の１以上の態様を組み込むコンピュータ・プログラム製品の一実施形態を示す。 本発明の１以上の態様を組み込み、用いるためのホスト・コンピュータ・システムの一実施形態を示す。 本発明の１以上の態様を組み込み、用いるためのコンピュータ・システムの更に別の例を示す。 本発明の１以上の態様を組み込み、用いるためのコンピュータ・ネットワークを含むコンピュータ・システムの別の例を示す。 本発明の１以上の態様を組み込み、用いるためのコンピュータ・システムの種々の要素の一実施形態を示す。 本発明の１以上の態様を組み込み、用いるための、図１６のコンピュータ・システムの実行ユニットの一実施形態を示す。 本発明の１以上の態様を組み込み、用いるための、図１６のコンピュータ・システムの分岐ユニットの一実施形態を示す。 本発明の１以上の態様を組み込み、用いるための、図１６のコンピュータ・システムのロード／ストア・ユニットの一実施形態を示す。 本発明の１以上の態様を組み込み、用いるためのエミュレートされたホスト・コンピュータ・システムの一実施形態を示す。

本発明の一態様により、不連続指定子を含む命令のエミュレーションを容易にするための技法が提供される。不連続指定子は、命令の複数のフィールドを用いて、レジスタなどの、命令のリソースを指定する。例えば、命令の複数のフィールド（例えば、２つのフィールド）が、その命令によって使用される特定のレジスタを一緒に指示するビットを含む。

本発明の特定の態様において、１つのコンピュータ・システム・アーキテクチャ（例えば、インターナショナル・ビジネス・マシーンズ・コーポレーションによって提供されるｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ）において定義された命令の不連続指定子を、別のコンピュータ・システム・アーキテクチャ（例えば、インターナショナル・ビジネス・マシーンズ・コーポレーションによって提供されるＰｏｗｅｒＰＣアーキテクチャ）において定義される命令によって使用可能な連続指定子に変換するための技法が提供される。別のコンピュータ・システム・アーキテクチャにおいて定義された命令は、１つのコンピュータ・システム・アーキテクチャに対して定義された命令をエミュレートする。

エミュレーションを提供するコンピューティング環境の一実施形態について図１を参照しながら説明する。一例において、コンピューティング環境１００は、例えば１以上のバス１０８及び／又は他の接続を介して互いに結合された、例えば、ネイティブ中央演算処理ユニット１０２、メモリ１０４、並びに、１以上の入力／出力デバイス及び／又はインターフェース１０６を含む。例として、コンピューティング環境１００は、ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションによって提供されるＰｏｗｅｒＰＣプロセッサ、ｐＳｅｒｉｅｓサーバ又はｘＳｅｒｉｅｓサーバ、カリフォルニア州パロアルト所在のＨｅｗｌｅｔｔ Ｐａｃｋａｒｄ Ｃｏ．によって提供されるＩｎｔｅｌ Ｉｔａｎｉｕｍ ＩＩプロセッサ、及び／又は、インターナショナル・ビジネス・マシーンズ・コーポレーション、Ｈｅｗｌｅｔｔ Ｐａｃｋａｒｄ、Ｉｎｔｅｌ、Ｏｒａｃｌｅなどによって提供されるアーキテクチャに基づく他のマシンを含むことができる。

ネイティブ中央演算処理ユニット１０２は、環境内での処理の際に用いられる、１以上の汎用レジスタ及び／又は１以上の専用レジスタのような１以上のネイティブ・レジスタ１１０を含む。これらのレジスタは、任意の特定の時点における環境の状態を表す情報を含む。

さらに、ネイティブ中央演算処理ユニット１０２は、メモリ１０４内に格納された命令及びコードを実行する。１つの特定の例において、中央演算処理ユニットは、メモリ１０４内に格納されたエミュレータ・コード１１２を実行する。このコードにより、１つのアーキテクチャにおいて構成された処理環境が、別のアーキテクチャをエミュレートすることが可能になる。例えば、エミュレータ・コード１１２により、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ以外のアーキテクチャ、例えば、ＰｏｗｅｒＰＣプロセッサ、ｐＳｅｒｉｅｓサーバ又はｘＳｅｒｉｅｓサーバ、ＨＰ Ｓｕｐｅｒｄｏｍｅサーバなどに基づいたマシンが、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅをエミュレートし、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅに基づいて開発されたソフトウェア及び命令を実行することが可能になる。

エミュレータ・コード１１２に関するさらなる詳細について図２を参照しながら説明する。ゲスト命令２００は、ネイティブＣＰＵ１０２のアーキテクチャとは異なるアーキテクチャにおいて実行されるように開発されたソフトウェア命令（例えば、マシン命令）を含む。例えば、ゲスト命令２００は、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ上で実行されるように設計されていてもよいが、代わりに、例えばＰｏｗｅｒＰＣプロセッサ又は他のタイプのプロセッサとすることができるネイティブＣＰＵ１０２上でエミュレートされる。一例において、エミュレータ・コード１１２は、１以上のゲスト命令２００をメモリ１０４から取得し、取得された命令に対してローカル・バッファリングを任意に提供するための命令フェッチ・ユニット２０２を含む。エミュレータ・コード１１２はまた、取得されたゲスト命令のタイプを判断し、ゲスト命令を１以上の対応するネイティブ命令２０６に翻訳するための命令翻訳ルーチン２０４を含む。この翻訳は、例えば、ゲスト命令によって実行される機能を識別する（例えば、オペコードにより）ステップと、その機能を実行するためのネイティブ命令を選択するステップとを含む。

さらに、エミュレータ１１２は、ネイティブ命令を実行させるためのエミュレーション制御ルーチン２１０を含む。エミュレーション制御ルーチン２１０は、ネイティブＣＰＵ１０２に、予め取得された１以上のゲスト命令をエミュレートするネイティブ命令のルーチンを実行させ、こうした実行の最後に、次のゲスト命令又はゲスト命令のグループの取得をエミュレートするために、制御を命令フェッチ・ルーチンに戻させることができる。ネイティブ命令２０６の実行は、メモリ１０４からデータをレジスタにロードするステップ、データをレジスタから再びメモリに格納するステップ、又は、翻訳ルーチンによって決定される何らかのタイプの算術演算又は論理演算を実施するステップを含むことができる。

各ルーチンは、例えば、メモリ内に格納され、ネイティブ中央演算処理ユニット１０２によって実行される、ソフトウェアで実装される。他の例においては、１以上のルーチン又は演算は、ファームウェア、ハードウェア、ソフトウェア、又はこれらの幾つかの組合せで実装される。エミュレートされるプロセッサのレジスタは、ネイティブＣＰＵのレジスタ１１０を使用して、又は、メモリ１０４内の位置を使用して、エミュレートすることができる。実施形態において、ゲスト命令２００、ネイティブ命令２０６及びエミュレータ・コード１１２は、同じメモリ内に存在してもよく、又は、異なるメモリ・デバイスの間に分散されてもよい。

本明細書で用いられるファームウェアとは、例えば、プロセッサのマイクロコード、ミリコード、及び／又はマクロコードを含む。ファームウェアは、例えば、より高水準のマシン・コードの実装に用いられるハードウェア・レベルの命令及び／又はデータ構造体を含む。一実施形態において、ファームウェアは、例えば、典型的には、信頼できるソフトウェアを含むマイクロコードとして供給される専用コード、又は基礎となるハードウェアに特有のマイクロコードを含み、システム・ハードウェアへのオペレーティング・システムのアクセスを制御する。

一例において、取得され、翻訳され、実行されるゲスト命令２００は、本明細書で説明される１以上の命令である。１つのアーキテクチャ（例えば、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ）の命令であるこの命令は、メモリからフェッチされ、翻訳され、別のアーキテクチャ（例えば、ＰｏｗｅｒＰＣ、ｐＳｅｒｉｅｓ、ｘＳｅｒｉｅｓ、Ｉｎｔｅｌなど）のネイティブ命令２０６のシーケンスとして表される。次に、これらのネイティブ命令が実行される。

エミュレーションに関するさらなる詳細について図３−図５を参照しながら説明する。具体的には、図３は、１以上のインタプリテーション及びトランスレーションを使用するエミュレーション・プロセスの概要の一実施形態を示し、図４は、図３で参照されるインタプリテーションに関連付けられる論理（技法２０００）の一実施形態を示し、図５は、図３で参照されるバイナリ・トランスレーションに関連付けられる論理（技法３０００）の一実施形態を示す。この具体的な例においては、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ用に書かれた命令がＰｏｗｅｒＰＣ命令に翻訳される。しかし、同じ技法を、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅから他のターゲット・アーキテクチャへのエミュレーション、他のソース・アーキテクチャからＰｏｗｅｒＰＣアーキテクチャへのエミュレーション、及び／又は他のソース・アーキテクチャから他のターゲット・アーキテクチャへのエミュレーションに適用することができる。

図３を参照すると、エミュレーション中に、命令Ｘと呼ばれる命令が、図４を参照してさらに詳しく説明するように、取得され、解釈される（ステップ３００）。解釈された命令に関する種々の統計量が更新され（ステップ３０２）、そして処理は、論理内の命令Ｘとなる次の命令に進む（ステップ３０４）。当該次の命令が、先行して翻訳されたエントリ・ポイントを有するか否かについて判断がなされる（照会３０６）。当該次の命令がエントリ・ポイントを有しない場合には、当該次の命令がＮ（例えば１５）回参照されたか否かについて判断がなされる（照会３０８）。即ち、この命令が、例えば後続の使用のためのエントリ・ポイントを与えるコードのジャスト・イン・タイム（ＪＩＴ）コンパイルを行うことにより、実行を最適化するために十分頻繁に参照されるか否かについて判断がなされる。この命令がＮ回、例えば１５回参照されていない場合、処理は、ステップ３００を続ける。そうでない場合には、処理は、命令グループを形成し、この命令グループを１つのアーキテクチャから別のアーキテクチャに翻訳するステップを続ける（ステップ３１０）。この翻訳を行うステップの一例は、図５を参照して説明する。命令グループを形成して翻訳するステップに続いて、このグループが実行され（ステップ３１２）、処理はステップ３０４に続く。

照会３０６に戻り、この命令について既に翻訳されたエントリ・ポイントが存在する場合、処理はそのエントリ・ポイントにおいて、このグループの実行を続ける（ステップ３１２）。

命令を解釈するステップ（技法２０００）に関するさらなる詳細を、図４を参照しながら説明する。初めに、次のプログラム・カウンタ（ＰＣ）アドレスにおける命令が読み込まれる（ステップ４００）。この命令が分析され、オペコード、レジスタ及び即値フィールドが抽出される（ステップ４０２）。次に、抽出されたオペコードに対応する動作をエミュレートするコードへの分岐が実行される（ステップ４０４）。次いでエミュレートされたコードが実行される（ステップ４０６）。

グループ内の命令を翻訳するステップ（技法３０００）に関するさらなる詳細を、図５を参照しながら説明する。初めに、事前に定義されたグループ内の命令が読み込まれる（ステップ５００）。一例において、このグループは、様々な方法を用いて形成することができる。一実施形態によれば、命令グループは、最も可能性の高いパスに沿った実行の単一パスを包含するように形成される。別の実施形態において、命令グループは、エミュレートされたアーキテクチャの状態に基づいて、直近の実行パスのうちの１つ、又は現在の実行パスを包含するように形成される。別の実施形態において、全ての分岐が行われないものと仮定される。さらに別の実施形態において、複数のパス、例えばそのグループの開始点から始まる全てのパスがグループ内に含められる。別の実施形態において、第１の分岐に至る及び第１の分岐を含む全ての命令がグループに加えられる（即ち、グループは、一般に「基本ブロック」としても知られる、コードの直線部分に対応する）。各々の実施形態において、いつどこでグループが終るかについての判断がなされなければならない。一実施形態において、グループは一定数の命令の後で終了する。別の実施形態において、グループは、ある命令に達する累積確率が所与の閾値より低くなった後で終了する。幾つかの実施形態において、グループは、終了条件に達すると直ちに終了する。別の実施形態のセットにおいて、命令グループは、明確な「終了点」、例えば、定められた命令、特定のグループ開始アライメント（specific group start alignment）、又は他の条件においてのみ終了する。

その後、命令が分析され、オペコード、レジスタ及び即値フィールドが命令から抽出される（ステップ５０２）。次に、抽出された情報の内部表現が提供される（ステップ５０４）。この内部表現は、抽出された情報の形式であり、プロセッサ（例えば、コンパイラ又はトランスレータ）は、これを用いて命令の翻訳に伴うデコーディング、レジスタ割当て、及び／又は他のタスクを最適化する。

さらに、グループ内に翻訳すべき別の命令が存在するか否かの判断がなされる（照会５０６）。存在する場合、処理は、ステップ５００を続ける。そうでない場合、処理は、内部表現の最適化を続け（ステップ５０８）、１以上のレジスタを命令グループに割当て（ステップ５１０）、グループ内の命令をエミュレートするコードを生成する（ステップ５１２）。

上記のインタプリテーション及びトランスレーション手続きは、１つのアーキテクチャにおいて定義された命令を、別のアーキテクチャにおいて定義された１以上の命令にエミュレーションすることを規定するが、不連続指定子を使用する命令のエミュレーションにおいて発展させることができる。例えば、本発明の一態様により、命令のレジスタ・オペランドが命令の複数のフィールドによって指示されている状況に対処するエミュレーション技法が改善される。

不連続指定子を用いる１つのタイプの命令は、本発明の一態様により提供されるベクトル・ファシリティの一部分であるベクトル命令である。多くのベクトル命令において、レジスタ・フィールドは、命令によって使用されるレジスタを指示するのに必要なビットの全てを含むのではなく、レジスタを指示するのにレジスタ・フィールドと共に別のフィールドが使用される。この別のフィールドを、本明細書ではＲＸＢフィールドと呼ぶ。

ＲＸＢフィールドは、レジスタ拡張ビットとも呼ばれ、例えば、あるベクトル命令のベクトル・レジスタ指示オペランドの各々についての最上位ビットを含む４ビットフィールド（ビット０−３）である。その命令によって指定されていないレジスタを指示するためのビットは、予約され、ゼロに設定される。

一例において、ＲＸＢビットは、以下のように定義される。
０−命令の第１のベクトル・レジスタ指示のための最上位ビット。
１−命令の第２のベクトル・レジスタ指示のための最上位ビット。
２−命令の第３のベクトル・レジスタ指示のための最上位ビット。
３−命令の第４のベクトル・レジスタ指示のための最上位ビット。

各ビットは、例えば、アセンブラによりレジスタ番号に応じてゼロ又は１に設定される。例えば、レジスタ０−１５に対してビットは０に設定され、レジスタ１６−３１に対してビットは１に設定される、などである。

一実施形態において、各々のＲＸＢビットは、１以上のベクトル・レジスタを含む命令における特定の位置に対する拡張ビットである。例えば、１以上のベクトル命令において、ＲＸＢのビット０は、位置８−１１の拡張ビットであり、これが例えばＶ_１に割り当てられ、ＲＸＢのビット１は、位置１２−１５の拡張ビットであり、これが例えばＶ_２に割り当てられ、以下同様である。

さらに別の実施形態において、ＲＸＢフィールドは付加的なビットを含み、複数のビットが、各ベクトル又は位置のための拡張として用いられる。

本発明の一態様により、不連続オペランド指定子を連続指定子に変換する技法が提供される。ひとたび変換されると、不連続指定子を顧慮せずに連続指定子が用いられる。

不連続指定子を用いる命令をエミュレートする論理の一実施形態を、図６〜図８を参照しながら説明する。具体的には、図６は、不連続指定子を含む命令の１以上のインタプリテーション及びトランスレーションを含むエミュレーション・プロセスの概要を示し、図７Ａは、不連続指定子のインタプリテーションを含む、インタプリテーションの一実施形態（技法６０００）を示し、図７Ｂは、不連続指定子を連続指定子に変換するステップの一実施形態を示し、図８は、不連続指定子のトランスレーションを含む、トランスレーションの一実施形態（技法７０００）を示す。

初めに図６を参照すると、エミュレーション・プロセスの概要が提示される。この概要はステップ６００が、ステップ３００において参照された技法２０００の代りに、図７Ａを参照して説明する技法６０００を使用し、ステップ６１０が、ステップ３１０において参照された技法３０００の代りに、図８を参照して説明する技法７０００を使用する点を除き、図３に示す概要と同様である。概要については、図３を参照して上述したため、ここでは繰返さず、議論を図７Ａの論理に進める。

図７Ａを参照すると、ステップ７００、７０２、７０４及び７０６は、それぞれ、図４のステップ４００、４０２、４０４及び４０６と同様であるので、再度説明することはしないが、ステップ７０３及び７０５について説明する。ステップ７０３で、本発明の一態様によれば、連続指定子（本明細書では連続インデックスとも呼ぶ）が不連続指定子から生成される。不連続指定子からの連続指定子の生成に関するさらなる詳細について、図７Ｂを参照しながら説明する。

図７Ｂを参照すると、一実施形態において、初めに不連続指定子が取得される（ステップ７５０）。これは、例えば、その命令が不連続指定子を有することをオペコードから判断するステップと、その命令のどのフィールドが不連続指定子の指示に使用されているかを判断するステップとを含む。例えば、オペコードの一部分が、命令の形式を指定し、この形式が、当該命令が少なくとも１つの不連続指定子を有することをプロセッサに対して示し、且つ、この形式はさらに、不連続指定子の指示に使用されるフィールドを指定する。これらのフィールドは次に、これらのフィールド内のデータ（例えば、ビット）を取得するために読み込まれる。例えば、多くのベクトル命令において、命令の位置８−１１（例えば、Ｖ_１）は、ベクトル・レジスタを指示するのに用いられる複数のビット（例えば４）を指定し、この命令のＲＸＢフィールドは、特定のベクトル・レジスタを指示するのに用いられる１以上の付加的ビットを含む。これらのビットが、このステップにおいて取得される。

不連続指定子（例えば、レジスタ・フィールドＶ_１からのビット及びＲＸＢからのビット）を取得するステップに続いて、１以上の規則を用いて、不連続指定子の部分を組み合せて連続指定子を生成する（ステップ７５２）。１以上の規則は、例えば、命令のオペコードによって指定される命令の形式に依存する。オペコードがＲＸＢフィールドを示す特定の例において、１以上の規則は、レジスタ・オペランドに関連付けられたＲＸＢビットを、レジスタ・フィールド内で指定されるビットの最上位ビットとして使用することを含む。例えば、ＲＸＢフィールドは、一実施形態において、４ビットを有し、各ビットがレジスタ・オペランドに対応する。例えば、ビット０が第１のレジスタ・オペランドに対応し、ビット１が第２のレジスタ・オペランドに対応し、以下同様である。従って、レジスタ・オペランドに対応するビットが抽出され、連続指定子を形成するのに使用される。例えば、２進数の００１０が第１のオペランド・レジスタ・フィールド内で指定され、２進数の１０００がＲＸＢフィールド内で指定される場合、この例においてはビット０である第１のオペランドに関連付けられたビットの値が、００１０に連結される。従って、連続指定子は、この例においては１００１０（レジスタ１８）となる。

次に、生成された連続指定子が、あたかもその命令内に与えられた指定子であるかのように用いられる（ステップ７５４）。

その後、図７Ａに戻ると、オペコードに対応する動作をエミュレートするコードへの分岐が実行される（ステップ７０４）。さらに、均質化された（homogenized）アーキテクチャ・リソースを管理するために、不連続指定子を顧慮せずに連続インデックスが使用される（ステップ７０５）。即ち、連続レジスタ指定子が、あたかも不連続指定子が存在しないかのように用いられる。各連続指定子は、エミュレーション・コードによって使用されるレジスタを示す。その後、エミュレーション・コードが実行される（ステップ７０６）。

不連続指定子を連続指定子に変換するステップ（技法７０００）を含む、トランスレーションに関するさらなる詳細を、図８を参照しながら説明する。一実施形態において、ステップ８００、８０２、８０４、８０６、８０８、８１０、及び８１２は、それぞれ、図５のステップ５００、５０２、５０４、５０６、５０８、５１０、及び５１２と同様であるので、ここで図８を参照しながら説明することはしない。しかし、本発明の一態様により、さらに別のステップが、ソース・アーキテクチャの命令の不連続指定子をターゲット・アーキテクチャの命令の連続指定子に変換するために実行される。ターゲット・アーキテクチャの命令は、ソース・アーキテクチャの命令の機能をエミュレートする。

例えば、ステップ８０３において、連続指定子が不連続指定子から生成される。図７Ｂを参照しながら前述したように、このステップは、エミュレートされる命令から不連続指定子を取得するステップと、１以上の規則を用いて不連続指定子から連続指定子を作成するステップとを含む。一実施形態において、不連続指定子を有する命令のオペコードは、少なくとも暗黙的にその形式により、その命令が不連続指定子を含むことを示す。例えば、命令の形式は、オペコードの１以上のビット（例えば、初めの２ビット）によって示され、その形式に基づいて、プロセッサ（例えば、プロセッサのコンパイラ、トランスレータ、エミュレータ）は、この命令が不連続指定子を含み、その中で、レジスタなどのリソースの指定子の一部が命令の１つのフィールド内に含まれ、指定子の１以上のその他の部分が命令の１以上のその他のフィールド内に配置されていることを理解する。

オペコードはまた、一例として、不連続指定子から連続指定子を生成するのに使用される１以上の規則をプロセッサに示す指標（indication）を提供する。例えば、オペコードは、特定の命令がベクトル・レジスタ命令であり、従ってＲＸＢフィールドを有することを示すことができる。従って、プロセッサは、ＲＸＢフィールドを伴う命令について示す情報（例えば、メモリ又は外部記憶装置内に格納された規則）にアクセスし、ＲＸＢフィールドは、その対応するレジスタ・フィールドについての最上位ビットを提供する。この規則は、例えば、連続フィールドを生成するために、レジスタ・フィールドのビットが、特定のレジスタ・オペランドに関連付けられたＲＸＢフィールドの１以上のビットと組み合わされることを規定する。

連続指定子の生成の後、その連続指定子は、不連続指定子を顧慮せずに用いられる。例えば、ステップ８０８において、連続指定子を不連続指定子に顧慮せずに用いて、コードが最適化される。同様に、連続指定子を用いて、不連続指定子を顧慮せずに、１以上のレジスタが割り当てられる（ステップ８１０）。さらに、ステップ８１２において、エミュレートされたコードが、不連続指定子を顧慮せずに、ステップ８１０で実行された割当てを用いて生成される。即ち、これらのステップにおいて、連続指定子が不連続指定子から生成されたことを示す指標は何ら存在しない。不連続指定子は、無視される。

不連続指定子を連続指定子に翻訳するステップに関するさらなる詳細を、図９Ａ、図９Ｂ、及び図１１を参照しながら説明する。初めに図９Ａを参照すると、Ｖｅｃｔｏｒ Ｌｏａｄ（ＶＬ）命令９００が示される。一例において、Ｖｅｃｔｏｒ Ｌｏａｄ命令は、ベクトル・ロード動作を示すオペコード・フィールド９０２ａ（例えば、ビット０−７）、９０２ｂ（例えば、ビット４０−４７）、ベクトル・レジスタを指定するのに用いられるベクトル・レジスタ・フィールド９０４（例えば、ビット８−１１）（Ｖ_１）、インデックス・フィールド（Ｘ_２）９０６（例えば、ビット１２−１５）、ベース・フィールド（Ｂ_２）９０８（例えば、ビット１６−１９）、変位フィールド（Ｄ_２）９１０（例えば、ビット２０−３１）、及びＲＸＢフィールド９１２（例えば、ビット３６−３９）を含む。フィールド９０４−９１２の各々は、一例において、オペコード・フィールドから分離し独立している。さらに、一実施形態において、それらは互いに分離し独立している。しかし、他の実施形態においては、複数のフィールドが組み合わされていてもよい。これらのフィールドに使用に関するさらなる情報は後述する。

一例において、選択されたビット（例えば、オペコード・フィールド９０２ａにより指示されるオペコードの初めの２ビット）は、命令の長さ及び形式を指定する。この特定の例において、長さは、３ハーフワードであり、形式は、拡張オペコード・フィールドを伴うベクトル・レジスタ・アンド・インデックス・ストレージオペレーション（vector register-and-index storage operation）である。ベクトル（Ｖ_１）フィールドは、ＲＸＢによって指定された、当該ベクトルフィールドに対応する拡張ビットと共に、ベクトル・レジスタを指示する（即ち、不連続指定子）。具体的には、ベクトル・レジスタに関して、オペランドを含むレジスタは、例えば、そのレジスタ拡張ビット（ＲＸＢ）を最上位ビットとして付け加えたレジスタ・フィールドの４ビット・フィールドを用いて指定される。例えば、Ｖ_１内の４ビット・フィールドが２進数の００１０であり、このオペランドに対する拡張ビットが２進数の１である場合、５ビット・フィールドは、２進数の１００１０となり、レジスタ番号１８（１０進数）を示す。

命令のフィールドに付随する下付き数字は、そのフィールドが適用されるオペランドを示す。例えば、Ｖ_１に付随する下付き数字１は、第１のオペランドを示し、以下同様である。これは、ＲＸＢフィールドのいずれのビットがそのレジスタ・フィールドと組み合わされるかを決定するのに用いられる。レジスタ・オペランドは、長さが一レジスタであり、例えば１２８バイトである。一例において、ベクトル・レジスタ・アンド・インデックス・ストレージオペレーション命令において、Ｘ_２及びＢ_２フィールドによって指示される汎用レジスタのコンテンツがＤ_２フィールドのコンテンツに付け加えられて、第２のオペランド・アドレスが形成される。Ｖｅｃｔｏｒ Ｌｏａｄ命令に関する変位Ｄ_２は、一例において、１２ビットの符号なし整数として取り扱われる。

この例において、Ｖ_１は、第１のオペランドであるので、ＲＸＢの左端位置（例えば、ビット０）がこのオペランドに関連付けられる。従って、その左端位置にある値がＶ_１レジスタ・フィールド内の値と組み合わされて、本明細書で説明するように連続指定子が生成される。

本発明の一態様により、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅで定義されたＶｅｃｔｏｒ Ｌｏａｄ命令９００が、例えばＰｏｗｅｒＰＣアーキテクチャで定義されるＬｏａｄ Ｖｅｃｔｏｒ Ｉｎｄｅｘｅｄ命令９５０にエミュレートされる。この例においては、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅがソース・アーキテクチャであり、ＰｏｗｅｒＰＣアーキテクチャがターゲット・アーキテクチャであるが、これは一例に過ぎない。その他の多くのアーキテクチャを、ソース・アーキテクチャ及びターゲット・アーキテクチャの一方又は両方に用いることができる。

各アーキテクチャは、そのアーキテクチャが使用することができる特定のレジスタに関連付けられている。例えば、ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、３２個のベクトル・レジスタが存在し、他のタイプのレジスタはベクトル・レジスタの一象限にマップすることができる。例えば、図１０に示すように、３２個のベクトル・レジスタ１００２を含むレジスタ・ファイル１０００が存在し、各レジスタが１２８ビット長である場合、６４ビット長の１６個の浮動小数点レジスタ１００４をベクトル・レジスタに被せることができる。従って、例えば、浮動小数点レジスタ２が変更されたとき、ベクトル・レジスタ２もまた変更される。他のタイプのレジスタの他のマッピングもまた可能である。

同様に、ＰｏｗｅｒＰＣ又は他のターゲット・アーキテクチャは、それに割り当てられたレジスタのセットを有する。このレジスタのセットは、ソース・アーキテクチャに割り当てられたレジスタのセットと異なっても同じでもよい。ターゲット・レジスタは、特定のタイプの命令に関して使用可能なより多くのレジスタ又はより少ないレジスタを有することができる。例えば、図９Ａに示す例において、Ｖｅｃｔｏｒ Ｌｏａｄ命令及びＬｏａｄ Ｖｅｃｔｏｒ Ｉｎｄｅｘｅｄ命令は、その命令が使用可能な３２個のベクトル・レジスタを有する。この場合もやはり、他の例が可能である。

オペコードによって示されるように、Ｖｅｃｔｏｒ Ｌｏａｄ命令は不連続指定子を含み、それは、この例においてはＶ_１及びＲＸＢフィールド内で表される。これらの不連続フィールドが組み合わされてＬｏａｄ Ｖｅｃｔｏｒ Ｉｎｄｅｘｅｄ命令９５０における連続インデックスが作成される。この連続指定子は、命令９５０のＶＲＴフィールド９５４内に示される。この特定の例において、コードＶＬ ｖ１８，０（０，ｇｒ５）において示されるように、指定されているベクトル・レジスタは、レジスタ１８である。このレジスタは、Ｖ_１フィールド及びＲＸＢフィールドによって与えられる不連続指定子によって命令内で指定される。この例において、Ｖ_１フィールドは、値２（２進数の００１０）を含み、ＲＸＢフィールドは、値８（２進数の１０００）を含む。予め定義された規則に基づいて、Ｖ_１が第１のオペランドであるので、１０００の左端ビット（１）がＶ_１フィールド内のビット（００１０）と連結されて、連続指定子１００１０が生成され、これは１０進数では値１８である。

参照数字９５６で示されるように、１８という表現は、Ｖｅｃｔｏｒ Ｌｏａｄ命令のレジスタ・フィールド（Ｖ_１）に対応するＬｏａｄ Ｖｅｃｔｏｒ Ｉｎｄｅｘｅｄ命令のＶＲＴフィールド内に配置される。完全性のために、命令９５０のＲＡ及びＲＢフィールドは、それぞれ命令９００のＸ_２及びＢ_２に対応する。命令９００のＤ_２フィールドは、命令９５０内に対応するフィールドを有さない。命令９００のオペコード・フィールドは、命令９５０のオペコード・フィールドに対応する。

さらに別の例を図９Ｂに示す。この例において、図９Ａに示す例と同様に、命令９００の不連続指定子（Ｖ_１、ＲＸＢ）が命令９５０の連続指定子（ＶＲＴ）に変換される。しかし、この例においては、命令９５０に割り当てられるレジスタは変換された連続指定子と同じ番号を有さず、代りに、連続指定子は、異なるレジスタにマップされる。例えば、図９Ａの例において、不連続指定子は、連続指定子が行うのと同様にレジスタ１８を参照する。即ち、１対１マッピングが存在する。しかし、図９Ｂにおいては、１８の不連続指定子は、１８の連続指定子に変換されるが、次に連続指定子の１８は、異なるレジスタ、例えばレジスタ７にマップされる（参照数字９８０を参照されたい）。即ち、ソース・アーキテクチャ内のレジスタ１８は、この特定の例ではターゲット・アーキテクチャ内のレジスタ７にマップする。そのようなマッピングは、予め定義されており、プロセッサにとってアクセス可能である。

さらに別の例を図１１に示す。この例においては、エミュレーション中に、図９Ａ及び図９Ｂにおけるようにレジスタに割り当てる代りに、割当てはメモリに対して行われる。この例において、命令ＶＬＲを用いて、１つのベクトル・レジスタＶＲ１８のコンテンツが別のベクトル・レジスタＶＲ２４に移動される。しかし、この例においては、レジスタ・ファイルが、これらのベクトル・レジスタを含むのに十分に大きくないと想定され、それゆえ、代りにメモリが使用される。即ち、複数のベクトルを配列として格納するメモリの連続部分が存在する。配列は、例えばレジスタ０である第１のレジスタが格納されるアドレスｒｖｂａｓｅで始まり、次いで、次のレジスタは、ｒｖｂａｓｅから例えば１６バイトのオフセット位置に格納され、第３のレジスタは、第２のレジスタからのオフセット位置に格納され、以下同様である。従って、この例において、レジスタ１８は、ｒｖｂａｓｅからオフセット２８８の位置にあり、レジスタ２４は、ｒｖｂａｓｅからオフセット３８４の位置にある。

この例においては、２つの不連続指定子（Ｖ_１、ＲＸＢ；及びＶ_２、ＲＸＢ）が存在する。従って、２つの連続指定子が生成される。例えば、Ｖ_１が第１のオペランドであるので、第１の連続指定子は、Ｖ_１内のビットとＲＸＢのビット０との連結によって生成される。Ｖ_１が２進数の１０００（１０進数の８）を含み、ＲＸＢが２進数の１１００（１０進数の１２）を含むので、第１の連続指定子は、１（ＲＸＢのビット０に由来）と１０００（Ｖ_１に由来）を連結して１１０００（１０進数の２４）を与えることによって形成される。同様に、第２の連続指定子は、００１０（Ｖ_２に関して、１０進数の２））と１（ＲＸＢのビット１に由来）を連結して１００１０（１０進数の１８）を与えることによって形成される。これらのレジスタはメモリ内にあるので、ベクトル・レジスタ２４は、ｒｖｂａｓｅからオフセット３８４の位置にあり、ベクトル・レジスタ１８は、ｒｖｂａｓｅからオフセット２８８の位置にある。これらの値は、それぞれ、図１１において１１０２、１１０４で示される。

図１１の右側の疑似コード及び左側の命令は、１８のベクトル・オフセット（２８８のバイト・オフセットに相当）位置にあるベクトル・レジスタの、２４のベクトル・オフセット（３８４のバイト・オフセットに相当）位置への移動に対応する連続バイト数の移動を示す。具体的には、ｌｏａｄ ｉｍｍｅｄｉａｔｅ（ロード・イミディエート）（ＬＩ）が、値２８８をｒｔｅｍｐ１にロードし、次にｒｖｂａｓｅにｒｔｅｍｐ１内のオフセットを加えて得られるアドレスにおいてｖｅｃｔｏｒ ｌｏａｄ（ベクトル・ロード）が実行され、その値が一時ベクトル・レジスタｖｔｅｍｐ２に格納される。次いで、次のｌｏａｄ ｉｍｍｅｄｉａｔｅが３８４をｒｔｅｍｐ１にロードし、アドレスにベクトル・レジスタ２４内のオフセット（例えば、オフセット２８８）を加えたアドレスに対応する位置において、メモリに対するｓｔｏｒｅ ｂａｃｋ ｏｕｔ（ストア・バック・アウト）が実行される。

種々の例を上記で説明したが、多くの他の例及びバリエーションが可能である。ベクトル命令及びＲＸＢフィールドの使用に関する付加的な情報は、同時出願されたＪｏｎａｔｈａｎ Ｄ． Ｂｒａｄｂｕｒｙ他による「Ｉｎｓｔｒｕｃｔｉｏｎ ｔｏ Ｌｏａｄ Ｄａｔａ Ｕｐ ｔｏ Ａ Ｓｐｅｃｉｆｉｅｄ Ｍｅｍｏｒｙ Ｂｏｕｎｄａｒｙ Ｉｎｄｉｃａｔｅｄ ｂｙ ｔｈｅ Ｉｎｓｔｒｕｃｔｉｏｎ」と題する米国特許出願（出願番号13/421456）に記載されている。

さらに、種々のアーキテクチャについてここで言及する。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態は、ＩＢＭ（登録商標）の刊行物である非特許文献１に記載されている。ＩＢＭ（登録商標）及びＺ／ＡＲＣＨＩＴＥＣＴＵＲＥ（登録商標）は、米国ニューヨーク州アーモンク所在のインターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。本明細書で用いられる他の名称は、インターナショナル・ビジネス・マシーンズ・コーポレーション又は他社の登録商標、商標、又は製品名の場合がある。さらに、Ｐｏｗｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅの一実施形態は、非特許文献２に記載されている。ＰＯＷＥＲ ＡＲＣＨＩＴＥＣＴＵＲＥ（登録商標）はインターナショナル・ビジネス・マシーンズ・コーポレーションの登録商標である。さらに、Ｉｎｔｅｌアーキテクチャの一実施形態が、非特許文献３及び非特許文献４に記載されている。Ｉｎｔｅｌ（登録商標）は、カリフォルニア州サンタクララ所在のＩｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎの登録商標である。

ここでは、１つのシステム・アーキテクチャに対して定義された命令の不連続指定子を別のシステム・アーキテクチャに対して定義された命令の連続指定子に変換する技法について詳細に説明する。従来のアーキテクチャ・エミュレーションは、固定幅又は可変幅の命令セットのいずれにおいても、不連続指定子、特に不連続レジスタ指定子を伴うシステムのエミュレーションにうまく対応していなかった。しかし、本発明の一態様により、従来のエミュレータを、不連続指定子を取り扱うように拡張する技法が提供される。この技法は、例えば、不連続指定子を読み込むステップと、不連続指定子から連続インデックスを生成するステップと、連続インデックスを用いて均質リソース（homogeneous resource）にアクセスするか又は均質リソースを表すステップとを含む。

さらに別の実施形態において、ＪＩＴ実装により、連続インデックスを用いて割当ての決定が行われ、不連続指定子によってアクセスされるリソースを、任意で不連続／不均質リソースにより表すが、不連続指定子境界によるのではなく、最適化決定によって分割を反映する。即ち、一実施形態において、１つのアーキテクチャに対して定義された命令は、少なくとも１つのリソースに関する少なくとも１つの不連続指定子を有し、その少なくとも１つの不連続指定子は、少なくとも１つの連続指定子に変換される。その少なくとも１つの連続指定子を用いて、別のアーキテクチャの命令が使用する少なくとも１つのリソースが選択される。しかし、その別のアーキテクチャの命令は、不連続指定子を使用する。従って、この少なくとも１つの選択されたリソースに関する少なくとも１つの連続指定子は次に、その第２のアーキテクチャの命令で使用する少なくとも１つの不連続指定子に変換される。一実施形態において、これはエミュレータによって実行される。

一実施形態において、第１のコンピュータ・アーキテクチャ命令セットの命令実行を第２のコンピュータ・アーキテクチャのために設計されたプロセッサ上でエミュレートするエミュレータが提供される。このエミュレータは、例えば、エミュレーション・プログラムによりアプリケーションの命令をフェッチするステップと、命令をエミュレートするためのエミュレーション・モジュールを選択するために命令のオペコードを解釈するステップと、命令が不連続レジスタ・フィールドを使用することをオペコードから判断するステップと、命令の不連続レジスタ・フィールドを組み合せて結合レジスタ・フィールド（combined register field）を形成するステップと、命令をエミュレートするために、結合レジスタ・フィールドをエミュレーション・モジュールの命令によって用いるステップとを含む。

さらに、一実施形態において、レジスタ・スペースは、サブセクションを含み、第１のコンピュータ・アーキテクチャ命令セットは、サブセクションにアクセスするためだけのレジスタ・フィールドを有する第１の命令と、全レジスタ・スペースにアクセスするための不連続レジスタ・フィールドを有する第２の命令とを含む。

一実施形態において、ＲＸＢフィールドは、ＲＸＢフィールドを使用する全ての命令に対して同じ位置にある。ＲＸＢビットは、例えば、ＲＸＢフィールドのビット３６が命令のビット８−１１を拡張するために用いられ、ＲＸＢのビット３７がビット１２−１５を拡張するために用いられ、ＲＸＢのビット３８がビット１６−１９を拡張するために用いられ、ＲＸＢのビット３９がビット３２−３５を拡張するために用いられる点で重要なビットである。さらに、ＲＸＢのビットを拡張ビットとして用いる決定はオペコードに依存する（例えば、Ｒ_１対Ｖ_１）。さらに、不連続指定子は、ＲＸＢフィールド以外のフィールドを使用することができる。

本明細書において、メモリ、メインメモリ、記憶装置及び主記憶装置は、明示的に又は文脈によって示されない限り、互換的に使用される。

命令の例を含むベクトル・ファシリティに関する付加的な詳細は、さらに以下で、この詳細な説明の部分として提示される。

当業者により認識されるように、本発明の１以上の態様は、システム、方法、又はコンピュータ・プログラム製品として具体化することができる。従って、本発明の１以上の態様は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、又はソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形を取ることができ、これらは全て、本明細書において、一般的に「回路」、「モジュール」又は「システム」と呼ぶことができる。さらに、本発明の１以上の態様は、コンピュータ可読プログラム・コードが組み込まれた、１以上のコンピュータ可読媒体内に具体化されたコンピュータ・プログラム製品の形を取ることができる。

１以上のコンピュータ可読媒体のいずれの組み合わせを用いることもできる。コンピュータ可読媒体は、コンピュータ可読ストレージ媒体とすることができる。コンピュータ可読ストレージ媒体は、これらに限定されるものではないが、例えば、電子、磁気、光学、電磁気、赤外線又は半導体のシステム、装置又はデバイス、又は上記のいずれかの適切な組み合わせとすることができる。コンピュータ可読ストレージ媒体のより具体的な例（非網羅的なリスト）として、以下のもの、即ち、１以上の配線を有する電気的接続、ポータブル・コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、消去可能なプログラム可能読み出し専用メモリ（ＥＰＲＯＭ又はフラッシュメモリ）、光ファイバ、ポータブル・コンパクト・ディスク読み出し専用メモリ（ＣＤ−ＲＯＭ）、光記憶装置、磁気記憶装置、又は上記のいずれかの適切な組み合わせが挙げられる。本明細書の文脈において、コンピュータ可読ストレージ媒体は、命令実行システム、装置若しくはデバイスによって用いるため、又はそれらと接続して用いるために、プログラムを収容又は格納できるいずれかの有形媒体とすることができる。

ここで図１２を参照すると、一例において、コンピュータ・プログラム製品１２００は、例えば、コンピュータ可読プログラム・コード手段又は論理１２０４を格納するための１以上の非一時的（non-transitory）なコンピュータ可読ストレージ媒体１２０２を含み、本発明の１以上の態様を提供し、容易にする。

コンピュータ可読媒体上に具体化されたプログラム・コードは、これらに限られるものではないが、無線、有線、光ファイバ・ケーブル、ＲＦ等、又は上記のいずれかの適切な組み合わせを含む、適切な媒体を用いて伝送することができる。

本発明の１以上の態様に関するオペレーションを実行するためのコンピュータ・プログラム・コードは、Ｊａｖａ、ＳｍａｌｌＴａｌｋ、Ｃ＋＋等のようなオブジェクト指向型プログラミング言語、及び、「Ｃ」プログラミング言語、アセンブラ、又は同様のプログラミング言語のような従来の手続き型プログラミング言語を含む、１以上のプログラミング言語のいずれかの組み合わせで書くことができる。プログラム・コードは、完全にユーザのコンピュータ上で実行される場合もあり、スタンドアロンのソフトウェア・パッケージとして、一部がユーザのコンピュータ上で実行される場合もあり、一部がユーザのコンピュータ上で実行され、一部がリモートコンピュータ上で実行される場合もあり、又は完全にリモートコンピュータ若しくはサーバ上で実行される場合もある。最後のシナリオにおいては、リモートコンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを通じてユーザのコンピュータに接続される場合もあり、又は外部コンピュータに（例えば、インターネット・サービス・プロバイダを用いたインターネットを通じて）接続される場合もある。

本発明の１以上の態様は、本発明の実施形態による方法、装置（システム）及びコンピュータ・プログラム製品のフローチャート図及び／又はブロック図を参照して、本明細書で説明される。フローチャート図及び／又はブロック図の各ブロック、並びにフローチャート図及び／又はブロック図内のブロックの組み合わせは、コンピュータ・プログラム命令によって実装できることが理解されるであろう。これらのコンピュータ・プログラム命令を、汎用コンピュータ、専用コンピュータ、又は他のプログラム可能データ処理装置のプロセッサに提供してマシンを製造することができ、それにより、コンピュータ又は他のプログラム可能データ処理装置のプロセッサによって実行される命令が、フローチャート及び／又はブロック図の１つ以上のブロックにおいて指定された機能／動作を実装する手段を作り出す。

これらのコンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能データ処理装置、又は他のデバイスを特定の方式で機能させるように指示することができるコンピュータ可読媒体内に格納することができ、それにより、そのコンピュータ可読媒体内に格納された命令が、フローチャート及び／又はブロック図の１以上のブロックにおいて指定された機能／動作を実装する命令を含む製品を製造する。

コンピュータ・プログラム命令はまた、コンピュータ、他のプログラム可能なデータ処理装置、又は他のデバイス上にロードして、一連の動作ステップをコンピュータ、他のプログラム可能なデータ処理装置、又は他のデバイス上で行わせて、コンピュータで実行されるプロセスを生成することができ、それにより、コンピュータ又は他のプログラム可能装置上で実行される命令が、フローチャート及び／又はブロック図の１以上のブロックにおいて指定された機能／動作を実行するプロセスを提供する。

図面内のフローチャート及びブロック図は、本発明の１以上の態様の種々の実施形態によるシステム、方法及びコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能及び動作を示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実装するための１以上の実行可能命令を含むモジュール、セグメント、又はコードの部分を表すことができる。幾つかの代替的な実装において、ブロック内に記載された機能は、図面内に記載された順序とは異なる順序で行われ得ることにも留意すべきである。例えば、連続して示された２つのブロックが、関与する機能に応じて、実際には、ほぼ同時に実行されることもあり、ときにはブロックが逆順に実行されることもある。また、ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図内のブロックの組み合わせは、指定された機能又は動作を行う専用ハードウェア・ベースのシステムによって、又は専用ハードウェアとコンピュータ命令との組み合わせによって実装できることにも留意されたい。

上記に加えて、本発明の１以上の態様は、顧客環境の管理を提供するサービス・プロバイダにより、供与し、提供し、配置し、管理し、サービスを行うことなどができる。例えば、サービス・プロバイダは、１以上の顧客に対して本発明の１以上の態様を実施するコンピュータ・コード及び／又はコンピュータ・インフラストラクチャを作成し、保持し、サポートすることなどができる。見返りとして、サービス・プロバイダは、例として、予約申し込み及び／又は報酬契約の下で顧客から支払いを受けることができる。付加的に又は代替的に、サービス・プロバイダは、１以上の第三者に対する広告コンテンツの販売から支払いを受けることができる。

本発明の一態様において、本発明の１以上の態様を実施するために、アプリケーションを配置することができる。一例として、アプリケーションの配置は、本発明の１以上の態様を実施するように動作可能なコンピュータ・インフラストラクチャを提供することを含む。

本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを配置することが可能であり、そこでは、コードは、コンピューティング・システムと協働して、本発明の１以上の態様を実施することができる。

本発明の更に別の態様として、コンピュータ可読コードをコンピュータ・システムに統合することを含む、コンピュータ・インフラストラクチャを統合するためのプロセスを提供することができる。コンピュータ・システムは、コンピュータ可読媒体を含み、ここで、コンピュータ媒体は本発明の１以上の態様を含む。コードは、コンピュータ・システムと協働して、本発明の１以上の態様を実施することができる。

種々の実施形態が上述されたが、これらは例にすぎない。例えば、他のアーキテクチャのコンピューティング環境が、本発明の１以上の態様を組み込み、用いることが可能である。さらに、他のサイズのベクトル又は他のレジスタを用いることができ、本発明の精神から逸脱することなく、命令に対する変更をなすことができる。加えて、処理中に他の命令を用いることができる。さらに、不連続指定子を連続指定子に変換することに関連する本発明の１以上の態様は、他の文脈において用いることができる。さらに、指定子は、レジスタのための指定子以外のものであってもよい。他の変更もまた可能である。

さらに、他のタイプのコンピューティング環境が、本発明の１以上の態様から利益を得ることができる。一例として、システム・バスを通してメモリ要素に直接的に又は間接的に結合された少なくとも２つのプロセッサを含む、プログラム・コードを格納及び／又は実行するのに適したデータ処理システムが使用可能である。メモリ要素は、例えば、プログラム・コードの実際の実行時に用いられるローカル・メモリと、大容量記憶装置と、実行時に大容量記憶装置からコードを取得しなければならない回数を減少させるために少なくとも幾つかのプログラム・コードの一時的なストレージを提供するキャッシュ・メモリとを含む。

入力／出力即ちＩ／Ｏ装置（キーボード、ディスプレイ、ポインティング装置、ＤＡＳＤ、テープ、ＣＤ、ＤＶＤ、親指ドライブ、及び他のメモリ媒体等を含むが、これらに限定されるものではない）は、直接的に、又は介在するＩ／Ｏコントローラを通して、システムに結合することができる。データ処理システムが、介在するプライベート・ネットワーク又は公衆ネットワークを通して、他のデータ処理システム又はリモートプリンタ若しくはストレージ装置に結合できるように、ネットワーク・アダプタをシステムに結合することもできる。モデム、ケーブル・モデム及びイーサネット・カードは、利用可能なタイプのネットワーク・アダプタのほんの数例にすぎない。

図１３を参照すると、本発明の１以上の態様を実装するためのホスト・コンピュータ・システム５０００の代表的なコンポーネントが描かれている。代表的なホスト・コンピュータ５０００は、コンピュータ・メモリ（即ち、中央ストレージ）５００２と通信状態にある１以上のＣＰＵ５００１に加えて、ストレージ媒体デバイス５０１１及び他のコンピュータ又はＳＡＮ等と通信するためのネットワーク５０１０へのＩ／Ｏインターフェースを含む。ＣＰＵ５００１は、アーキテクチャ化された（architected）命令セット及びアーキテクチャ化された機能を有するアーキテクチャに準拠している。ＣＰＵ５００１は、プログラム・アドレス（仮想アドレス）をメモリの実アドレスに変換するための動的アドレス変換（Dynamic Address Translation、ＤＡＴ）５００３を有することができる。ＤＡＴは、一般的に、変換をキャッシュに入れるためのトランスレーション・ルックアサイド・バッファ（ＴＬＢ）５００７を含むので、コンピュータ・メモリ５００２のブロックへの後のアクセスは、アドレス変換の遅延を必要としない。一般的に、コンピュータ・メモリ５００２とプロセッサ５００１との間に、キャッシュ５００９が用いられる。キャッシュ５００９は、複数のＣＰＵが利用可能な大容量のキャッシュと、大型のキャッシュと各ＣＰＵとの間のより小型でより高速な（下位レベルの）キャッシュとを有する階層とすることができる。幾つかの実装において、下位レベルのキャッシュは、命令のフェッチ及びデータ・アクセスのために別個の下位レベル・キャッシュを与えるように分割される。一実施形態においては、キャッシュ５００９を介して、命令フェッチ・ユニット５００４により、命令がメモリ５００２からフェッチされる。命令は、命令デコード・ユニット５００６でデコードされ、（幾つかの実施形態においては他の命令と共に）命令実行ユニット５００８にディスパッチされる。一般的には、例えば、算術演算実行ユニット、浮動小数点実行ユニット、及び分岐命令実行ユニットなどの幾つかの実行ユニット５００８が用いられる。命令は、実行ユニットにより実行され、必要に応じて命令が指定したレジスタ又はメモリからオペランドにアクセスする。メモリ５００２からオペランドにアクセスする（ロード又はストアする）場合、典型的には、ロード／ストア・ユニット５００５が、実行される命令の制御下でアクセスを処理する。命令は、ハードウェア回路又は内部のマイクロコード（ファームウェア）において、又はその両方の組み合わせによって実行することができる。

既述のように、コンピュータ・システムは、ローカル（又はメイン）ストレージ内の情報、並びに、アドレッシング、保護、参照、及び変更の記録を含む。アドレッシングの幾つかの態様は、アドレスの形式、アドレス空間の概念、種々のタイプのアドレス、及び１つのタイプのアドレスを別のタイプのアドレスに変換する方法を含む。メインストレージの一部は、永続的に割り当てられた記憶位置を含む。メインストレージは、システムに、データの直接アドレス指定可能な高速アクセス・ストレージを与える。データ及びプログラムを処理できるようになる前に、（入力装置から）データ及びプログラムの両方が、メインストレージにロードされる。

メインストレージは、キャッシュと呼ばれることもある、１以上のより小さくより高速アクセスのバッファ・ストレージを含むことができる。キャッシュは、典型的には、ＣＰＵ又はＩ／Ｏプロセッサと物理的に関連付けられる。物理的な構成及び別個のストレージ媒体を使用することの影響は、性能に対するものを除き、通常、プログラムにより監視することはできない。

命令及びデータ・オペランドについて、別個のキャッシュを保持することができる。キャッシュ内の情報は、キャッシュ・ブロック又はキャッシュ・ライン（又は短縮してライン）と呼ばれる、整数境界（integral boundary）上にある連続したバイト内に保持される。モデルは、キャッシュ・ラインのサイズをバイトで返す、ＥＸＴＲＡＣＴ ＣＡＣＨＥ ＡＴＴＲＩＢＵＴＥ命令を提供することができる。モデルはまた、データ若しくは命令キャッシュへのストレージのプリフェッチ、又は、キャッシュからのデータの解放に影響を与える、ＰＲＥＦＥＴＣＨ ＤＡＴＡ及びＰＲＥＦＥＴＣＨ ＤＡＴＡ ＲＥＬＡＴＩＶＥ ＬＯＮＧ命令を提供することができる。

ストレージは、長い水平方向のビットの文字列と考えられる。大部分のオペレーションにおいて、ストレージへのアクセスは、左から右への順序で進む。ビットの文字列は、８ビット単位で分割される。８ビットの単位は１バイトと呼ばれ、全ての情報の形式の基本的な構成要素（building block）である。ストレージ内の各々のバイト位置は、負でない一意の整数により識別され、この整数がそのバイト位置のアドレスであり、即ち、簡単にバイト・アドレスである。隣接するバイト位置は、連続するアドレスを有し、左の０で始まり、左から右への順序で進む。アドレスは、符号なしの２進整数であり、２４ビット、３１ビット、又は６４ビットである。

情報は、ストレージとＣＰＵ又はチャネル・サブシステムとの間で、一度に１バイトずつ、又は１バイト・グループずつ伝送される。特に断りのない限り、例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、ストレージ内のバイト・グループは、グループの左端のバイトによりアドレス指定される。グループ内のバイト数は、実行されるオペレーションにより暗黙に又は明示的に指定される。ＣＰＵのオペレーションに用いられる場合、バイト・グループはフィールドと呼ばれる。例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、バイト・グループの中の各々において、ビットは、左から右の順序で番号が付けられる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいては、左端ビットは「上位（high-order）」ビットと呼ばれることがあり、右端ビットは「下位（low-order）」ビットと呼ばれることがある。しかしながら、ビット数は、ストレージ・アドレスではない。バイトだけを、アドレス指定することができる。ストレージ内の１つのバイトの個々のビットに対してオペレーションを行うためには、そのバイト全体にアクセスされる。（例えばｚ／Ａｒｃｈｉｔｅｃｔｕｒｅにおいて）１バイトの中のビットには、左から右に０から７までの番号が付けられる。１つのアドレスの中のビットには、２４ビット・アドレスの場合は８−３１若しくは４０−６３の番号を付けることができ、又は、３１ビット・アドレスの場合は１−３１若しくは３３−６３の番号を付けることができ、６４ビット・アドレスの場合は０−６３の番号が付けられる。複数のバイトから成る他のいずれかの固定長形式の中では、その形式を構成するビットには、０から始まる連続番号が付けられる。エラー検出のため、また好ましくは訂正のために、１以上の検査ビットが、各バイト又はバイト・グループと共に伝送されることがある。このような検査ビットは、マシンにより自動的に生成されるものであり、プログラムが直接制御することはできない。記憶容量は、バイト数で表わされる。ストレージ・オペランド・フィールドの長さが命令のオペレーション・コードで暗黙的に指定される場合、そのフィールドは固定長を有し、固定長は、１バイト、２バイト、４バイト、８バイト、又は１６バイトとすることができる。一部の命令では、より長いフィールドが暗黙的に指定されることもある。ストレージ・オペランド・フィールドの長さが暗黙的に指定されず、明示的に記述される場合は、そのフィールドは可変長を有する。可変長オペランドは、１バイト（又は、一部の命令では、２バイトの倍数若しくは他の倍数）のインクリメントにより変化し得る。情報がストレージ内に置かれるとき、ストレージへの物理パスの幅が、格納されるフィールドの長さを上回るとしても、指定されたフィールド内に含まれるバイト位置のコンテンツのみが置き換えられる。

特定の情報単位は、ストレージ内の整数境界上にあることになる。そのストレージ・アドレスがバイト単位の長さの倍数であるとき、境界は、情報単位に関して整数であるとみなされる。整数境界上にある２バイト、４バイト、８バイト、及び１６バイトのフィールドには、特別な名称が与えられる。ハーフワードは、２バイトの境界上にある２個の連続したバイトのグループであり、これは、命令の基本的な構成要素である。ワードは、４バイトの境界上にある４個の連続したバイトのグループである。ダブルワード（doubleword）は、８バイトの境界上にある８個の連続したバイトのグループである。クワッドワード（quadword）は、１６バイトの境界上にある１６個の連続したバイトのグループである。ストレージ・アドレスが、ハーフワード、ワード、ダブルワード、及びクワッドワードを示す場合、そのアドレスを２進数で表現すると、それぞれ、右端の１個、２個、３個、又は４個のビットが０になる。命令は、２バイトの整数境界上にあることになる。大部分の命令のストレージ・オペランドは、境界合わせ（boundary alignment）要件をもたない。

命令及びデータ・オペランドに対して別個のキャッシュを実装するデバイスにおいては、後に命令がフェッチされるキャッシュ・ライン内にプログラムが格納される場合には、その格納によって、後にフェッチされる命令が変更されるかどうかに関係なく、著しい遅延が生じることがある。

一実施形態において、本発明は、ソフトウェア（ライセンス内部コード、ファームウェア、マイクロコード、ミリコード、ピココードなどと呼ばれる場合もあるが、そのいずれも本発明の１以上の態様と整合性がある）により実施することができる。図１３を参照すると、本発明の１以上の態様を具体化するソフトウェア・プログラム・コードには、ホスト・システム５０００のプロセッサ５００１により、ＣＤ−ＲＯＭドライブ、テープドライブ、又はハードドライブといった長期ストレージ媒体デバイス５０１１からアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、こうした媒体上に分散させても、又はコンピュータ・メモリ５００２からユーザに分散させても、又は、こうした他のシステムのユーザが使用するために、ネットワーク５０１０上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

ソフトウェア・プログラム・コードは、種々のコンピュータ・コンポーネント及び１以上のアプリケーション・プログラムの機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体デバイス５０１１から、比較的より高速のコンピュータ・ストレージ５００２にページングされ、そこでプロセッサ５００１による処理のために利用可能になる。ソフトウェア・プログラム・コードを物理的媒体上のメモリ内で具体化する技術及び方法、及び／又は、ネットワークを介してソフトウェア・コードを分散させる技術及び方法は周知であるため、ここではこれ以上論じない。プログラム・コードは、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）上に作成され、格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

図１４は、本発明の１以上の態様を実施することができる代表的なワークステーション又はサーバ・ハードウェア・システムを示す。図１４のシステム５０２０は、任意の周辺機器を含む、パーソナル・コンピュータ、ワークステーション、又はサーバなどの代表的なベース・コンピュータ・システム５０２１を含む。ベース・コンピュータ・システム５０２１は、１以上のプロセッサ５０２６と、周知の技術に従ってプロセッサ５０２６とシステム５０２１の他のコンポーネントを接続し、これらの間の通信を可能にするバスとを含む。バスは、プロセッサ５０２６を、ハードドライブ（例えば、磁気媒体、ＣＤ、ＤＶＤ、及びフラッシュメモリのいずれかを含む）又はテープドライブを含むことができる、メモリ５０２５及び長期ストレージ５０２７に接続する。システム５０２１はまた、キーボード５０２４、マウス５０２３、プリンタ／スキャナ５０３０、及び／又は、タッチ・センシティブ・スクリーンやデジタル化された入力パッド等の任意のユーザ・インターフェース機器とすることができる他のインターフェース機器などの１以上のインターフェース機器に、バスを介してマイクロプロセッサ５０２６を接続するユーザ・インターフェース・アダプタを含むこともできる。バスはまた、ディスプレイ・アダプタを介して、ＬＣＤスクリーンやモニタなどのディスプレイ装置５０２２をマイクロプロセッサ５０２６にも接続する。

システム５０２１は、ネットワーク５０２９と通信する５０２８ことができるネットワーク・アダプタを介して、他のコンピュータ又はコンピュータ・ネットワークと通信することができる。例示的なネットワーク・アダプタは、通信チャネル、トークン・リング、イーサネット又はモデムである。或いは、システム５０２１は、ＣＤＰＤ（セルラー・デジタル・パケット・データ）カードのような無線インターフェースを用いて通信することもできる。システム５０２１は、ローカル・エリア・ネットワーク（ＬＡＮ）若しくは広域ネットワーク（ＷＡＮ）、又はシステム５０２１内のそのような他のコンピュータと関連付けることができ、又は、別のコンピュータ等とのクライアント／サーバ構成におけるクライアントとすることができる。これらの構成の全て、並びに、適切な通信ハードウェア及びソフトウェアは、当技術分野において周知である。

図１５は、本発明の１以上の態様を実施することができるデータ処理ネットワーク５０４０を示す。データ処理ネットワーク５０４０は、各々が複数の個々のワークステーション５０４１、５０４２、５０４３、５０４４を含むことができる、無線ネットワーク及び有線ネットワークのような複数の個々のネットワークを含むことができる。さらに、当業者であれば理解するように、１以上のＬＡＮを含ませることができ、ＬＡＮは、ホスト・プロセッサに結合された複数のインテリジェント・ワークステーションを含むことができる。

さらに図１５を参照すると、ネットワークはまた、ゲートウェイ・コンピュータ（クライアント・サーバ５０４６）、又はアプリケーション・サーバ（データ・リポジトリにアクセスすることができ、且つ、ワークステーション５０４５から直接アクセスすることもできる遠隔サーバ５０４８）のような、メインフレーム・コンピュータ又はサーバを含むこともできる。ゲートウェイ・コンピュータ５０４６は、各々の個々のネットワークへの入口点として働く。ゲートウェイは、１つのネットワーク・プロトコルを別のものに接続するときに必要とされる。ゲートウェイ５０４６は、通信リンクによって別のネットワーク（例えば、インターネット５０４７）に接続できることが好ましい。ゲートウェイ５０４６はまた、通信リンクを用いて、１以上のワークステーション５０４１、５０４２、５０４３、５０４４に直接接続することもできる。ゲートウェイ・コンピュータは、インターナショナル・ビジネス・マシーンズ・コーポレーションから入手可能なＩＢＭ ｅＳｅｒｖｅｒ（商標）Ｓｙｓｔｅｍ ｚサーバを用いて実装することができる。

図１４及び図１５を同時に参照すると、本発明の１以上の態様を具体化することができるソフトウェア・プログラム・コードには、一般的に、ＣＤ−ＲＯＭドライブ又はハードドライブといった長期ストレージ媒体５０２７から、システム５０２０のプロセッサ５０２６によってアクセスすることができる。ソフトウェア・プログラム・コードは、ディスケット、ハードドライブ、又はＣＤ−ＲＯＭといった、データ処理システムと共に用いるための種々の周知の媒体のいずれかの上で具体化することができる。コードは、そのような媒体上で分散させても、又はメモリからユーザ５０５０、５０５１に分散させても、或いは、こうした他のシステムのユーザが用いるために、ネットワーク上の１つのコンピュータ・システムのストレージから他のコンピュータ・システムに分散させてもよい。

或いは、プログラム・コードをメモリ５０２５内で具体化し、プロセッサ・バスを用いてプロセッサ５０２６によってプログラム・コードにアクセスすることができる。このようなプログラム・コードは、種々のコンピュータ・コンポーネント及び１以上のアプリケーション・プログラム５０３２の機能及び相互作用を制御するオペレーティング・システムを含む。プログラム・コードは、通常、ストレージ媒体５０２７から高速メモリ５０２５にページングされ、そこでプロセッサ５０２６による処理のために利用可能になる。ソフトウェア・プログラム・コードを物理的媒体上のメモリ内で具体化する技術及び方法、及び／又は、ネットワークを介してソフトウェア・コードを配布する技術及び方法は周知であるため、ここではこれ以上論じない。プログラム・コードは、作成され、有形の媒体（これらに限定されるものではないが、電子メモリ・モジュール（ＲＡＭ）、フラッシュメモリ、コンパクトディスク（ＣＤ）、ＤＶＤ、磁気テープなどを含む）に格納されたとき、「コンピュータ・プログラム製品」と呼ばれることが多い。コンピュータ・プログラム製品媒体は、典型的には、処理回路による実行のために、好ましくはコンピュータ・システム内の処理回路によって読み取り可能である。

プロセッサが最も容易に利用できるキャッシュ（通常、プロセッサの他のキャッシュよりも高速で小さい）は、最下位（Ｌ１又はレベル１）のキャッシュであり、メインストア（メインメモリ）は、最上位レベルのキャッシュ（３つのレベルがある場合にはＬ３）である。最下位レベルのキャッシュは、実行されるマシン命令を保持する命令キャッシュ（Ｉ−キャッシュ）と、データ・オペランドを保持するデータ・キャッシュ（Ｄ−キャッシュ）とに分割されることが多い。

図１６を参照すると、プロセッサ５０２６についての例示的なプロセッサの実施形態が示される。典型的には、メモリ・ブロックをバッファに入れてプロセッサ性能を向上させるために、１以上のレベルのキャッシュ５０５３が用いられる。キャッシュ５０５３は、使用される可能性が高いメモリ・データのキャッシュ・ラインを保持する高速バッファである。典型的なキャッシュ・ラインは、６４バイト、１２８バイト、又は２５６バイトのメモリ・データである。データをキャッシュに入れるのではなく、命令をキャッシュに入れるために、別個のキャッシュが用いられることが多い。キャッシュ・コヒーレンス（メモリ及びキャッシュ内のラインのコピーの同期）は、多くの場合、当技術分野において周知の種々の「スヌープ（snoop）」アルゴリズムによって与えられる。プロセッサ・システムのメインメモリ・ストレージ５０２５は、キャッシュと呼ばれることが多い。４つのレベルのキャッシュ５０５３を有するプロセッサ・システムにおいて、メインストレージ５０２５は、典型的にはより高速であり、且つ、コンピュータ・システムが利用できる不揮発性ストレージ（ＤＡＳＤ、テープ等）の一部だけを保持するので、レベル５（Ｌ５）のキャッシュと呼ばれることがある。メインストレージ５０２５は、オペレーティング・システムによってメインストレージ５０２５との間でページングされるデータのページを「キャッシュに入れる」。

プログラム・カウンタ（命令カウンタ）５０６１は、実行される現行の命令のアドレスを常時監視している。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅプロセッサのプログラム・カウンタは６４ビットであり、従来のアドレッシング制限をサポートするために、３１ビット又は２４ビットに切り捨てることができる。プログラム・カウンタは、典型的には、コンテキスト・スイッチの際に持続するように、コンピュータのＰＳＷ（プログラム状況ワード）内で具体化される。従って、例えば、オペレーティング・システムにより、プログラム・カウンタ値を有する進行中のプログラムに割り込みをかけることが可能である（プログラム環境からオペレーティング・システム環境へのコンテキスト・スイッチ）。プログラムのＰＳＷは、プログラムがアクティブでない間、プログラム・カウンタ値を保持し、オペレーティング・システムが実行されている間、オペレーティング・システムの（ＰＳＷ内の）プログラム・カウンタが用いられる。典型的には、プログラム・カウンタは、現行の命令のバイト数に等しい量だけインクリメントされる。ＲＩＳＣ（Reduced Instruction Set Computing、縮小命令セット・コンピューティング）命令は、典型的には固定長であり、ＣＩＳＣ（Complex Instruction Set Computing、複合命令セット・コンピューティング）命令は、典型的には可変長である。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの命令は、２バイト、４バイト、又は６バイトの長さを有するＣＩＳＣ命令である。例えば、コンテキスト・スイッチオペレーション又は分岐命令の分岐成立（Branch taken）オペレーションにより、プログラム・カウンタ５０６１が変更される。コンテキスト・スイッチオペレーションにおいて、現行のプログラム・カウンタ値は、実行されるプログラムについての他の状態情報（条件コードのような）と共にプログラム状況ワード内に保存され、実行される新しいプログラム・モジュールの命令を示す新しいプログラム・カウンタ値がロードされる。分岐成立オペレーションを行い、分岐命令の結果をプログラム・カウンタ５０６１にロードすることにより、プログラムが判断すること又はプログラム内でループすることが可能になる。

典型的には、プロセッサ５０２６の代わりに命令をフェッチするために、命令フェッチ・ユニット５０５５が用いられる。フェッチ・ユニットは、「次の順次命令（next sequential instruction）」、分岐成立命令のターゲット命令、又はコンテキスト・スイッチの後のプログラムの最初の命令のいずれかをフェッチする。最新の命令フェッチ・ユニットは、プリフェッチされた命令が使用される可能性に基づいて、命令を投機的にプリフェッチするプリフェッチ技術を用いることが多い。例えば、フェッチ・ユニットは、次の順次命令を含む１６バイトの命令と、付加的なバイトの更なる順次命令とをフェッチすることができる。

次いで、フェッチされた命令が、プロセッサ５０２６によって実行される。一実施形態において、フェッチされた命令は、フェッチ・ユニットのディスパッチ・ユニット５０５６に渡される。ディスパッチ・ユニットは命令をデコードし、デコードされた命令についての情報を適切なユニット５０５７、５０５８、５０６０に転送する。実行ユニット５０５７は、典型的には、命令フェッチ・ユニット５０５５からデコードされた算術命令についての情報を受け取り、命令のオペコードに従ってオペランドに関する算術演算を行う。オペランドは、好ましくは、メモリ５０２５、アーキテクチャ化レジスタ５０５９、又は実行される命令の即値フィールドのいずれかから、実行ユニット５０５７に与えられる。実行の結果は、格納される際に、メモリ５０２５、レジスタ５０５９、又は他のマシン・ハードウェア（制御レジスタ、ＰＳＷレジスタなどのような）内に格納される。

プロセッサ５０２６は、典型的には、命令の機能を実行するための１以上の実行ユニット５０５７、５０５８、５０６０を有する。図１７Ａを参照すると、実行ユニット５０５７は、インターフェース論理５０７１を介して、アーキテクチャ化された汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、ロード・ストア・ユニット５０６０、及び他のプロセッサ・ユニット５０６５と通信することができる。実行ユニット５０５７は、幾つかのレジスタ回路５０６７、５０６８、５０６９を用いて、算術論理演算ユニット（ＡＬＵ）５０６６が動作する情報を保持することができる。ＡＬＵは、加算（ａｄｄ）、減算（ｓｕｂｔｒａｃｔ）、乗算（ｍｕｌｔｉｐｌｙ）、及び除算（ｄｉｖｉｄｅ）などの算術演算、並びに、論理積（ａｎｄ）、論理和（ｏｒ）、及び排他的論理和（ＸＯＲ）、ローテート（ｒｏｔａｔｅ）及びシフト（ｓｈｉｆｔ）のような論理関数を実行する。ＡＬＵは、設計に依存する専用の演算をサポートすることが好ましい。他の回路は、例えば条件コード及び回復サポート論理を含む、他のアーキテクチャ化ファシリティ５０７２を提供することができる。典型的には、ＡＬＵ演算の結果は、出力レジスタ回路５０７０に保持され、この出力レジスタ回路５０７０が、結果を種々の他の処理機能に転送することができる。多数のプロセッサ・ユニットの構成が存在し、本説明は、一実施形態の代表的な理解を与えることのみを意図している。

例えばＡＤＤ命令は、算術及び論理機能を有する実行ユニット５０５７で実行され、一方、例えば浮動小数点命令は、特化された浮動小数点能力を有する浮動小数点実行部で実行される。実行ユニットは、オペランドに対してオペコードが定めた関数を行うことにより、命令が特定したオペランドに対して動作することが好ましい。例えば、ＡＤＤ命令は、命令のレジスタ・フィールドによって特定された２つのレジスタ５０５９内に見出されるオペランドに対して、実行ユニット５０５７により実行することができる。

実行ユニット５０５７は、２つのオペランドに対して算術加算を実行し、結果を第３オペランドに格納する。第３オペランドは、第３のレジスタであっても又は２つのソース・レジスタのいずれかであってもよい。実行ユニットは、シフト、ローテート、論理積、論理和、及び排他的論理和のような種々の論理関数、並びに、加算、減算、乗算、除法のいずれかを含む、種々の代数関数を実行することができる算術論理演算ユニット（ＡＬＵ）５０６６を用いることが好ましい。スカラー演算のために設計されたＡＬＵ５０６６もあり、浮動小数点のために設計されたものＡＬＵ５０６６もある。データは、アーキテクチャに応じて、ビッグエンディアン（Big Endian）（最下位のバイトが最も高いバイト・アドレスである）、又はリトルエンディアン（Little Endian）（最下位のバイトが最も低いバイト・アドレスである）とすることができる。ＩＢＭ ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅは、ビッグエンディアンである。符号付きフィールドは、アーキテクチャに応じて、符号及び大きさ、１の補数、又は２の補数とすることができる。２の補数における負の値又は正の値はＡＬＵ内で加法しか必要としないため、ＡＬＵが減算能力を設計する必要がないという点で、２の補数は有利である。数値は、通常、省略表現で記述され、１２ビット・フィールドは、４，０９６バイトブロックのアドレスを定め、通常、例えば４Ｋバイト（キロバイト）ブロックのように記述される。

図１７Ｂを参照すると、分岐命令を実行するための分岐命令情報が、典型的には、分岐ユニット５０５８に送られ、この分岐ユニット５０５８は、多くの場合、分岐履歴テーブル５０８２のような分岐予測アルゴリズムを用いて、他の条件付き演算が完了する前に分岐の結果を予測する。条件付き演算が完了する前に、現行の分岐命令のターゲットがフェッチされ、投機的に実行される。条件付き演算が完了すると、投機的に実行された分岐命令は、条件付き演算の条件及び投機された結果に基づいて、完了されるか又は破棄される。典型的な分岐命令は、条件コードを試験し、条件コードが分岐命令の分岐要件を満たす場合、ターゲット・アドレスに分岐することができ、ターゲット・アドレスは、例えば、命令のレジスタ・フィールド又は即値フィールド内に見出されるものを含む幾つかの数に基づいて計算することができる。分岐ユニット５０５８は、複数の入力レジスタ回路５０７５、５０７６、５０７７と、出力レジスタ回路５０８０とを有するＡＬＵ５０７４を用いることができる。分岐ユニット５０５８は、例えば、汎用レジスタ５０５９、デコード・ディスパッチ・ユニット５０５６、又は他の回路５０７３と通信することができる。

例えば、オペレーティング・システムによって開始されるコンテキスト・スイッチ、コンテキスト・スイッチを発生させるプログラム例外又はエラー、コンテキスト・スイッチを発生させるＩ／Ｏ割り込み信号、或いは、（マルチスレッド環境における）複数のプログラムのマルチスレッド活動を含む様々な理由により、命令のグループの実行に割り込みがかけられることがある。コンテキスト・スイッチ動作は、現在実行中のプログラムについての状態情報を保存し、次いで、起動される別のプログラムについての状態情報をロードすることが好ましい。状態情報は、例えば、ハードウェア・レジスタ又はメモリ内に保存することができる。状態情報は、実行される次の命令を指し示すプログラム・カウンタ値と、条件コードと、メモリ変換情報と、アーキテクチャ化されたレジスタのコンテンツとを含むことが好ましい。コンテキスト・スイッチの活動は、ハードウェア回路、アプリケーション・プログラム、オペレーティング・システム・プログラム、又はファームウェア・コード（マイクロコード、ピココード、又はライセンス内部コード（ＬＩＣ））単独で又はその組み合わせで実施することができる。

プロセッサは、命令により定義された方法に従ってオペランドにアクセスする。命令は、命令の一部の値を用いて即値オペランドを与えることができ、汎用レジスタ又は専用レジスタ（例えば、浮動小数点レジスタ）のいずれかを明示的に示す１以上のレジスタ・フィールドを与えることができる。命令は、オペコード・フィールドによってオペランドとして識別されるインプライド・レジスタ（implied register）を用いることができる。命令は、オペランドのためのメモリ位置を用いることができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅの長変位ファシリティ（long displacement facility）により例示されるように、オペランドのメモリ位置を、レジスタ、即値フィールド、又はレジスタと即値フィールドの組み合わせによって与えることができ、命令は、基底レジスタ、指標レジスタ、及び即値フィールド（変位フィールド）を定め、これらが、例えば互いに加算されてメモリ内のオペランドのアドレスをもたらす。ここでの位置（location）は、典型的には、特に断りのない限り、メインメモリ（メインストレージ）内の記憶位置を意味する。

図１７Ｃを参照すると、プロセッサは、ロード／ストア・ユニット５０６０を用いて、ストレージにアクセスする。ロード／ストア・ユニット５０６０は、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、オペランドをレジスタ５０５９又は別のメモリ５０５３の記憶位置にロードすることによってロードオペレーションを行うことができ、或いは、メモリ５０５３内のターゲット・オペランドのアドレスを取得し、レジスタ５０５９又は別のメモリ５０５３の記憶位置から取得したデータをメモリ５０５３内のターゲット・オペランドの記憶位置に格納することによって、ストアオペレーションを行うことができる。ロード／ストア・ユニット５０６０は、投機的なものであってもよく、命令シーケンスに対してアウト・オブ・オーダー式の順序でメモリにアクセスすることができるが、プログラムに対して、命令がイン・オーダー式に実行されたという状態を維持することになる。ロード／ストア・ユニット５０６０は、汎用レジスタ５０５９、デコード／ディスパッチ・ユニット５０５６、キャッシュ／メモリ・インターフェース５０５３、又は他の要素５０８３と通信することができ、ストレージ・アドレスを計算し、且つ、パイプライン処理を順に行ってオペレーションをイン・オーダー式に保持するための、種々のレジスタ回路、ＡＬＵ５０８５、及び制御論理５０９０を含む。一部の動作は、アウト・オブ・オーダー式とすることができるが、ロード／ストア・ユニットは、アウト・オブ・オーダー式動作が、プログラムに対して、当技術分野において周知のようなイン・オーダー式に実行されたように見せる機能を提供する。

好ましくは、アプリケーション・プログラムが「参照する」アドレスは、仮想アドレスと呼ばれることが多い。仮想アドレスは、「論理アドレス」及び「実効アドレス（effective address）」と呼ばれることもある。これらの仮想アドレスは、これらに限定されるものではないが、単に仮想アドレスをオフセット値にプリフィックス付加するステップと、１以上の変換テーブルを介して仮想アドレスを変換するステップとを含む種々の動的アドレス変換（ＤＡＴ）技術の１つによって、物理的メモリ位置にリダイレクトされるという点で仮想のものであり、変換テーブルは、少なくともセグメント・テーブル及びページ・テーブルを単独で又は組み合わせて含むことが好ましく、セグメント・テーブルは、ページ・テーブルを示すエントリを有することが好ましい。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅでは、領域第１テーブル、領域第２テーブル、領域第３テーブル、セグメント・テーブル、及び随意的なページ・テーブルを含む、変換の階層が提供される。アドレス変換の性能は、仮想アドレスを関連した物理的メモリ位置にマッピングするエントリを含むトランスレーション・ルックアサイド・バッファ（ＴＬＢ）を用いることにより改善されることが多い。ＤＡＴが変換テーブルを用いて仮想アドレスを変換したときに、エントリが作成される。次いで、後に仮想アドレスを用いることで、低速の順次変換テーブル・アクセスではなく、高速のＴＬＢのエントリを用いることが可能になる。ＴＬＢの内容は、ＬＲＵ（Least Recently Used）を含む種々の置換アルゴリズムによって管理することができる。

プロセッサがマルチプロセッサ・システムのプロセッサである場合には、各プロセッサは、コヒーレンシのために、Ｉ／Ｏ、キャッシュ、ＴＬＢ、及びメモリといった共有リソースをインターロック状態に保持する責任を負う。キャッシュ・コヒーレンシを保持する際に、一般的には「スヌープ」技術が用いられる。スヌープ環境においては、共有を容易にするために、各キャッシュ・ラインを、共有状態、排他的状態、変更状態、無効状態等のいずれか１つの状態にあるものとしてマーク付けすることができる。

Ｉ／Ｏユニット５０５４（図１６）は、プロセッサに、例えば、テープ、ディスク、プリンタ、ディスプレイ、及びネットワークを含む周辺機器に取り付けるための手段を与える。Ｉ／Ｏユニットは、ソフトウェア・ドライバによってコンピュータ・プログラムに提示されることが多い。ＩＢＭ（登録商標）によるＳｙｓｔｅｍ ｚのようなメインフレームにおいては、チャネル・アダプタ及びオープン・システム・アダプタが、オペレーティング・システムと周辺機器との間に通信をもたらすメインフレームのＩ／Ｏユニットである。

さらに、他のタイプのコンピューティング環境が、本発明の１以上の態様から利益を得ることができる。一例として、環境は、特定のアーキテクチャ（例えば、命令実行、アドレス変換などのアーキテクチャ化された機能、及びアーキテクチャ化されたレジスタを含む）又はそのサブセットを（例えば、プロセッサ及びメモリを有するネイティブ・コンピュータ・システム上で）エミュレートするエミュレータ（例えば、ソフトウェア又は他のエミュレーション機構）を含むことができる。このような環境においては、エミュレータを実行しているコンピュータが、エミュレートされる機能とは異なるアーキテクチャを有する場合も、エミュレータの１以上のエミュレーション機能により、本発明の１以上の態様が実施され得る。一例として、エミュレーション・モードにおいては、エミュレートされる特定の命令又はオペレーションがデコードされ、適切なエミュレーション機能が構築され、個々の命令又はオペレーションを実施する。

エミュレーション環境においては、ホスト・コンピュータは、例えば、命令及びデータを格納するメモリと、メモリから命令をフェッチし、フェッチされた命令のためのローカル・バッファリングを任意で提供する命令フェッチ・ユニットと、フェッチされた命令を受信し、フェッチされた命令のタイプを判断する命令デコード・ユニットと、命令を実行する命令実行ユニットとを含む。実行は、データをメモリからレジスタ内にロードするステップと、データをレジスタから再びメモリに格納するステップと、又はデコード・ユニットにより判断されるように、何らかのタイプの算術演算又は論理演算を実行するステップとを含むことができる。一例においては、各ユニットは、ソフトウェアで実装される。例えば、ユニットが実行する演算は、エミュレータ・ソフトウェア内の１以上のサブルーチンとして実装される。

より具体的には、メインフレームにおいて、アーキテクチャ化されたマシン命令は、プログラマ、通常現在では「Ｃ」プログラマによって、多くの場合コンパイラ・アプリケーションを介して用いられる。ストレージ媒体内に格納されたこれらの命令は、ｚ／ＡｒｃｈｉｔｅｃｔｕｒｅのＩＢＭ（登録商標）サーバにおいて、又は代替的に他のアーキテクチャを実行するマシンにおいて、自然に実行することができる。これらの命令は、既存及び将来のＩＢＭ（登録商標）メインフレーム・サーバにおいて、及び、ＩＢＭ（登録商標）の他のマシン（例えば、Ｐｏｗｅｒ Ｓｙｓｔｅｍｓサーバ及びＳｙｓｔｅｍ ｘ（登録商標）サーバ）上で、エミュレートすることができる。これらの命令は、ＩＢＭ（登録商標）、Ｉｎｔｅｌ（登録商標）、ＡＭＤ（商標）などによって製造されたハードウェアを用いて種々のマシン上でＬｉｎｕｘを実行しているマシンにおいて実行することができる。ｚ／Ａｒｃｈｉｔｅｃｔｕｒｅ下でそのハードウェアで実行することに加えて、Ｌｉｎｕｘを利用することができると共に、一般に実行がエミュレーション・モードであるＨｅｒｃｕｌｅｓ、ＵＭＸ又はＦＳＩ（Ｆｕｎｄａｍｅｎｔａｌ Ｓｏｆｔｗａｒｅ，Ｉｎｃ）によるエミュレーションを使用するマシンを利用することもできる。エミュレーション・モードにおいては、ネイティブ・プロセッサによって、エミュレーション・ソフトウェアが実行され、エミュレートされたプロセッサのアーキテクチャをエミュレートする。

ネイティブ・プロセッサは、一般的に、エミュレートされたプロセッサのエミュレーションを実行するためにファームウェア又はネイティブ・オペレーティング・システムのいずれかを含むエミュレーション・ソフトウェアを実行する。エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャの命令のフェッチと実行を担当する。エミュレーション・ソフトウェアは、エミュレートされたプログラム・カウンタを維持し、命令境界を常時監視している。エミュレーション・ソフトウェアは、一度に１以上のエミュレートされたマシン命令をフェッチすることができ、ネイティブ・プロセッサにより実行するために、その１以上のエミュレートされたマシン命令を、対応するネイティブマシン命令のグループに変換することができる。これらの変換された命令は、より速い変換を実現できるように、キャッシュに入れることができる。それにも関わらず、エミュレーション・ソフトウェアは、エミュレートされたプロセッサ・アーキテクチャのアーキテクチャ規則を維持して、エミュレートされたプロセッサのために書かれたオペレーティング・システム及びアプリケーションが正確に動作することを保証しなければならない。さらに、エミュレートされたプロセッサ上で実行するように設計されたオペレーティング・システム又はアプリケーション・プログラムが、エミュレーション・ソフトウェアを有するネイティブ・プロセッサ上で実行できるようにすべく、エミュレーション・ソフトウェアは、これらに限られるものではないが、制御レジスタ、汎用レジスタ、浮動小数点レジスタ、例えばセグメント・テーブル及びページ・テーブルを含む動的アドレス変換機能、割り込み機構、コンテキスト・スイッチ機構、時刻（Time of Day、ＴＯＤ）クロック、並びにＩ／Ｏサブシステムへのアーキテクチャ化インターフェースを含むエミュレートされたプロセッサのアーキテクチャによって識別されるリソースを提供しなければならない。

エミュレートされた特定の命令がデコードされ、サブルーチンが呼び出されて個々の命令の機能を実行する。エミュレートされたプロセッサの１の機能をエミュレートするエミュレーション・ソフトウェア機能は、例えば、「Ｃ」サブルーチン又はドライバに実装され、または好ましい実施形態の説明を理解した当業者の技術の範囲内にあるような、特定のハードウェア用のドライバを提供する他の方法で実装される。種々のソフトウェア及びハードウェア・エミュレーションの特許には、これらに限られるものではないが、Ｂｅａｕｓｏｌｅｉｌ他による「Ｍｕｌｔｉｐｒｏｃｅｓｓｏｒ ｆｏｒ Ｈａｒｄｗａｒｅ Ｅｍｕｌａｔｉｏｎ」という名称の特許文献１、Ｓｃａｌｚｉ他による「Ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｏｆ Ｓｔｏｒｅｄ Ｔａｒｇｅｔ Ｒｏｕｔｉｎｅｓ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｉｎｃｏｍｐａｔｉｂｌｅ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｔａｒｇｅｔ Ｐｒｏｃｅｓｓｏｒ」という名称の特許文献２、Ｄａｖｉｄｉａｎ他による「Ｄｅｃｏｄｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎ ｔｏ Ｄｉｒｅｃｔｌｙ Ａｃｃｅｓｓ Ｅｍｕｌａｔｉｏｎ Ｒｏｕｔｉｎｅｓ ｔｈａｔ Ｅｍｕｌａｔｅ ｔｈｅ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献３、Ｇｏｒｉｓｈｅｋ他による「Ｓｙｍｍｅｔｒｉｃａｌ Ｍｕｌｔｉｐｒｏｃｅｓｓｉｎｇ Ｂｕｓ ａｎｄ Ｃｈｉｐｓｅｔ Ｕｓｅｄ ｆｏｒ Ｃｏｐｒｏｃｅｓｓｏｒ Ｓｕｐｐｏｒｔ Ａｌｌｏｗｉｎｇ Ｎｏｎ−Ｎａｔｉｖｅ Ｃｏｄｅ ｔｏ Ｒｕｎ ｉｎ ａ Ｓｙｓｔｅｍ」という名称の特許文献４、Ｌｅｔｈｉｎ他による「Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｏｒ ｆｏｒ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｅｍｕｌａｔｉｏｎ ａｎｄ Ｄｙｎａｍｉｃ Ｏｐｔｉｍｉｚｉｎｇ Ｏｂｊｅｃｔ Ｃｏｄｅ Ｔｒａｎｓｌａｔｉｏｎ Ｍｅｔｈｏｄ」という名称の特許文献５、Ｅｒｉｃ Ｔｒａｕｔによる「Ｍｅｔｈｏｄ ｆｏｒ Ｅｍｕｌａｔｉｎｇ Ｇｕｅｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ ｏｎ ａ Ｈｏｓｔ Ｃｏｍｐｕｔｅｒ Ｔｈｒｏｕｇｈ Ｄｙｎａｍｉｃ Ｒｅｃｏｍｐｉｌａｔｉｏｎ ｏｆ Ｈｏｓｔ Ｉｎｓｔｒｕｃｔｉｏｎｓ」という名称の特許文献６、及び他の多が含まれれ、これらの参考文献は、当業者が利用可能なターゲット・マシンのための異なるマシン用に設計された命令形式のエミュレーションを達成する様々な既知の方法を示す。

図１８において、ホスト・アーキテクチャのホスト・コンピュータ・システム５０００’をエミュレートする、エミュレートされたホスト・コンピュータ・システム５０９２の一例が提供される。エミュレートされたホスト・コンピュータ・システム５０９２では、ホスト・プロセッサ（ＣＰＵ）５０９１は、エミュレートされたホスト・プロセッサ（又は仮想ホスト・プロセッサ）であり、且つ、ホスト・コンピュータ５０００’のプロセッサ５０９１のものとは異なるネイティブな命令セット・アーキテクチャを有するエミュレーション・プロセッサ５０９３を含む。エミュレートされたホスト・コンピュータ・システム５０９２は、エミュレーション・プロセッサ５０９３がアクセス可能なメモリ５０９４を有する。例示的な実施形態において、メモリ５０９４は、ホスト・コンピュータ・メモリ５０９６の部分と、エミュレーション・ルーチン５０９７の部分とに区分化される。ホスト・コンピュータ・メモリ５０９６は、ホスト・コンピュータ・アーキテクチャに従い、エミュレートされたホスト・コンピュータ・システム５０９２のプログラムに利用可能である。エミュレーション・プロセッサ５０９３は、エミュレートされたプロセッサ５０９１の命令セット以外のアーキテクチャのアーキテクチャ化された命令セットのネイティブ命令を実行し、このネイティブ命令はエミュレーション・ルーチン・メモリ５０９７から取得されたものであり、且つ、エミュレーション・プロセッサ５０９３は、シーケンス及びアクセス／デコード・ルーチンにおいて取得される１以上の命令を用いることにより、ホスト・コンピュータ・メモリ５０９６の中のプログラム由来の実行のためのホスト命令にアクセスすることができ、このシーケンス及びアクセス／デコード・ルーチンは、アクセスされたホスト命令をデコードして、アクセスされたホスト命令の機能をエミュレートするためのネイティブ命令実行ルーチンを判断することができる。ホスト・コンピュータ・システム５０００’のアーキテクチャのために定められた、例えば、汎用レジスタ、制御レジスタ、動的アドレス変換、及びＩ／Ｏサブシステムのサポート、並びにプロセッサ・キャッシュといったファシリティを含む他のファシリティを、アーキテクチャ化ファシリティ・ルーチンによってエミュレートすることができる。エミュレーション・ルーチンは、エミュレーション・ルーチンの性能を高めるために、エミュレーション・プロセッサ５０９３において利用可能な（汎用レジスタ、及び仮想アドレスの動的変換といった）機能を利用することもできる。ホスト・コンピュータ５０００’の機能をエミュレートする際に、プロセッサ５０９３を補助するために、専用のハードウェア及びオフ・ロード・エンジンを設けることもできる。

本明細書で用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図するものではない。本明細書で用いられる場合、単数形「１つの（a）」、「１つの（an）」及び「その（the）」は、文脈が特に明示しない限り、複数形も同様に含むことを意図したものである。さらに、「含む（comprise）」及び／又は「含んでいる（comprising）」という用語は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を示すが、１以上の他の特徴、整数、ステップ、動作、要素、コンポーネント、及び／又はそれらの群の存在又は追加を排除するものではないことも理解されるであろう。

下記の特許請求の範囲におけるすべての手段又は機能要素を加えたステップに対応する構造、材料、動作、及び均等物は、もしあれば、その機能を、明確に請求されている他の特許請求された要素と組み合わせて機能を果たすいずれの構造、材料、又は動作を含むことが意図されている。本発明の説明は、例証及び説明のために提示されたものであり、網羅的であること又は本発明を開示された形態に限定することを意図したものではない。当業者には、本発明の範囲及び精神から逸脱しない多くの修正及び変形が明らかであろう。本発明の原理及び実際の適用を最も良く説明するため、また、他の当業者が、企図される特定の使用に適した種々の修正を伴う種々の実施形態について本発明を理解できるように、上記実施形態は、選択され、説明された。

第２３章 Ｖｅｃｔｏｒ Ｓｔｒｉｎｇ（ベクトル・ストリング）命令
ベクトル・ストリング・ファシリティ
→
命令
別に指定しない限り、全てのオペランドはベクトル・レジスタ・オペランドである。アセンブラ構文における「Ｖ」はベクトル・オペランドを指示する。
ＶＥＣＴＯＲ ＦＩＮＤ ＡＮＹ ＥＱＵＡＬ
左から右へ進み、第２のオペランドの全ての符合なし２進整数要素は、第３のオペランドの符合なし２進整数要素の各々と、等値性に関して比較され、Ｍ_５フィールド内にＺｅｒｏ Ｓｅａｒｃｈ（ゼロ検索）フラグが設定されている場合は、任意でゼロと比較される。

Ｍ_５フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（結果タイプ）（ＲＴ）フラグがゼロである場合、第３のオペランド内のいずれかの要素又は任意でゼロと一致する第２のオペランド内の各要素に対して、第１のオペランド内の対応する要素のビット位置が１に設定され、それ以外はゼロに設定される。Ｍ_５フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグが１である場合、第３のオペランド内の一要素又はゼロと一致する第２のオペランド内の左端要素のバイト・インデックスが、第１のオペランドのバイト７に格納される。

各命令は、推奨される拡張ニーモニック及びそれらの対応する機械アセンブラ構文を記述するＥｘｔｅｎｄｅｄ Ｍｎｅｍｏｎｉｃ（拡張ニーモニック）部分を有する。

プログラミング上の注意：任意で条件コードを設定する全ての命令に関して、条件コードが設定される場合には性能が低下する可能性がある。

Ｍ_５フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグが１であり、どのバイトも等しくないことが見出されるか、又はゼロ検索フラグが設定されている場合にゼロである場合、ベクトル内のバイト数に等しいインデックスが第１のオペランドのバイト７に格納される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３−１５−予約

Ｍ_５フィールドは以下の形式を有する。

Ｍ_５フィールドのビットは、以下のように定義される。
・Ｒｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）：ゼロの場合、結果の各要素は、その要素についての全ての範囲比較のマスクとなる。１の場合、バイト・インデックスが第１のオペランドのバイト７に格納され、ゼロが全ての他の要素に格納される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ゼロ検索）（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（条件コード設定）（ＣＣ）：ゼロの場合、条件コードは設定されず、変更されない。１の場合、条件コードは、以下の節で指定されるように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、その他のいずれの動作も行われない。
１．Ｍ_４フィールドが３から１５までの値を含む。
２．Ｍ_５フィールドのビット０がゼロでない。

結果の条件コード：
ＣＣフラグがゼロである場合、コードは変更されない。
ＣＣフラグが１である場合、コードは以下のように設定される。
０ ＺＳビットが設定されており、第２のオペランド内のゼロより下位のインデックス付き要素内に一致が存在しない場合。
１ 第２のオペランドの幾つかの要素が、第３のオペランド内の少なくとも１つの要素と一致する場合。
２ 第２のオペランドの全ての要素が、第３のオペランド内の少なくとも１つの要素と一致する場合。
３ 第２のオペランド内のいずれの要素も、第３のオペランド内のいずれの要素とも一致しない場合。

プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック：

ＶＥＣＴＯＲ ＦＩＮＤ ＥＬＥＭＥＮＴ ＥＱＵＡＬ
左から右へ進み、第２のオペランドの符合なし２進整数要素が、第３のオペランドの対応する符合なし２進整数要素と比較される。２つの要素が等しい場合、左端等値要素の第１のバイトのバイト・インデックスが、第１のオペランドのバイト７に配置される。第１のオペランドの残りのバイトにゼロが格納される。いずれのバイトも等しくない場合、又は、ゼロ比較が設定されている場合であっていずれのバイトもゼロでない場合、ベクトル内のバイト数に等しいインデックスが、第１のオペランドのバイト７に格納される。残りのバイトにはゼロが格納される。

Ｍ_５フィールド内にＺｅｒｏ Ｓｅａｒｃｈ（ＺＳ）ビットが設定されている場合、第２のオペランド内の各要素は、等値性に関してゼロとも比較される。第２及び第３のオペランドのいずれかの他の要素が等しいことが見出される前に、第２のオペランド内にゼロの要素が見出された場合、ゼロであることが見出された要素の第１のバイトのバイト・インデックスが第１のオペランドのバイト７に格納され、他の全てのバイト位置にはゼロが格納される。Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）フラグが１である場合、条件コードはゼロに設定される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３−１５−予約

Ｍ_５フィールドは以下の形式を有する。
Ｍ_５フィールドのビットは、以下のように定義される。
・Ｒｅｓｅｒｖｅｄ（予約）：ビット０−１は予約されており、ゼロでなければならない。そうでない場合には、指定例外が認識される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）：ゼロの場合、条件コードは変更されない。１の場合、条件コードは、以下の節で指定されるように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、その他のいずれの動作も行われない。
１．Ｍ_４フィールドが３から１５までの値を含む。
２．Ｍ_５フィールドのビット０−１がゼロでない。

結果の条件コード：
Ｍ_５フィールドのビット３が１に設定されている場合、コードは以下の様に設定される：
０ ゼロ比較ビットが設定されており、比較により、いずれの等値比較よりも小さいインデックスを有する要素内で第２のオペランド内のゼロ要素を検出した場合。
１ 比較により、第２のオペランドと第３のオペランドとの間で何らかの要素の一致を検出した場合。ゼロ比較ビットが設定されている場合、この一致は、ゼロ比較要素に等しいか又は小さいインデックスを有する要素において生じる。
２ −−
３ 比較したいずれの要素も等値ではなかった場合。
Ｍ_５フィールドのビット３がゼロである場合、コードは変更されない。

プログラム例外
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

プログラミング上の注意：
１．バイト・インデックスは、いずれの要素サイズに関しても常に第１のオペランド内に格納される。例えば、要素サイズがハーフワードに設定され、第２のインデックス付きハーフワードが等値比較された場合、４のバイト・インデクッスが格納されることになる。
２．第３のオペランドは、ゼロ値を有する要素を含んではならない。第３のオペランドがゼロを含み、他のいずれかの等値比較の前に第２のオペランド内のゼロ要素と一致した場合、ゼロ比較ビットの設定に関わらず、条件コード１が設定される。

ＶＥＣＴＯＲ ＦＩＮＤ ＥＬＥＭＥＮＴ ＮＯＴ ＥＱＵＡＬ
左から右へ進み、第２のオペランドの符合なし２進整数要素が、第３のオペランドの対応する符合なし２進整数要素と比較される。２つの要素が等しくない場合、左端非等値要素の第１のバイトのバイト・インデックスが、第１のオペランドのバイト７に配置され、他の全てのバイトにゼロが格納される。Ｍ_５フィールド内のＣｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）ビットが１に設定されている場合、条件コードはどのオペランドがより大きかったかを示すように設定される。全ての要素が等しかった場合、ベクトル・サイズに等しいバイト・インデックスが第１のオペランドのバイト７に配置され、他の全てのバイト位置にはゼロが配置される。ＣＣビットが１である場合、条件コード３が設定される。

Ｍ_５フィールド内にゼロ検索（ＺＳ）ビットが設定されている場合、第２のオペランド内の各要素は、等値性に関してゼロとも比較される。第２のオペランドのいずれかの他の要素が非等値であることを見出される前に、第２のオペランド内にゼロ要素が見出された場合、ゼロであることが見出された要素の第１のバイトのバイト・インデックスが第１のオペランドのバイト７に格納される。全ての他のバイトにはゼロが格納され、条件コード０が設定される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３−１５−予約

Ｍ_５フィールドは以下の形式を有する。
Ｍ_５フィールドのビットは、以下のように定義される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）：ゼロの場合、条件コードは設定されず変更されない。１の場合、条件コードは以下の節で指定されるように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、その他のいずれの動作も行われない。
１．Ｍ_４フィールドが３から１５までの値を含む。
２．Ｍ_５フィールドのビット０−１がゼロでない。

結果の条件コード：
Ｍ_５フィールドのビット３が１に設定されている場合、コードは以下の様に設定される：
０ ゼロである比較ビットが設定されており、比較により、両オペランド内のゼロ要素をいずれの非等値比較よりも下位のインデックス付き要素内で検出した場合。
１ 要素不一致が検出され、ＶＲ２内の要素がＶＲ３内の要素より小さい場合。
２ 要素不一致が検出され、ＶＲ２内の要素がＶＲ３内の要素より大きい場合。
３ 比較した全ての要素が等値であり、且つ、ゼロ比較ビットが設定されている場合には第２のオペランド内にゼロ要素が見出されなかった場合。
Ｍ_５フィールドのビット３がゼロである場合、コードは変更されない。

プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

ＶＥＣＴＯＲ ＳＴＲＩＮＧ ＲＡＮＧＥ ＣＯＭＰＡＲＥ
左から右へ進み、第２のオペランドの符合なし２進整数要素が、第３及び第４のオペランド内の要素の偶奇対によって定義される値の範囲と比較される。第４のオペランドからの制御値との組合せが、実行される比較の範囲を定める。ある要素が第３及び第４のオペランドによって指定される範囲のいずれかと一致する場合、一致であると見なされる。

Ｍ_６フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグがゼロである場合、第２のオペランド内の比較される要素に対応する第１のオペランド内の要素のビット位置が、その要素がいずれかの範囲に一致する場合に１には設定され、それ以外はゼロに設定される。

Ｍ_６フィールド内のＲｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）フラグが１である場合、第３及び第４のオペランドによって指定される範囲のいずれかと一致する第２のオペランド内の第１の要素のバイト・インデックス、又はＺＳフラグが１に設定されている場合にはゼロ比較と一致する第２のオペランド内の第１の要素のバイト・インデックスが、第１のオペランドのバイト７に配置され、残りのバイトにはゼロが格納される。いずれの要素も一致しない場合、ベクトル内のバイト数に等しいインデックスが第１のオペランドのバイト７に配置され、残りのバイトにはゼロが格納される。

Ｍ_６フィールド内のＺｅｒｏ Ｓｅａｒｃｈ（ＺＳ）フラグが１に設定されている場合、第３及び第４のオペランドによって与えられる範囲に対して、第２のオペランド要素のゼロとの比較を行う。ゼロ比較が他のいずれの真の比較よりも下位のインデックス付き要素内にある場合、条件コードはゼロに設定される。

オペランドは、Ｍ_５フィールド内のＥｌｅｍｅｎｔ Ｓｉｚｅ（要素サイズ）制御によって指定されるサイズの要素を含む。

第４のオペランド要素は、以下の形式を有する。
ＥＳが０に等しい場合、
ＥＳが１に等しい場合、
ＥＳが２に等しい場合、

第４のオペランド要素内のビットは、以下の様に定義される。
・Ｅｑｕａｌ（等しい）（ＥＱ）：１のとき、等値比較がなされる。
・Ｇｒａｔｅｒ Ｔｈａｎ（大なり）（ＧＴ）：１のとき大なり(greater than）比較が実行される。
・Ｌｅｓｓ Ｔｈａｎ（小なり）（ＬＴ）：１のとき、小なり（less than）比較が実行される。
・全ての他のビットは予約され、将来の互換性を保証するためにゼロにすべきである。

制御ビットは、任意の組合せで用いることができる。いずれのビットも設定されていない場合、比較は常に偽の結果を生じることになる。全てのビットが設定されている場合、比較は常に真の結果を生じることになる。

Ｍ_５フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３−１５−予約

Ｍ_６フィールドは以下の形式を有する。
Ｍ_６フィールドのビットは。以下のように定義される。
・Ｉｎｖｅｒｔ Ｒｅｓｕｌｔ（反転結果）（ＩＮ）：ゼロの場合、制御ベクトル内の値の対について比較が続けられる。１の場合、その範囲内の比較の対の結果が反転される。
・Ｒｅｓｕｌｔ Ｔｙｐｅ（ＲＴ）：ゼロの場合、結果の各要素は、その要素についての全ての範囲比較のマスクとなる。１の場合、インデックスが第１のオペランドのバイト７に格納される。残りのバイトにはゼロが格納される。
・Ｚｅｒｏ Ｓｅａｒｃｈ（ＺＳ）：１の場合、第２のオペランドの各要素は、ゼロとも比較される。
・Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ Ｓｅｔ（ＣＣ）：ゼロの場合、条件コードは設定されず、変更されない。１の場合、条件コードは、以下の節で指定されるように設定される。

特別条件
指定例外が認識され、以下のいずれかが生じた場合、その他のいずれの動作も行われない。
１．Ｍ_４フィールドが３から１５までの値を含む。

結果の条件コード：
０ ＺＳ＝１であり、且つ、ゼロがいずれの比較よりも下位のインデクス付き要素内に見出される場合。
１ 比較が見出された場合。
２ −−
３ 比較が見出されなかった場合。

プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

ＬＯＡＤ ＣＯＵＮＴ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹ
１６にて制限された指定ブロック境界を横切ることなく、第２のオペランド位置からロードすることが可能なバイト数を含んだ３２ビットの符合なし２進整数が、第１のオペランド内に配置される。
変位は、１２ビットの符号なし整数として扱われる。
第２のオペランド・アドレスは、データをアドレス指定するのには使用されない。
Ｍ_３フィールドは、ロードされる可能なバイト数を計算するためのブロック境界サイズに関してＣＰＵに信号を送るのに用いられるコードを指定する。予約値が指定された場合には、指定例外が認識される。

コード境界
０ ６４バイト
１ １２８バイト
２ ２５６バイト
３ ５１２バイト
４ １Ｋバイト
５ ２Ｋバイト
６ ４Ｋバイト
７−１５ 予約

結果の条件コード：
０ オペランド１が１６の場合
１ −−
２ −−
３ オペランド１が１６より小さい場合

結果の条件コード：
プログラム例外
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定

プログラミング上の注意：ＬＯＡＤ ＣＯＵＮＴ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹは、ロードされたバイト数を判定するために、ＶＥＣＴＯＲ ＬＯＡＤ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹと併せて使用されることが予期される。

ＶＥＣＴＯＲ ＬＯＡＤ ＧＲ ＦＲＯＭ ＶＲ ＥＬＥＭＥＮＴ
Ｍ_４フィールド内のＥＳ値で指定されるサイズを有し、第２のオペランド・アドレスでインデックス付けされた第３のオペランドの要素が、第１のオペランド位置内に配置される。第３のオペランドは、ベクトル・レジスタである。第１のオペランドは、汎用レジスタである。第２のオペランド・アドレスによって指定されたインデックスが、指定された要素サイズの第３のオペランド内の最高番号を付された要素よりも大きい場合、第１のオペランド内のデータは、予測不可能である。
ベクトル・レジスタ要素がダブルワードより小さい場合、要素は６４ビット汎用レジスタ内で右寄せされ、残りのビットにはゼロが入る。

第２のオペランド・アドレスは、データをアドレス指定するのには使用されず、その代りに、アドレスの右端の１２ビットが、第２のオペランド内の要素のインデックスを指定するのに使用される。

Ｍ_４フィールドは、要素サイズ制御（ＥＳ）を指定する。ＥＳ制御は、ベクトル・レジスタ・オペランド内の要素のサイズを指定する。予約値が指定された場合、指定例外が認識される。
０−バイト
１−ハーフワード
２−ワード
３−ダブルワード
４−１５−予約されており、変更されない。

結果の条件コード：コードは変更されない。
プログラム例外：
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたＥＳ値）
・トランザクション制限

拡張ニーモニック

ＶＥＣＴＯＲ ＬＯＡＤ ＴＯ ＢＬＯＣＫ ＢＯＵＮＤＡＲＹ
第１のオペランドが、第２のオペランドからのバイトを伴うゼロでインデックス付けされたバイト要素で開始して、ロードされる。境界条件に遭遇した場合、第１のオペランドの残り部分は予測不可能である。ロードされていないバイトに対して、アクセス例外は認識されない。
ＶＬＢＢの変位は、１２ビット符合なし整数として取り扱われる。
Ｍ_３フィールドは、ロードするためのブロック境界サイズに関してＣＰＵに信号を送るのに用いられるコードを指定する。予約値が指定された場合には、指定例外が認識される。

コード境界
０ ６４バイト
１ １２８バイト
２ ２５６バイト
３ ５１２バイト
４ １Ｋバイト
５ ２Ｋバイト
６ ４Ｋバイト
７−１５ 予約

結果の条件コード：コードは変更されない。
プログラム例外：
・アクセス（フェッチ、オペランド２）
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・指定（予約されたブロック境界コード）
・トランザクション制限

プログラミング上の注意：
１.ある特定の状況において、データがブロック境界を越してロードされることがある。しかし、これは、そのデータについてのアクセス例外がない場合にのみ起ることになる。

ＶＥＣＴＯＲ ＳＴＯＲＥ
第１のオペランド内の１２８ビット値が、第２のオペランドによって指定される記憶位置に格納される。ＶＳＴの変位は、１２ビット符号なし整数として取り扱われる。

結果の条件コード：コードは変更されない。
プログラム例外：
・アクセス（ストア、オペランド２）
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・トランザクション制限

ＶＥＣＴＯＲ ＳＴＯＲＥ ＷＩＴＨ ＬＥＮＧＴＨ
左から右へ進み、第１のオペランドからのバイトが、第２のオペランド位置に格納される。汎用レジスタにより指定された第３のオペランドは、格納する最高インデックス付きバイトを表す値を含んだ３２ビット符号なし整数を含む。第３のオペランドが、ベクトルの最高バイト・インデックスより大きいか又は等しい値を含む場合、第１のオペランドの全てのバイトが格納される。

アクセス例外は、格納されたバイトについてのみ認識される。
ＶＥＣＴＯＲ ＳＴＯＲＥ ＷＩＴＨ ＬＥＮＧＴＨに関する変位は、１２ビット符号なし整数として取り扱われる。

結果の条件コード：条件コードは変更されない。
プログラム例外：
・アクセス（ストア、オペランド２）
・ＤＸＣ ＦＥを伴うデータ、ベクトル・レジスタ
・ベクトル拡張ファシリティがインストールされていない場合の演算
・トランザクション制限

ＲＸＢの説明
全てのベクトル命令は、命令のビット３６−４０において、ＲＸＢとラベル付けされたフィールドを有する。このフィールドは、ベクトル・レジスタが指示する全てのオペランドの最上位ビットを含む。命令によって指定されていないレジスタ指示のためのビットは、予約され、ゼロに設定されるべきであり、さもなければ、プログラムは、将来、互換的に動作することができない。その最上位ビットが４ビット・レジスタ指示の左に連結されて、５ビットのベクトル・レジスタ指定が作成される。
ビットは以下の様に定義される：
０．命令のビット８−１１内のベクトル・レジスタ指示のための最上位ビット。
１．命令のビット１２−１５内のベクトル・レジスタ指示のための最上位ビット。
２．命令のビット１６−１９内のベクトル・レジスタ指示のための最上位ビット。
３．命令のビット３２−３５内のベクトル・レジスタ指示のための最上位ビット。

Ｖｅｃｔｏｒ Ｅｎａｂｌｅｍｅｎｔ（ベクトル・イネーブルメント）制御
ベクトル・レジスタ及び命令は、制御レジスタ・ゼロ内のベクトル・イネーブルメント制御（ビット４６）及びＡＦＰレジスタ制御（ビット４５）の両方が１に設定されている場合にのみ使用することができる。ベクトル・ファシリティがインストールされ、ベクトル命令がイネーブルメント・ビット設定なしに実行される場合、ＤＸＣ ＥＦ ｈｅｘによるデータ例外が認識される。ベクトル・ファシリティがインストールされていない場合、演算例外が認識される。

１００：コンピューティング環境
１０２：ネイティブ中央演算処理ユニット（ＣＰＵ）
１０４：メモリ
１０６：入力／出力デバイス
１０８：バス
１１０：ネイティブ・レジスタ
１１２：エミュレータ・コード
２００：ゲスト命令
２０２：命令フェッチ・ユニット
２０４：命令翻訳ルーチン
２０６：ネイティブ命令
２１０：エミュレーション制御ルーチン
９０２ａ、９０２ｂ：オペコード・フィールド
９０４：ベクトル・レジスタ・フィールド
９０６：インデックス・フィールド
９０８：ベース・フィールド
９１０：変位フィールド
９１２：ＲＸＢフィールド
９５４：ＶＲＴフィールド

Claims (20)

1. コンピューティング環境の命令指定子を変換する処理をコンピュータに実行させるためのプログラムであって、
   プロセッサにより、第１のコンピュータ・アーキテクチャに対して定義された第１の命令から不連続指定子を取得するステップであって、前記不連続指定子は、第１の部分及び第２の部分を有し、前記不連続指定子を取得するステップは、前記第１の部分を前記命令の第１のフィールドから取得し、前記第２の部分を前記命令の第２のフィールドから取得するステップを含み、前記第１のフィールドは、前記第２のフィールドから分離している、ステップと、
   前記第１の部分及び前記第２の部分を使用して連続指定子を生成するステップであって、前記連続指定子を生成するステップは、前記第１の命令のオペコードに基づく１以上の規則を用いる、ステップと、
   前記連続指定子を使用して第２の命令の実行に用いられるリソースを示すステップであって、前記第２の命令は、前記第１のコンピュータ・アーキテクチャとは異なる第２のコンピュータ・アーキテクチャに対して定義され、且つ、前記第１の命令の機能をエミュレートする、ステップと、
   を実行させる、プログラム。
2. 前記プロセッサは、エミュレータを含み、前記第１の部分は、１以上の第１のビットを含み、前記第２の部分は、１以上の第２のビットを含み、前記連続指定子を生成するステップは、前記１以上の第２のビットを前記１以上の第１のビットと連結して前記連続指定子を形成するステップを含み、前記１以上の第２のビットは、前記連続指定子の最上位ビットである、請求項１に記載のプログラム。
3. 前記第１のフィールドは、前記第１のフィールドに関連付けられたオペランド位置を有し、前記１以上の第２のビットは、前記第２のフィールドの複数のビットのサブセットであり、前記不連続指定子を取得するステップは、前記第１のフィールドの前記オペランド位置に基づいて、前記第２のフィールドの前記複数のビットから前記１以上の第２のビットを選択するステップを含む、請求項２に記載のプログラム。
4. 前記第１のフィールドの前記オペランド位置は、第１のオペランドとしてのものであり、前記１以上の第２のビットは、前記第２のフィールドの左端位置から選択される、請求項３に記載のプログラム。
5. 前記第１のフィールドは、レジスタ・フィールドから成り、前記第２のフィールドは、拡張フィールドで構成されており、前記第１の部分は、前記レジスタ・フィールドからの複数のビットで構成されており、前記第２の部分は、前記レジスタ・フィールドに対応する前記命令の位置における、拡張フィールドからのビットで構成されており、前記連続指定子を生成するステップは、前記拡張フィールドからの前記ビットを前記レジスタ・フィールドからの前記ビットと連結して前記連続指定子を提供するステップを含む、請求項１〜４のいずれか１項に記載のプログラム。
6. 前記連続指定子を使用してリソースを示すステップは、前記連続指定子を使用して、前記第２の命令によって使用されるレジスタにマップするステップを含む、請求項１〜５のいずれか１項に記載のプログラム。
7. 前記連続指定子によってマップされる前記レジスタは、前記連続指定子と同じ値を有する、請求項６に記載のプログラム。
8. 前記連続指定子によってマップされる前記レジスタは、前記連続指定子と異なる値を有する、請求項６に記載のプログラム。
9. 前記第１のコンピュータ・アーキテクチャは、前記第１のコンピュータ・アーキテクチャのレジスタ・スペースのサブセクションにアクセスするためのレジスタ・フィールドを有する第１の命令と、前記レジスタ・スペースの前記サブセクション及び残りのサブセクションにアクセスするための不連続レジスタ・フィールドを有する第２の命令とを有する命令セットを含み、前記第１の命令は、前記残りのサブセクションにアクセスすることから除外される、請求項１〜８のいずれか１項に記載のプログラム。
10. 前記第１のフィールドは、レジスタ・フィールドで構成されており、前記第２のフィールドは、拡張フィールドで構成されており、前記第１の部分は、前記レジスタ・フィールドからの複数のビットで構成されており、前記第２の部分は、前記レジスタ・フィールドに対応する前記命令の位置における、前記拡張フィールドからのビットで構成されており、前記連続指定子を生成するステップは、前記拡張フィールドからの前記ビットを前記レジスタ・フィールドからの前記ビットと連結して前記連続指定子を提供するステップを含み、
    前記プロセッサにより、前記第１の命令から、別の不連続指定子を取得するステップであって、前記別の不連続指定子は、別の第１の部分及び別の第２の部分を有し、前記別の不連続指定子を取得するステップは、前記別の第１の部分を前記命令の別の第１のフィールドから取得し、前記別の第２の部分を前記拡張フィールドの別のビットから取得するステップを含み、前記別の第１のフィールドは、前記第１のフィールド及び前記拡張フィールドから分離している、ステップと、
    前記別の第１の部分及び前記別のビットを使用して別の連続指定子を生成するステップであって、前記別の連続指定子を生成するステップは、前記第１の命令のオペコードに基づく１以上の規則を用いる、ステップと、
    前記別の連続指定子を用いて、前記第２の命令の実行に用いられるリソースを示すステップと、
    をさらに実行させる、請求項１に記載のプログラム。
11. コンピューティング環境の命令指定子を変換するためのコンピュータ・システムであって、
    メモリと、
    前記メモリと通信するプロセッサと、
    を含み、前記コンピュータ・システムは方法を実行するように構成され、前記方法は、
    プロセッサにより、第１のコンピュータ・アーキテクチャに対して定義された第１の命令から不連続指定子を取得するステップであって、前記不連続指定子は、第１の部分及び第２の部分を有し、前記不連続指定子を取得するステップは、前記第１の部分を前記命令の第１のフィールドから取得し、前記第２の部分を前記命令の第２のフィールドから取得するステップを含み、前記第１のフィールドは、前記第２のフィールドから分離している、ステップと、
    前記第１の部分及び前記第２の部分を使用して連続指定子を生成するステップであって、前記連続指定子を生成するステップは、前記第１の命令のオペコードに基づく１以上の規則を用いる、ステップと、
    前記連続指定子を使用して、第２の命令の実行に用いられるリソースを示すステップであって、前記第２の命令は、前記第１のコンピュータ・アーキテクチャとは異なる第２のコンピュータ・アーキテクチャに対して定義され、且つ、前記第１の命令の機能をエミュレートする、ステップと、
    を含む、コンピュータ・システム。
12. 前記プロセッサは、エミュレータを含み、前記第１の部分は、１以上の第１のビットを含み、前記第２の部分は、１以上の第２のビットを含み、前記連続指定子を生成するステップは、前記１以上の第２のビットを前記１以上の第１のビットと連結して前記連続指定子を形成するステップを含み、前記１以上の第２のビットは、前記連続指定子の最上位ビットである、請求項１１に記載のコンピュータ・システム。
13. 前記第１のフィールドは、前記第１のフィールドに関連付けられたオペランド位置を有し、前記１以上の第２のビットは、前記第２のフィールドの複数のビットのサブセットであり、前記不連続指定子を取得するステップは、前記第１のフィールドの前記オペランド位置に基づいて、前記第２のフィールドの前記複数のビットから前記１以上の第２のビットを選択するステップを含む、請求項１２に記載のコンピュータ・システム。
14. 前記第１のフィールドの前記オペランド位置は、第１のオペランドとしてのものであり、前記１以上の第２のビットは、前記第２のフィールドの左端位置から選択される、請求項１３に記載のコンピュータ・システム。
15. 前記第１のフィールドは、レジスタ・フィールドを含み、前記第２のフィールドは、拡張フィールドを含み、前記第１の部分は、前記レジスタ・フィールドからの複数のビットを含み、前記第２の部分は、前記レジスタ・フィールドに対応する前記命令の位置における、拡張フィールドからのビットを含み、前記連続指定子を生成するステップは、前記拡張フィールドからの前記ビットを前記レジスタ・フィールドからの前記ビットと連結して前記連続指定子を提供するステップを含む、請求項１１〜１４のいずれか１項に記載のコンピュータ・システム。
16. 前記連続指定子を使用してリソースを示すステップは、前記連続指定子を使用して、前記第２の命令によって使用されるレジスタにマップするステップを含む、請求項１１〜１５のいずれか１項に記載のコンピュータ・システム。
17. 前記連続指定子によってマップされる前記レジスタは、前記連続指定子と同じ値又は前記連続指定子と異なる値のうちの一方を有する、請求項１６に記載のコンピュータ・システム。
18. コンピューティング環境の命令指定子を変換する方法であって、
    プロセッサにより、第１のコンピュータ・アーキテクチャに対して定義された第１の命令から不連続指定子を取得するステップであって、前記不連続指定子は、第１の部分及び第２の部分を有し、前記不連続指定子を取得するステップは、前記第１の部分を前記命令の第１のフィールドから取得し、前記第２の部分を前記命令の第２のフィールドから取得するステップを含み、前記第１のフィールドは、前記第２のフィールドから分離している、ステップと、
    前記第１の部分及び前記第２の部分を使用して連続指定子を生成するステップであって、前記連続指定子を生成するステップは、前記第１の命令のオペコードに基づく１以上の規則を用いる、ステップと、
    前記連続指定子を使用して、第２の命令の実行に用いられるリソースを示すステップであって、前記第２の命令は、前記第１のコンピュータ・アーキテクチャとは異なる第２のコンピュータ・アーキテクチャに対して定義され、且つ、前記第１の命令の機能をエミュレートする、ステップと、
    を含む方法。
19. 前記プロセッサは、エミュレータを含み、前記第１の部分は、１以上の第１のビットを含み、前記第２の部分は、１以上の第２のビットを含み、前記連続指定子を生成するステップは、前記１以上の第２のビットを前記１以上の第１のビットと連結して前記連続指定子を形成するステップを含み、前記１以上の第２のビットは、前記連続指定子の最上位ビットである、請求項１８に記載の方法。
20. 前記第１のフィールドは、レジスタ・フィールドを含み、前記第２のフィールドは、拡張フィールドを含み、前記第１の部分は、前記レジスタ・フィールドからの複数のビットを含み、前記第２の部分は、前記レジスタ・フィールドに対応する前記命令の位置における、拡張フィールドからのビットを含み、前記連続指定子を生成するステップは、前記拡張フィールドからの前記ビットを前記レジスタ・フィールドからの前記ビットと連結して前記連続指定子を提供するステップを含む、請求項１８又は請求項１９に記載の方法。