JP6236547B1 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

半導体装置は、第一基板（１０）と、前記第一基板（１０）に設けられ、複数の接続子（３１），（４１）を有する中間層（２０）と、を有している。前記第一基板（１０）は前記中間層（２０）を位置決めする位置決め部（５）を有している。前記中間層（１０）に前記位置決め部（５）が挿入される位置決め挿入部（３７），（４７）が設けられている。

Description

本発明は半導体装置及び半導体装置の製造方法に関する。
従来から、チップ等からなる電子素子と、この電子素子を封入する封止樹脂とを備えた半導体モジュールが知られている。このような従来の半導体モジュールの一例としては、特開２０１１−１１４１７６号公報を挙げることができる。この特開２０１１−１１４１７６号公報では、パワー半導体素子と、パワー半導体素子を挟んで配置された一対の金属部材と、一対の金属部材を挟んで一対の放熱板上に積層された一対の絶縁層と、パワー半導体素子と、一対の金属部材と、一対の絶縁層とを覆って充填されたモールド樹脂部とを備えたパワー半導体装置が開示されている。
このような半導体装置では、金属等からなる接続子の数が多くなる。また、接続子の中には微細なものもあることから実装が不安定になる。このため、接続子を安定した状態で実装するには多数の治具を用いる必要がある。また、マウンター装置を用いて自動的に接続子を実装することも考えられるが、接続子の数が多い場合には、その工程に多くの時間がかかってしまう。
本発明は、このような点を鑑みてなされたものであり、複数の接続子を簡易に実装することができる半導体装置及び半導体装置の製造方法を提供する。
本発明による半導体装置は、
第一基板と、
前記第一基板に設けられ、複数の接続子を有する中間層と、を備え、
前記第一基板は前記中間層を位置決めする位置決め部を有し、
前記中間層に前記位置決め部が挿入される位置決め挿入部が設けられている。
本発明による半導体装置において、
前記中間層は、前記複数の接続子を固定した樹脂基板部を有しており、
前記樹脂基板部に前記位置決め挿入部が設けられてもよい。
本発明による半導体装置において、
前記中間層は、第一中間層と、前記第一中間層に設けられた第二中間層とを有し、
前記第一中間層は、第一接続子と、前記第一接続子を固定した第一樹脂基板部とを有し、
前記第二中間層は、第二接続子と、前記第二接続子を固定した第二樹脂基板部とを有し、
前記第一樹脂基板部及び第二樹脂基板部の各々に、前記位置決め部が挿入される位置決め挿入部が設けられてもよい。
本発明による半導体装置は、
前記中間層に設けられた第二基板をさらに備え、
前記第二基板に、前記位置決め部が挿入される位置決め挿入部が設けられてもよい。
本発明による半導体装置において、
前記中間層は、第一中間層と、前記第一中間層に設けられた第二中間層とを有し、
前記第一中間層は、第一接続子と、前記第一接続子を固定した第一樹脂基板部とを有し、
前記第二中間層は、第二接続子と、前記第二接続子を固定した第二樹脂基板部とを有し、
前記第一樹脂基板部又は第二樹脂基板部に、前記位置決め部が挿入される位置決め挿入部が設けられてもよい。
本発明による半導体装置において、
前記第一接続子が前記第一樹脂基板部から前記第二中間層側に突出しており、
前記第二樹脂基板部に、前記第一樹脂基板部から突出した前記第一接続子が挿入される第二挿入部が設けられてもよい。
本発明による半導体装置において、
前記第二接続子が前記第二樹脂基板部から前記第一中間層側に突出しており、
前記第一樹脂基板部に、前記第二樹脂基板部から突出した前記第二接続子が挿入される第一挿入部が設けられてもよい。
本発明による半導体装置の製造方法は、
第一基板を準備する工程と、
前記第一基板に、複数の接続子を有する中間層を載置する工程と、
を備え、
前記第一基板は前記中間層を位置決めする位置決め部を有し、当該位置決め部を前記中間層に設けられた位置決め挿入部に挿入することで、前記第一基板に対して前記中間層を位置決めする。
本発明によれば、第一基板が中間層を位置決めする位置決め部を有し、中間層に位置決め部が挿入される位置決め挿入部が設けられている。このため、位置決め部を位置決め挿入部に挿入し、接続子を第一導電層又は第一電子素子に接続でき、半導体装置を容易に製造することができる。
図１は、本発明の実施の形態による半導体装置の構成の概略を示した断面図である。 図２（ａ）は、本発明の実施の形態による半導体装置の第一基板を示した上方平面図であり、図２（ｂ）は、図２（ａ）に示した態様の斜視図である。 図３（ａ）は、図２に示した第一基板に第一中間層を載置した状態を示した上方平面図であり、図３（ｂ）は、図３（ａ）に示した態様の斜視図である。 図４（ａ）は、図３に示した第一中間層に第二導電層及び第二電子素子を載置した状態を示した上方平面図であり、図４（ｂ）は、図４（ａ）に示した態様の斜視図である。 図５（ａ）は、図４に示した第一中間層、第二導電層及び第二電子素子に第二中間層を載置した状態を示した上方平面図であり、図５（ｂ）は、図５（ａ）に示した態様の斜視図である。 図６（ａ）は、図５に示した第二中間層に第二基板を載置した状態を示した上方平面図であり、図６（ｂ）は、図６（ａ）に示した態様の斜視図である。 図７（ａ）は、図６に示した第一基板、第一中間層、第二中間層及び第二基板を樹脂封止した状態を示した上方平面図であり、図７（ｂ）は、図７（ａ）に示した態様の斜視図である。 図８（ａ）は、本発明の実施の形態で用いられる第一中間層の表面側を示した上方平面図であり、図８（ｂ）は、図８（ａ）に示した第一中間層の斜視図である。 図９（ａ）は、本発明の実施の形態で用いられる第二中間層の表面側を示した上方平面図であり、図９（ｂ）は、図９（ａ）に示した第二中間層の斜視図である。 図１０（ａ）は、本発明の実施の形態で用いられる第一中間層の裏面側を示した下方平面図であり、図１０（ｂ）は、本発明の実施の形態で用いられる第二中間層の裏面側を示した下方平面図である。 図１１は、本発明の実施の形態の変形例１で用いられる第一中間層の上方平面図である。 図１２は、本発明の実施の形態の変形例２による半導体装置の構成の概略を示した断面図である。 図１３は、本発明の実施の形態の変形例３による半導体装置の構成の概略を示した断面図である。 図１４は、本発明の実施の形態の変形例４による半導体装置の構成の概略を示した断面図である。
実施の形態
《構成》
本実施の形態の半導体装置は、図１に示すように、第一基板１０と、第一基板１０に設けられた中間層２０と、を有している。図２に示すように、第一基板１０は、第一基板本体１０ａと、第一基板本体１０ａに設けられた第一導電層１１と、第一導電層１１に設けられた第一電子素子１２と、第一導電層１１に設けられ、短手方向（図２（ａ）の上下方向）に沿って延在した接続端子１３と、を有している。図２に示す態様では、２つの第一電子素子１２が、半導体装置の中心を通り短手方向に沿った直線に対して線対称で配置されている。第一電子素子１２には、その上下面に端子１２ａが設けられ、この端子１２ａにははんだ１２ｂが載置されている。図１に示すように、第一基板本体１０ａの下面には放熱板１９が設けられてもよい。
第一基板１０は中間層２０を位置決めする位置決め部５を有している。中間層２０には、図１、図１２乃至図１４に示すように、位置決め部５が挿入される位置決め挿入部３７，４７が設けられている。本実施の形態では、中間層２０が樹脂基板部３９，４９を有する態様を用いて説明するが、これに限られることはなく、例えば、中間層２０が複数の接続子３１，４１の互いの位置がずれないように位置決めされた枠体を有し、この枠体に位置決め挿入部が設けられてもよい。
図１に示すように、本実施の形態の半導体装置は、中間層２０を基準として第一基板１０側と反対側（図１の上側）に第二基板６０が設けられてもよい。第二基板本体６０ａの上面に放熱板６９が設けられてもよい。
中間層２０は、複数の接続子３１，４１（図８及び図９参照）と、複数の接続子３１，４１を固定した樹脂基板部３９，４９とを有している。後述する第一接続子３１は第一基板１０側で後述する第一樹脂基板部３９から露出し、第一導電層１１又は第一電子素子１２と接続されている。また、第一接続子３１は第二基板６０側でも第一樹脂基板部３９から露出し、第二導電層６１を介して第二電子素子６２と接続されている。
後述するように中間層２０が第一中間層２０及び第二中間層２０を有する場合には、図１２に示すように、第一樹脂基板部３９及び第二樹脂基板部４９の各々に位置決め部５が挿入される位置決め挿入部（第一位置決め挿入部）３７及び位置決め挿入部（第二位置決め挿入部）４７が設けられてもよい。また、このような態様ではなく、図１に示すように、第一樹脂基板部３９に位置決め挿入部３７が設けられ、第二樹脂基板部４９に位置決め挿入部４７が設けられていない態様であってもよい。
図１３及び図１４に示すように、第二基板に位置決め部５が挿入される位置決め挿入部６７が設けられてもよい。中間層２０が第一中間層２０及び第二中間層２０を有する場合には、図１３に示すように第一樹脂基板部３９及び第二樹脂基板部４９の各々に位置決め部５が挿入される位置決め挿入部３７，４７が設けられてもよいし、第一樹脂基板部３９又は第二樹脂基板部４９のいずれか一方にのみ位置決め部５が挿入される位置決め挿入部３７，４７が設けられてもよいし（図１４に示す態様では第一樹脂基板部３９に位置決め挿入部３７が設けられている。）、中間層２０には位置決め挿入部３７，４７が設けられていなくてもよい。
本実施の形態では、以下では主に、図１に示すように、第一樹脂基板部３９に位置決め挿入部３７が設けられ、第二樹脂基板部４９に位置決め挿入部４７が設けられていない態様を用いて説明する。より具体的には、図２に示すように、第一基板１０は複数（３つ）の位置決め部５を有している。平面図において第一基板本体１０ａは略長方形状となっており、接続端子１３が長辺の一辺側（図２（ａ）の下側）に設けられているが、対向する短辺に一つずつ位置決め部５が設けられ、長辺のうち接続端子１３が設けられていない側の長辺に一つの位置決め部５が設けられている。
図１に示すように、中間層２０は、第一中間層３０と、第一中間層３０に設けられた第二中間層４０とを有してもよい。図８に示すように、第一中間層３０は、第一接続子３１と、第一接続子３１を固定した第一樹脂基板部３９とを有してもよい。図９に示すように、第二中間層４０は、第二接続子４１と、第二接続子４１を固定した第二樹脂基板部４９とを有してもよい。本実施の形態では、中間層２０が第一中間層３０及び第二中間層４０を有する態様を用いて説明するが、これに限られることはなく、中間層２０が１つの層から構成されてもよいし（１つの樹脂基板部を有してもよいし）、３つ以上の層から構成されてもよい（３つ以上の樹脂基板部を有してもよい）。中間層２０が第一中間層３０及び第二中間層４０を有する態様では、接続子３１，４１が第一接続子３１及び第二接続子４１を有している。
図８に示すように、第一樹脂基板部３９は複数（３つ）の位置決め挿入部３７を有している。この位置決め挿入部３７の位置は位置決め部５の位置に対応して決められている。
図９（ｂ）に示すように、第二接続子４１は、第二樹脂基板部４９から第一中間層３０が設けられる側に突出し、図８に示すように、第一樹脂基板部３９には、第二樹脂基板部４９から突出した第二接続子４１が挿入される第一挿入部３９ａが設けられてもよい。このような態様の代わりに又はこのような態様と併用されて、第一接続子３１は第一樹脂基板部３９から第二中間層４０が設けられる側に突出し、第二樹脂基板部４９に第一樹脂基板部３９から突出した第一接続子３１が挿入される第二挿入部が設けられてもよい。本実施の形態では、複数の第二接続子４１（後述する長さの長い突出型第二接続子４３）が、第二樹脂基板部４９から第一中間層３０が設けられる側に突出し、第一挿入部３９ａに挿入される態様を用いて説明する。
第一接続子３１は、第一樹脂基板部３９から第一基板１０側又は第二中間層４０側に突出してもよいし、第一樹脂基板部３９を貫通してもよいし、第一樹脂基板部３９から突出せずに、第二樹脂基板部４９と面一になってもよい。つまり、複数の第一接続子３１に、突出型第一接続子３３、貫通型第一接続子及び面一型第一接続子のいずれかが１個以上含まれてもよい。
一例として図８に示す態様では、複数の第一接続子３１に、第一樹脂基板部３９から第一基板１０側に突出した突出型第一接続子３３が含まれている。図８に示す態様では、４個の突出型第一接続子３３が設けられている。
図８に示す態様では、突出型第一接続子３３は、載置用突出型第一接続子３３ａを有している。そして、図４に示すように、この載置用突出型第一接続子３３ａの上面には第二電子素子６２が設けられるようになっている。より具体的には、突出型第一接続子３３は、２個の載置用突出型第一接続子３３ａを有している。そして、この載置用突出型第一接続子３３ａの各々の上面に、第二導電層６１を介して第二電子素子６２が設けられるようになっている。
図９に示す第二接続子４１は、第二樹脂基板部４９から第一中間層３０側又は第一中間層３０と反対側に突出してもよいし、第二樹脂基板部４９を貫通してもよいし、第二樹脂基板部４９から突出せずに、第二樹脂基板部４９と面一になってもよい。つまり、複数の第二接続子４１に、突出型第二接続子４３、貫通型第二接続子及び面一型第二接続子のいずれかが１個以上含まれてもよい。
図９に示す態様では、一例として、第二接続子４１は、第二樹脂基板部４９から第一中間層３０側（図９（ａ）の紙面の裏側）に突出した突出型第二接続子４３，４５を有している。突出型第二接続子４３，４５は、第一挿入部３９ａに挿入される突出型第二接続子４３と、突出型第二接続子４３よりも長さの短い突出型第二接続子４５と、を有している。
本実施の形態では、突出型第二接続子４３が、図８に示す第一樹脂基板部３９の第一挿入部３９ａに挿入されるようになっている。つまり、６個の長さの長い突出型第二接続子４３の各々が第一挿入部３９ａに挿入されるようになっている。
第一樹脂基板部３９と第二樹脂基板部４９とは同じ樹脂材料から形成されてもよいが、これに限られることはなく、第一樹脂基板部３９と第二樹脂基板部４９とは異なる樹脂材料から形成されてもよい。
本実施の形態の第一電子素子１２及び第二電子素子６２はパワーデバイスであってもよい。パワーデバイスの一例としてはスイッチングデバイスを挙げることができる。より具体的には、パワーデバイスの一例として、ＭＯＳＦＥＴ等のＦＥＴ、バイポーラトランジスタ、ＩＧＢＴ等を挙げることができ、典型例を挙げるとするとＭＯＳＦＥＴを挙げることができる。
図１１に示すように、中間層２０の樹脂基板部３９，４９にはＩＣチップ８１、抵抗８２、コンデンサ８３等を含む制御部８０が設けられてもよい。この制御部８０は、第一中間層３０に設けられてもよいし、第二中間層４０に設けられてもよいし、第一中間層３０及び第二中間層４０の両方に設けられてもよい。図１１に示す態様では、制御部８０は第一中間層３０に設けられている。制御部８０はパワーデバイスからなる第一電子素子１２及び第二電子素子６２を制御する機能を有してもよい。
図１に示すように、本実施の形態の半導体装置は、第一基板１０、第一中間層３０、第二中間層４０及び第二基板６０を覆うモールド樹脂部９０（図７も参照）をさらに有してもよい。モールド樹脂部９０と樹脂基板部３９，４９とは異なる樹脂材料から形成されてもよい。第一樹脂基板部３９と第二樹脂基板部４９の樹脂材料が異なる場合には、モールド樹脂部９０の樹脂材料は、第一樹脂基板部３９の樹脂材料と異なるが第二樹脂基板部４９の樹脂材料とは同じものとなってもよいし、第二樹脂基板部４９の樹脂材料と異なるが第一樹脂基板部３９の樹脂材料とは同じものとなってもよい。
一例としては、モールド樹脂部９０は熱硬化性樹脂からなり、樹脂基板部３９，４９は熱可塑性樹脂からなってもよい。
熱可塑性樹脂は特に限定されないが、プラスチック等を用いることができる。熱可塑性樹脂としては、例えば、ポリエチレン、ポリプロピレン、ポリ−４−メチルペンテン−１、アイオノマー、ポリスチレン、ＡＳ樹脂、ＡＢＳ樹脂、ポリ塩化ビニル、ポリ塩化ビニリデン、メタクリル樹脂、ポリビニルアルコール、ＥＶＡ、ポリカーボネート、各種ナイロン、各種芳香族または脂肪族ポリエステル、熱可塑性ポリウレタン、セルロース系プラスチック、熱可塑性エラストマー、ポリアリレート樹脂、ポリエチレンテレフタレート、ポリブチレンテレフタレート、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリスルホン、ポリエーテルスルホン、ポリフェニレンサルファイド、ポリフェニルエーテル、ポリベンズイミダゾール、アラミド、ポリパラフェニレンベンゾビスオキサゾール等を挙げることができる。
熱硬化性樹脂は特に限定されないが、例えば、エポキシ樹脂、フェノール樹脂、不飽和ポリエステル樹脂等を挙げることができる。
接続子３１，４１は、表面（第二基板６０側の面）と裏面（第一基板１０側の面）とで、その表面積が異なってもよい。より具体的には、接続子３１，４１の表面の面積は裏面の面積と比較して大きくなってもよい。
図８（ａ）に示す第一中間層３０の表側の図面と、図１０（ａ）に示す第一中間層３０の裏側の図面とを比較すれば明らかであるが、本実施の形態では、一例として、載置用突出型第一接続子３３ａの表面（第一電子素子１２と反対側の面、つまり上面）は裏面（第一電子素子１２側の面、つまり下面）の面積よりも大きくなっている。このため、第一電子素子１２に近い距離での面積を極力抑えつつ、第一電子素子１２から発生した熱を載置用突出型第一接続子３３ａの大きな表面を用いて放熱することができる。なお、本実施の形態では、載置用突出型第一接続子３３ａに第二電子素子６２が第二導電層６１を介して配置されるので、第二電子素子６２と載置用突出型第一接続子３３ａの表面とは一定程度の距離を離すことができる。また、この第二電子素子６２から発生した熱も載置用突出型第一接続子３３ａの大きな表面を用いて放熱することができる。
図９（ａ）に示す第二中間層４０の表側の図面と、図１０（ｂ）に示す第一中間層３０の裏側の図面とを比較すれば明らかであるが、本実施の形態では、一例として、長さの短い突出型第二接続子４５の表面（第二電子素子６２と反対側の面、つまり上面）は裏面（第二電子素子６２側の面、つまり下面）の面積よりも大きくなっている。このため、第二電子素子６２に近い距離での面積を極力抑えつつ、第一電子素子６２から発生した熱を突出型第二接続子４５の大きな表面を用いて放熱することができる。
図１０（ａ）に示すように、第一樹脂基板部３９の裏面（第一基板１０側の面）には、一体成形され、第一電子素子１２の周縁で第一基板１０側に突出した第一突出部３８が設けられており、この第一突出部３８によって第一電子素子１２の不用意な移動を防止することができる。より具体的には、第一樹脂基板部３９の裏面に、短手方向に沿って第一突出部３８が設けられている。第一導電層１１と第一電子素子１２との間に位置するはんだ（図示せず）をリフローする前では第一電子素子１２が不用意に移動する可能性があるが、このような第一突出部３８を設けることで、このような不用意な移動を予め防止できる。
図１０（ｂ）に示すように、第二樹脂基板部４９の裏面（第一基板１０側の面）には、一体成形され、第二電子素子６２の周縁で第一中間層３０側に突出した第二突出部４８が設けられており、この第二突出部４８によって第二電子素子６２の不用意な移動を防止することができる。より具体的には、第二樹脂基板部４９の裏面に、鍵型の８個の第二突出部４８が設けられている。第二導電層６１と第二電子素子６２との間に位置するはんだ（図示せず）をリフローする前では第二電子素子６２が不用意に移動する可能性があるが、このような第二突出部４８を設けることで、このような不用意な移動を予め防止できる。
《製造方法》
本実施の形態の半導体装置の製造方法の一例は、以下のようになる。なお、上記と重複することになるので簡単に説明するに留めるが、上記「構成」で述べた全ての態様を「製造方法」によって製造できる。また、下記「製造方法」で記載された態様の全てを「構成」に適用することができる。
図２に示すような、第一導電層１１と、第一導電層１１に設けられた第一電子素子１２とを有する第一基板１０を準備する。第一電子素子１２の端子１２ａにははんだ１２ｂが載置されている。
第一基板１０上に中間層２０を載置する。中間層２０が第一中間層３０及び第二中間層４０を有する場合には、以下のような工程となる。
第一基板１０の３つの位置決め部５を第一中間層３０の３つの位置決め挿入部３７，４７に挿入することで、第一基板１０上に第一中間層３０を載置する（図３参照）。この第一中間層３０は、図８に示すように、第一樹脂基板部３９から第一基板１０側に突出した突出型第一接続子３３を有している。突出型第一接続子３３の下端部は、第一電子素子１２の端子１２ａ上に設けられたはんだ１２ｂ又は第一導電層１１上に設けられたはんだ１１ｂ（図２参照）上に載置される。具体的には、一対の載置用突出型第一接続子３３ａの内側の下端（第二電子素子６２の下方に位置する下端）は第一電子素子１２の端子１２ａ上のはんだ１２ｂ上に載置され、２つの載置用突出型第一接続子３３ａの外側の下端は第一導電層１１上のはんだ１１ｂ上に載置される（図１０（ａ）も参照）。また、載置用突出型第一接続子３３ａではない突出型第一接続子３３は、その下端の両方が第一導電層１１上に設けられたはんだ１１ｂ上に載置される（図１０（ａ）も参照）。
次に、図４に示すように、載置用突出型第一接続子３３ａの上面に、第二導電層６１を介して第二電子素子６２が設けられる。第二電子素子６２の上面にははんだ６２ｂが設けられ、第二導電層６１の上面にははんだ６１ｂが設けられる。
なお、前述したように、第一基板１０に第一中間層３０を載置し、その後で第一中間層３０に第二電子素子６２を設ける態様を採用することなく、第一中間層３０上に第二電子素子６２が設けられた状態とした後で、当該第一中間層３０を第一基板１０に載置してもよい。このような態様によれば、より安定した状態で、第一中間層３０上に第二電子素子６２を設けることができる点で有益である。
前述したように、第一基板１０に、第二電子素子６２が設けられた第一中間層３０が載置されると、図５に示すように、第一中間層３０上に第二中間層４０を載置する。第一中間層３０の第一樹脂基板部３９には、突出型第二接続子４３が挿入される第一挿入部３９ａが設けられている。このため、第一中間層３０上に第二中間層４０を載置する際には、６個の突出型第二接続子４３の各々が第一挿入部３９ａに挿入されることになる。このように第一中間層３０上に第二中間層４０を載置することで、第二中間層４０の突出型第二接続子４５の下端の一部が第二電子素子６２の上面のはんだ６２ｂに載置され、残部が第二導電層６１の上面のはんだ６１ｂに載置される。より具体的には、断面積の大きな突出型第二接続子４５ａの下端が第二電子素子６２の上面のはんだ６２ｂに載置され、断面積の小さな突出型第二接続子４５ｂの下端が第二導電層６１の上面のはんだ６１ｂに載置される（図１０（ｂ）も参照）。
次に、図６に示すように、第二中間層４０の上面に第二基板６０を載置する。
その後で、図７に示すように、第一基板１０、第一中間層３０、第二中間層４０及び第二基板６０の一体となった物を２４０℃〜２６０℃の温度で加熱し、はんだのリフローを行う。その後で、この一体となった物を金型内に入れて、当該金型内にモールド樹脂部９０の材料となる封止材を注入する。その結果、半導体装置が製造されることになる。
《作用・効果》
次に、上述した構成からなる本実施の形態による作用・効果であって、まだ説明していないものについて説明する。
本実施の形態によれば、第一基板１０が中間層２０を位置決めする位置決め部５を有し、中間層２０に位置決め部５が挿入される位置決め挿入部３７，４７が設けられている。このため、位置決め部５を位置決め挿入部３７，４７に挿入するだけで、接続子３１，４１を第一導電層１１又は第一電子素子１２に接続でき、半導体装置を容易に製造することができる。
本実施の形態において、中間層２０が樹脂基板部３９，４９を有する態様を採用した場合には、複数の接続子３１，４１を予め位置決めするとともに、位置決め挿入部３７，４７を予め形成できる。このため、樹脂基板部３９，４９によって既に位置決めされた接続子３１，４１を第一基板１０に載置するだけで、接続子３１，４１と第一導電層１１とを接続でき、半導体装置を容易に製造することができる。
なお、中間層２０に複数の接続子３１，４１を設ける際には治具が必要となるが、構成が単純であることから、当該治具を用いた作業は複雑なものにならない。
本実施の形態において、接続子（第一接続子３１）が第二基板６０側で樹脂基板部（第一樹脂基板部３９）から露出し、第二電子素子６２と接続されている態様を採用した場合には（図９参照）、第一電子素子１２上に第二電子素子６２を積層できる点で有益である。
本実施の形態において、第一中間層３０の第一樹脂基板部３９及び第二中間層４０の第二樹脂基板部４９の各々に位置決め部５が挿入される位置決め挿入部３７，４７が設けられている態様を採用した場合には、第一中間層３０及び第二中間層４０の各々の第一基板１０に対する位置を位置決め部５によって容易に位置決めすることができる点で有益である。
第二基板６０に位置決め挿入部６７が設けられている態様を採用した場合には、第二基板６０の第一基板１０に対する位置を位置決め部５によって容易に位置決めすることができる点で有益である。
第一中間層３０の第一樹脂基板部３９又は第二中間層４０の第二樹脂基板部４９のいずれかに位置決め部５が挿入される位置決め挿入部３７，４７が設けられている態様を採用した場合には、位置決め挿入部３７，４７が設けられた第一中間層３０又は第二中間層４０の第一基板１０に対する位置を位置決め部５によって容易に位置決めすることができる点で有益である。
本実施の形態において、中間層２０が第一中間層３０と第二中間層４０とを有し、第一中間層３０が第一接続子３１を固定した第一樹脂基板部３９を有し、第二中間層４０が第二接続子４１を固定した第二樹脂基板部４９を有する態様を採用した場合には（図８及び図９参照）、第一中間層３０及び第二中間層４０の各々において、接続子３１，４１を樹脂基板部３９，４９に対して予め位置決めすることができる点で有益である。
本実施の形態において、第一接続子３１が、第一樹脂基板部３９から第二中間層４０が設けられる側に突出し、第二樹脂基板部４９に、第一樹脂基板部３９から突出した第一接続子３１が挿入される第二挿入部が設けられる態様を採用した場合には、第一樹脂基板部３９から突出した第一接続子３１を第二挿入部に挿入するだけで、第一中間層３０と第二中間層４０との間の相対的な位置決めを行うことができる点で有益である。
他方、第二接続子４１が、第二樹脂基板部４９から第一中間層３０が設けられる側に突出し、第一樹脂基板部３９に、第二樹脂基板部４９から突出した第二接続子４１（突出型第二接続子４３）が挿入される第一挿入部３９ａが設けられる態様を採用した場合にも（図８及び図９参照）、第二樹脂基板部４９から突出した第二接続子４１（突出型第二接続子４３）を第一挿入部３９ａに挿入するだけで、第一中間層３０と第二中間層４０との間の相対的な位置決めを行うことができる点で有益である。
本実施の形態において、第一基板１０側に突出した突出型第一接続子３３を採用した場合には（図８参照）、第一基板１０と第一中間層３０との間に厚みを持たせることができ、第一電子素子１２の配置等の関係から厚みを持たせる必要がある場合には有益である。また、このような第一基板１０側に突出した突出型第一接続子３３を採用した場合には、突出型第一接続子３３の周縁に良好なはんだフェレットを形成することができる点でも有益である。第二中間層４０側に突出した突出型第一接続子を採用し、第二中間層４０の第二挿入部へ挿入させる態様を採用した場合には、位置決め機能を持たせることができる点で有益である。貫通型第一接続子を採用した場合には、第一基板１０側に突出した突出型第一接続子３３及び第二中間層４０側に突出した突出型第一接続子の両方の機能を持たせることができる点で有益である。面一型第一接続子を採用した場合には、厚み方向の厚さを薄くすることができる点で有益である。
また、第一基板１０側に突出した突出型接続子（図８では突出型第一接続子３３）の下端が複数個設けられる態様を採用する場合には、第一中間層３０を安定した態様で第一基板１０上に載置することができる。
本実施の形態において、第二基板６０側に突出した突出型第二接続子を採用した場合には、第二基板６０と第二中間層４０との間に厚みを持たせることができ、第二電子素子６２の配置等の関係から厚みを持たせる必要がある場合には有益である。第一中間層３０側に突出した（長さの長い）突出型第二接続子４３を採用し、第一中間層３０に第一挿入部３９ａが設けられている態様を採用した場合には、突出型第二接続子４３を第一中間層３０の第一挿入部３９ａへ挿入させることができ、位置決め機能を持たせることができる点で有益である。また、第一中間層３０側に突出した（長さの短い）突出型第二接続子４５を採用した場合には、第二導電層６１及び第二電子素子６２に突出型第二接続子４５を容易に接続できる点で有益である。貫通型第二接続子を採用した場合には、第二基板６０側に突出した突出型第二接続子及び第一中間層３０側に突出した突出型第二接続子４３の両方の機能を持たせることができる点で有益である。面一型第二接続子を採用した場合には、厚み方向の厚さを薄くすることができる点で有益である。
第一樹脂基板部３９と第二樹脂基板部４９とが異なる樹脂材料から形成されている態様を採用した場合には、第一樹脂基板部３９と第二樹脂基板部４９とで異なる機能を持たせることができるので有益である。一例としては、第二樹脂基板部４９の厚みが第一樹脂基板部３９の厚みよりも薄い場合には、第二樹脂基板部４９の材料として第一樹脂基板部３９の材料よりも強度の高い樹脂を用いてもよい。この場合には、第二樹脂基板部４９の材料としてＰＥＥＫ（ポリエーテルエーテルケトン）を用い、第一樹脂基板部３９の材料としてＰＰＳ（ポリフェニレンサルファイド）又はＰＢＴ（ポリブチレンテレフタレート）を用いてもよい。このような態様によれば、厚みの薄い第二樹脂基板部４９でも高い強度を実現し、第一樹脂基板部３９と第二樹脂基板部４９とで同程度の強度とすることができる点で有益である。
図１１に示すように、中間層２０の樹脂基板部３９，４９に制御部８０が設けられている態様を採用した場合には、パワー部と制御部８０とを非常に近くに位置付けることができるので、予め誤作動の可能性を低減できる。また、このように制御部８０は半導体装置内に設けることで、IPM（Intelligent Power Module）化が可能になる。
モールド樹脂部９０と樹脂基板部３９，４９とが異なる樹脂材料から形成されている態様を採用した場合には、内部側に位置する樹脂基板部３９，４９と外部側に位置するモールド樹脂部９０とで異なる機能を果たすことができる点で有益である。例えば、モールド樹脂部９０が熱硬化性樹脂である場合であっても、樹脂基板部３９，４９の材料として熱可塑性樹脂を採用した場合には、高い位置決め精度を期待できる。つまり、樹脂基板部３９，４９として熱硬化性樹脂を用いた場合には、熱を加える前では硬度が十分ではないことから、接続子３１，４１の位置が予定していた位置からずれる可能性がある。この点、樹脂基板部３９，４９として熱可塑性樹脂を採用した場合には、熱を加える前において硬度が十分あることから、接続子３１，４１の位置がずれる可能性を低減できる。なお、本実施の形態の態様を用いて説明するならば、第一樹脂基板部３９として熱可塑性樹脂を採用することで、第一挿入部３９ａの形状が変形したりずれたりすることをより確実に防止でき、第二樹脂基板部４９として熱可塑性樹脂を採用することで、突出型第二接続子４３の位置がずれることをより確実に防止できる。
最後になったが、上述した各実施の形態の記載、変形例の記載及び図面の開示は、請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載又は図面の開示によって請求の範囲に記載された発明が限定されることはない。
５ 位置決め部
１０ 第一基板
１１ 第一導電層
１２ 第一電子素子
２０ 中間層
３０ 第一中間層
３１ 第一接続子
３７ 位置決め挿入部
３９ 第一樹脂基板部
３９ａ 第一挿入部
４０ 第二中間層
４１ 第二接続子
４７ 位置決め挿入部
４９ 第二樹脂基板部
６０ 第二基板
６１ 第二導電層

Claims (7)

  1. 第一基板と、
    前記第一基板に設けられ、複数の接続子と前記複数の接続子を固定した樹脂基板部とを有する中間層と、を備え、
    前記第一基板は前記中間層を位置決めする位置決め部を有し、
    前記中間層の前記樹脂基板部に前記位置決め部が挿入される位置決め挿入部が設けられており、
    前記中間層の前記接続子にパワーデバイスからなる電子素子が設けられ、
    前記中間層の前記樹脂基板部に前記電子素子を制御する制御部が設けられていることを特徴とする半導体装置。
  2. 前記中間層は、第一中間層と、前記第一中間層に設けられた第二中間層とを有し、
    前記第一中間層は、第一接続子と、前記第一接続子を固定した第一樹脂基板部とを有し、
    前記第二中間層は、第二接続子と、前記第二接続子を固定した第二樹脂基板部とを有し、
    前記第一樹脂基板部及び第二樹脂基板部の各々に、前記位置決め部が挿入される位置決め挿入部が設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記中間層に設けられた第二基板をさらに備え、
    前記第二基板に、前記位置決め部が挿入される位置決め挿入部が設けられていることを特徴とする請求項１又は２のいずれかに記載の半導体装置。
  4. 前記中間層は、第一中間層と、前記第一中間層に設けられた第二中間層とを有し、
    前記第一中間層は、第一接続子と、前記第一接続子を固定した第一樹脂基板部とを有し、
    前記第二中間層は、第二接続子と、前記第二接続子を固定した第二樹脂基板部とを有し、
    前記第一樹脂基板部又は第二樹脂基板部に、前記位置決め部が挿入される位置決め挿入部が設けられていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第一接続子が前記第一樹脂基板部から前記第二中間層側に突出しており、
    前記第二樹脂基板部に、前記第一樹脂基板部から突出した前記第一接続子が挿入される第二挿入部が設けられていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第二接続子が前記第二樹脂基板部から前記第一中間層側に突出しており、
    前記第一樹脂基板部に、前記第二樹脂基板部から突出した前記第二接続子が挿入される第一挿入部が設けられていることを特徴とする請求項４又は５のいずれかに記載の半導体装置。
  7. 第一基板を準備する工程と、
    前記第一基板に、複数の接続子と前記複数の接続子を固定した樹脂基板部とを有する中間層を載置する工程と、
    前記中間層の前記接続子にパワーデバイスからなる電子素子を設ける工程と、
    を備え、
    前記第一基板は前記中間層を位置決めする位置決め部を有し、当該位置決め部を前記中間層の前記樹脂基板部に設けられた位置決め挿入部に挿入することで、前記第一基板に対して前記中間層を位置決めし、
    前記中間層の前記樹脂基板部に前記電子素子を制御する制御部が設けられていることを特徴とする半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7301164B2 (ja) * 2019-12-23 2023-06-30 三菱電機株式会社 電力変換装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086438A (ja) * 2004-09-17 2006-03-30 Nichicon Corp 半導体モジュールのバスバー構造
JP2011082323A (ja) * 2009-10-07 2011-04-21 Renesas Electronics Corp 半導体装置の製造方法
JP2014078658A (ja) * 2012-10-12 2014-05-01 Shindo Denshi Kogyo Kk 半導体パッケージ用基板、及びその製造方法
JP2014165486A (ja) * 2013-02-26 2014-09-08 Itabashi Seiki Kk パワーデバイスモジュールとその製造方法
JP2014179547A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体モジュール及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5233341B2 (ja) 2008-03-17 2013-07-10 富士電機株式会社 半導体装置及び半導体装置の製造方法
EP2421037A4 (en) * 2009-04-14 2012-09-26 Fujikura Ltd ELECTRONIC DEVICE MOUNTING STRUCTURE AND ELECTRONIC DEVICE MOUNTING METHOD
JP2011114176A (ja) 2009-11-27 2011-06-09 Mitsubishi Electric Corp パワー半導体装置
US20130105956A1 (en) * 2011-10-31 2013-05-02 Samsung Electro-Mechanics Co., Ltd. Power module package and method for manufacturing the same
JP5831401B2 (ja) * 2012-08-24 2015-12-09 三菱電機株式会社 半導体装置
CN104919589B (zh) * 2012-10-15 2019-01-29 富士电机株式会社 半导体装置
JP6119313B2 (ja) * 2013-03-08 2017-04-26 富士電機株式会社 半導体装置
JP5971310B2 (ja) 2014-11-13 2016-08-17 富士電機株式会社 半導体装置の製造方法および半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006086438A (ja) * 2004-09-17 2006-03-30 Nichicon Corp 半導体モジュールのバスバー構造
JP2011082323A (ja) * 2009-10-07 2011-04-21 Renesas Electronics Corp 半導体装置の製造方法
JP2014078658A (ja) * 2012-10-12 2014-05-01 Shindo Denshi Kogyo Kk 半導体パッケージ用基板、及びその製造方法
JP2014165486A (ja) * 2013-02-26 2014-09-08 Itabashi Seiki Kk パワーデバイスモジュールとその製造方法
JP2014179547A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体モジュール及びその製造方法

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