JP6218904B2 - 半導体素子 - Google Patents

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Description

本発明は、半導体装置に関する。特に、本発明は、電気的スイッチとしての機能を有す
る半導体素子に関する。また、当該半導体素子を有する記憶回路、及び当該記憶回路を有
する集積回路に関する。また、当該集積回路の駆動方法に関する。
近年、トランジスタの構成材料として、高移動度と、均一な素子特性とを兼ね備えた酸
化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物
は様々な用途に用いられている。例えば、酸化インジウムは、液晶表示装置において画素
電極の材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化
タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を
示す金属酸化物によってチャネルが形成されるトランジスタが、既に知られている（特許
文献１及び特許文献２）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
上述のトランジスタは、回路を構成する素子の一である。例えば、中央演算素子（ＣＰ
Ｕ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）及びＤＳＰ（Ｄｉｇｉｔａｌ
Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）等）は、数千万個以上という多数のトランジスタを
スイッチとして用いた集積回路である。今後は、より多数のトランジスタによって集積回
路を構成することが期待されている。ただし、単純に回路規模を拡大する場合には、回路
面積の拡大が伴う。そのため、回路規模が拡大された集積回路を所望の回路面積において
作製するため、各種素子の微細化に関する研究開発が活発に行われている。しかし、当該
研究開発は既に数十年に渡って行われており、素子単体の微細化によってさらなる回路規
模の拡大に対応することは困難となってきている。
そこで、本発明の一態様は、回路規模の拡大に資する新規の半導体素子を提供すること
を目的の一とする。
本発明の一態様の半導体素子においては、独立した２つの電気的スイッチが単体の酸化
物半導体層を用いて構成されることを要旨とする。例えば、当該半導体素子は、当該酸化
物半導体層の下面（第１の面）近傍におけるチャネル（電流経路）の形成と、上面（第２
の面）近傍におけるチャネルの形成とを独立して制御することが可能な半導体素子である
。
ここで、酸化物半導体は、バンドギャップが広く、且つ真性キャリア密度が低いという
特徴を有する。よって、チャネルが形成されない領域の酸化物半導体層に生じる電流を極
めて低くすることが可能である。これにより、単体の酸化物半導体層の下面近傍及び上面
近傍に別個にチャネルが形成される場合であっても、両者間に生じる電流を極めて低くす
ることが可能となる。
具体的には、本発明の一態様は、酸化物半導体層と、酸化物半導体層の第１の面に接す
る第１の絶縁層と、第１の面の裏面である酸化物半導体層の第２の面に接する第２の絶縁
層と、第１の絶縁層を介して酸化物半導体層と重畳する第１の導電層と、第２の絶縁層を
介して酸化物半導体層と重畳する第２の導電層と、第１の面の一端において酸化物半導体
層と接する第３の導電層と、第１の面の他端において酸化物半導体層と接する第４の導電
層と、第２の面の一端において酸化物半導体層と接する第５の導電層と、第２の面の他端
において酸化物半導体層と接する第６の導電層と、を有する半導体素子である。
また、本発明の一態様の半導体素子は、酸化物半導体層と、第１のゲート絶縁層及び第
２のゲート絶縁層と、第１のゲート及び第２のゲートと、第１のソース及び第２のソース
と、第１のドレイン及び第２のドレインと、を有し、第１のゲート絶縁層を介して酸化物
半導体層の第１の面近傍に生じる電界を第１のゲート及び第１のソース間の電圧に応じて
制御することで酸化物半導体層に第１のソース及び第１のドレイン間のチャネルが形成さ
れ、第２のゲート絶縁層を介して第１の面の裏面である酸化物半導体層の第２の面近傍に
生じる電界を第２のゲート及び第２のソース間の電圧に応じて制御することで、酸化物半
導体層に第２のソース及び第２のドレイン間のチャネルが形成される半導体素子であると
換言することもできる。
本発明の一態様の半導体素子においては、独立した２つの電気的スイッチを単体の酸化
物半導体層を用いて構成される。よって、２つの電気的スイッチを別個に設ける場合（例
えば、２つのトランジスタを別個に設ける場合）と比較して、回路面積を縮小することが
可能となる。すなわち、当該半導体素子を用いて回路を構成することで、回路規模の拡大
に伴う回路面積の拡大を抑制することが可能になる。
半導体素子の構成例を示す（Ａ）上面図、（Ｂ）、（Ｃ）断面図。 半導体素子の構成例を示す（Ａ）上面図、（Ｂ）、（Ｃ）断面図。 （Ａ）、（Ｂ）記憶回路の構成例を示す図。 集積回路の（Ａ）、（Ｂ）構成例を示すブロック図、（Ｃ）動作例を示すフローチャート。 集積回路の構造例を示す図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
まず、本発明の一態様に係る半導体素子について図１、２を参照して説明する。
＜半導体素子の構成例＞
図１（Ａ）〜（Ｃ）は、本発明の一態様に係る半導体素子の構成例を示す図である。な
お、図１（Ａ）は当該半導体素子の上面図であり、図１（Ｂ）は図１（Ａ）に示す線分Ａ
Ｂにおける当該半導体素子の断面図であり、図１（Ｃ）は図１（Ａ）に示す線分ＣＤにお
ける当該半導体素子の断面図である。
図１（Ａ）〜（Ｃ）に示す半導体素子は、酸化物半導体層１０と、酸化物半導体層１０
の下面に接する絶縁層２１と、酸化物半導体層１０の上面に接する絶縁層２２と、絶縁層
２１を介して酸化物半導体層１０と重畳する導電層３１と、絶縁層２２を介して酸化物半
導体層１０と重畳する導電層３２と、酸化物半導体層１０の下面の一端において酸化物半
導体層１０と接する導電層３３と、酸化物半導体層１０の下面の他端において酸化物半導
体層１０と接する導電層３４と、酸化物半導体層１０の上面の一端において酸化物半導体
層１０と接する導電層３５と、酸化物半導体層１０の上面の他端において酸化物半導体層
１０と接する導電層３６と、を有する。
なお、図１（Ａ）〜（Ｃ）に示す半導体素子は、酸化物半導体層１０を共有する２つの
トランジスタを有すると表現することもできる。具体的には、当該半導体素子は、ゲート
として機能する導電層３１と、ゲート絶縁層として機能する絶縁層２１と、ソースとして
機能する導電層３３と、ドレインとして機能する導電層３４と、酸化物半導体層１０とを
有する第１のトランジスタと、ゲートとして機能する導電層３２と、ゲート絶縁層として
機能する絶縁層２２と、ソースとして機能する導電層３５と、ドレインとして機能する導
電層３６と、酸化物半導体層１０とを有する第２のトランジスタとを有すると表現するこ
ともできる。
図１（Ａ）〜（Ｃ）に示す半導体素子においては、導電層３１（ゲート）及び導電層３
３（ソース）間電圧に応じて、絶縁層２１を介して酸化物半導体層１０の下面近傍に生じ
る電界を制御することが可能である。これにより、酸化物半導体層１０の下面近傍に導電
層３３（ソース）及び導電層３４（ドレイン）間のチャネルを形成することが可能である
。同様に、当該半導体素子においては、導電層３２（ゲート）及び導電層３５（ソース）
間電圧に応じて、絶縁層２２を介して酸化物半導体層１０の上面近傍に生じる電界を制御
することが可能である。これにより、酸化物半導体層１０の上面近傍に導電層３５（ソー
ス）及び導電層３６（ドレイン）間のチャネルを形成することが可能である。なお、図１
（Ａ）〜（Ｃ）に示す半導体素子においては、絶縁層２１のみを介して導電層３１と重畳
する領域の酸化物半導体層１０の下面近傍が、主として導電層３３及び導電層３４間のチ
ャネルとなる領域であり、絶縁層２２のみを介して導電層３２と重畳する領域の酸化物半
導体層１０の上面近傍が、主として導電層３５及び導電層３６間のチャネルとなる領域で
ある。
上記の通り、図１（Ａ）〜（Ｃ）に示す半導体素子においては、電圧制御によって導電
層３３及び導電層３４間の導通状態と、導電層３５及び導電層３６間の導通状態とを制御
することが可能である。さらに、前者及び後者のチャネルは酸化物半導体層１０中の異な
る領域に設けられる。ここで、酸化物半導体は、バンドギャップが広く、且つ真性キャリ
ア密度が低いという特徴を有する。よって、チャネルが形成されない領域の酸化物半導体
層１０に生じる電流を極めて低くすることが可能である。これにより、前者及び後者のチ
ャネルが同時に形成される場合であっても、目的としない導電層間に生じる電流を極めて
低くすることが可能となる。また、トランジスタの意図した駆動によっては、二つのチャ
ネルは必ずしも分離する必要はない、すなわち、二つのチャネルは酸化物半導体層におけ
る同じ領域を共有してもよい。
なお、酸化物半導体層１０は、積層構造とすることもできる。その場合、酸化物半導体
領域に挟まれた酸化物絶縁体領域を有する構成とすることが好ましい。具体的には、酸化
物半導体層１０が、下面を含む第１の酸化物半導体領域と、上面を含む第２の酸化物半導
体領域と、第１の酸化物半導体領域及び第２の酸化物半導体領域に挟まれた酸化物絶縁体
領域と、を有する構成とすることが好ましい。これにより、上述の両者のチャネルが同時
に形成される場合であっても、目的としない導電層間に生じる電流をさらに低減すること
が可能となるからである。なお、当該酸化物絶縁体領域は、酸化アルミニウム、酸化シリ
コンなどを用いることができ、さらには、それらの積層（例えば、第１の酸化シリコン領
域と、第１の酸化シリコン領域上の酸化アルミニウム領域と、酸化アルミニウム領域上の
第２の酸化シリコン領域との積層）を用いることも可能である。
また、図１（Ａ）〜（Ｃ）に示す半導体素子のように、導電層３３及び導電層３４間の
チャネルと、導電層３５及び導電層３６間のチャネルとが重畳する領域を有することは好
ましい構成である。これにより、回路面積の低減を図ることが可能であるからである。た
だし、本明細書で開示される半導体素子においては、酸化物半導体層にチャネルが形成さ
れる領域は特定の領域に限定されない。
また、図１（Ａ）〜（Ｃ）に示す半導体素子のように、導電層３１が導電層３２よりも
導電層３３及び導電層３４に近接し、且つ導電層３２が導電層３１よりも導電層３５及び
導電層３６に近接する構成は好ましい。以下、この点について具体的に述べる。当該半導
体素子においては、導電層３１〜導電層３６のそれぞれに与えられる電位に応じて、酸化
物半導体層１０に生じる電界が変化する。そして、酸化物半導体層１０では、この電界に
依存したチャネルが形成されることになる。よって、当該半導体素子においては、意図し
ない２種の導電層（導電層３３及び導電層３４の少なくとも一と、導電層３５及び導電層
３６の少なくとも一と）が電気的に接続する可能性がある。これに対して、当該半導体素
子を図１（Ａ）〜（Ｃ）に示す構成とすることで、意図しない２種の導電層が電気的に接
続する蓋然性を低減することが可能である。
＜半導体素子の変形例＞
図１（Ａ）〜（Ｃ）に示す半導体素子は本発明の半導体素子の一態様であり、図１（Ａ
）〜（Ｃ）に示した半導体素子とは異なる構成を有する半導体素子も本発明の一態様には
含まれる。例えば、図２（Ａ）〜（Ｃ）に示す半導体素子も本発明の一態様である。
図２（Ａ）は半導体素子の上面図であり、図２（Ｂ）は図２（Ａ）に示す線分ＥＦにお
ける当該半導体素子の断面図であり、図２（Ｃ）は図２（Ａ）に示す線分ＧＨにおける当
該半導体素子の断面図である。
図２（Ａ）〜（Ｃ）に示す半導体素子は、図１（Ａ）〜（Ｃ）に示す半導体素子と同様
に、酸化物半導体層１０と、絶縁層２１、２２と、導電層３１〜３６と、を有する。ただ
し、図２（Ａ）〜（Ｃ）に示す半導体素子は、導電層３１の一端が絶縁層２１を介して導
電層３３の一端と重畳せず、且つ導電層３１の他端が絶縁層２１を介して導電層３４の一
端と重畳しない点が図１（Ａ）〜（Ｃ）に示す半導体素子と異なる。同様に、図２（Ａ）
〜（Ｃ）に示す半導体素子は、導電層３２の一端が絶縁層２２を介して導電層３５の一端
と重畳せず、且つ導電層３２の他端が絶縁層２２を介して導電層３６の一端と重畳しない
点が図１（Ａ）〜（Ｃ）に示す半導体素子と異なる。
これにより、図２（Ａ）〜（Ｃ）に示す半導体素子においては、図１（Ａ）〜（Ｃ）に
示す半導体素子と比較して、導電層３３及び導電層３４間にチャネルが形成されない状態
において生じる電流を低減させること、並びに導電層３５及び導電層３６間にチャネルが
形成されない状態において生じる電流を低減させることが可能である。他方、図１（Ａ）
〜（Ｃ）に示す半導体素子においては、図２（Ａ）〜（Ｃ）に示す半導体素子と比較して
、導電層３３及び導電層３４間にチャネルが形成される状態において生じる電流を増加さ
せること、並びに導電層３５及び導電層３６間にチャネルが形成される状態において生じ
る電流を増加させることが可能である。
＜酸化物半導体層１０＞
図１、２に示す半導体素子が有する酸化物半導体層１０は、少なくともインジウム（Ｉ
ｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好まし
い。また、酸化物半導体層１０を有する半導体素子の電気特性のばらつきを低減するため
のスタビライザーとして、Ｉｎ及びＺｎに加えて、ガリウム（Ｇａ）を含むことが好まし
い。また、スタビライザーとしてスズ（Ｓｎ）を含むことが好ましい。また、スタビライ
ザーとしてハフニウム（Ｈｆ）を含むことが好ましい。また、スタビライザーとしてアル
ミニウム（Ａｌ）を含むことが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム
（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウ
ム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホ
ルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、
ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を含んでいてもよい。
例えば、酸化物半導体層１０を構成する酸化物半導体として、酸化インジウム、酸化ス
ズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａ
ｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉ
ｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも
表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ
系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系
酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸
化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化
物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物
、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、
Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ
−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚ
ｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ
−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体にＳｉを含
ませてもよい。
なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）
、及び亜鉛（Ｚｎ）を含む酸化物半導体、という意味であり、その組成比は問わない。ま
た、ＩｎとＧａとＺｎ以外の金属元素が含まれていてもよい。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜
を用いることもできる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ、Ｆｅ及びＣｏから選ば
れた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭ
ｎ、またはＧａ及びＣｏなどがある。また、酸化物半導体層として、Ｉｎ３ＳｎＯ５（Ｚ
ｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
より具体的には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるい
はＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ
−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。また、Ｉｎ：Ｓｎ：Ｚ
ｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／
３：１／６：１／２）、あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５
／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることも
できる。
また、酸化物半導体としてＩｎ−Ｚｎ系の材料を用いる場合、原子数比で、Ｉｎ／Ｚｎ
＝０．５〜５０、好ましくはＩｎ／Ｚｎ＝１〜２０、さらに好ましくはＩｎ／Ｚｎ＝１．
５〜１５とする。Ｚｎの原子数比を好ましい前記範囲とすることで、上述の半導体素子に
おける電界効果移動度を向上させることができる。ここで、化合物の原子数比がＩｎ：Ｚ
ｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
しかし、これらに限られず、必要とする半導体特性（例えば、電界効果移動度等）に応
じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャ
リア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等
を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い電界効果移動度が得られる。
しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより
電界効果移動度を向上させることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ
＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋
Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２
＋（ｃ―Ｃ）２≦ｒ２を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の
酸化物でも同様である。
なお、上述したように酸化物半導体層１０が第１及び第２の酸化物半導体領域並びに酸
化物絶縁体領域を含む場合には、酸化物半導体領域を少なくともＩｎ、Ｇａ、Ｓｎ及びＺ
ｎから選ばれた一種以上の元素を用いて構成し、酸化物絶縁体領域を酸化アルミニウム、
酸化シリコンなどを用いて構成することが可能である。
また、酸化物半導体層１０としては、電子供与体（ドナー）となる水分又は水素などの
不純物が低減されて高純度化される（ｉ型化又はｉ型に限りなく近い状態にされる）こと
が好ましい。これにより、酸化物半導体層１０にチャネルが形成されない状態において生
じる電流を低減することが可能となるからである。具体的には、高純度化された酸化物半
導体層１０は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓ
ｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下
、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、更
に好ましくは１×１０１６／ｃｍ３以下である。また、ホール効果測定により測定できる
酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２
／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満である。
ここで、酸化物半導体層中の、水素濃度の分析について触れておく。半導体層中の水素
濃度測定は、二次イオン質量分析法で行う。ＳＩＭＳ分析は、その原理上、試料表面近傍
や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知ら
れている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、
対象となる層が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる
領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小
さい場合、隣接する層内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見い
だせない場合がある。この場合、当該層が存在する領域における、水素濃度の極大値又は
極小値を、当該層中の水素濃度として採用する。更に、当該層が存在する領域において、
極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の
値を水素濃度として採用する。
スパッタリング法を用いて酸化物半導体層１０を作製する場合には、ターゲット中の水
素濃度のみならず、チャンバー内に存在する水、水素を極力低減しておくことが重要であ
る。具体的には、当該形成以前にチャンバー内をベークする、チャンバー内に導入される
ガス中の水、水素濃度を低減する、及びチャンバーからガスを排気する排気系における逆
流を防止するなどを行うことが効果的である。
また、酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも
よいし、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でもよ
いし、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため
、これを用いて半導体素子を作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表
面の平坦性を高めればアモルファス状態の酸化物半導体以上の電界効果移動度を得ること
ができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成すること
が好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下
、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用
できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均
した値」と表現でき、以下の式にて定義される。
上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（
ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定
面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉ
ｃｒｏｓｃｏｐｅ）にて評価可能である。
また、非単結晶である酸化物半導体層１０の一例として、ｃ軸配向を有した結晶（Ｃ
Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ：ＣＡＡＣとも呼ぶ）を含む酸化物半導体（
ＣＡＡＣ−ＯＳ）膜を用いることも可能である。
具体的には、ＣＡＡＣ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜が成膜される膜表面に平行なａ−
ｂ面において六角形の格子を有する結合を有し、なおかつ、ａ−ｂ面に概略垂直なｃ軸配
向を有する、六方晶構造の亜鉛を含む結晶を有する。
ＣＡＡＣ−ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。
また、ＣＡＡＣ−ＯＳ膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の
結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣ−ＯＳ膜を構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−
ＯＳ膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳ膜を支持
する基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向）に揃っていてもよい。または、
ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡ
ＡＣ−ＯＳ膜を支持する基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向）を向いてい
てもよい。
ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、導体であったり、半導体であったり、絶
縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透
明であったりする。
このようなＣＡＡＣ−ＯＳ膜の例として、膜状に形成され、膜表面または支持する基板
面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断
面を観察すると金属原子または金属原子及び酸素原子（または窒素原子）の層状配列が認
められる結晶を挙げることもできる。
ＣＡＡＣ−ＯＳ膜は、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化し
ている。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって配位数が異
なることも有り得るが、ＣＡＡＣ−ＯＳ膜では金属原子の配位数はほぼ一定となる。その
ため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）又はアルカリ金属原
子の脱着による電荷の移動や不安定性を減少させる効果がある。
したがって、酸化物半導体層１０をＣＡＡＣ−ＯＳ膜で構成することによって、上述の
半導体素子の信頼性を向上させることが可能である。
なお、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、雰囲気中の酸
素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタ
リング法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上と
することがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣ−ＯＳ膜の結晶
化が促進されるからである。
また、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、ＣＡＡＣ−Ｏ
Ｓ膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加
熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣ−ＯＳ膜の結晶化が
促進されるからである。
また、ＣＡＡＣ−ＯＳ膜に対して、窒素雰囲気中又は真空中において熱処理を行った後
には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好
ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によ
って復元することができるからである。
また、ＣＡＡＣ−ＯＳ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい
。ＣＡＡＣ−ＯＳ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面
に存在する凹凸は、ＣＡＡＣ−ＯＳ膜における結晶粒界の発生を誘発することになるから
である。よって、ＣＡＡＣ−ＯＳ膜が成膜される前に当該被成膜表面に対して化学機械研
磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平
坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下
であることが好ましく、０．３ｎｍ以下であることがより好ましい。
＜絶縁層２１、２２＞
図１、２に示す半導体素子が有する絶縁層２１、２２として、酸化シリコン、窒化シリ
コン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化タンタルなどの絶
縁体を適用することができる。また、これらの材料の積層構造を適用することもできる。
なお、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものであ
り、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、シリコンが２５〜
３５原子％、水素が０．１〜１０原子％の範囲において、合計１００原子％となるように
各元素を任意の濃度で含むものをいう。また、窒化酸化シリコン膜とは、その組成として
、酸素よりも窒素の含有量が多いものであり、濃度範囲として酸素が１５〜３０原子％、
窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲にお
いて、合計１００原子％となるように各元素を任意の濃度で含むものをいう。
＜導電層３１〜３６＞
図１、２に示す半導体素子が有する導電層３１〜３６として、アルミニウム（Ａｌ）、
銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素、上
述した元素を成分とする合金、または上述した元素を成分とする窒化物を適用することが
できる。また、これらの材料の積層構造を適用することもできる。
＜ＣＡＡＣの一例＞
次いで、上述したＣＡＡＣの一例について、図６乃至図８を用いて詳細に説明する。な
お、特に断りがない限り、図６乃至図８は上方向をｃ軸方向とし、ｃ軸方向と直交する面
をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分
、下半分をいう。また、図６において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲
まれたＯは３配位のＯを示す。
図６（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図６（Ａ）の構造は、八面体構造をとるが、簡単
のため平面構造で示している。なお、図６（Ａ）の上半分及び下半分にはそれぞれ３個ず
つ４配位のＯがある。図６（Ａ）に示す小グループは電荷が０である。
図６（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図６（Ｂ）の上半分及び下半分にはそれぞれ１個ずつ４配位
のＯがある。また、Ｉｎも５配位をとるため、図６（Ｂ）に示す構造をとりうる。図６（
Ｂ）に示す小グループは電荷が０である。
図６（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位の
Ｏがある。また、図６（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位
のＯがあってもよい。図６（Ｃ）に示す小グループは電荷が０である。
図６（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位の
Ｏがある。図６（Ｄ）に示す小グループは電荷が＋１となる。
図６（Ｅ）に、２個のＺｎを含む小グループを示す。図６（Ｅ）の上半分には１個の４
配位のＯがあり、下半分には１個の４配位のＯがある。図６（Ｅ）に示す小グループは電
荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体
を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図６（Ａ）に示す
６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の
３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図６（Ｂ）に示す５配位のＧａ
の上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に
１個の近接Ｇａを有する。図６（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向
に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有す
る。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原
子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近
接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向
にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの
数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有す
る二種の小グループ同士は結合することができる。例えば、６配位の金属原子（Ｉｎまた
はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５
配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合す
ることになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する
。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合し
て中グループを構成する。
図７（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示
す。図７（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図７（Ｃ）
は、図７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図７（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分及び下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の
３として示している。同様に、図７（Ａ）において、Ｉｎの上半分及び下半分にはそれぞ
れ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図７（Ａ）に
おいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと
、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示し
ている。
図７（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半
分及び下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと
結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び
下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個から
なる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位の
Ｏが３個ずつ上半分及び下半分にあるＳｎと結合している構成である。この中グループが
複数結合して大グループを構成する。
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図６
（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小
グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消される
ため、層構造の合計の電荷を０とすることができる。
具体的には、図７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ
−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）
とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、
三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ
−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−
Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−
Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓ
ｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ
−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−
Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚ
ｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａ
ｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、
Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。
例えば、図８（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデ
ル図を示す。
図８（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分に
あるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ず
つ上半分及び下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して
、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合している構成である。この中
グループが複数結合して大グループを構成する。
図８（Ｂ）に３つの中グループで構成される大グループを示す。なお、図８（Ｃ）は、
図８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、そ
れぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図８（Ａ）に示した
中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大
グループも取りうる。
＜半導体素子を有する記憶回路＞
次いで、上述した半導体素子を有する記憶回路について図３を参照して説明する。図３
（Ａ）、（Ｂ）は、記憶回路の構成例を示す図である。具体的には、図３（Ａ）、（Ｂ）
は、上述した半導体素子と、２つの記憶素子と、を有する記憶回路の構成例を示す図であ
る。なお、当該半導体素子は、酸化物半導体層１０に電気的に接続された４つの端子（図
１、２における導電層３３〜３６に対応）を有すると表現できる。さらに、当該４つの端
子に含まれる、いずれか２つの端子間の電気的な接続及び残りの２つの端子間の電気的な
接続を制御する機能を有すると表現できる。この点に鑑み、本明細書においては、図３（
Ａ）、（Ｂ）に示す５０が付された記号を上述の半導体素子を表す記号として使用するこ
ととする。
図３（Ａ）に示す記憶回路は、第１の端子が第１の入出力端子（Ｉｎ／Ｏｕｔ １）と
して機能し、第２の端子が第２の入出力端子（Ｉｎ／Ｏｕｔ ２）として機能する半導体
素子５０と、一方の電極が半導体素子５０の第３の端子に電気的に接続され、他方の電極
が一定電位を供給する配線５３に電気的に接続された容量素子５１と、一方の電極が半導
体素子５０の第４の端子に電気的に接続され、他方の電極が一定電位を供給する配線５３
に電気的に接続された容量素子５２と、を有する。
なお、図３（Ａ）に示す記憶回路は、半導体素子５０の第３の端子及び容量素子５１の
一方の電極が電気的に接続する第１のノードにおいてデータの保持を行う記憶素子と、半
導体素子５０の第４の端子及び容量素子５２の一方の電極が電気的に接続する第２のノー
ドにおいてデータの保持を行う記憶素子とを有すると表現できる。また、当該一定電位と
しては、接地電位（ＧＮＤ）又は０Ｖなどを適用することが可能である。
図３（Ａ）に示す記憶回路では、第１のノード及び第２のノードのそれぞれの電位（容
量素子５１及び容量素子５２のそれぞれに保持される電荷）を２値又は多値のデータに対
応させることが可能である。具体的には、読み出し時に第１の入出力端子又は第２の入出
力端子に電気的に接続された配線の電位が、第１のノード及び第２のノードのそれぞれの
電位（容量素子５１及び容量素子５２のそれぞれに保持される電荷）に応じて変動する。
この時の当該配線の電位の値によって保持されたデータを判別することが可能である。
図３（Ｂ）に示す記憶回路は、第１の端子が第１の入力端子（Ｉｎ １）として機能し
、第２の端子が第２の入力端子（Ｉｎ ２）として機能する半導体素子５０と、ゲートが
半導体素子５０の第３の端子に電気的に接続され、ソース及びドレインの一方が一定電位
を供給する配線５８に電気的に接続され、ソース及びドレインの一方が第１の出力端子（
Ｏｕｔ １）として機能するトランジスタ５４と、一方の電極が半導体素子５０の第３の
端子及びトランジスタ５４のゲートに電気的に接続され、他方の電極が読み出しワード線
５９に電気的に接続された容量素子５５と、ゲートが半導体素子５０の第４の端子に電気
的に接続され、ソース及びドレインの一方が一定電位を供給する配線５８に電気的に接続
され、ソース及びドレインの一方が第２の出力端子（Ｏｕｔ ２）として機能するトラン
ジスタ５６と、一方の電極が半導体素子５０の第４の端子及びトランジスタ５６のゲート
に電気的に接続され、他方の電極が読み出しワード線５９に電気的に接続された容量素子
５７と、を有する。
なお、図３（Ｂ）に示す記憶回路は、半導体素子５０の第３の端子、トランジスタ５４
のゲート、及び容量素子５５の一方の電極が電気的に接続する第１のノードにおいてデー
タの保持を行う記憶素子と、半導体素子５０の第４の端子、トランジスタ５６のゲート、
及び容量素子５７の一方の電極が電気的に接続する第２のノードにおいてデータの保持を
行う記憶素子とを有すると表現できる。また、当該一定電位としては、接地電位（ＧＮＤ
）又は０Ｖなどを適用することが可能である。また、トランジスタ５４、５６が有する半
導体材料は特に限定されない。
図３（Ｂ）に示す記憶回路では、第１のノード又は第２のノードの電位に応じて、トラ
ンジスタ５４、５６のスイッチングを制御することが可能である。加えて、第１のノード
及び第２のノードの電位は、読み出しワード線５９との容量結合によって制御することが
可能である。そのため、図３（Ｂ）に示す記憶回路では、多値の情報を記憶することが可
能である。すなわち、読み出しワード線５９の電位が異なる複数の条件においてトランジ
スタ５４、５６の導通状態（オン状態又はオフ状態）を判別することで、第１のノード又
は第２のノードの電位が多値化されていても読み出しを行うことが可能である。なお、当
該読み出しは、トランジスタ５４又はトランジスタ５６を用いて構成された分圧回路の出
力信号を判別することなどによって行うことができる。また、図３（Ｂ）に示す記憶回路
は、２値のデータを保持するメモリセルとして使用することもできる。
図３（Ａ）、（Ｂ）に示す記憶回路においては、２つの記憶素子に対するデータの入力
を単体の半導体素子５０によって制御することが可能である。よって、別個にスイッチを
設ける場合と比較して回路面積を縮小することが可能となる。
＜記憶回路を有する集積回路＞
次いで、上述した記憶回路を有する集積回路について図４を参照して説明する。図４（
Ａ）、（Ｂ）は、集積回路の構成例を示すブロック図であり、図４（Ｃ）は、当該集積回
路の動作例を示すフローチャートである。
図４（Ａ）は、半導体素子５０を介して２つのフリップフロップ（ＦＦ１、２）と、２
つの記憶素子（ＭＣ１、２）とのデータの直接的な授受が可能な集積回路を示すブロック
図であり、図４（Ｂ）は、半導体素子５０を介した２つのフリップフロップ（ＦＦ１、２
）から２つの記憶素子（ＭＣ１、２）へのデータの転送と、バッファ（ＢＦ１、２）を介
した２つの記憶素子から２つのフリップフロップ（ＦＦ１、２）へのデータの転送とを行
うことが可能な集積回路を示すブロック図である。例えば、図３（Ａ）に示す記憶回路を
有する集積回路として図４（Ａ）に示す構成を適用することが可能であり、図３（Ｂ）に
示す記憶回路を有する集積回路として図４（Ｂ）に示す構成を適用することが可能である
。
なお、図４（Ａ）、（Ｂ）に示すフリップフロップ（ＦＦ１、２）としては、１ビット
のデータの保持が可能な揮発性メモリであればどのような回路を適用してもよい。また、
図４（Ｂ）に示すバッファ（ＢＦ１、２）としては、記憶素子（ＭＣ１、２）に保持され
たデータをフリップフロップ（ＦＦ１、２）に対して転送することができる構成であれば
どのような回路を適用してもよい。
図４（Ｃ）は、フリップフロップ（ＦＦ１、２）に対する電源電圧の供給を停止する場
合の動作例を示すフローチャートである。ここで、半導体素子５０は、酸化物半導体層１
０におけるチャネルの形成を制御することでスイッチとして機能する素子である。上述し
たように、酸化物半導体層１０においては、チャネルが形成されない領域に生じる電流を
極めて低くすることが可能である。よって、記憶素子（ＭＣ１、ＭＣ２）では、長期間に
渡ってデータの保持を行うことが可能である。
図４（Ｃ）に示すように、当該集積回路においては、電源電圧の供給を停止する前にフ
リップフロップ（ＦＦ１、２）が保持するデータを記憶素子（ＭＣ１、２）へと転送する
。電源電圧の供給停止に伴ってフリップフロップ（ＦＦ１、２）から消失するデータを退
避させるためである。なお、半導体素子５０においては、フリップフロップ（ＦＦ１）か
ら記憶素子（ＭＣ１）へのデータの転送と、フリップフロップ（ＦＦ２）から記憶素子（
ＭＣ２）へのデータの転送とを同時に行うことが可能である。
次いで、フリップフロップ（ＦＦ１、２）に対する電源電圧の供給を停止する。これに
より、当該集積回路における消費電力を低減することが可能となる。
次いで、フリップフロップ（ＦＦ１、２）に対する電源電圧の供給を再開する。
次いで、記憶素子（ＭＣ１、２）が保持するデータをフリップフロップ（ＦＦ１、２）
へと転送する。フリップフロップ（ＦＦ１、２）のデータを復元するためである。なお、
図４（Ａ）に示す半導体素子５０においては、記憶素子（ＭＣ１）からフリップフロップ
（ＦＦ１）へのデータの転送と、記憶素子（ＭＣ２）からフリップフロップ（ＦＦ２）へ
のデータの転送とを同時に行うことが可能である。
図４（Ａ）、（Ｂ）に示す集積回路は、半導体素子５０を有する。よって、回路面積を
縮小することが可能である。また、図４（Ｃ）に示す動作を行うことによって、当該集積
回路における消費電力を低減することが可能である。さらに、当該集積回路においては、
２つのフリップフロップ（ＦＦ１、２）から２つの記憶素子（ＭＣ１、２）へのデータの
転送、又は２つの記憶素子（ＭＣ１、２）から２つのフリップフロップ（ＦＦ１、２）へ
のデータの転送を同時に行うことによって、動作速度を向上させることが可能である。
＜集積回路の構造例＞
次いで、上述した集積回路の構造例について図５を参照して説明する。
集積回路が有するフリップフロップ（ＦＦ１、２）は、トランジスタなどを用いて構成
される。ここで、当該トランジスタとしては、電界効果移動度の高いトランジスタを適用
することが好ましい。よって、上述の半導体素子５０は、酸化物半導体層１０にチャネル
が形成されるのに対して、当該トランジスタは、多結晶シリコン層又は単結晶シリコン層
にチャネルが形成されるトランジスタであることが好ましい。
図５は、そのような集積回路の構造例を示す図である。図５に示す集積回路は、当該フ
リップフロップなどを含む機能回路部６１を有する単結晶シリコン基板６０と、機能回路
部６１と重畳する領域に設けられる半導体素子５０を有する層７０とを有する。そして、
層７０に設けられる開口部において当該フリップフロップと、半導体素子５０とを電気的
に接続させる。図５に示すように、集積回路が有する機能回路部６１と、半導体素子５０
とを重畳して設ける構造は、好ましい構造である。さらなる回路面積の縮小が可能となる
からである。
なお、本明細書で開示される集積回路は、図５に示す構造に限定されないことを付記す
る。例えば、図５では単結晶シリコン基板６０を有する集積回路について例示したが、単
結晶シリコン基板６０を絶縁表面上に単結晶シリコン層が設けられた基板（いわゆる、Ｓ
ＯＩ基板）に置換することなどが可能である。
１０ 酸化物半導体層
２１ 絶縁層
２２ 絶縁層
３１ 導電層
３２ 導電層
３３ 導電層
３４ 導電層
３５ 導電層
３６ 導電層
５０ 半導体素子
５１ 容量素子
５２ 容量素子
５３ 配線
５４ トランジスタ
５５ 容量素子
５６ トランジスタ
５７ 容量素子
５８ 配線
５９ 配線
６０ 単結晶シリコン基板
６１ 機能回路部
７０ 層

Claims (2)

  1. 酸化物半導体層と、
    前記酸化物半導体層の第１の面に接する第１の絶縁層と、
    前記第１の面の裏面である前記酸化物半導体層の第２の面に接する第２の絶縁層と、
    前記第１の絶縁層を介して前記酸化物半導体層と重畳する第１の導電層と、
    前記第２の絶縁層を介して前記酸化物半導体層と重畳する第２の導電層と、
    前記第１の面の一端において前記酸化物半導体層と接する第３の導電層と、
    前記第１の面の他端において前記酸化物半導体層と接する第４の導電層と、
    前記第２の面の一端において前記酸化物半導体層と接する第５の導電層と、
    前記第２の面の他端において前記酸化物半導体層と接する第６の導電層と、を有し、
    前記第１の導電層の一端が前記第１の絶縁層を介して前記第３の導電層の一端と重畳し、且つ前記第１の導電層の他端が前記第１の絶縁層を介して前記第４の導電層の一端と重畳し、
    前記第２の導電層の一端が前記第２の絶縁層を介して前記第５の導電層の一端と重畳し、且つ前記第２の導電層の他端が前記第２の絶縁層を介して前記第６の導電層の一端と重畳し、
    前記第３の導電層は、前記酸化物半導体層を介して、前記第５の導電層及び前記第６の導電層と重なっておらず、
    前記第４の導電層は、前記酸化物半導体層を介して、前記第５の導電層及び前記第６の導電層と重なっていない半導体素子。
  2. 酸化物半導体層と、
    前記酸化物半導体層の第１の面に接する第１の絶縁層と、
    前記第１の面の裏面である前記酸化物半導体層の第２の面に接する第２の絶縁層と、
    前記第１の絶縁層を介して前記酸化物半導体層と重畳する第１の導電層と、
    前記第２の絶縁層を介して前記酸化物半導体層と重畳する第２の導電層と、
    前記第１の面の一端において前記酸化物半導体層と接する第３の導電層と、
    前記第１の面の他端において前記酸化物半導体層と接する第４の導電層と、
    前記第２の面の一端において前記酸化物半導体層と接する第５の導電層と、
    前記第２の面の他端において前記酸化物半導体層と接する第６の導電層と、を有し、
    前記酸化物半導体層が、前記第１の面を含む第１の酸化物半導体領域と、前記第２の面を含む第２の酸化物半導体領域と、前記第１の酸化物半導体領域及び前記第２の酸化物半導体領域に挟まれた酸化物絶縁体領域と、を有する半導体素子。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659015B2 (en) * 2011-03-04 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
US9012261B2 (en) * 2013-03-13 2015-04-21 Intermolecular, Inc. High productivity combinatorial screening for stable metal oxide TFTs
JP2015005672A (ja) * 2013-06-21 2015-01-08 出光興産株式会社 酸化物トランジスタ
WO2016055894A1 (en) 2014-10-06 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2018032839A (ja) * 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器
US20170373195A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
JP2019164210A (ja) * 2018-03-19 2019-09-26 株式会社東芝 光半導体モジュール

Family Cites Families (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS6275997A (ja) * 1985-09-27 1987-04-07 Toshiba Corp 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US4809225A (en) * 1987-07-02 1989-02-28 Ramtron Corporation Memory cell with volatile and non-volatile portions having ferroelectric capacitors
JPH03132041A (ja) * 1989-10-18 1991-06-05 Sony Corp 半導体装置の製造方法
JPH0468565A (ja) * 1990-07-10 1992-03-04 Fujitsu Ltd 半導体装置及びその製造方法
JPH04251974A (ja) * 1991-01-09 1992-09-08 Fujitsu Ltd 半導体装置
JPH04267551A (ja) * 1991-02-22 1992-09-24 Casio Comput Co Ltd 薄膜トランジスタ
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3039245B2 (ja) * 1993-12-22 2000-05-08 日本電気株式会社 半導体メモリ装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
KR100945467B1 (ko) 2001-10-09 2010-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 스위칭소자, 표시장치, 그 스위칭소자를 사용한 발광장치및 반도체장치
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4202012B2 (ja) 2001-11-09 2008-12-24 株式会社半導体エネルギー研究所 発光装置及び電流記憶回路
EP1324495B1 (en) 2001-12-28 2011-03-30 Fujitsu Semiconductor Limited Programmable logic device with ferrroelectric configuration memories
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7378286B2 (en) * 2004-08-20 2008-05-27 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7116131B1 (en) 2004-09-15 2006-10-03 Xilinx, Inc. High performance programmable logic devices utilizing dynamic circuitry
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5525224B2 (ja) * 2008-09-30 2014-06-18 株式会社半導体エネルギー研究所 表示装置
KR101623958B1 (ko) * 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101259727B1 (ko) 2008-10-24 2013-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101643204B1 (ko) * 2008-12-01 2016-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5491833B2 (ja) * 2008-12-05 2014-05-14 株式会社半導体エネルギー研究所 半導体装置
JP2010191107A (ja) * 2009-02-17 2010-09-02 Videocon Global Ltd 液晶表示装置及びその製造方法
TWI617029B (zh) * 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 半導體裝置
JP5322787B2 (ja) * 2009-06-11 2013-10-23 富士フイルム株式会社 薄膜トランジスタ及びその製造方法、電気光学装置、並びにセンサー
IN2012DN01823A (ja) 2009-10-16 2015-06-05 Semiconductor Energy Lab
KR102321812B1 (ko) 2009-10-29 2021-11-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101861980B1 (ko) 2009-11-06 2018-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011068028A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same

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