JP6192577B2 - グラフェン系の電界効果トランジスタ - Google Patents

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Description

本発明は、半導体デバイスの分野に関し、特にグラフェン系の半導体デバイスの分野に関する。また、本発明は、当該デバイスの製造方法に関する。
グラフェン系のトップゲート型電界効果トランジスタ（ＦＥＴ）の開発において重要な工程の１つが、ゲート絶縁体として動作する高誘電率（ｈｉｇｈ−ｋ）材料の成長である。これらの誘電体薄膜は、光学性能のために、極薄であって、共形的(conformal)であって、かつ、誘電体−グラフェン界面で無秩序やトラップが最小であるピンホールのない状態であるべきである。極薄均質膜の堆積を制御する非常に好適な方法が、原子層堆積（ＡＬＤ）である。しかし、グラフェン上での薄膜のＡＬＤは容易ではない。なぜなら、不活性であるグラフェンの表面上には、表面官能基または表面欠陥が存在しないからである。これらは、従来のＡＬＤプロセスが基礎とする表面化学反応のために必要となるものである。
これまで、原子層堆積（ＡＬＤ）によるグラフェン上でのゲート誘電体について成長の均一性を向上させるために、種々の表面処理方法が追求されてきた。例えば非特許文献１は金属膜の堆積と酸化に関し、非特許文献２はオゾンを用いたグラフェンの官能基化(functionalization)に関し、非特許文献３はシード層としてのポリマー膜のスピンコートに関する。これらの方法には、原始グラフェン(pristine graphene)の上に直接にＡＬＤ誘電体を堆積した場合と比較すると利点があるが、重要な問題が解決されずに残っている。例えば、酸化処理を伴うグラフェン膜の前処理は、一般にグラフェンの表面損傷とその電気特性の低下につながる。さらに、ゲート厚さが低下すると共に実効ｋ値が低下することに起因して、ポリマーおよび金属酸化物のシード層がゲート誘電体層の総静電容量を低下させる。グラフェンの化学的官能基化についての技術分野には、以下の必要性が明らかに残っている。
（ｉ）効率的かつ均一にＡＬＤ成長の種となる(seed)。
（ｉｉ）下位のグラフェン構造を維持する。
（ｉｉｉ）望ましい誘電体特性（例えば低いリーク電流と高い静電容量）を達成する。
Fallahazad, B.; Kim, S.; Colombo, L.; Tutuc, E., Dielectric thickness dependence of carrier mobility in graphene with HfO2 top dielectric. Appl Phys Lett 2010, 97 (12) Lee, B. K.; Park, S. Y.; Kim, H. C.; Cho, K.; Vogel, E. M.; Kim, M. J.; Wallace, R. M.; Kim, J.Y., Conformal Al2O3 dielectric layer deposited by atomic layer deposition for graphene-based nanoelectronics. Appl Phys Lett 2008, 92 (20) Farmer, D. B.; Chiu, H. Y.; Lin, Y. M.; Jenkins, K. A.; Xia, F. N.; Avouris, P., Utilization of a Buffered Dielectric to Achieve High Field-Effect Carrier Mobility in Graphene Transistors. Nano Lett 2009, 9 (12), 4474-4478
本発明の目的は、ＡＬＤ成長したｈｉｇｈ−ｋ誘電体層を備えた、優れたグラフェン系半導体デバイスを提供することである。本発明に先立ち、グラフェン表面上でのＡＬＤ層の不良な核生成に起因して、これは特に困難である。
本発明の実施形態の１つの利点は、グラフェン系半導体デバイスに、非常に薄いｈｉｇｈ−ｋ誘電体層（数ｎｍオーダの）を設けることができることである。
本発明の実施形態の１つの利点は、グラフェン系半導体デバイスに、共形的であるｈｉｇｈ−ｋ誘電体層を設けることができることである。
また、本発明の実施形態の１つの利点は、グラフェン系半導体デバイスに、ピンホールがなく(pinhole-free)、または最低でもピンホールが少ない(pinhole-poor)ｈｉｇｈ−ｋ誘電体層を設けることができることである。
また、本発明の実施形態の１つの利点は、グラフェン系半導体デバイスに、ｈｉｇｈ−ｋ−グラフェン界面で無秩序(disorder)やトラップが最小であるｈｉｇｈ−ｋ誘電体層を設けることができることである。
本発明の実施形態の更なる利点は、グラフェン系半導体デバイスに、制御された方法で、ｈｉｇｈ−ｋ誘電体層を設けることができることである。
本発明の実施形態の更なる利点は、グラフェン系半導体デバイスに、均質なｈｉｇｈ−ｋ誘電体層を設けることができることである。
本発明の実施形態の更なる利点は、グラフェン表面を損傷することなく、電気特性を悪化させることなく、グラフェン系半導体デバイスにｈｉｇｈ−ｋ誘電体層を設けることができることである。
本発明の実施形態の更なる利点は、ゲート厚さを非常に低い値（例えば２ｎｍ）に維持して総静電容量のスケーリングを可能にしつつ、グラフェン系半導体デバイスにｈｉｇｈ−ｋ誘電体層を設けることができることである。
本発明の実施形態の更なる利点は、リーク電流が少ないグラフェン系半導体デバイスを得ることができることである。
上記目的は、本発明に係る方法とデバイスによって達成される。
第１の態様で、本発明は、
ａ）グラフェン層、
ｂ）前記グラフェン層の上位の(overlay)グラフェン酸化物層、
ｃ）前記グラフェン酸化物層の上位のｈｉｇｈ−ｋ誘電体層
を備えた半導体デバイスに関する。
これは、グラフェン酸化物層の存在により、ｈｉｇｈ−ｋ誘電体層の堆積を促進させる含酸素官能基(oxygen functional group)が得られるので好都合である。それゆえこれは、高い品質（例えば、薄い、共形的である、ピンホールが少ない、均質であるなど）を有しうる。さらに、グラフェン酸化物層の存在により第１グラフェン層の電気特性は悪化しない。また、グラフェン酸化物層が等価酸化膜厚に与える影響は最小限である。
実施形態で、ｈｉｇｈ−ｋ誘電体層は共形的である、すなわち均一な厚さを有していてもよい。
実施形態で、ｈｉｇｈ−ｋ誘電体層にはピンホールがなくてもよい。
実施形態では、少なくとも１つのＡＬＤ工程を含む方法により、前記ｈｉｇｈ−ｋ誘電体層を得ることができる。
これは、ＡＬＤにより確実にｈｉｇｈ−ｋ誘電体層の非常に高い共形性(conformality)が得られると共に厚さを極めて良好に制御できるので好都合である。
典型的に、前記ｈｉｇｈ−ｋ誘電体層の厚さは、２ｎｍから５０ｎｍであってもよい。
実施形態で、前記ｈｉｇｈ−ｋ誘電体層の厚さは、４５ｎｍ未満、好ましくは３０ｎｍ未満、より好ましくは２０ｎｍ未満、さらに好ましくは１５ｎｍ未満、さらに好ましくは１０ｎｍ未満、最も好ましくは５ｎｍ未満であってもよい。
これは、薄いｈｉｇｈ−ｋ誘電体層によりＦＥＴのスイッチング速度が大きくなるので好都合である。例えば、前記ｈｉｇｈ−ｋ誘電体層の厚さは、２ｎｍから１０ｎｍまたは２ｎｍから５ｎｍであってもよい。
実施形態で、デバイスは、チャネルを有し、グラフェン層が当該チャネルとして機能するような電界効果トランジスタ（ＦＥＴ）であってもよい。実施形態で、ＦＥＴはトンネル型ＦＥＴ（ＴＦＥＴ）であってもよい。
実施形態で、グラフェン酸化物層は、５％から５０％、好ましくは１０％から５０％、好ましくは１２％から５０％、より好ましくは１５％から５０％、さらに好ましくは２０％から５０％、最も好ましくは２５％から５０％の酸素被覆率を有してもよい。ここで、酸素被覆率は、グラフェン酸化物層の酸素原子数をグラフェン酸化物層の炭素原子数で割った値に１００％を乗じた値として定義される。均一なｈｉｇｈ−ｋ誘電体層の堆積を改善し且つ可能にするためには、５％の酸素被覆率で充分である。少なくとも２５％の酸素被覆率が好都合であるが、これは、均一なｈｉｇｈ−ｋ誘電体層の堆積を可能にすることに加えて、グラフェン酸化物を絶縁体とし、これにより等価酸化膜厚が低い値に維持されるからである。
実施形態で、前記グラフェン酸化物層は、１０１０オーム毎スクウェアより大きい抵抗率を有してもよい。
実施形態で、前記グラフェン酸化物層は１ｅＶから３ｅＶ（典型的に１．５ｅＶから２．５ｅＶ）の光学バンドギャップ(optical band gap)を有してもよい。等価酸化膜厚を低下させるので、比較的大きいバンドギャップが好都合である。ｈｉｇｈ−ｋ誘電体層の成長を促進するためには、グラフェン酸化物層が０．１ｅＶから１ｅＶのバンドギャップを有すれば充分であるが、これは電気特性のためには理想的ではないことになる。
実施形態で、グラフェン酸化物層中の複数の酸素原子の大部分がグラフェン酸化物層の２つの炭素原子に結合し、これによりエポキシ結合(epoxy bond)が形成されてもよい。例えば、酸素原子の５０％より多く、好ましくは酸素原子の６０％より多く、さらに好ましくは酸素原子の７０％より多く、最も好ましくは酸素原子の８０％より多くが、グラフェン酸化物層のグラフェンの２つの炭素原子に結合していてもよい。例えば、この割合は約９０％であってもよい。
第２の態様で、本発明は、
ａ）グラフェン層の上にグラフェン酸化物層を設ける工程、
ｂ）ｈｉｇｈ−ｋ金属酸化物層を形成するように、（ｈｉｇｈ−ｋ金属酸化物のための）金属前駆体（プリカーサ）のＡＬＤパルスと酸素前駆体のＡＬＤパルスとに交互に前記グラフェン酸化物層を曝露する工程
を含む半導体デバイスを製造する方法に関する。
言い換えると、工程ｂ）は、ｈｉｇｈ−ｋ金属酸化物層を形成するように、前記グラフェン酸化物層をＡＬＤ前駆体に曝露する工程であってもよい。
またこの方法は、工程ａ）の前に、基板の上にグラフェン層を設ける工程を含んでもよい。グラフェン酸化物層が存在することによる１つの利点は、ＡＬＤにより、品質の優れたｈｉｇｈ−ｋ金属酸化物層の成長が可能となることである。
グラフェン層の上にグラフェン酸化物層を設けることにより、グラフェン層の電気特性が維持されるという利点がある。デバイスのグラフェン層の上でのみ酸化処理を行う先行技術では、グラフェン層の電気特性が悪化する。
第２の態様の第１の一般的実施形態で、工程ａ）は、
ｉ．第１グラフェン層と第２グラフェン層を含むグラフェン二重層を基板の上に設け、これにより基板−二重グラフェン層スタックを形成する工程、
ｉｉ．前記第２グラフェン層からグラフェン酸化物層を形成するように、第２グラフェン層を反応性酸素種に曝露する工程
を含んでもよい。
この方法には、以下の第２の一般的実施形態と比較して、第１グラフェン層の上にグラフェン酸化物層を転写する追加の工程が必要ないという利点がある。
反応性酸素種は、熱酸化やＯ３ガスとの接触といった既知の任意のグラフェン酸化法により付与することができるが、好ましくはプラズマプロセスにより付与される。
実施形態で、前記反応性酸素種は、分子酸素および／またはオゾンのプラズマであってもよい。好ましくは、前記反応性酸素種は、分子酸素（オゾンなし）のプラズマである。分子酸素のＲＦプラズマが好ましい。
前記反応性酸素種が分子酸素またはオゾン（好ましくは分子酸素）のプラズマである実施形態では、少なくとも１つのプラズマパルス（例えば１つの分子酸素プラズマパルス）を使用してもよい。２つ以上のパルスを使用する場合、より優れた絶縁体を製造できる。好ましくは、分子酸素プラズマは、ＲＦプラズマ反応器チャンバ内で生成される。
第２の態様の第２の一般的実施形態で、工程ａ）は、
ｉ．第１グラフェン層を基板の上に設ける工程、
ｉｉ．前記第２グラフェン層からグラフェン酸化物層を形成するように、第２グラフェン層を反応性酸素種に曝露する工程、
ｉｉｉ．前記第１グラフェン層の上に前記グラフェン酸化物層を設ける工程
を含んでもよい。
この第２の一般的実施形態は第１グラフェン層についてより安全であるが、これは第１グラフェン層が反応性酸素種に曝露される可能性がないからである。ただし、第１の一般的実施形態は、第１グラフェン層について充分に安全である（図３参照）。
第２の態様の実施形態で、第２グラフェン層を反応性酸素種に曝露する工程は、第２グラフェン層をプラズマ（例えばＯ２プラズマおよび／またはＯ３プラズマ）、好ましくは分子酸素（Ｏ２）プラズマ、より好ましくは分子酸素ＲＦプラズマに曝露する工程を含んでもよい。
分子酸素プラズマが好ましいが、これは、オゾンプラズマと比較して、分子酸素プラズマが第２グラフェン層内に欠陥をより生成しにくい迅速かつ安全な方法だからである。
第２の態様のいずれの実施形態（第１の一般的実施形態または第２の一般的実施形態）でも、プラズマへの曝露は間接的であってもよい。間接的曝露とは、第１電極から第２電極に向けて反応性酸素種を加速するときに、第２グラフェン層に反応性酸素種が直接に衝突しないような曝露を意味する。間接的曝露が好都合であるが、これは、反応性酸素（例えばプラズマ）へのグラフェンの間接的曝露が行われ、これにより物理的な損傷（例えばイオンの衝突に起因する）なく酸化されるからである。好ましくは、ホルダは、底部から２ｃｍ未満、好ましくは１．５ｃｍ未満の位置に第２グラフェン層を有するようになっている。例えば、間接的曝露は、第２グラフェン層を載置するチャンバとは異なるチャンバ内で発生したプラズマに、第２グラフェン層を曝露する工程を含んでもよい。間接的曝露についての好ましい実施形態では、第１電極と第２電極を有する（例えばＲＦ）プラズマ反応器チャンバ内で、間接的曝露を実施できる。ここで、前記第１電極から前記第２電極に向けて前記反応性酸素種を加速する。また、前記第２グラフェン層を、基板（例えば、基板−二重グラフェン層スタックの一部）の上に設けると共に、前記第２グラフェン層が前記第２（例えば底部）電極に面し且つ前記基板が前記第１電極に面するように前記第１電極と前記第２電極との間に配置する（例えば絶縁ホルダにより支持する）。例えば、絶縁ホルダは第２（例えば底部）電極の上に立設されてもよい。
上記の間接的曝露についての好ましい実施形態には、設備と空間をほとんど必要としないという追加の利点があるが、これは、プラズマ曝露チャンバから分離したプラズマ生成チャンバが必要とされないからである。
実施形態で、前記酸素プラズマ処理は、プラズマパルス（９）への曝露を含んでもよい。プラズマパルス（９）への曝露は、１秒から１０秒の範囲内の時間で、出力を５０Ｗから２００Ｗへ増加させることを含んでもよい。必要に応じて、プラズマパルス（９）への曝露の後、最大５秒間続く一定出力での曝露を行ってもよい。
実施形態で、前記増加させることは、０Ｗから、５０Ｗ〜２００Ｗの出力まで増加させることであってもよい。
実施形態で、前記酸素プラズマは、１０ｍＴｏｒｒから３０ｍＴｏｒｒ、好ましくは１５ｍＴｏｒｒから２５ｍＴｏｒｒの分子酸素圧で生成してもよい。
実施形態で、ｈｉｇｈ−ｋ金属酸化物のための金属前駆体は、アルミニウム含有前駆体またはハフニウム含有前駆体であってもよい。
Ａｌ前駆体の一例はトリメチルアルミニウムであるが、当業者に知られた他の前駆体も同様に使用できる。
Ｈｆ前駆体の一例はＨｆＣｌ４であるが、当業者に知られた他の前駆体も同様に使用できる。
ＡＬＤ用の酸素前駆体の一例はＨ２Ｏであるが、当業者に知られた他の前駆体も同様に使用できる。
Ｈ２Ｏが好都合であるが、これは、Ｈ２ＯがＯ３のような他の酸素前駆体と異なり、先に形成されたグラフェン酸化物の酸化を修正しにくく、これによりその性質が保存されるからである。ただし、Ｈ２ＯもＯ３も使用可能である。
実施形態では、工程ａ）の後であって工程ｂ）の前に、弱く結合した(weakly-bonded)酸素種を脱離させるのに充分高い温度でデバイスをアニールしてもよい。この温度は、例えば１００℃以上または１３０℃以上であってもよく、例えば１５０℃であってもよく、例えば１００℃から２００℃の範囲内にあってもよい。必要に応じて、第２グラフェン層を反応性酸素種に曝露する前に、このようなアニール工程を実施してもよい。
実施形態で、ｈｉｇｈ−ｋ誘電体層の材料は、Ａｌ２Ｏ３および／またはＨｆＯ２を含んでもよい。
実施形態で、基板は半導体基板（例えばＳｉ基板やＧｅ基板）であってもよい。実施形態で、半導体基板は酸化物上層（例えばＳｉＯ２層またはＧｅＯ２層）を有していてもよい。
実施形態で、絶縁ホルダはガラスからなってもよい。
本発明の特定かつ好ましい態様について、添付の独立請求項および従属請求項で述べる。従属請求項からの特徴は、独立請求項の特徴および他の従属請求項の特徴と、適切にかつ単に請求項に記載されただけでないものとして組み合わせてもよい。
この分野のデバイスには一定の改良、変化および発展があったが、本発明のコンセプトは、（従来の実践からの脱却を含む）充分に新規な(new and novel)改良を示しており、これにより、この類のデバイスであって、より有効で安定した信頼性の高いデバイスが得られると考えられる。
本発明の上記および他の特性、特徴、利点は、以下の詳細な説明と本発明の原理を例示的に示す添付の図面を参照することにより明らかになるであろう。この説明は、単に例示的な目的で記載しており、本発明の範囲を限定するものではない。以下で引用する参照図は、添付の図面を指す。
２つの異なる角度から見たグラフェン酸化物層の概略図である。 （上側）先行技術に係るデバイス（Ｂ）と本発明に係るデバイス（Ａ）を概略的に示す。（下側）先行技術に係るデバイス（Ｂ）と本発明に係るデバイス（Ａ）の両方についての、抵抗（Ｒ）−０２パルス（Ｏ２＃）の数のグラフである。 Ａ（本発明に係るデバイス）とＢ（先行技術に係るデバイス）についての、規格化強度−ラマンシフト（ラマン２Ｄモード）のグラフである。 本発明の実施形態に係るデバイスの概略図である。 本発明の実施形態に係るデバイスについての、抵抗−トップゲート電圧のグラフである。 本発明の実施形態に係る半導体デバイスを製造する方法の概略図である。 酸素被覆率（ＣＯ２，％）の関数としたグラフェン酸化物のバンドギャップ（ｅＶ）のグラフである。
特定の実施形態に関して図面を参照して本発明を説明するが、本発明はこれに限定されず、請求項によってのみ限定される。記載した図面は、概略的であって非限定的である。図面において、幾つかの要素のサイズは、説明目的のために誇張していることがあり、また縮尺どおり描写していないことがある。寸法と相対寸法は、本発明を実施するための実際の縮尺に対応していない。
さらに、説明および請求項での用語「第１」、「第２」、「第３」などは、類似の要素を区別するために使用しており、必ずしも時間的、空間的、順序でまたは他の方法でシーケンスを記述するために使用しているわけではない。使用する用語は、適切な状況下で交換可能であり、本明細書で説明する本発明の実施形態は、本明細書で説明し、あるいは図示したものとは別のシーケンスで動作可能であると理解すべきである。
さらに、説明と請求項での用語「上(top)」、「下、底(bottom)」、「〜の上に(over)」、「〜の下に(under)」などは、説明目的で使用しており、必ずしも相対的な位置を記述するために使用しているわけではない。使用する用語は、適切な状況下で交換可能であり、本明細書で説明する本発明の実施形態は、本明細書で説明または図示したものとは異なる向きで動作可能であると理解すべきである。
請求項で使用する用語「備える、含む、有する(comprising)」は、それ以降に列挙された手段に限定するものと解釈すべきでなく、他の要素または工程を除外していないことに留意されたい。記述した特徴、整数、工程またはコンポーネントの存在を、参照したように特定するよう解釈する必要があるが、１つまたは複数の他の特徴、整数、工程またはコンポーネント、あるいはこれらのグループの存在または追加は除外されない。したがって、「手段ＡとＢとを備えたデバイス」という表現の範囲は、コンポーネントＡとＢのみから成る装置に限定されるべきでない。それは、本発明に関して、ＡとＢがデバイスの関連コンポーネントであることを意味するに過ぎない。
本明細書を通じて「一実施形態(one embodiment)」または「実施形態(an embodiment)」は、実施形態との関連で記載した特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書を通じてさまざまな場所で現れるフレーズ「一実施形態」または「実施形態」は、必ずしもすべて同一の実施形態を参照しているわけではないが、参照してもよい。さらに、本発明から当業者にとって明らかなように、１つまたは複数の実施形態で、特定の特徴、構造または特性を、いずれかの好適な方法で組み合わせることができる。
同様に、本発明の例示的な実施形態の説明において、本開示を合理化し、本発明の１つまたは複数の種々の態様の理解を支援する目的で、単一の実施形態、図、またはその説明において、本発明の種々の特徴が一緒にグループ化されることがあると理解すべきである。しかし、この開示の方法は、請求項に係る発明が、各請求項で明示的に記載された特徴より多くの特徴を必要とするという意図を反映していると解釈すべきでない。むしろ、請求項が反映しているように、発明の態様は、それまでに開示した単一の実施形態の全特徴より少ない。このように、詳細な説明に続く請求項は、この詳細な説明の中に明示的に組み込まれており、各請求項は、本発明の別々の実施形態としてそれ自体で成立している。
さらに、本明細書で説明する幾つかの実施形態は、他の実施形態に含まれる特徴の幾つかを含むが、含まない特徴もある。当業者によって理解されるように、種々の実施形態の特徴の組合せとは、本発明の範囲内にあるとともに種々の実施形態を構成することを意味する。例えば、以下の請求項において、請求項に係る実施形態のいずれもが、任意の組合せで使用可能である。
さらに、本明細書では、コンピュータシステムの処理装置、または当該機能を果たす他の手段により実行可能な方法または方法の要素の組合せとして、実施形態の幾つかを説明している。したがって、このような方法または方法の要素を実行するために必要な命令を有する処理装置が、当該方法または方法の要素を実行するための手段を構成する。さらに、本明細書で説明している装置の実施形態の要素が、本発明を実行する目的で要素により果たされる機能を実行する手段の一例である。
本明細書の説明では、多くの具体的な詳細について記述している。しかし、本発明の実施形態は、これらの具体的な詳細なしに実施してよいことが理解されよう。別の例では、本明細書の説明の理解を曖昧にしないために、周知の方法、構造および技術について詳細には示していない。
本発明の種々の実施形態の詳細な説明により、本発明を説明することになる。当業者の知識に従って、本発明の他の実施形態を構成でき、本発明が添付の特許請求の範囲の文言によってのみ限定されることは明らかである。
トランジスタについて言及する。トランジスタは、第１主電極（例えばドレイン）、第２主電極（例えばソース）および、第１主電極と第２主電極の間で電荷の流れを制御する制御電極（例えばゲート）を有する三端子のデバイスである。
本明細書で使用する場合、別段の定めがない限り、グラフェン酸化物層という用語は、ある程度酸化したグラフェンの単一層（単原子層・単分子層(monolayer)）を指す。本発明で使用する好ましいグラフェン酸化物層は、５％から５０％の酸素被覆率を有する。好ましくは、複数の酸素原子の大部分がグラフェン酸化物層のグラフェンの２つの炭素に結合し、これによりエポキシ結合が形成される。５０％の酸素被覆率が、飽和値に相当する。飽和値では、各炭素原子が１つの酸素に結合し且つ各酸素が２つの炭素原子に結合する。
図１は、２つの異なる斜視図によって、グラフェン酸化物層（３）、より正確にはエポキシ化したグラフェン層（３）を概略的に示す。
グラフェン酸化物（またはエポキシド）（３）は、面内シグマ結合を有し且つ面外酸素エポキシド（Ｃ−Ｏ−Ｃ）（１）官能基を有する２次元グラフェン平面高分子(plane macromolecule)（１２）からなる。酸素エポキシド官能基（１）はすべて、炭素原子を含む平面（１２）の同じ側に存在する。底面斜視図(bottom perspective view)において、炭素原子がすべて１つの面（１２）内に存在し、酸素エポキシ基（１）が前記面（１２）の一方に突出していることは明らかである。
通常、充分に酸化したグラフェン面（１２）内で酸素原子（１）に結合したすべての炭素原子は、１つの酸素原子（１）にのみ結合している。一方、グラフェン面（１２）に結合したすべての酸素原子（１）は、２つの炭素原子に結合している。
通常、充分に酸化したグラフェン酸化物（３）のグラフェン面（１２）内のすべての炭素原子が、１つの酸素原子（１）を第２の炭素原子と共有し、グラフェン面（１２）に結合したすべての酸素原子（１）が、２つの炭素原子に結合している。グラフェン面のエッジに沿って、ヒドロキシル基（図示せず）が存在する。図１に示すグラフェン酸化物は、約２ｅＶの光学バンドギャップを有する質の高い絶縁体（１０１０オーム毎スクウェア以上の抵抗率）である。グラフェン酸化物の厚さは約３オングストロームである。
（実施例１：デバイスの製造）
図２を参照する。
試料ＡとＢの両方を同じ基板（４）の上に形成した。
試料Ｂの準備：
マイクロ機械的剥離により、９０ｎｍの熱成長ＳｉＯ２膜で覆われたｎドープＳｉ基板（４）の上に単一層グラフェン（ＳＬＧ）のフレーク（２）を堆積させ、これにより試料Ｂを形成した。
試料Ａの準備：
マイクロ機械的剥離により、９０ｎｍの熱成長ＳｉＯ２膜で覆われたｎドープＳｉ基板（４）の上に単一層グラフェン（ＳＬＧ）のフレーク（２）を堆積させた。
次に、化学気相成長（ＣＶＤ）により、銅薄膜の上に大きいグラフェン膜を成長させた。次に、この膜を銅ホイルから分離すると共に、標準のポリメチルメタクリレート（ＰＭＭＡ）転写法により、ＳｉＯ２に支持されたグラフェンフレーク（２）の上に転写した。これにより、基板二層(substrate-double-layer)グラフェンスタック（試料Ａ）を形成した。
次に、試料Ａと試料Ｂの両方に対して標準のフォトリソグラフィを実施し、５０ｎｍのＡｕリフトオフメタライゼーションを利用して、（ｉ）幅狭リボン内で試料Ａと試料Ｂをパターニングし、（ｉｉ）複数ターミナルのＦＥＴデバイスを製造する。
次に、ｒｆプラズマシステムのチャンバ内に配置された試料Ａと試料Ｂに、分子酸素ガスを供給した。使用したｒｆプラズマシステムは、１３．５７ＭＨｚで動作する平行板システムである。このとき、試料を１５０℃でアニールし、弱く結合した酸素種を脱離させた。次に、Ｏ２の分解により作成した原子状酸素プラズマに、試料を１回または複数回曝露した。３．３秒間で０Ｗから１００Ｗまで電力を直線的に増加させ、１００Ｗで１．０秒間電力を維持することにより、各曝露工程を実施した。チャンバ内の酸素圧は２０ｍＴｏｒｒとした。各曝露工程の後、試料を１５０℃でアニールし、弱く結合した酸素種を脱離させた。荷電粒子のグラフェン表面への直接衝突に起因するプラズマの物理的影響を最小化するために、試料（基板４とグラフェンの単原子層２、または基板４とグラフェン２−グラフェン酸化物３の二重層）を上下逆に配置した。試料は、高さ１．０ｃｍの一対のガラスホルダ１１の上に保持し、反応器チャンバの底部１３に対向させた。試料Ａにつき、これを図６に示す。プラズマは矢印９で示される。
（実施例２：電気特性化）
各プラズマ曝露／アニール工程の後、試料Ａと試料Ｂの抵抗を測定した。図２では、ＡとＢの抵抗とプラズマ曝露パルスの数を比較している。試料Ａの抵抗は比較的一定であった。一方、試料Ｂの抵抗は指数関数的に増加して１０１１Ωとなった。試料Ｂ（ＣＶＤグラフェン）は、酸化の際に高抵抗（絶縁体）に変化した。試料Ａ（剥離された単一層グラフェン（ＳＬＧ）とＣＶＤグラフェンのスタック）について観察された抵抗がほぼ一定であることは、一旦上層（ＣＶＤグラフェン）が酸化を経ると、下位の(underlying)（金属製）ＳＬＧが正常(intact)を維持することを示す。
図３を参照する。
グラフェンのラマンスペクトルで最も議論される特徴は、２７００ｃｍ−１付近のいわゆる２Ｄピークである。これは、２フォノン谷間ラマン散乱(two-phonon intervalley Raman scattering)プロセスに起因する。単一層グラフェンの場合、２Ｄピークは、可視光を用いた励起のための単一の価電子エネルギバンドと伝導エネルギバンドの存在に起因して、単一ピークからなる。これにより、ブリルアンゾーンのＫ対称点で、単一の２フォノン散乱プロセスのみが可能となる。図３では、酸素プラズマへの曝露後の試料Ａと試料Ｂの規格化２Ｄピーク（Ｉ２Ｄ／ＩＧ）を比較している。酸化処理に起因して、試料Ｂの２Ｄピークは広くなり（１１０ｃｍ−１）、その強度は大きく低下する（約０．２）。一方、試料Ａの２Ｄピークの形状、位置（約２６７５ｃｍ−１）、ＦＷＨＭ（約３６ｃｍ−１）および強度（約１．４）は、一旦上層（ＣＶＤグラフェン）が酸化を経ると、下位のグラフェン層は正常を維持することを示す。
（実施例３：トップゲートスタックの製造）
トリメチルアルミニウム（ＴＭＡ）のパルスと水のパルスを交互に使用して、試料１の酸素リッチな表面の上に、ＡＬＤにより１５０℃で３０ｎｍのＡｌ２Ｏ３層を堆積させた。次に、電子ビームリソグラフィ（１ｎｍ／５０ｎｍ Ｃｒ／ｐｄ）によりトップゲート電極を製造することにより、デュアルゲートＦＥＴの製造を完了した。図４は、グラフェン２−グラフェン酸化物３スタックを有するデュアルゲートＦＥＴの概略図を示す。グラフェン２はチャネルであり、グラフェン酸化物３の上にＡＬＤ−Ａｌ２Ｏ３が成長している。
図５は、種々の電圧での、実施例３のデュアルゲートＦＥＴの伝達特性（抵抗Ｒ対トップゲート電圧（ＶＴＧ））を示す。実施例３で得られるデバイスを用いて、ソース−ドレイン抵抗を調節できることが示されている。
図４は、本発明の実施形態に係る電界効果トランジスタを示す。
この電界効果トランジスタは、グラフェン層２とグラフェン酸化物層３を保持する基板４を備える。さらに、電界効果トランジスタは、グラフェン酸化物層３の上にｈｉｇｈ−ｋ誘電体層８を備える。また、それらの間には、チャネルを画定するソース５とドレイン６が存在する。ｈｉｇｈ−ｋ誘電体層８の上には、上部電極７が存在する。
図７は、グラフェン酸化物のバンドギャップ［ｅＶ］のグラフを酸素被覆率（％）の関数として示す。
３つのエネルギ領域を定義する。０．１未満のバンドギャップの場合、グラフェン酸化物は金属（Ｍ）である。これは、約１０％以下の酸素被覆率に対応する。０．１から１のバンドギャップの場合、グラフェン酸化物は半導体（ＳＣ）である。これは、１０％から２０％の酸素被覆率に対応する。１ｅＶから３ｅＶのバンドギャップの場合、グラフェン酸化物は絶縁体（Ｉ）である。これは、２０％から５０％の酸素被覆率に対応する。本明細書で、酸素被覆率は、グラフェン酸化物層の酸素原子数をグラフェン酸化物層の炭素原子数で割った値に１００％を乗じた値として定義される。酸素エポキシ基が飽和したグラフェン層からなるグラフェン酸化物層には、５０％の酸素被覆率が対応する。
本明細書では、本発明に係るデバイスについて、好ましい実施形態、特定の構造や配置さらに材料を説明してきたが、本発明を逸脱しない範囲で、形式、詳細において種々の変更または修正を行うことができる。例えば、上記のいずれかの式は、単に使用可能な手順の典型的なものを示すに過ぎない。ブロック図から機能を追加または削除でき、複数の機能ブロックの間で動作を交換できる。説明している方法に対して、本発明の範囲内で工程を追加または削除できる。

Claims (9)

  1. 半導体基板、
    ソース、
    ドレイン、
    前記ソースと前記ドレインとの間に画定されるグラフェン層チャネル（２）、
    前記グラフェン層チャネル（２）の上に設けられたグラフェン酸化物層（３）、
    前記グラフェン酸化物層（３）の上に設けられたｈｉｇｈ−ｋ誘電体層（８）、
    前記ｈｉｇｈ−ｋ誘電体層（８）の上に設けられた上部電極（７）、を備え
    前記グラフェン酸化物層（３）の酸素被覆率は、２５％以上５０％以下であり、該酸素被覆率は、前記グラフェン酸化物層（３）における酸素原子の数を炭素原子の数で割った値に１００％を乗じて得られ、
    前記グラフェン酸化物層（３）の抵抗率は、１０１０Ωスクウェアより大きく、
    前記グラフェン酸化物層（３）の光学バンドギャップは、１ｅＶ以上３ｅＶ以下であり、
    前記グラフェン酸化物（３）は絶縁体である
    電界効果トランジスタデバイス（１）。
  2. 前記ｈｉｇｈ−ｋ誘電体層（８）は、少なくとも１つのＡＬＤ工程を含む方法により得られる
    請求項１に記載の電界効果トランジスタデバイス。
  3. 前記ｈｉｇｈ−ｋ誘電体層（８）の厚さは、２ｎｍ以上４５ｎｍ未満である
    請求項１または２に記載の電界効果トランジスタデバイス。
  4. 前記ｈｉｇｈ−ｋ誘電体層（８）の厚さは、２ｎｍ以上５ｎｍ以下である
    請求項３に記載の電界効果トランジスタデバイス。
  5. 前記グラフェン酸化物層は、複数の酸素原子と炭素原子を含み、
    複数の酸素原子の大部分が、グラフェン酸化物層（３）の２つの炭素に結合し、これによりエポキシ結合を形成する
    請求項１から４のいずれか１項に記載の電界効果トランジスタデバイス。
  6. 前記電界効果トランジスタは、デュアルゲート電界効果トランジスタである、
    請求項１から５のいずれか１項に記載の電界効果トランジスタデバイス。
  7. 前記ｈｉｇｈ−ｋ誘電体層（８）は、Ａｌ２Ｏ３層である、
    請求項１から６のいずれか１項に記載の電界効果トランジスタデバイス。
  8. 前記グラフェン酸化物層の光学バンドギャップは、１．５ｅＶ以上２．５ｅＶ以下である、
    請求項１から７のいずれか１項に記載の電界効果トランジスタデバイス。
  9. 前記グラフェン層チャネル（２）は、グラフェンの単層である、
    請求項１から８のいずれか１項に記載の電界効果トランジスタデバイス。
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2790227B1 (en) * 2013-04-09 2019-06-05 IMEC vzw Graphene based field effect transistor
US9583358B2 (en) 2014-05-30 2017-02-28 Samsung Electronics Co., Ltd. Hardmask composition and method of forming pattern by using the hardmask composition
KR102214833B1 (ko) * 2014-06-17 2021-02-10 삼성전자주식회사 그래핀과 양자점을 포함하는 전자 소자
KR102287343B1 (ko) 2014-07-04 2021-08-06 삼성전자주식회사 하드마스크 조성물 및 이를 이용한 패턴의 형성방법
KR102287344B1 (ko) 2014-07-25 2021-08-06 삼성전자주식회사 하드마스크 조성물 및 이를 이용한 패턴의 형성방법
KR102384226B1 (ko) 2015-03-24 2022-04-07 삼성전자주식회사 하드마스크 조성물 및 이를 이용한 패턴 형성방법
KR102463893B1 (ko) 2015-04-03 2022-11-04 삼성전자주식회사 하드마스크 조성물 및 이를 이용한 패턴의 형성방법
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
KR101772675B1 (ko) * 2015-06-19 2017-08-29 성균관대학교산학협력단 N-도핑된 그래핀 옥사이드/그래핀의 이중층 구조체 및 이의 제조 방법
US10139287B2 (en) 2015-10-15 2018-11-27 Raytheon Company In-situ thin film based temperature sensing for high temperature uniformity and high rate of temperature change thermal reference sources
CN105261654B (zh) * 2015-11-05 2018-12-28 京东方科技集团股份有限公司 低温多晶硅薄膜晶体管及制作方法、阵列基板、显示面板
JP6666168B2 (ja) * 2016-02-26 2020-03-13 住友電気工業株式会社 電子装置およびその製造方法
US11222959B1 (en) * 2016-05-20 2022-01-11 Hrl Laboratories, Llc Metal oxide semiconductor field effect transistor and method of manufacturing same
US9991122B2 (en) * 2016-08-31 2018-06-05 Micron Technology, Inc. Methods of forming semiconductor device structures including two-dimensional material structures
KR102027131B1 (ko) * 2016-12-26 2019-10-01 한국세라믹기술원 판상 세라믹-flg 복합체의 제조방법
KR101939450B1 (ko) * 2016-12-27 2019-01-16 울산과학기술원 그래핀 상 금속산화물층의 형성방법, 그에 의해 제조된 그래핀 상 금속산화물층 및 그래핀 상 금속산화물층을 포함하는 전자소자
WO2018173347A1 (ja) * 2017-03-22 2018-09-27 三菱電機株式会社 電磁波検出器、電磁波検出器アレイおよび電磁波検出方法
KR20190142334A (ko) * 2017-04-28 2019-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US11034847B2 (en) 2017-07-14 2021-06-15 Samsung Electronics Co., Ltd. Hardmask composition, method of forming pattern using hardmask composition, and hardmask formed from hardmask composition
CN107492502B (zh) * 2017-07-26 2020-08-21 山东理工大学 利用苯系蒸汽对石墨烯表面处理的方法及应用
KR102433666B1 (ko) 2017-07-27 2022-08-18 삼성전자주식회사 하드마스크 조성물, 이를 이용한 패턴의 형성방법 및 상기 하드마스크 조성물을 이용하여 형성된 하드마스크
KR102486388B1 (ko) 2017-07-28 2023-01-09 삼성전자주식회사 그래핀 양자점의 제조방법, 상기 제조방법에 따라 얻어진 그래핀 양자점을 포함한 하드마스크 조성물, 이를 이용한 패턴의 형성방법 및 상기 하드마스크 조성물을 이용하여 형성된 하드마스크
KR102014132B1 (ko) * 2017-11-28 2019-08-26 광운대학교 산학협력단 고성능 ｉｇｚｏ ｔｆｔ를 위한 저온 용액 공정 기반의 고품질 ａｌ２ｏ３ ｂｎ 절연막 제조 방법 및 그 ｉｇｚｏ ｔｆｔ
DE202023104831U1 (de) 2023-06-30 2023-10-31 Gesellschaft für angewandte Mikro- und Optoelektronik mit beschränkter Haftung - AMO GmbH Feldeffekttransistor sowie Vorrichtung zur Herstellung eines Feldeffekttransistors mit einer gewünschten Schwellenspannung

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8198707B2 (en) * 2009-01-22 2012-06-12 Board Of Regents, The University Of Texas System Establishing a uniformly thin dielectric layer on graphene in a semiconductor device without affecting the properties of graphene
US8106383B2 (en) * 2009-11-13 2012-01-31 International Business Machines Corporation Self-aligned graphene transistor
US8101474B2 (en) 2010-01-06 2012-01-24 International Business Machines Corporation Structure and method of forming buried-channel graphene field effect device
JP2011192667A (ja) * 2010-03-11 2011-09-29 Toshiba Corp トランジスタおよびその製造方法
US8685802B2 (en) * 2010-12-29 2014-04-01 Universityof North Texas Graphene formation on dielectrics and electronic devices formed therefrom
US20120276718A1 (en) 2011-04-27 2012-11-01 Shanghai Institute Of Microsystem And Information Technology, Chinese Academy Method of fabricating graphene-based field effect transistor
KR101878732B1 (ko) * 2011-06-24 2018-07-16 삼성전자주식회사 그래핀 기재 및 이를 채용한 투명전극과 트랜지스터
US9748340B2 (en) * 2012-03-22 2017-08-29 Quantum Devices, Llc Graphene field effect transistor
KR101919424B1 (ko) * 2012-07-23 2018-11-19 삼성전자주식회사 트랜지스터 및 그 제조방법
EP2790227B1 (en) * 2013-04-09 2019-06-05 IMEC vzw Graphene based field effect transistor

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