JP6178634B2

JP6178634B2 - 配列された液晶セルから形成されたナノプロジェクタパネル

Info

Publication number: JP6178634B2
Application number: JP2013124906A
Authority: JP
Inventors: マーティミシェル; ハイライゴエンフラヴィエン; セグラプシャデスジョセップ; ウェーブ−アラウスエレン; ロッシーニウンベルト
Original assignee: エステマイクロエレクトロニクスエスアー; コミサリアアエナジーアトミックエオックスエナジーズオルタネティヴ
Priority date: 2012-06-19
Filing date: 2013-06-13
Publication date: 2017-08-09
Anticipated expiration: 2033-06-13
Also published as: US20130335666A1; US9052560B2; FR2992096A1; EP2677361B1; JP2014002382A; EP2677361A1

Description

本開示は、配列された液晶セルから形成され、ナノプロジェクタに使用されるためのパネルに関する。

図１は、画像を投影するためにナノプロジェクタに使用されるパネルを概略的に示している。

パネル1 は、図１に拡大図5 で示されている配列されたセル3 を備えている。各セル3 は、図１には示されていない上側透明電極及び下側透明電極に囲まれた液晶層7 を有している。各セル3 は、上側透明電極の上側に設けられたMOS 制御トランジスタ9 を更に有している。MOS 制御トランジスタ9 は、行デコーダ11及び列デコーダ13に接続されている。パネル1 は、セル3 のスイッチオンを同期させることが可能な駆動回路15を更に備えている。

光源17によって照射された光がパネル1 を横切り、画像がスクリーン（不図示）に投影される。

図２は、図１に示されたタイプのパネルの動作を示す電気回路図である。

セル3 毎に、上側透明電極及び下側透明電極に囲まれた液晶層7 はコンデンサ21を形成する。コンデンサ21の上側透明電極は、セル3 のMOS 制御トランジスタ9 の主電極に接続されている。MOS 制御トランジスタ9 によってセル3 の光減衰レベルを制御することが可能になる。

各MOS 制御トランジスタ9 のゲートが行23に接続されている。各MOS 制御トランジスタ9 のソースが列25に接続されている。投影される画像に対応する階調が、各列25に送られた電圧の値に応じて各セル3 に伝送される。このような階調の値は、MOS 制御トランジスタ9 に行23毎に伝送される。

各液晶セルのコンデンサ21の容量値は低く、例えば数fF程度である。MOS 制御トランジスタ9 のレベルでの漏れ電流は、２つの画像リフレッシュ動作間で信号の損失を引き起こす。それ故、蓄積コンデンサ27が設けられており、画像データを十分に長い間蓄積するためにコンデンサ21と並列に配置されている。

図３は、図１に示されたタイプのパネルの一部を概略的に示す断面図である。点線31がセル3 を画定している。

各セル3 は、下側透明電極33及び上側透明電極35に囲まれた液晶層7 を有している。下側透明電極33は透明板32上に置かれている。下側透明電極33は液晶層7 の下に連なって設けられており、全てのセル3 に共通である一方、上側透明電極35は夫々のセル3 に関連付けられている。上側透明電極35は、セル3 を短絡させないために互いに離隔して配置されている。

層39で覆われた酸化シリコン層37が、上側透明電極35の上に配置されている。パネルの製造に関する実施形態で以下に記述されているように、酸化シリコン層37及び層39は夫々、現在BOX （Buried OXide）と称される埋め込み酸化物層、及びシリコンオンインシュレータ（SOI ）タイプの基板の活性層に相当する。

セル3 毎に、MOS 制御トランジスタ9 が、層39のシリコン領域40に形成されており、層39の残りの領域41が酸化している。残りの領域41は透明であることに注目すべきである。各MOS 制御トランジスタ9 はゲート42を有しており、ゲート42は、シリコン領域40の上側に設けられており、ゲート絶縁体43によってシリコン領域40から絶縁されている。スペーサ45がゲート42を囲んでいる。ソース及びドレインの領域47がシリコン領域40内のゲート42の両側に設けられている。

層39の残りの領域41及びMOS 制御トランジスタ9 は絶縁層51によって覆われており、絶縁層51自体は、複数の絶縁層によって分離された複数の金属被覆層53で覆われている。例えば、参照番号55〜60で示された６つの金属被覆層53がある。透明板54がこの構造体を覆っている。

セル3 毎に、導電性材料から形成されたバイア61が、MOS 制御トランジスタ9 の主電極に接続された下方の金属被覆層55の金属被覆体を上側透明電極35に接続している。

特開2007−108436号公報

一般に、下方の金属被覆層55及び中間の金属被覆層56は、MOS 制御トランジスタ9 のソースコンタクト、ドレインコンタクト及びゲートコンタクトの接続部分を形成するために使用される。上方の金属被覆層60はセル3 に電力を供給するために使用される。

セル3 毎に、上方の金属被覆層60は、MOS 制御トランジスタ9 の上側を覆っており、MOS 制御トランジスタ9 を光線から保護するための光学的な遮蔽体として使用される。

６つの金属被覆層を有するセルの場合、少なくとも２つの金属被覆層、例えば中間の金属被覆層57,58,59が残っており、これらの層は、MOS 制御トランジスタ9 の上側で一体化されたMIM （金属−絶縁体−金属）コンデンサを形成するために使用されてもよく、このようなMIM コンデンサは、セル3 の蓄積コンデンサ27を形成している。

更に、各セル3 の有効表面積は、光線によって横切られ得るセル3 の表面積に相当し、MOS 制御トランジスタ9 によって占められる表面積が除外される。

図３に示されたタイプのパネルがナノプロジェクタに使用されるとき、非常に強い光の流れが、MOS 制御トランジスタの側でパネルの表面に達する。

このようなパネルの欠点は、MOS 制御トランジスタに直接達する光線を遮るために上方の金属被覆層が設けられているにも関わらず、MOS 制御トランジスタの動作が寄生放射によって妨げられることである。その結果、MOS 制御トランジスタの漏れ電流が大きくなる。

このようなパネルの別の欠点は、MOS 制御トランジスタの上側で複数の金属被覆層内に各セルの蓄積コンデンサを一体化し得るために、MOS 制御トランジスタの上側に少なくとも５から６の金属被覆層を形成する必要性があることである。

現在、ナノプロジェクタに使用されるためのパネルの製造コストを減らすために、MOS 制御トランジスタの上側に形成される金属被覆層の数を減らす必要がある。５未満の金属被覆層、例えば３つの金属被覆層のみの形成が望まれている場合、セルの蓄積コンデンサはMOS 制御トランジスタの上側に一体化されることができず、金属被覆層は全て、MOS 制御トランジスタのソースコンタクト、ドレインコンタクト及びゲートコンタクトの接続部分を形成するため、且つセルに電力を供給するために使用される。それ故、セル毎に、蓄積コンデンサがMOS 制御トランジスタの隣りに、例えばMOS コンデンサの形態で形成される。そのため、各パネルの有効表面積が減少する。

このように、上述したパネルの欠点の少なくとも一部を克服する、ナノプロジェクタに使用されるための液晶セル配列から形成されたパネルの必要性がある。

従って、本発明の実施形態の目的は、MOS 制御トランジスタが光線から保護される、ナノプロジェクタに使用されるための液晶セル配列から形成されたパネルを提供することである。

本発明の実施形態の別の目的は、３つの金属被覆層のみで覆われたMOS 制御トランジスタを備えており、蓄積コンデンサが、セルの有効表面積を減少させずにセル毎にセルに一体化されている、ナノプロジェクタに使用されるための液晶セル配列から形成されたパネルを提供することである。

これらの目的を達成するために、本発明の実施形態は、配列されたセルから形成され、ナノプロジェクタに使用されるためのパネルであって、各セルは、上側透明電極及び下側透明電極に囲まれた液晶層を有しており、前記上側透明電極の上側にMOS 制御トランジスタが配置されており、該MOS 制御トランジスタは、少なくとも３つの金属被覆層で覆われていることを特徴とするパネルを提供する。４つの隣り合う前記セルの集合体のMOS 制御トランジスタが前記集合体の中央部に配置されているように、各セルのMOS 制御トランジスタは前記セルの隅部に設けられており、上方の前記金属被覆層は、前記４つの隣り合うセルの集合体のMOS 制御トランジスタの上側を覆っており、前記パネルは、前記４つの隣り合うセルの集合体毎に、前記MOS 制御トランジスタを囲む導電性の第１の環状体を備えており、該第１の環状体は、下方の前記金属被覆層から絶縁体を介して各セルの前記上側透明電極に延びている。

本発明の実施形態によれば、前記パネルは、前記４つの隣り合うセルの集合体毎に、前記MOS 制御トランジスタを囲み、前記第１の環状体の上側に設けられた導電性の第２の環状体及び導電性の第３の環状体を更に備えており、前記第２の環状体は、中間の前記金属被覆層から前記下方の金属被覆層に延びており、前記第３の環状体は、前記上方の金属被覆層から前記中間の金属被覆層に延びている。

本発明の実施形態によれば、前記パネルは、前記セル毎に、前記MOS 制御トランジスタの主電極に接続された前記下方の金属被覆層の金属被覆体から前記上側透明電極に延びる導電性のバイアを更に備えている。

本発明の実施形態によれば、前記第１の環状体の径方向の幅が0.2 乃至0.3 μm である。

本発明の実施形態によれば、前記絶縁体は酸化シリコンから形成されており、１乃至５nmの厚さを有している。

本発明の実施形態は、配列されたセルから形成され、ナノプロジェクタに使用されるためのパネルを製造するための方法であって、半導体層で覆われた第１の絶縁層によって覆われた半導体基板を備えたウエハを準備する工程と、４つの隣り合うセル夫々のMOS 制御トランジスタが前記４つの隣り合うセルの集合体の中央部に配置されるように、各セルの隅部であって前記半導体層の活性領域に各セルのMOS 制御トランジスタを形成し、前記半導体層の残りの領域を酸化させる工程と、形成された構造体に第２の絶縁層を堆積させ、前記４つの隣り合うセルの集合体のMOS 制御トランジスタを囲む第１の開口部を前記第２の絶縁層の上側から前記半導体基板に至るまで形成する工程と、前記第１の開口部に導電性材料を充填して導電性の第１の環状体を形成する工程と、各MOS 制御トランジスタの上側に少なくとも３つの金属被覆層を形成して、下方の前記金属被覆層の金属被覆体を前記第１の環状体上に形成し、上方の前記金属被覆層を、前記４つの隣り合うセルの集合体のMOS 制御トランジスタを連続して覆うように形成する工程と、前記金属被覆層を支持する構造体の表面を第１の透明板に結合し、前記半導体基板を除去して前記第１の環状体を露出させる工程と、各第１の環状体上に絶縁体を形成する工程と、前記セル毎に、前記第１の絶縁層及び前記絶縁体を第１の透明電極で覆う工程と、第２の透明電極を第２の透明板上に形成する工程と、前記第１及び第２の透明板を組み立てて、前記第１の透明電極及び第２の透明電極を、液晶層を介して互いに対向させる工程とを有することを特徴とする方法を提供する。

本発明の実施形態によれば、前記方法は、各MOS 制御トランジスタの上側に前記金属被覆層を形成する工程では、前記第１の環状体の上側に中間の前記金属被覆層から前記下方の金属被覆層に導電性の第２の環状体を形成する工程と、前記第２の環状体の上側に上方の前記金属被覆層から前記中間の金属被覆層に導電性の第３の環状体を形成する工程とを更に有する。

本発明の実施形態によれば、前記４つの隣り合うセルの集合体の夫々のMOS 制御トランジスタを囲む前記第１の開口部を形成する工程では、前記第２の絶縁層の上側から前記半導体基板に至るまで第２の開口部を形成し、前記第１の開口部に充填する工程では、前記第２の開口部に前記導電性材料を充填してバイアを形成し、前記金属被覆層を形成する工程では、前記下方の金属被覆層の金属被覆体を前記バイアの上に形成する。

本発明の前述及び他の特徴及び利点を、添付図面を参照して本発明を限定するものではない具体的な実施形態について以下に詳細に説明する。

画像を投影するためにナノプロジェクタに使用されるパネルを示す概略図である。画像を投影するためにナノプロジェクタに使用されるパネルの動作を示す電気回路図である。ナノプロジェクタに使用されるためのパネルの一部を概略的に示す断面図である。ナノプロジェクタに使用されるためのパネルの実施形態の一部を概略的に示す断面図である。ナノプロジェクタに使用されるためのパネルの一部を概略的に示す平面図である。ナノプロジェクタに使用されるためのパネルの別の実施形態の一部を概略的に示す断面図である。ナノプロジェクタに使用されるためのパネルを製造するための方法の一工程を概略的に示す断面図である。ナノプロジェクタに使用されるためのパネルを製造するための方法の一工程を概略的に示す断面図である。ナノプロジェクタに使用されるためのパネルを製造するための方法の一工程を概略的に示す断面図である。ナノプロジェクタに使用されるためのパネルを製造するための方法の一工程を概略的に示す断面図である。ナノプロジェクタに使用されるためのパネルを製造するための方法の一工程を概略的に示す断面図である。

明瞭化のために、同一の要素は異なる図面において同一の参照番号で示されており、更に、集積回路の表示ではよくあるように、様々な図面は正しい縮尺で示されていない。

図４は、ナノプロジェクタに使用されるためのパネルの一部を概略的に示す断面図である。図３に示された要素と共通する要素は、同一の参照番号で示されており、以下に再度説明されない。図５は、図４に示されたパネルのセルを示す平面図であり、図４に示された全ての要素が図５に示されているわけではない。

セル3 毎に、MOS 制御トランジスタ9 が、セル3 の隅部に設けられた、半導体層39のシリコン領域70（活性領域）に形成されている。半導体層39の残りの領域71が酸化している。図５に示されているように、４つの環状に隣り合うセル3 のMOS 制御トランジスタ9 が４つのセル3 の集合体の中央部にあるようにシリコン領域70は配置されている。

各MOS 制御トランジスタ9 は、複数の金属被覆層73、例えば３つの金属被覆層75,76,77のみで覆われている。

例えば銅から形成された下方の金属被覆層75及び中間の金属被覆層76は、MOS 制御トランジスタ9 のソースコンタクト、ドレインコンタクト及びゲートコンタクトの接続部分を形成するため、且つシリコン領域70を接地するために使用される。上方の金属被覆層77はセル3 に電力を供給するために使用される。

４つの隣り合うセル3 の集合体毎に、上方の金属被覆層77は、MOS 制御トランジスタ9 の上側に連なって設けられており、MOS 制御トランジスタに直接達する光線を遮るために光学的な遮蔽体として使用される。

セル3 毎に、導電性材料、例えば銅から形成されたバイア81が、MOS 制御トランジスタ9 の主電極に接続された下方の金属被覆層75の金属被覆体を上側透明電極35（第１の透明電極）に接続する。バイア81は、例えば、４つのセル3 の集合体の中心に近い位置に配置されている。

MOS 制御トランジスタ9 に横方向に達し得る寄生放射を遮るために、導電性材料から形成された第１の環状体83が下方の金属被覆層75から各セル3 の上側透明電極35に延びており、第１の環状体83は、４つの隣り合うセル3 のMOS 制御トランジスタ9 を囲んでいる。

導電性の第１の環状体83は、各液晶セル3 のコンデンサ21と並列に配置された蓄積コンデンサ27の電極として更に使用される。

このために、絶縁材料から形成された環状体85（絶縁体）が、導電性の第１の環状体83と各セル3 の上側透明電極35との間に設けられている。絶縁性の環状体85は、各セル3 の蓄積コンデンサ27の誘電体を形成しており、導電性の第１の環状体83は蓄積コンデンサ27の電極の一方を形成しており、上側透明電極35は蓄積コンデンサ27の電極の他方を形成している。

導電性の第１の環状体83は、図２の電気回路図に従って、全てのセル3 に共通する下側透明電極33のように接地されている。

導電性の第１の環状体83の幅w 、絶縁性の環状体85の厚さe 、及びそれらの特性が、蓄積コンデンサに関して所望の値を得るべく選択されている。

図４及び５に示されたタイプのパネルの利点は、MOS 制御トランジスタがMOS 制御トランジスタに直接達する光線から、上述したように上方の金属被覆層によって保護され、４つの隣り合うセルのMOS 制御トランジスタを囲む導電性の環状体によって横方向の寄生放射から保護されることである。

このようなパネルの別の利点は、４つの隣り合うセルのMOS 制御トランジスタを囲み、寄生放射からMOS 制御トランジスタを保護するための導電性の環状体が、各セルの蓄積コンデンサの電極を更に形成していることである。従って、MOS 制御トランジスタの隣りに各セルの蓄積コンデンサを形成する必要がなく、それ故、セルの有効表面積を減少させずにMOS 制御トランジスタは３つの金属被覆層のみで覆われ得る。

図６は、ナノプロジェクタに使用されるための別のパネルの一部を概略的に示す断面図である。

４つの隣り合うセル3 のMOS 制御トランジスタ9 を囲む導電性の第１の環状体83に加えて、MOS 制御トランジスタ9 の寄生放射からの保護を更に改善すべく、導電性の第２の環状体87及び第３の環状体89が第１の環状体83の上側に配置されている。

第２の環状体87は、中間の金属被覆層76から下方の金属被覆層75に延びている。第３の環状体89は、上方の金属被覆層77から中間の金属被覆層76に延びている。第２の環状体87及び第３の環状体89は、例えば第１の環状体83と同一の導電性材料から形成されている。

図６に示されたタイプのパネルでは、４つの隣り合うセル3 のMOS 制御トランジスタ9 は、光を通さない材料で全体的に囲まれている。すなわち、MOS 制御トランジスタの上側に、連続した上方の金属被覆層77が配置されており、MOS 制御トランジスタの横方向に導電性の第１，第２及び第３の環状体83,87,89が配置されている。

図7A乃至7Eは、図４及び５に示されたタイプのパネルを製造するための方法の連続的な工程を概略的に示す断面図である。

図7Aは、MOS 制御トランジスタ9 が形成されているSOI （シリコンオンインシュレータ）タイプの基板を概略的に示す断面図である。

半導体基板36、例えばシリコン基板が、例えば本分野で現在BOX （Buried OXide）と称される酸化シリコンから形成された第１の絶縁層37で覆われ、第１の絶縁層37自体は、例えば単結晶シリコンから形成された半導体層39で覆われる。半導体層39の厚さは、例えば50乃至250 nmであり、例えば約150 nmである。

MOS 制御トランジスタ9 が、半導体層39の活性領域70に形成される。各MOS 制御トランジスタ9 は導電性のゲート42を有し、ゲート42は、ゲート絶縁体43と、ゲート42を囲むスペーサ45と、ソース及びドレインの領域47とによって半導体層39の表面から絶縁される。各MOS 制御トランジスタ9 は、パネルのセル3 の制御トランジスタに相当する。４つの隣り合うセル3 のMOS 制御トランジスタ9 が４つのセル3 の集合体の中央部に設けられているように、MOS 制御トランジスタ9 はセル3 の隅部に形成される。活性領域70の外側で半導体層39は酸化し、このような酸化した半導体層39は、酸化シリコンから形成された透明な領域71に相当する。

図7Bは、形成された構造体に第２の絶縁層51を堆積した後の構造体を示している。セル3 毎に、第２の開口部79が、例えばセルの隅部の活性領域70の隣りに第２の絶縁層51の上側から半導体基板36に至るまで形成される。第２の開口部79と同時に、４つの隣り合うセル3 のMOS 制御トランジスタ9 を囲む第１の開口部82が、第２の絶縁層51の上側から半導体基板36に至るまで形成される。その後、第２の開口部79及び第１の開口部82に、導電性材料80、例えば銅が充填される。導電性材料80が充填された第２の開口部79及び第１の開口部82は夫々、半導体基板36に至るまで延びるバイア81及び第１の環状体83を形成する。

大きさの例として、導電性の各第１の環状体83の幅w が、例えば0.2 乃至0.3 μm であり、例えば約0.25μm である。

図7Cは、複数の金属被覆層73、例えば３つの金属被覆層75,76,77を例えば銅からMOS 制御トランジスタ9 の上側に形成した後の構造体を示している。下方の金属被覆層75の金属被覆体がバイア81及び第１の環状体83の上に配置されている。上方の金属被覆層77は、４つの隣り合うセル3 の各集合体のMOS 制御トランジスタ9 を連続して覆うために形成されている。

図7Dは、金属被覆層73を支持する構造体を例えばガラスから形成された第１の透明板54に結合し、半導体基板36を除去した後の構造体を示している。そのため、導電性の第１の環状体83が第１の絶縁層37の面から露出している。

図7Eは、導電性の第１の環状体83の見えている面の上に絶縁材料から形成された環状体85が形成されている構造体を示している。絶縁性の環状体85は、例えば酸化シリコン又は高誘電率の材料から形成される。絶縁性の環状体85の厚さe は、例えば１乃至５nmであり、例えば約２nmである。その後、セル3 毎に、第１の透明電極35（上側透明電極）が第１の絶縁層37及び絶縁性の環状体85の上に形成される。このようにしてプレート100 が得られる。

例えばガラスから形成された第２の透明板32上に第２の透明電極33（下側透明電極）が形成され、プレート102 が形成される。

その後、プレート100 及びプレート102 は互いに対向して置かれ、スペーサが配置され、液晶層7 がプレート100 及びプレート102 間に挿入される。その結果、図４に示されたタイプの構造体が得られる。

第２の透明電極33及び第１の透明電極35は、例えばITO （インジウム酸化錫）から形成されている。

図６に示されたタイプのパネルを形成するために、導電性の第２及び第３の環状体87,89 が、上述されたタイプの方法の図7Cに示された金属被覆層形成工程で形成される。

下方の金属被覆層75を形成した後に、導電性の第２の環状体87が導電性の第１の環状体83の上側に形成される。中間の金属被覆層76を形成した後に、導電性の第３の環状体89が導電性の第２の環状体87の上側に形成される。

本発明の具体的な実施形態が記述されているが、様々な変更、修正及び改良が当業者に容易に想起される。

特に、酸化シリコンから形成された第１の絶縁層37を備えたパネルが記述されているが、第１の絶縁層37は、他のあらゆる透明な絶縁材料から形成されてもよい。

酸化シリコンから形成された半導体層39の残りの領域71が記述されているが、残りの領域71は他のあらゆる透明な絶縁材料から形成されてもよい。

導電性の第１の環状体83が導電性材料から形成されていると記述されているが、第１の環状体83は、異なる導電性材料から形成された複数の層を有してもよい。導電性の第２及び第３の環状体87,89 についても同様である。

3 セル
7 液晶層
9 MOS 制御トランジスタ
32 第２の透明板
33 下側透明電極，第２の透明電極
35 上側透明電極，第１の透明電極
36 半導体基板
37 第１の絶縁層
39 半導体層
51 第２の絶縁層
54 第１の透明板
70 活性領域
71 残りの領域
75,76,77 金属被覆層
79 第２の開口部
80 導電性材料
81 バイア
82 第１の開口部
83 第１の環状体
85 絶縁体
87 第２の環状体
89 第３の環状体

Claims

配列されたセルから形成され、ナノプロジェクタに使用されるためのパネルであって、
各セルは、上側透明電極及び下側透明電極に囲まれた液晶層を有しており、前記上側透明電極の上側にMOS 制御トランジスタが配置されており、該MOS 制御トランジスタは、少なくとも３つの金属被覆層で覆われており、
４つの隣り合う前記セルの集合体のMOS 制御トランジスタが前記集合体の中央部に配置されているように、各セルのMOS 制御トランジスタは前記セルの隅部に設けられており、
上方の前記金属被覆層は、前記４つの隣り合うセルの集合体のMOS 制御トランジスタの上側を覆っており、
前記パネルは、前記４つの隣り合うセルの集合体毎に、前記MOS 制御トランジスタを囲む導電性の第１の環状体を備えており、該第１の環状体は、下方の前記金属被覆層から絶縁体を介して各セルの前記上側透明電極に延びていることを特徴とするパネル。
前記４つの隣り合うセルの集合体毎に、前記MOS 制御トランジスタを囲み、前記第１の環状体の上側に設けられた導電性の第２の環状体及び導電性の第３の環状体を更に備えており、
前記第２の環状体は、中間の前記金属被覆層から前記下方の金属被覆層に延びており、
前記第３の環状体は、前記上方の金属被覆層から前記中間の金属被覆層に延びていることを特徴とする請求項１に記載のパネル。
前記セル毎に、前記MOS 制御トランジスタの主電極に接続された前記下方の金属被覆層の金属被覆体から前記上側透明電極に延びる導電性のバイアを更に備えていることを特徴とする請求項１又は２に記載のパネル。
前記第１の環状体の径方向の幅が0.2 乃至0.3 μm であることを特徴とする請求項１乃至３のいずれかに記載のパネル。
前記絶縁体は酸化シリコンから形成されており、１乃至５nmの厚さを有していることを特徴とする請求項１乃至４のいずれかに記載のパネル。
配列されたセルから形成され、ナノプロジェクタに使用されるためのパネルを製造するための方法であって、
半導体層で覆われた第１の絶縁層によって覆われた半導体基板を備えたウエハを準備する工程と、
４つの隣り合うセル夫々のMOS 制御トランジスタが前記４つの隣り合うセルの集合体の中央部に配置されるように、各セルの隅部であって前記半導体層の活性領域に各セルのMOS 制御トランジスタを形成し、前記半導体層の残りの領域を酸化させる工程と、
形成された構造体に第２の絶縁層を堆積させ、前記４つの隣り合うセルの集合体のMOS 制御トランジスタを囲む第１の開口部を前記第２の絶縁層の上側から前記半導体基板に至るまで形成する工程と、
前記第１の開口部に導電性材料を充填して導電性の第１の環状体を形成する工程と、
各MOS 制御トランジスタの上側に少なくとも３つの金属被覆層を形成して、下方の前記金属被覆層の金属被覆体を前記第１の環状体上に形成し、上方の前記金属被覆層を、前記４つの隣り合うセルの集合体のMOS 制御トランジスタを連続して覆うように形成する工程と、
前記金属被覆層を支持する構造体の表面を第１の透明板に結合し、前記半導体基板を除去して前記第１の環状体を露出させる工程と、
各第１の環状体上に絶縁体を形成する工程と、
前記セル毎に、前記第１の絶縁層及び前記絶縁体を第１の透明電極で覆う工程と、
第２の透明電極を第２の透明板上に形成する工程と、
前記第１及び第２の透明板を組み立てて、前記第１の透明電極及び第２の透明電極を、液晶層を介して互いに対向させる工程と
を有することを特徴とする方法。
各MOS 制御トランジスタの上側に前記金属被覆層を形成する工程では、
前記第１の環状体の上側に中間の前記金属被覆層から前記下方の金属被覆層に導電性の第２の環状体を形成する工程と、
前記第２の環状体の上側に上方の前記金属被覆層から前記中間の金属被覆層に導電性の第３の環状体を形成する工程と
を更に有することを特徴とする請求項６に記載の方法。
前記４つの隣り合うセルの集合体のMOS 制御トランジスタを囲む前記第１の開口部を形成する工程では、前記第２の絶縁層の上側から前記半導体基板に至るまで第２の開口部を更に形成し、
前記第１の開口部に充填する工程では、前記第２の開口部に前記導電性材料を更に充填してバイアを形成し、
前記金属被覆層を形成する工程では、前記下方の金属被覆層の金属被覆体を前記バイアの上に形成することを特徴とする請求項６又は７に記載の方法。