JP6177573B2 - 半導体装置、画像表示装置、記憶装置、及び電子機器 - Google Patents

Description

本発明は、半導体装置に関する。また当該半導体装置が適用された画像表示装置、記憶装置、及び電子機器に関する。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路などは半導体装置の一態様である。

選択トランジスタを含む複数の機能回路を備える半導体装置が知られている。選択トランジスタは例えば、液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子、電気泳動素子などの表示素子を備える画像表示装置、またはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子などの記憶素子を備える記憶装置などに応用されている。

例えば、選択トランジスタが適用された表示装置として、特許文献１には有機ＥＬ媒体を用いた表示パネルが開示されている。

また、上記選択トランジスタには、ｎチャネル型のトランジスタが用いられることが多い。ｎチャネル型のトランジスタは、移動度の高い電子をキャリアとするため高速動作が可能である点、また比較的小さいサイズのトランジスタであっても大きな電流を流すことができるため微細化に適している点、などがその理由に挙げられる。

一方、近年では携帯電話やタブレット端末といった、小型の携帯機器の開発が進められている。このような機器はバッテリーによって駆動するため、低消費電力化が望まれている。また機器の小型化を実現するため、機器を構成する回路素子や、これらをつなぐ配線の数をできるだけ低減することが望まれている。

また、半導体装置の駆動周波数を高めることが望まれている。例えば画像表示装置においては表示品位の向上のため、画素数を増大させることや、２倍速、４倍速といった高速表示を行うことが検討されている。また例えば記憶装置においては、データの書き込みや読み出し動作の高速化が求められている。

特開平８−２３４６８３号公報

上述のように、機能回路に含まれる選択トランジスタにはｎチャネル型のトランジスタが多く用いられる。しかしながら、選択トランジスタを介して機能素子に所定の電位を書き込む際、選択トランジスタを確実にオン状態とするため、当該選択トランジスタのゲートには、機能素子に書き込む電位よりも十分に高い電位を入力する必要があった。

例えば、選択トランジスタのゲートに入力する電位と、書き込むための電位に同じ電位を用いる場合には、選択トランジスタのオン抵抗を十分に低減できずに遅延が生じ、駆動周波数を高速化できない。さらにこのとき、選択トランジスタを介して書き込まれた電位は、当該選択トランジスタのしきい値電圧分低下してしまう場合もある。

そのため、当該ゲートに入力する電位を生成する電源回路や、電源回路から当該電位を供給するための配線や端子を別途設ける必要があり、電子機器の低消費電力化や小型化を阻害する要因の一つとなっていた。

本発明は、このような技術的背景のもとでなされたものである。したがって本発明の一態様は、消費電力が低減された、選択トランジスタを備える半導体装置を提供することを課題の一とする。また、電源電位を入力する配線及び端子が削減され、且つ高速動作が可能な半導体装置を提供することを課題の一とする。

本発明の一態様は、上記課題の少なくとも一を解決するものである。

上記課題を解決するために、本発明は、選択トランジスタのゲートに接続されるゲート線に接続する、バッファ回路の構成に着眼した。当該バッファ回路に、単一の高電源電位を用いて、当該高電源電位よりも高い電位を生成する機能を持たせると共に、選択信号に応じて当該電位を出力可能な構成とすればよい。

すなわち、本発明の一態様は、選択トランジスタを備える機能回路と、選択トランジスタのゲートと第１の信号線を介して電気的に接続されるバッファ回路と、を有する。バッファ回路は、順に直列接続された第１〜第ｎのインバータと、ブートストラップ回路と、遅延回路と、を備える。第１のインバータの入力端子は、選択信号が入力される配線が電気的に接続され、第ｎのインバータの出力端子は、第１の信号線と電気的に接続され、第１〜第ｎ―１のインバータのそれぞれの高電位入力端子は、第１の電位が入力される第２の信号線と電気的に接続され、第１〜第ｎのインバータのそれぞれの低電位入力端子は、第１の電位よりも低い第２の電位が入力される第３の信号線と電気的に接続される。ここで、遅延回路は、選択信号に応じてブートストラップ回路に選択信号よりも遅延した遅延信号を出力する。ブートストラップ回路は、遅延信号に応じて、第ｎのインバータの高電位入力端子に、第１の電位よりも高い第３の電位を出力する構成とする。

このような構成の半導体装置は、バッファ回路を構成する複数のインバータのうち、最も出力側に配置されるインバータに入力する高電源電位を、ブートストラップ回路により昇圧することを特徴としている。

さらに、バッファ回路に設けられる遅延回路により、選択信号の入力よりも遅れてブートストラップ回路による昇圧が開始されることを特徴とする。

ここで、バッファ回路に選択信号が入力されると、まずゲート線（第１の信号線）に所定の電位（第１の電位に近い電位）が与えられ、その後にブートストラップ回路により当該ゲート線の電位が昇圧され、その結果バッファ回路はゲート線に所定の電位よりも高い電位（第３の電位）を出力することができる。

このようにまずゲート線に所定の電位を与えた後に、ブートストラップ回路により当該電位を昇圧することにより、効率的に昇圧できるだけでなく、ブートストラップ回路を構成する容量素子の容量値を小さくすることができる。例えば、ブートストラップ回路を構成する容量素子の容量値を、ゲート線に接続される容量成分の総和に対して半分以下にまで小さくすることもできる。

ここで例えば、選択信号の入力と同時にブートストラップ回路によって昇圧を行う構成とした場合、ブートストラップ回路内の容量の容量値がゲート線に接続される容量成分の総和に対して十分大きな容量値でない場合などでは、十分な昇圧が行われない、若しくは逆にゲート線の電位が低下してしまう恐れがある。したがって、このような構成では、ブートストラップ回路内の容量を小さくすることができず、回路の占有面積が極めて大きくなってしまい、装置の小型化を阻害してしまう。

また、上記構成とすることにより、ブートストラップ回路は、選択信号が入力されていない非選択時（ゲート線の非選択時）には昇圧を行わないため、バッファ回路内の非選択時における消費電力の増大を抑制することができる。

なお、上記機能回路は、ソース又はドレインの一方に書き込み電位が入力される信号線（ソース線）が電気的に接続される選択トランジスタと、当該選択トランジスタのソース又はドレインの他方に電気的に接続される機能素子とを有する。当該機能素子は、選択トランジスタを介してソース線から入力される電位によって様々な機能を発現する回路である。

例えば機能回路としては、発光素子や液晶素子が適用された画像表示装置における画素や、ＤＲＡＭやＳＲＡＭなどの記憶装置におけるメモリセルに相当する。また、機能素子としては、上記機能回路の選択トランジスタを除いた部分に相当し、例えば発光素子が適用された画像表示装置における、発光素子、保持容量素子、及び電流制御用トランジスタなどからなる回路であり、また記憶装置においては、例えばＤＲＡＭにおける容量素子、ＳＲＡＭにおけるフリップフロップ回路に相当する。

また、本発明の他の一態様として、上記遅延回路をＲＣ回路で構成してもよい。

また、本発明の他の一態様として、上記遅延回路を第ｎ＋１のインバータで構成してもよい。

このように、遅延回路として容量素子と抵抗素子を備えるＲＣ回路を用いると、簡単な構成で遅延回路を構成することができる。また、遅延回路としてインバータを有する回路を用いると抵抗素子を使用しなくてもよいため、他のインバータと共通の工程により遅延回路を作製することができる。ここでインバータを構成するトランジスタのサイズを変更するなどして、インバータの電流供給能力を調整することにより、遅延時間を自由に設定することができる。

また、本発明の他の一態様は、上記半導体装置におけるブートストラップ回路が、第ｎ＋２のインバータと、容量素子と、スイッチと、を備える構成とする。第ｎ＋２のインバータは、入力端子に遅延信号が入力され、且つ出力端子が容量素子の一方の端子と電気的に接続する。またスイッチは、一方の端子が第２の信号線と電気的に接続し、且つ他方の端子が容量素子の他方の端子及び第ｎのインバータの高電位入力端子に電気的に接続する。また遅延信号に応じて、スイッチがオフ状態となり、且つ容量素子の他方の端子に第１の電位が与えられることにより、第３の電位が第ｎのインバータの高電位入力端子に出力される構成とする。

バッファ回路内のブートストラップ回路をこのような構成とすることにより、選択信号が入力されていない非選択状態である期間に、容量素子を充電しておくことができる。したがって、遅延信号が入力された直後に、バッファ回路内の最も出力側のインバータを介して急速にゲート線の電位を所定の電位よりも高い電位に昇圧することができる。

ここで例えば、バッファ回路の出力端子の電位をブートストラップ回路によって昇圧する構成とすることもできるが、その場合、選択信号が入力された直後から、少なくともブートストラップ回路内の容量素子、及びゲート線に接続される選択トランジスタのゲート容量を充電する必要があるため、ゲート線の電位は低い電位から徐々に上昇し、その電位が安定するまでに長い期間を要する。一方、上記構成とすることにより、ゲート線に高い電位を直接入力できるため、極めて短い期間で書き込み動作を開始でき、駆動周波数が向上する。

また、本発明の他の一態様は、上記半導体装置におけるブートストラップ回路が、第ｎ＋２のインバータと、容量素子と、ｐチャネル型のトランジスタと、を備える構成とする。第ｎ＋２のインバータは、入力端子に遅延信号が入力され、且つ出力端子が容量素子の一方の端子と電気的に接続する。またトランジスタは、第１端子が第２の信号線と電気的に接続し、且つ第２端子が容量素子の他方の端子及び第ｎのインバータの高電位入力端子に電気的に接続し、且つゲートが第ｎ＋２のインバータの出力端子と電気的に接続する。また遅延信号に応じて、トランジスタがオフ状態となり、且つ容量素子の他方の端子に第１の電位が与えられることにより、第３の電位が第ｎのインバータの高電位入力端子に出力される構成とする。

またこのように、ブートストラップ回路内のスイッチとして、ｐチャネル型のトランジスタを用いることが好ましい。ｐチャネル型のトランジスタを用いることで当該スイッチを介してバッファ回路内の最も出力側のインバータの高電位入力端子にあらかじめ入力される電位が、スイッチのしきい値電圧分低下してしまうことが抑制されるため、ブートストラップ回路による昇圧効率を向上させることができる。

また、本発明の一態様の画像表示装置は、上記半導体装置において、機能回路が発光素子を備えることを特徴とする。

また、本発明の他の一態様の画像表示装置は、上記半導体装置において、機能回路が液晶素子を備えることを特徴とする。

上述したバッファ回路を、有機ＥＬ素子などの発光素子が適用された画像表示装置や、液晶素子が適用された液晶表示装置に適用できる。そのため、低消費電力で且つ駆動周波数が高められた画像表示装置とできる。したがって画素数を増大させられると共に、高速表示に適した画像表示装置を実現できる。

また、本発明の一態様の記憶装置は、上記半導体装置において、機能回路が記憶素子を備えることを特徴とする。

上述したバッファ回路は選択トランジスタを備える記憶装置に適用できる。したがって低消費電力で、且つ高速動作が実現された記憶装置を実現できる。記憶素子としては、例えばＤＲＡＭやＳＲＡＭなどの揮発性の記憶素子や、フラッシュメモリ、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などの不揮発性の記憶素子などが挙げられる。

また、本発明の一態様の電子機器は、上記画像表示装置、並びに上記記憶装置のうちの少なくとも一と、バッテリーと、を備えることを特徴とする。

また、上述したバッファ回路が適用された画像表示装置や記憶装置を、バッテリーによって電力が供給される携帯機器に適用することにより、駆動期間を延長できるため好ましい。また、電源回路や配線を低減できるため機器の小型化を実現できる。

本発明の一態様によれば、消費電力が低減された、選択トランジスタを備える半導体装置を提供できる。また、電源電位を入力する配線及び端子が削減され、且つ高速動作が可能な半導体装置を提供できる。

本発明の一態様の、半導体装置の構成例を説明する図。 本発明の一態様の、半導体装置の構成例を説明する図。 本発明の一態様の、半導体装置の構成例を説明する図。 本発明の一態様の、半導体装置の構成例を説明する図。 本発明の一態様の、半導体装置の構成例を説明する図。 本発明の一態様の、半導体装置の回路動作例を説明する図。 本発明の一態様の、半導体装置の回路動作例を説明する図。 本発明の一態様の、半導体装置の回路動作例を説明する図。 本発明の一態様の、画素の構成例を説明する図。 本発明の一態様の、メモリセルの構成例を説明する図。 本発明の一態様の、メモリセルの構成例を説明する図。 本発明の一態様の、表示装置の構成例を説明する図。 本発明の一態様の、表示装置の構成例を説明する図。 本発明の一態様の、表示装置に係る信号の遅延を説明する図。 本発明の一態様の、電子機器の構成例を説明する図。 本発明の一態様の、電子機器の構成例を説明する図。 実施例に係る回路を説明する図。 実施例に係る入出力特性を説明する図。 実施例に係る入出力特性を説明する図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

また、本明細書等において「第１」、「第２」、「第３」等の数詞の付く用語は、要素を区別するために便宜的に用いているものであり、数的に限定するものではなく、また配置及び段階の順序を限定するものでもない。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

また、本明細書等において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」または「第１端子」と呼び、ソース、又はドレインの他方を「第２電極」または「第２端子」とも呼ぶことがある。なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。

なお、本明細書等において、ダイオードの２つの電極をそれぞれ「第１の端子」、「第２の端子」や、「第１端子」、「第２端子」、または「第１の電極」、「第２の電極」や、「第１電極」、「第２電極」などと呼ぶことがある。ここで、第１電極から第２電極に向かって電流が流れる向きをダイオードの順方向、その逆を逆方向とする。また、これらの電極の一つを単純に「端子」、「電極」、「一端」、「一方」などと呼ぶこともある。

また、本明細書等において、コイルや抵抗、容量などの２端子素子の２つの端子をそれぞれ「第１の端子」、「第２の端子」や、「第１端子」、「第２端子」、または「第１の電極」、「第２の電極」や、「第１電極」、「第２電極」などと呼ぶことがある。また、これらの端子の一つを単純に「端子」、「電極」、「一端」、「一方」などと呼ぶこともある。

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチ、抵抗素子、コイル、容量素子、その他の各種機能を有する素子などが含まれる。

なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位であれば、その配線はＡが接続されたノードと見なせる。

また、本明細書等において接地されているとは、接地電位が与えられていることをいう。また本明細書等に記載する接地電位には、基準電位、または共通電位を含む。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置が適用された画像表示装置の一例として、発光素子が適用された画像表示装置の構成例とその動作例について、図面を参照して説明する。

［表示装置について］
図１（Ａ）は、表示装置１００の概略図を示している。

表示装置１００は、マトリクス状に配置された複数の画素１０２と、第１の駆動回路１０３と、第２の駆動回路１０４を備える。

また画素１０２のそれぞれは、少なくとも選択トランジスタ１２１と機能素子１２３を有し、該機能素子１２３は選択トランジスタ１２１の第２端子に接続され、少なくとも発光素子を備える。

複数の画素１０２のうち、行に沿って隣接する複数の画素１０２のそれぞれの選択トランジスタ１２１のゲートは、ゲート線ＧＬと電気的に接続されている。また、複数のゲート線ＧＬは、それぞれバッファ回路１０１に電気的に接続されている。それぞれのバッファ回路１０１は、第１の駆動回路１０３と電気的に接続されている。

また、複数の画素１０２のうち、列に沿って隣接する複数の画素１０２のそれぞれの選択トランジスタ１２１の第１端子（ソース又はドレインの一方）は、ソース線ＳＬと電気的に接続されている。また、複数のソース線ＳＬのそれぞれは、第２の駆動回路１０４と電気的に接続されている。

第１の駆動回路１０３は、複数のバッファ回路１０１に対して選択信号を送信する。選択信号が入力されたバッファ回路１０１に接続されるゲート線ＧＬが選択されることにより、行に沿って隣接する複数の画素１０２が選択される。すなわち、当該画素１０２の選択トランジスタ１２１がオン状態となる。

また、第２の駆動回路１０４は、複数のソース線ＳＬに対して選択的に書き込み信号を送信する。ここで、第１の駆動回路１０３によって選択されたゲート線ＧＬに電気的に接続された複数の画素１０２に対して、当該書き込み信号に応じた書き込みを行うことができる。

図１（Ｂ）は、バッファ回路１０１と、これに電気的に接続される１つの画素１０２を抜き出した回路図である。

［画素について］
画素１０２は、選択トランジスタ１２１と機能素子１２３を備える。機能素子１２３は、発光素子１６１と、容量素子１６２と、トランジスタ１６３を備える。また画素１０２には、ゲート線ＧＬ、ソース線ＳＬ、アノード線ＡＬ、及びカソード線ＣＬがそれぞれ電気的に接続されている。

選択トランジスタ１２１は、ゲートがゲート線ＧＬと電気的に接続され、第１端子がソース線ＳＬと電気的に接続され、第２端子が容量素子１６２の第１端子、及びトランジスタ１６３のゲートに電気的に接続される。容量素子１６２は、第２端子がアノード線ＡＬと電気的に接続される。トランジスタ１６３は、第１端子が発光素子１６１の第１端子に電気的に接続され、第２端子がアノード線ＡＬと電気的に接続される。発光素子１６１は、第２端子がカソード線ＣＬと電気的に接続される。

ここで、選択トランジスタ１２１の第２端子と、容量素子１６２の第１端子と、トランジスタ１６３のゲートに電気的に接続されるノードをノードＮ２とする。

アノード線ＡＬには、カソード線ＣＬに入力されるよりも高い電位が入力される。

トランジスタ１６３はｐチャネル型のトランジスタである。トランジスタ１６３は、発光素子１６１に流れる電流を制御するために設けられる。

容量素子１６２は、選択トランジスタ１２１を介してノードＮ２に書き込まれた電位を保持するために設けられる。ノードＮ２に保持された電位によりトランジスタ１６３を介して流れる電流の大きさが制御され、発光素子１６１の発光輝度が制御される。

発光素子１６１は、一対の電極間に電圧を印加することにより発光する素子である。代表的には、一対の電極間に発光性の有機化合物を含む層が挟持された有機ＥＬ素子を用いることができる。また、一対の電極間に発光性の無機化合物を含む層が挟持された無機ＥＬ素子や、ＬＥＤ素子などの種々の発光素子を用いることができる。

なお、本実施の形態では、画素１０２として、２つのトランジスタと１つの容量素子と、１つの発光素子を組み合わせた構成を例示したが、この構成に限られることなく、様々な構成を採ることができる。例えばトランジスタの特性変動に対する補正回路などを設ける構成としてもよい。また、本構成ではトランジスタ１６３にｐチャネル型のトランジスタを用いる構成としたが、選択トランジスタ１２１と同様のｎチャネル型のトランジスタを用いてもよい。

以上が画素１０２の構成についての説明である。

［バッファ回路について］
バッファ回路１０１には、高電源電位ＶＤＤと、低電源電位ＶＳＳが入力される。またバッファ回路１０１の入力側には、第１の駆動回路１０３から出力された選択信号ＩＮが入力される。またバッファ回路１０１の出力側には、ゲート線ＧＬが電気的に接続される。

バッファ回路１０１は、選択信号ＩＮに応じて、高電源電位ＶＤＤよりも高い電位を生成し、当該電位をゲート線ＧＬに出力する。

バッファ回路１０１は、少なくとも２つの直列接続されたインバータ（インバータ１３１及びインバータ１３３）と、遅延回路１１０と、ブートストラップ回路１１１を備える。

インバータ１３３は、入力端子に選択信号ＩＮが入力され、高電位入力端子に高電源電位ＶＤＤが入力され、低電位入力端子に低電源電位ＶＳＳが入力される。また出力端子はインバータ１３１の入力端子に電気的に接続される。

また、インバータ１３１は、出力端子がゲート線ＧＬと電気的に接続され、高電位入力端子がブートストラップ回路１１１に電気的に接続され、低電位入力端子に低電源電位ＶＳＳが入力される。

遅延回路１１０には、選択信号ＩＮが入力される。遅延回路１１０は、選択信号ＩＮに応じて、選択信号ＩＮより遅延した遅延信号Ｓ（または遅延信号Ｓ及び反転遅延信号ＳＢ）を生成し、ブートストラップ回路１１１に出力する。

ブートストラップ回路１１１には、遅延信号Ｓ（または遅延信号Ｓ及び反転遅延信号ＳＢ）、高電源電位ＶＤＤ、及び低電源電位ＶＳＳが入力される。

ブートストラップ回路１１１は、遅延回路１１０から入力される遅延信号Ｓ（または遅延信号Ｓ及び反転遅延信号ＳＢ）に応じて、インバータ１３１の高電位入力端子に接続されるノード（ノードＮ１）に高電源電位ＶＤＤよりも高い電位を出力する。

図１（Ｂ）には、ブートストラップ回路１１１の構成の一例を示している。図１（Ｂ）には、容量素子１１３と、３つのスイッチ（スイッチ１１４、スイッチ１１５、スイッチ１１６）を備える構成を示している。

スイッチ１１４の第１端子には高電源電位ＶＤＤが入力され、第２端子は容量素子１１３の第１端子、及びインバータ１３１の高電位入力端子に電気的に接続されている。スイッチ１１５の第１端子には高電源電位ＶＤＤが入力され、第２端子は容量素子１１３の第２端子、及びスイッチ１１６の第１端子に電気的に接続されている。またスイッチ１１６の第２端子には低電源電位ＶＳＳが入力されている。

ここで、スイッチ１１５は遅延回路１１０で生成された遅延信号Ｓによって動作が制御され、スイッチ１１４及びスイッチ１１６は、遅延信号Ｓに対して位相が反転した反転遅延信号ＳＢによって動作が制御される。

選択信号ＩＮによりバッファ回路１０１が非選択状態のときでは、スイッチ１１５がオフ状態であり、スイッチ１１４及びスイッチ１１６がオン状態となるように制御される。このとき、容量素子１１３の第１端子には高電源電位ＶＤＤが与えられ、第２端子には低電源電位ＶＳＳが与えられており、容量素子１１３は充電された状態となる。

ここで、選択信号ＩＮによりバッファ回路１０１が非選択状態から選択状態に移行すると、まずインバータ１３３及びインバータ１３１を介してゲート線ＧＬに高電源電位ＶＤＤ（または高電源電位ＶＤＤに近い所定の電位）が与えられる。

続いて、ゲート線ＧＬの電位が安定した後に、遅延回路１１０から遅延信号Ｓ及び反転遅延信号ＳＢが出力される。遅延信号Ｓ及び反転遅延信号ＳＢに応じてスイッチ１１５がオン状態に、またスイッチ１１４及びスイッチ１１６がオフ状態にそれぞれ推移する。したがって、容量素子１１３の第２端子にはスイッチ１１５を介して高電源電位ＶＤＤに対応した電位が入力され、これに応じてインバータ１３１の高電位入力端子に入力するノードＮ１の電位が上昇する。その結果、インバータ１３１の出力端子に電気的に接続されたゲート線ＧＬの電位が上昇する。

このようにして、バッファ回路１０１はゲート線ＧＬに対して高電源電位ＶＤＤよりも高い電位を出力することができる。

上記のようにまずゲート線ＧＬに高電源電位ＶＤＤを与えた後に、ブートストラップ回路１１１により当該電位を昇圧することにより、効率的に昇圧できるだけでなく、ブートストラップ回路１１１を構成する容量素子１１３の大きさを小さくすることができる。例えば、容量素子１１３の容量値を、ゲート線ＧＬに接続される容量成分の総和に対して半分以下にまで小さくすることもできる。

ここで例えば、選択信号ＩＮの入力と同時にブートストラップ回路によって昇圧を行う構成とした場合、ブートストラップ回路内の容量の容量値がゲート線に接続される容量成分の総和に対して十分大きな容量値でない場合などでは、十分な昇圧が行われない、若しくは逆にゲート線の電位が低下してしまう恐れがある。したがって、このような構成では、ブートストラップ回路内の容量を小さくすることができず、回路の占有面積が極めて大きくなり、装置の小型化を阻害してしまう。

また本発明の一態様のバッファ回路１０１の構成とすることにより、ブートストラップ回路１１１は、非選択時には昇圧を行わないため、バッファ回路１０１の非選択時における消費電力の増大を抑制することができる。

なお、上記ではブートストラップ回路１１１の構成が、遅延信号Ｓと反転遅延信号ＳＢの２つの信号を必要とする構成であるため、遅延回路１１０が遅延信号Ｓと反転遅延信号ＳＢを生成する構成としたが、ブートストラップ回路１１１が遅延信号Ｓのみで動作可能な構成の場合では、遅延回路１１０は遅延信号Ｓのみを出力すればよい。遅延回路１１０の構成は、遅延回路１１０が接続されるブートストラップ回路１１１の構成に応じて様々な形態を取りうる。

なお、バッファ回路１０１のより具体的な構成例及び動作例については、後に詳細に説明する。

以上が、図１（Ｂ）に示すバッファ回路１０１についての説明である。

なお、図１（Ｂ）にはバッファ回路１０１として、２つの直列接続されたインバータと、遅延回路１１０とブートストラップ回路１１１を備える構成としたが、３つ以上のインバータが直列接続された構成としてもよい。

図２には、インバータ１３３とインバータ１３１の間に、ｍ個のインバータ（インバータ１３５（１）〜インバータ１３５（ｍ））が直列接続された構成を示している。ここで、直列接続されたｍ個のインバータの個数が偶数になるように設定することが好ましい。

また、直列接続された複数のインバータは、入力側から出力側にかけて、すなわちインバータ１３３からインバータ１３１に向かって、段階的に電流供給能力が高くなるようにすることが好ましい。

［バッファ回路の構成例］
以下では、バッファ回路１０１のより具体的な構成例について、図面を参照して説明する。

＜構成例１＞
図３（Ａ）には、遅延回路１１０にＲＣ回路を適用した場合の、バッファ回路１０１の構成の一例を示している。なお、遅延回路１１０の構成以外は、図１（Ｂ）に示すバッファ回路と同じである。

図３（Ａ）に示す遅延回路１１０は、抵抗素子１４１と容量素子１４２とインバータ１４３を備える。抵抗素子１４１の第１端子には選択信号ＩＮが入力され、第２端子は容量素子１４２の第１端子、インバータ１４３の入力端子に電気的に接続されている。また容量素子１４２の第２端子には、低電源電位ＶＳＳが入力されている。

遅延回路１１０に入力される選択信号ＩＮによりバッファ回路１０１が選択状態に推移すると、容量素子１４２の第１端子が接続されるノードの電位が緩やかに変化することで、当該ノードの電位が選択信号ＩＮより遅延した遅延信号Ｓとして、ブートストラップ回路１１１内のスイッチ１１５に入力される。また、当該ノードの電位をインバータ１４３によって反転した信号が、反転遅延信号ＳＢとしてブートストラップ回路１１１内のスイッチ１１４及びスイッチ１１６に入力される。

なお、ここではブートストラップ回路１１１の構成が、遅延信号Ｓと反転遅延信号ＳＢの２つの信号を必要とする構成であるため、反転遅延信号ＳＢを生成するためにインバータ１４３が設けられている。したがってブートストラップ回路１１１が遅延信号Ｓのみで動作可能な構成の場合には、インバータ１４３を設けなくてもよい。

このように、ＲＣ回路を適用した構成とすることで、簡単な構成で遅延回路１１０を構成することができる。

＜構成例２＞
図３（Ｂ）には、遅延回路１１０に遅延用のインバータ１４５を適用し、またブートストラップ回路１１１の構成を異ならせたバッファ回路１０１の構成例を示す。なお、遅延回路１１０及びブートストラップ回路１１１以外の構成は、図１（Ｂ）に示す構成と同じである。

図３（Ｂ）に示すブートストラップ回路１１１は、図１（Ｂ）に示す構成において、スイッチ１１５とスイッチ１１６を一つのインバータ１１７に置き換えた構成である。インバータ１１７は、入力端子に遅延回路１１０から出力される遅延信号Ｓが入力され、出力端子が容量素子１１３の第２端子に電気的に接続する。またスイッチ１１４は遅延信号Ｓによって制御される。

遅延回路１１０として用いるインバータ１４５は、バッファ回路１０１に入力される選択信号ＩＮに応じてゲート線ＧＬの電位が高電源電位ＶＤＤに対応した電位に安定した後に、遅延信号Ｓを出力する。したがって、インバータ１３３及びインバータ１３１の電流供給能力及びゲート線ＧＬに付加する容量成分の総和に依存するゲート線ＧＬを充電するまでの時間や、ブートストラップ回路１１１内のスイッチ１１４の状態を反転させるための時間などを考慮して、インバータ１４５の電流供給能力を決定すればよい。例えば、インバータ１４５の電流供給能力が少なくともインバータ１３３、及びインバータ１３１よりも劣るものを用いる。

すなわち、選択信号ＩＮが供給された時点からゲート線ＧＬの電位が高電源電位ＶＤＤに対応した電位に安定するまでの時間よりも、選択信号ＩＮが供給された時点からインバータ１１７の出力が反転するまでの時間が長くなるように、インバータ１４５の電流供給能力を決定すればよい。

また、遅延時間を長く設定するため、遅延回路１１０内のインバータ１４５の出力端子が電気的に接続されるノードに、並列に容量素子を設けてもよい。また、当該ノードに直列に抵抗素子を設ける構成としてもよい。遅延回路１１０とブートストラップ回路１１１の間のノードにおける容量成分を大きくする、または抵抗成分を大きくすることにより、遅延時間を大きくすることができる。

ここで、バッファ回路１０１が非選択状態のとき、インバータ１４５からの出力電位に応じて、スイッチ１１４はオン状態になるように制御され、またインバータ１１７を介して容量素子１１３の第２端子には低電源電位ＶＳＳに対応した電位が入力された状態となる。

またバッファ回路１０１に入力される選択信号ＩＮに応じてインバータ１４５から出力される遅延信号Ｓにより、スイッチ１１４がオフ状態に推移すると共に、インバータ１１７を介して容量素子１１３の第２端子に接続されるノードに高電源電位ＶＤＤに対応した電位が与えられ、インバータ１３１の高電位入力端子に電気的に接続するノードＮ１の電位が、高電源電位ＶＤＤよりも高い電位に上昇する。

このように、遅延回路１１０としてインバータ１４５を用いると抵抗素子や容量素子などを使用しなくてもよいため、他のインバータと共通の工程により遅延回路を作製することができる。ここでインバータの電流供給能力を適宜調整することにより、遅延時間を最適な時間に調整することができる。

＜構成例３＞
本構成例では、構成例２で例示したバッファ回路１０１において、インバータ及びスイッチをトランジスタで構成した例を示す。

図４（Ａ）に示すバッファ回路１０１では、図３（Ｂ）に示した構成におけるインバータ１３３、インバータ１３１、インバータ１４５及びインバータ１１７に、それぞれＣＭＯＳ回路で構成したインバータ回路が適用されている。また、スイッチ１１４としてｎチャネル型のトランジスタ１５１が適用されている。

ここで、トランジスタ１５１は第１端子に高電源電位ＶＤＤが入力され、第２端子が容量素子１１３の第１端子及びインバータ１３１の高電位入力端子に電気的に接続され、またゲートがインバータ１４５とインバータ１１７の間のノードに電気的に接続されている。

このような構成とすることにより、バッファ回路１０１を構成するインバータとスイッチを同一の工程で作製することができるため、工程が簡略化できる。

＜構成例４＞
本構成例では、構成例２で例示したバッファ回路１０１において、インバータ及びスイッチをトランジスタで構成した、構成例３とは異なる例を示す。

図４（Ｂ）に示すバッファ回路１０１は、図４（Ａ）に示した構成におけるトランジスタ１５１を、ｐチャネル型のトランジスタ１５３に置き換えた構成である。

トランジスタ１５３は、第１端子に高電源電位ＶＤＤが入力され、第２端子が容量素子１１３の第１端子、及びインバータ１３１の高電位入力端子に電気的に接続され、ゲートがインバータ１１７の出力端子及び容量素子１１３の第２端子に電気的に接続されている。

このように、ブートストラップ回路１１１内のスイッチ１１４として、ｐチャネル型のトランジスタ１５３を用いることで、当該トランジスタ１５３を介してバッファ回路１０１内の最も出力側のインバータ１３１の高電位入力端子に入力される電位が、トランジスタ１５３のしきい値電圧分低下してしまうことが抑制される。したがって、選択信号ＩＮが入力された直後に、トランジスタ１５３及びインバータ１３１を介してゲート線ＧＬに高電源電位ＶＤＤに極めて近い電位を与えることができる。そのためブートストラップ回路１１１による昇圧効率を向上させることができる。

＜変形例＞
上記構成例３及び構成例４では、インバータ回路としてＣＭＯＳ回路を適用する構成としたが、ｎチャネル型のトランジスタのみで構成することができる。

図５（Ａ）、図５（Ｂ）には、ｎチャネル型のトランジスタのみで構成したインバータの構成例を示す。

図５（Ａ）には、２つのｎチャネル型のトランジスタで構成されるインバータを示している。このように少ない素子でインバータを構成することにより、バッファ回路１０１の構成を簡略化できるため好ましい。

図５（Ｂ）には、４つのｎチャネル型のトランジスタと一つの容量素子で構成されるインバータを示している。このような構成のインバータは、出力電位が安定するため好ましい。

このように、単極性のトランジスタのみでバッファ回路１０１を構成することにより、作製工程を簡略化できるため好ましい。例えば、酸化物半導体を半導体層としたトランジスタが適用された画像表示装置においては、同一基板上に同時に画素１０２とバッファ回路を形成することが好ましい。

以上がバッファ回路１０１の構成例についての説明である。

［回路動作例］
以下では、構成例４に示したバッファ回路１０１を例に、より具体的な動作例についてタイミングチャートを用いて説明する。

図６（Ａ）は、構成例４で例示したバッファ回路１０１の構成であり、図６（Ｂ）は、図６（Ａ）中の選択信号ＩＮ、ノードＮ１、及びゲート線ＧＬにおける電位の時間変化を示すタイミングチャートである。

図６（Ｂ）中の期間Ｔ０はゲート線ＧＬの非選択期間であり、選択信号ＩＮとしてローレベル電位が入力されている。また期間Ｔ２はゲート線ＧＬの選択期間であり、選択信号ＩＮとしてハイレベル電位が入力され、且つブートストラップ回路１１１によって昇圧された電位がゲート線ＧＬに出力されている期間である。ここで非選択期間（期間Ｔ０）から選択期間（期間Ｔ２）までの間の期間Ｔ１は、選択信号ＩＮとしてハイレベル電位が入力されてからブートストラップ回路１１１が動作するまでの遅延期間である。

まず、ゲート線ＧＬの非選択期間である期間Ｔ０におけるバッファ回路１０１の動作について、図６（Ｂ）及び図７（Ａ）を用いて説明する。

期間Ｔ０では、選択信号ＩＮとしてローレベル電位がインバータ１３３及びインバータ１４５に入力される。したがって、インバータ１３３に直列に接続されるインバータ１３１を介して、ゲート線ＧＬにはローレベル電位が与えられる。

また、インバータ１４５に直列に接続されるインバータ１１７からはローレベル電位が出力されるため、容量素子１１３の第２端子、及びトランジスタ１５３のゲートにはローレベル電位が入力される。したがって、トランジスタ１５３はオン状態となりトランジスタ１５３を介してインバータ１３１の高電位入力端子に接続されるノードＮ１の電位は高電源電位ＶＤＤに近い電位となる。またこのとき、容量素子１１３にはその２つの端子にかかる電位差に応じて充電された状態が保持される。

続いて、選択信号ＩＮとしてハイレベル電位が入力された直後の遅延期間である期間Ｔ１における動作について、図６（Ｂ）及び図７（Ｂ）を用いて説明する。

まず、選択信号ＩＮとしてハイレベル電位が入力される。これに応じて、インバータ１３３とインバータ１３１の出力電位が反転する。

このとき、遅延用のインバータ１４５により、ブートストラップ回路１１１は駆動していない状態が保持されている。すなわち遅延期間では、インバータ１４５の出力端子の電位がインバータ１１７の出力電位を反転させるだけの電位に到達していないため、インバータ１１７からの出力電位は期間Ｔ０と同様にハイレベル電位が維持された状態となる。したがって、期間Ｔ０に引き続いて期間Ｔ１においてトランジスタ１５３はオン状態が維持されているため、ゲート線ＧＬにはインバータ１３１を介して高電源電位ＶＤＤが出力される。

このように、遅延期間である期間Ｔ１では、ゲート線ＧＬの電位はローレベル電位から高電源電位ＶＤＤに近い電位に推移する。

続いて、遅延期間が終了し、選択期間であるＴ２に移行した際の動作について、図６（Ｂ）及び図８を用いて説明する。

選択期間Ｔ２に移行すると、インバータ１１７の出力電位が反転し、トランジスタ１５３のゲート及び容量素子１１３の第２端子には高電源電位ＶＤＤに対応した電位が入力される。したがって、トランジスタ１５３はオン状態からオフ状態に推移すると共に、容量素子１１３の第２端子の電位の上昇に伴って、ノードＮ１の電位が上昇する。

このようにして、インバータ１３１を介して、ゲート線ＧＬの電位は高電源電位ＶＤＤよりも高い電位に昇圧される。

ここで、選択期間Ｔ２において、ゲート線ＧＬに接続された画素１０２の選択トランジスタ１２１のゲートには、高電源電位ＶＤＤよりも十分に高い電位が与えられた状態となっている。したがって、選択トランジスタ１２１のオン抵抗を十分に低減することができ、当該選択トランジスタ１２１を介して機能素子１２３に所定の電位を書き込む場合に、高速に書き込みを行うことができる。

さらに、書き込みに用いる電位として高電源電位ＶＤＤを用いた場合であっても、書き込まれる電位が選択トランジスタ１２１のしきい値電圧分低下してしまうことが抑制されるため、書き込みに用いる電位を生成するための電源回路や、当該電源回路から電位を供給するための配線等を別途設ける必要がない。そのため、このようなバッファ回路１０１を用いることにより、電子機器の低消費電力化や小型化を容易に実現することができる。

その後、選択期間である期間Ｔ２から再度非選択期間である期間Ｔ０に移行するときには、選択信号ＩＮとしてローレベル電位が入力される。

このとき、遅延用のインバータ１４５により、ブートストラップ回路１１１が動作を停止するより前に、インバータ１３３及びインバータ１３１の出力が反転し、ゲート線ＧＬに低電源電位ＶＳＳが与えられる。

その後、インバータ１４５の出力が反転することにより、インバータ１１７を介してトランジスタ１５３のゲートと容量素子１１３の第２端子に低電源電位ＶＳＳに対応した電位が与えられる。したがって、トランジスタ１５３がオン状態となることにより、容量素子１１３の２つの端子にかかる電位差に応じて充電が開始され、ノードＮ１の電位が高電源電位ＶＤＤに安定する。

以上が、バッファ回路１０１の回路動作例についての説明である。

このような構成のバッファ回路１０１を備える表示装置１００とすることで、選択トランジスタを確実にオン状態とするための電源電位を生成する電源回路を別途設ける必要が無く、消費電力が低減された表示装置を実現できる。さらに、選択トランジスタのゲートに入力するための電源電位を増やすことなく、画素の高速動作を実現できる。

［変形例］
上記では、表示装置１００の一例として、発光素子を備える表示装置について説明したが、液晶素子を備える表示装置にも、本実施の形態を適用することができる。図９に液晶素子を備えた表示装置に適用可能な画素１０２の構成例を示す。

図９に示す画素１０２は、選択トランジスタ１２１、容量素子１６５、及び液晶素子１６６を備える。また、画素１０２にはゲート線ＧＬ、ソース線ＳＬ、及びカソード線ＣＬがそれぞれ電気的に接続されている。なおここでは、容量素子１６５及び液晶素子１６６を含む構成が、機能素子１２３に相当する。

選択トランジスタ１２１の第２端子は、容量素子１６５の第１端子、及び液晶素子１６６の第１端子に電気的に接続される。また容量素子１６５の第２端子、及び液晶素子１６６の第２端子は、カソード線ＣＬと電気的に接続される。

液晶素子１６６は、一対の電極間に液晶材料が挟持された素子である。

このような液晶素子１６６が適用された画素１０２においても上記と同様に、選択トランジスタ１２１がオン状態の期間に、ソース線ＳＬから液晶素子１６６の第１端子に所定の電位が書き込まれることにより、所定の階調で表示を行うことができる。

なおここで、液晶素子１６６に換えて電気泳動素子やツイストボールなどを用いた場合においても、同様の画素１０２の構成を適用することができる。

以上が液晶素子を備える表示装置についての説明である。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本発明の一態様は、ＤＲＡＭやＳＲＡＭなどといった種々の記憶装置にも適用することができる。本実施の形態では、本発明の一態様である記憶装置の構成例について、図面を参照して説明する。

本発明の一態様の記憶装置は、実施の形態１で例示した選択トランジスタを備える画素を、データの保持を行う記憶素子を備えるメモリセルに置き換えたものである。以下では、本発明の一態様の記憶装置に適用可能なメモリセルの構成について説明する。

なお、通例では同様の作用をもたらす配線などの一部の構成要素の呼称が、表示装置と記憶装置とで異なる場合があるが、ここでは実施の形態１に倣い、共通の呼称を用いる。

［構成例１］
本構成例では、ＤＲＡＭ素子を備える記憶装置について説明する。

図１０（Ａ）に、ＤＲＡＭ素子が適用されたメモリセル１７１の構成を示す。メモリセル１７１は、選択トランジスタ１２１と、容量素子１７２を備える。ここで、容量素子１７２を含む構成が機能素子１２３に相当する。

選択トランジスタ１２１の第２端子は、容量素子１７２の第１端子と電気的に接続される。また容量素子１７２の第２端子は、カソード線ＣＬと電気的に接続される。

メモリセル１７１は、容量素子１７２の第１端子に選択トランジスタ１２１を介して書き込まれた電位を保持することにより、情報を記憶することができる。

メモリセル１７１に記憶されたデータを読み出すには、選択トランジスタ１２１をオン状態としたときの、ソース線ＳＬの電位の変化をセンスアンプ等で検出することによりデータを読み出すことができる。なお、ＤＲＡＭでは読み出しの際に保持されていたデータが消失してしまうため、読み出し動作の直後に同一または異なるメモリセルに再度データを書き込むことが好ましい。

また、選択トランジスタ１２１のチャネルが形成される半導体には、単結晶半導体、多結晶半導体、微結晶半導体、非晶質半導体を用いることができる。また、これらのうち２以上の積層体を用いてもよい。半導体材料としては、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を挙げることができる。このような半導体材料を用いたトランジスタは、十分な高速動作が可能なため、記憶した情報の読出しなどを高速に行うことが可能である。つまり、半導体装置の高速動作が実現される。

この様な構成とすることにより、配線数を低減できるため回路を簡略化することができる。さらに、メモリセルもトランジスタと容量素子を一つずつ備えた構成とすることができるため、メモリセルのサイズを縮小することができる。

ここで、選択トランジスタ１２１のチャネルが形成される半導体に酸化物半導体を用いることができる。酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工して得られたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を極めて低いものとすることができる。このため、消費電力の小さい半導体装置を実現することができる。

また、用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。

好ましくは、酸化物半導体膜は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確に確認できない場合がある。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。また、明確な粒界を有さないため、不純物が偏析することが少ない。また、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。

ＣＡＡＣ−ＯＳ膜は、例えば、複数の結晶部を有し、当該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳ膜は、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳ膜は、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳ膜は、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。

また、ＣＡＡＣ−ＯＳ膜は、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損があると欠陥準位密度が増加する。酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳ膜を形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳ膜は、酸素欠損の少ない酸化物半導体である。

不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、キャリアトラップが少ない場合がある。従って、当該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、欠陥準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。

酸化物半導体膜として、ＣＡＡＣ−ＯＳ膜を適用する場合、該ＣＡＡＣ−ＯＳ膜を形成する方法としては、三つ挙げられる。

一つめは、成膜温度を２００℃以上４５０℃以下として酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。

二つめは、酸化物半導体膜を薄い膜厚で成膜した後、２００℃以上７００℃以下の熱処理を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。

三つめは、一層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い、さらに二層目の酸化物半導体膜の成膜を行うことで、酸化物半導体膜に含まれる結晶部のｃ軸が、被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃った結晶部を形成する方法である。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

さらに、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化し、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。また、本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある。

このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）の、またはｉ型に限りなく近い酸化物半導体膜とすることができる。このような酸化物半導体膜中には、ドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア濃度は１×１０^１４／ｃｍ^３未満、好ましくは１×１０^１２／ｃｍ^３未満、さらに好ましくは１×１０^１１／ｃｍ^３未満、より好ましくは１．４５×１０^１０／ｃｍ^３未満となる。

またこのように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は、１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは、１０ｚＡ以下となる。また、８５℃では、１００ｚＡ以下、望ましくは１０ｚＡ以下となる。このように、ｉ型（真性）化または実質的にｉ型化された酸化物半導体層を用いることで、極めて優れたオフ電流特性のトランジスタを得ることができる。

このような酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴から、選択トランジスタ１２１をオフ状態とすることで、容量素子１７２に保持される電位を極めて長時間にわたって保持することが可能である。従って、従来のＤＲＡＭとくらべて、リフレッシュ動作をなくす、もしくはリフレッシュ動作の間隔を極めて長くすることが可能となる。

なお酸化物半導体は、例えば多結晶を有してもよい。なお、多結晶を有する酸化物半導体を、多結晶酸化物半導体と呼ぶ。多結晶酸化物半導体は複数の結晶粒を含む。多結晶酸化物半導体は、例えば、非晶質部を有している場合がある。

また酸化物半導体は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体は、完全な非晶質ではない。

酸化物半導体は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体は、例えば、原子配列が無秩序であり、結晶部を有さない。または、非晶質酸化物半導体は、例えば、石英のような無定形状態を有し、原子配列に規則性が見られない。

なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体の二種以上を有する混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域を有する場合がある。また、混合膜は、例えば、非晶質酸化物半導体の領域、微結晶酸化物半導体の領域、多結晶酸化物半導体の領域、ＣＡＡＣ−ＯＳの領域、のいずれか二種以上の領域の積層構造を有する場合がある。

以上が、ＤＲＡＭ素子が適用された記憶装置の説明である。

［構成例２］
本構成例では、ＳＲＡＭ素子を備える記憶装置について説明する。

図１０（Ｂ）に、ＳＲＡＭ素子が適用されたメモリセル１８１の構成を示す。メモリセル１８１は、２つの選択トランジスタ（選択トランジスタ１２１ａ、選択トランジスタ１２１ｂ）と、２つのインバータ（インバータ１８２、インバータ１８３）を備える。また、メモリセル１８１には、ゲート線ＧＬ、２本のソース線（ソース線ＳＬ１、ソース線ＳＬ２）、アノード線ＡＬ、カソード線ＣＬが電気的に接続される。ここで、２つのインバータを含む構成が、機能素子１２３に相当する。

選択トランジスタ１２１ａは、ゲートがゲート線ＧＬに電気的に接続し、第１端子がソース線ＳＬ１に電気的に接続し、第２端子がインバータ１８２の入力端子、及びインバータ１８３の出力端子に電気的に接続する。選択トランジスタ１２１ｂは、第２端子がソース線ＳＬ２と電気的に接続し、第１端子がインバータ１８２の出力端子、及びインバータ１８３の入力端子に電気的に接続する。また、インバータ１８２とインバータ１８３のそれぞれは、高電位入力端子がアノード線ＡＬに、低電位入力端子がカソード線ＣＬに電気的に接続している。さらにインバータ１８２とインバータ１８３は、一方のインバータの出力端子が他方のインバータの入力端子に接続する、いわゆるインバータループを構成している。

メモリセル１８１へのデータの書き込みは、ソース線ＳＬ１とソース線ＳＬ２から、これと電気的に接続される選択トランジスタ１２１ａ及び選択トランジスタ１２１ｂを介して書き込み信号を入力することにより行われる。このとき、ソース線ＳＬ１とソース線ＳＬ２には論理反転した信号が入力される。

例えば、選択トランジスタ１２１ａ及び選択トランジスタ１２１ｂをオン状態とし、選択トランジスタ１２１ａを介してソース線ＳＬ１からハイレベル電位を、また選択トランジスタ１２１ｂを介してソース線ＳＬ２からローレベル電位を入力することにより、メモリセル１８１にデータを書き込むことができる。このとき、インバータ１８２の入力端子に接続されるノードの電位がハイレベル電位に推移すると共に、インバータ１８２の出力端子に接続されるノードの電位がローレベル電位に推移する。この状態が保持されることにより、メモリセル１８１にデータを記憶することができる。

またメモリセル１８１からのデータの読み出しは、ソース線ＳＬ１及びソース線ＳＬ２のいずれか一方または両方に、これらと電気的に接続される選択トランジスタ１２１ａまたは選択トランジスタ１２１ｂを介して出力される電位を検出することにより行われる。

例えば、選択トランジスタ１２１ａ及び選択トランジスタ１２１ｂをオン状態としたときに、選択トランジスタ１２１ａ又は選択トランジスタ１２１ｂを介してソース線ＳＬ１又はソース線ＳＬ２に出力される電位の少なくとも一方を検知することにより、データが読み出される。

このような構成とすることにより、メモリセル内に容量素子を用いないため書き込みや、読み出し動作を極めて高速で行うことができる。

以上が、ＳＲＡＭ素子が適用された記憶装置の説明である。

［構成例３］
本構成例では、上記構成例とは異なる構成の記憶装置について説明する。

図１１（Ａ）には、本構成例で例示するメモリセル１９１の構成を示す。メモリセル１９１は、選択トランジスタ１２１、容量素子１９２、及びトランジスタ１９３を備える。またメモリセル１９１には、ゲート線ＧＬ、ソース線ＳＬ、カソード線ＣＬに加え、読み出しデータを出力するデータ線ＤＬ、及びデータを読み出すメモリセルを選択するための読み出し線ＲＬが電気的に接続されている。ここで、容量素子１９２及びトランジスタ１９３を備える構成が、機能素子１２３に相当する。

選択トランジスタ１２１は、ゲートがゲート線ＧＬに電気的に接続し、第１端子がソース線ＳＬと電気的に接続し、第２端子が容量素子１９２の第１端子、及びトランジスタ１９３のゲートに電気的に接続する。また、容量素子１９２は、第２端子が読み出し線ＲＬに電気的に接続する。また、トランジスタ１９３は、第１端子がカソード線ＣＬと電気的に接続し、第２端子がデータ線ＤＬと電気的に接続する。

メモリセル１９１へのデータの書き込みは、ソース線ＳＬから、選択トランジスタ１２１を介して容量素子１９２の第１端子に接続されるノードに電位を入力することにより行われる。

メモリセル１９１からのデータの読み出しは、データ線ＤＬの電位をセンスアンプなどにより検出することにより行われる。例えば、読み出し動作を行う前に、データ線ＤＬの電位をハイレベル電位にプリチャージしておくことが好ましい。ここで、上記ノードにハイレベル電位が書き込まれている場合には、トランジスタ１９３がオン状態となり、カソード線ＣＬにあらかじめ与えられている電位に近い電位がデータ線ＤＬに出力される。一方、上記ノードにローレベル電位が書き込まれている場合には、トランジスタ１９３がオフ状態となるため、データ線ＤＬの電位はハイレベル電位のまま変化しない。

ここで、一つのデータ線ＤＬに接続された複数のメモリセル１９１のうち、読み出しを行わないメモリセル１９１では、読み出し線ＲＬにローレベル電位よりもさらに低い電位（例えば負の電源電位）を与える。したがって、読み出しを行わないメモリセル１９１では、容量素子１９２の第１端子に接続されるノードに書き込まれた電位によらず、常にトランジスタ１９３がオフ状態となる。そのため読み出しを行わないメモリセル１９１は非選択状態となるため、目的のメモリセルのみのデータを読み出すことができる。

ここで、図１１（Ｂ）に示すように、トランジスタ１９３に換えてｐチャネル型のトランジスタ１９７を用いる構成とすると、負の電源電位を用いることなく読み出しを行うことができる。

図１１（Ｂ）に示すメモリセル１９５は、トランジスタ１９３に換えてｐチャネル型のトランジスタ１９７が適用されている点、またカソード線ＣＬに換えてアノード線ＡＬを用いている点で、上記メモリセル１９１の構成と相違している。

データの読み出しは、まず読み出し動作を行う前にデータ線ＤＬの電位をローレベル電位にプリチャージしておく。容量素子１９２の第１端子に接続されるノードに、ハイレベル電位が書き込まれている場合には、トランジスタ１９７がオフ状態となり、データ線ＤＬの電位はローレベル電位のまま変化しない。一方、当該ノードにローレベル電位が書き込まれている場合には、トランジスタ１９７がオン状態となり、アノード線ＡＬの電位に近い電位がデータ線ＤＬに出力される。

一方、読み出しを行わない他のメモリセル１９５においては、読み出し線ＲＬにハイレベル電位を与える。したがって、上記ノードに書き込まれた電位によらず、常にトランジスタ１９７がオフ状態となるため、当該メモリセル１９５非選択状態とすることができる。

このような構成とすることにより、電源電位を増やすことがないため、回路構成を簡略化できる。

ここで、選択トランジスタ１２１として、構成例１で例示したような極めてオフ電流が低減されたトランジスタを用いることができる。したがって、データの保持期間を極めて長くできるため、実質的に不揮発性の記憶装置として用いることができる。

以上が本構成例で例示する記憶装置についての説明である。

本実施の形態で例示した記憶装置には、実施の形態１で例示したバッファ回路が適用されている。したがって、選択トランジスタのオン抵抗を低く抑えることができるため、書き込みに要する時間が低減され、且つ書き込まれる電位の損失を抑制することができる。さらに、その書き込みを開始するまでの期間を含め、書き込みに要する期間を極めて短くでき、駆動周波数が高められた半導体装置とすることができる。また、バッファ回路に接続するゲート線ＧＬの電位に対して、選択状態の期間でのみ昇圧動作を行い、非選択状態である期間では昇圧動作を行わないため、消費電力が低減された半導体装置とすることができる。

本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、画像信号としてシリアル信号を用いて極めて端子数が低減された表示装置の例について、図面を参照して説明する。

図１２（Ａ）に、表示装置２００の回路の構成を示すブロック図を示す。なお、図中のＥＳＤは保護回路を、ＢＵＦは増幅バッファ回路を示している。増幅バッファ回路の一例を図１２（Ｂ）に示す。増幅バッファ回路を設けることで、立ち上がりが鈍った波形を整形することができる。

表示装置２００は、マトリクス状に複数の画素が設けられた表示部２１０と、表示部２１０と電気的に接続された走査線駆動回路２０２と、表示部２１０と電気的に接続された信号線駆動回路２０３と、信号線駆動回路２０３にパラレル信号を供給するシリアルパラレル変換回路２０４と、走査線駆動回路２０２、信号線駆動回路２０３、及びシリアルパラレル変換回路２０４のそれぞれにタイミング信号を出力するタイミング信号生成回路２０６と、を備える。

また表示部２１０と走査線駆動回路２０２の間に、バッファ回路群２２０を有する。バッファ回路群２２０は、上記実施の形態で例示したバッファ回路を複数備えている。

また、シリアルパラレル変換回路２０４は、表示部２１０が形成された第１の基板２０１に形成された結晶性シリコン膜を備えるトランジスタを含む。さらに、第１の外部接続端子２０５ａとシリアルパラレル変換回路２０４の間のＲＣ負荷をＲＣとしたとき、ＲＣが数式（１）を満たす。

ここで、第１の外部接続端子２０５ａは、表示装置２００の外部から画像信号を含むシリアル信号ＶＩＤＥＯ＿Ｓを入力する端子であり、入力されたシリアル信号ＶＩＤＥＯ＿Ｓをシリアルパラレル変換回路２０４に供給する。

第２の外部接続端子２０５ｂは、表示装置２００の外部からクロック信号ＣＬＫを入力する端子であり、入力されたクロック信号ＣＬＫをタイミング信号生成回路２０６とシリアルパラレル変換回路２０４に供給する。

第３の外部接続端子２０５ｃは、表示装置２００の外部からスタートパルス信号ＳＰを入力する端子であり、入力されたスタートパルス信号ＳＰをタイミング信号生成回路２０６に供給する。

第４の外部接続端子２０５ｄは、表示装置２００の外部から高電源電位ＶＤＤを入力する端子であり、高電源電位ＶＤＤを必要とする各要素に供給する。

第５の外部接続端子２０５ｅは、表示装置２００の外部から低電源電位ＶＳＳを入力する端子であり、低電源電位ＶＳＳを必要とする各要素に供給する。

第６の外部接続端子２０５ｆは、表示装置２００の外部から接地電位ＧＮＤを入力する端子であり、接地電位ＧＮＤを必要とする各要素に供給する。

タイミング信号生成回路２０６は、入力されたクロック信号ＣＬＫとスタートパルス信号ＳＰから、シリアルパラレル変換スタートパルス信号ＳＰＣ＿ＳＰを生成して、シリアルパラレル変換回路に供給する。同様に、タイミング信号生成回路２０６は、入力されたクロック信号ＣＬＫとスタートパルス信号ＳＰから、ソースクロック信号Ｓ＿ＣＬＫ、ソーススタートパルス信号Ｓ＿ＳＰを生成して、信号線駆動回路２０３に供給し、ゲートクロック信号Ｇ＿ＣＬＫ、ゲートスタートパルス信号Ｇ＿ＳＰおよびパルス幅制御信号Ｇ＿ＰＷＣを生成して、走査線駆動回路２０２に供給する。

シリアルパラレル変換回路２０４は、入力されたシリアル信号ＶＩＤＥＯ＿Ｓとシリアルパラレル変換スタートパルス信号ＳＰＣ＿ＳＰから、画像信号を含むパラレル信号ＶＩＤＥＯを生成して、信号線駆動回路２０３に供給する。

本実施の形態で例示する表示装置２００は、シリアルパラレル変換回路にシリアル信号を供給する第１の外部接続端子と、タイミング信号生成回路にクロック信号を供給する第２の外部接続端子と、タイミング信号生成回路にスタートパルス信号を供給する第３の外部接続端子と、高電源電位が供給される第４の外部接続端子と、低電源電位が供給される第５の外部接続端子と、接地電位が供給される第６の外部接続端子と、を含んで構成される。その結果、端子数が削減され、且つ高画質な自発光性の表示装置を提供できる。

図１３（Ａ）に、表示装置２００の上面概略図を示す。また図１３（Ｂ）には、図１３（Ａ）中の切断線Ａ−Ｂ−Ｃ、及び切断線Ｄ−Ｅ−Ｆで切断した際の断面概略図を示す。

なお、説明の便宜のために、図１３（Ａ）は、図１３（Ｂ）に記載された構成の一部を省略した図となっている。具体的には、カラーフィルタ３３４が形成された第２の基板３０４と、シール材３０５が省略されている。

表示装置２００は外部接続端子群２０５を有し、外部接続端子群２０５は、第１の外部接続端子２０５ａの他、第２の外部接続端子２０５ｂ、第３の外部接続端子２０５ｃ、第４の外部接続端子２０５ｄ、第５の外部接続端子２０５ｅ、第６の外部接続端子２０５ｆを含む。なお、外部接続端子群２０５は外部接続線２１９と電気的に接続されている。

また、表示装置２００は、共通接続部２０９ａ及び共通接続部２０９ｂを有する。

図１３（Ｂ）に表示装置２００の断面概略図を示す。表示部２１０には、一の画素の断面が記されている。一の画素はトランジスタ３１１、トランジスタ３１２及び発光素子３１８を備える。発光素子３１８は第１の電極３１３と、第２の電極３１７と、これらの間に発光性の有機化合物を含む層３１６と、を含む。

第１の電極３１３又は第２の電極３１７のいずれか一方は、発光性の有機化合物を含む層３１６が発光する光を透過する。本実施の形態で例示する発光素子３１８は、第２の電極３１７が透光性を有し、第２の電極３１７側から光が取り出される。

第１の電極３１３は、その端部が隔壁３１４で覆われ、トランジスタ３１２のソース電極又はドレイン電極の一方と電気的に接続されている。第２の電極３１７は表示部２１０の外側にまで延在し、共通接続部２０９ａを介して、共通配線と電気的に接続されている。なお、共通配線は第５の外部接続端子２０５ｅと電気的に接続されている。

信号線駆動回路２０３はトランジスタ３２３とトランジスタ３２４を含む。

表示部２１０の画素、信号線駆動回路２０３または走査線駆動回路２０２に含まれるトランジスタは、バッファ回路群２２０、シリアルパラレル変換回路２０４、タイミング信号生成回路２０６などに含まれるトランジスタと同一の工程で一体形成できる。これにより、工程数が削減され、高画質な表示装置２００の作製が容易になる。

また、表示部２１０の画素に含まれるトランジスタは、バッファ回路群２２０、シリアルパラレル変換回路２０４、タイミング信号生成回路２０６などに含まれるトランジスタと異なる工程で形成しても良い。例えば、表示部２１０の画素に含まれるトランジスタを、アモルファス半導体膜を備えるトランジスタ、多結晶半導体膜を備えるトランジスタ、または酸化物半導体膜を備えるトランジスタとすることができる。

アモルファス半導体としては、代表的には水素化アモルファスシリコンがあげられる。また、多結晶半導体としては、代表的にはポリシリコン（多結晶シリコン）があげられる。ポリシリコンには、８００℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、６００℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを用いて、非晶質シリコンを結晶化させたポリシリコンなどを含んでいる。もちろん、微結晶半導体又は半導体層の一部に結晶相を含む半導体を用いることもできる。

また、酸化物半導体を用いてもよく、酸化物半導体としては、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉを含ませてもよい。

ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成は問わない。

酸化物半導体膜をチャネル形成領域に備えるトランジスタはオフ電流を極めて少なくできるため、当該トランジスタを用いて記憶素子を構成できる。具体的には、表示部２１０の各画素に、酸化物半導体膜を備えるトランジスタを選択トランジスタに用い、そのソース電極またはドレイン電極を、表示素子を駆動する駆動トランジスタのゲート電極に接続する構成を設ける。各画素の選択トランジスタのオフ電流は極めて少ないため、入力された画像信号が駆動トランジスタのゲート電極の電位として記憶される。これにより、表示部２１０はメモリ機能を備えることができる。その結果、例えば表示部２１０は１フレーム分の表示情報を保持することができる。

表示装置２００は第２の基板３０４とシール材３０５を有する。表示部２１０に設けられた発光素子３１８は、第１の基板２０１と第２の基板３０４と表示部２１０を囲むシール材３０５とで囲まれた空間３０７に封止されている。

本実施の形態で例示する第２の基板３０４には、カラーフィルタ３３４が、表示部２１０の画素に重なるように設けられている。画素に白色を呈する光を発する発光素子３１８を設け、赤色表示用画素に赤色を呈する光を透過するカラーフィルタを、緑色表示用画素に緑色を呈する光を透過するカラーフィルタを、青色表示用画素に青色の光を透過するカラーフィルタをそれぞれ設けて、フルカラー表示が可能な表示装置を提供できる。

以下に、表示装置２００を構成する個々の要素について説明する。なお、本実施の形態で例示する表示装置２００はアクティブマトリクス型の表示装置であるが、これに限られず、パッシブマトリクス型の表示装置にも適用できる。

＜表示部＞
表示部２１０は複数の副画素を備える複数の画素が設けられている。また表示部２１０はＨ個の副画素が設けられた走査線をＶ行備える。ここで、それぞれの画素には図示されていない３つの副画素（具体的には、赤色表示用画素Ｒ、緑色表示用画素Ｇ、青色表示用画素Ｂ）が設けられている。なお、上記に加えて白色表示用画素Ｗや、黄色表示用画素Ｙを設け、４つまたは５つの副画素が設けられた構成としてもよい。

副画素は走査線と信号線とが交差する部分に設けられ、走査線から入力される選択信号と信号線から入力される画像信号に応じて動作する。なお、本実施の形態で例示する副画素は、それぞれｍ階調の表示をする。

また、表示装置２００は、表示部２１０に画像をフレームレートｆｐｓで表示する。

＜走査線駆動回路＞
走査線駆動回路２０２は、表示部２１０に設けられた走査線に電気的に接続するバッファ回路のそれぞれに選択信号を出力する。

＜信号線駆動回路＞
信号線駆動回路２０３は、表示部２１０に設けられた信号線のそれぞれに画像信号を出力する。

＜シリアルパラレル変換回路＞
シリアルパラレル変換回路２０４は、第１の基板２０１に形成された結晶性シリコン膜を備えるトランジスタを含み、入力されたシリアル信号をパラレル信号に変換して信号線駆動回路２０３に出力する。これにより端子数が削減でき、またボンディングのための空間及び配線が不要になり、配線をさらに短縮できる。

また、第１の基板２０１に形成された結晶性シリコン膜に換えて、様々な単結晶半導体を用いることができる。トランジスタのチャネル形成領域に単結晶半導体を用いると、シリアルパラレル変換回路２０４の動作を高速にできる。

単結晶半導体としては、代表的には、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板、化合物半導体基板（ＳｉＣ基板、サファイア基板、ＧａＮ基板等）などの半導体基板を用いることができる。好適には、絶縁表面上に単結晶半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。

ＳＯＩ基板の作製方法としては、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作る方法、水素イオン照射により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開する方法や、絶縁表面上に結晶成長により単結晶半導体層を形成する方法等を用いることができる。

本実施の形態では、単結晶半導体基板の一つの面からイオンを添加して、単結晶半導体基板の一つの面から一定の深さに脆弱化層を形成する。次いで、単結晶半導体基板の一つの面上、または第１の基板２０１上のどちらか一方に絶縁層を形成する。次いで、脆弱化層が形成された単結晶半導体基板と第１の基板２０１を、絶縁層を挟んで重ね合わせた状態で、脆弱化層に亀裂を生じさせて、単結晶半導体基板を脆弱化層で分離する熱処理を行い、単結晶半導体基板より半導体層として単結晶半導体層を第１の基板２０１上に形成する。なお、第１の基板２０１としては、ガラス基板を用いることができる。

また、単結晶半導体基板に絶縁分離領域を形成し、絶縁分離された半導体領域を用いてシリアルパラレル変換回路２０４に含まれるトランジスタを形成してもよい。

また、チャネル形成領域に単結晶半導体を備えるトランジスタは、発光素子３１８と共に、表示部２１０の画素に用いる構成に好適である。なぜなら、結晶粒界における結合の欠陥に起因する、トランジスタのしきい値電圧等の電気的特性のばらつきを軽減できるからである。これにより、表示装置２００は、各画素にしきい値電圧補償用の回路を配置しなくても正常に発光素子３１８を動作させることができる。したがって、一画素における回路要素を削減することが可能となるため、レイアウトの自由度が向上する。よって、発光装置の高精細化を図ることができる。例えば、マトリクス状に配置された複数の画素を一インチあたり３５０以上含む（水平解像度が３５０ｐｐｉ（ｐｉｘｅｌｓ ｐｅｒ ｉｎｃｈ）以上である）構成、さらに好ましくは４００以上含む（水平解像度が４００ｐｐｉ以上である）構成とすることができる。

さらに、単結晶半導体をチャネル形成領域として用いたトランジスタは、高い電流駆動能力を維持したまま、微細化が可能である。当該微細なトランジスタを用いることで表示に寄与しない回路部の面積を縮小することができるため、表示部２１０においては表示面積が拡大し、且つ表示装置２００の狭額縁化が達成できる。

また、信号線駆動回路２０３が表示部２１０の行に沿って設けられ、走査線駆動回路２０２が表示部２１０の列に沿って設けられ、シリアルパラレル変換回路２０４が信号線駆動回路２０３と走査線駆動回路２０２が近接する角部の、表示部２１０からみて走査線駆動回路２０２よりも外側（第１の基板２０１の外周に近い位置）に、設けられている。そして、シリアルパラレル変換回路２０４が信号線駆動回路２０３にパラレル信号を供給する信号線２５１ａが、表示部２１０の行に沿って、表示部２１０と信号線駆動回路２０３の間に設けられている。

これにより、シリアルパラレル変換回路２０４と信号線駆動回路２０３を接続する配線を、他の配置よりも短くでき、信号の遅延を生じにくくできる。その結果、高画質な表示装置を提供できる。

＜ＲＣ負荷ＲＣ＞
本実施の形態で例示する表示装置２００の、第１の外部接続端子２０５ａとシリアルパラレル変換回路２０４の間のＲＣ負荷について説明する。

シリアルパラレル変換回路２０４のセトリング時間ｔｓｅｔは、１つの副画素に転送するのに許容される時間ｔｓａｍｐよりも短い必要がある。

第１の外部接続端子２０５ａとシリアルパラレル変換回路２０４の間のＲＣ負荷ＲＣがあると、第１の外部接続端子２０５ａに入力される信号Ｖｉｎは、シリアルパラレル変換回路２０４に遅延して入力される（図１４参照）。シリアルパラレル変換回路２０４に遅延して入力されるＶｏｕｔは、下記の数式（２）で表される。

ここで、ｐ番目（ｐは１以上ｍ以下）の階調表示を行うときの、第１の外部接続端子２０５ａに入力される信号Ｖｉｎ（ｐ）と、当該信号が遅延してシリアルパラレル変換回路２０４に入力されるＶｏｕｔと、の差が、１／２階調分となる時間を、シリアルパラレル変換回路２０４のセトリング時間ｔｓｅｔとする（図１４参照）。セトリング時間ｔｓｅｔは下記の数式（３）で表される。

一方、一つの副画素に、一つのアナログ信号を転送するのに許容されるｔｓａｍｐは、下記の数式（４）で表される。

ここで、セトリング時間ｔｓｅｔは、一つの副画素に転送するのに許容される時間ｔｓａｍｐよりも短い必要がある。また、セトリング時間ｔｓｅｔは、第１の外部接続端子２０５ａに入力される信号Ｖｉｎの値が大きいほど長く、ｍ番目の階調表示を行うときに最大となる。よって、表示装置２００において、第１の外部接続端子２０５ａとシリアルパラレル変換回路２０４の間のＲＣ負荷ＲＣは、以下の数式（１）を満たす。

ただし、数式（１）中、Ｈは走査線１行に含まれる副画素数（水平画素数ともいう）、Ｖは走査線の行数（垂直画素数ともいう）、ｆｐｓはフレームレート、ｍは階調数をそれぞれ示す。

＜タイミング信号生成回路＞
タイミング信号生成回路２０６は、第１の基板２０１に形成された結晶性シリコン膜を備えるトランジスタを含み、第２の外部接続端子２０５ｂに入力されたクロック信号と、第３の外部接続端子２０５ｃに入力されたスタートパルス信号に基づいて、走査線駆動回路２０２と、信号線駆動回路２０３と、シリアルパラレル変換回路２０４とに、タイミング信号を出力する。

また表示装置２００は、移動度が高い結晶性シリコン膜をチャネル形成領域に備え、高速に動作するトランジスタを含むタイミング信号生成回路２０６を備え、第２の外部接続端子２０５ｂから供給されるクロック信号から、２以上のタイミング信号を生成できる。これにより、タイミング信号に係る外部接続端子を設けることなく、２以上のタイミング信号を用いて表示装置２００を駆動できる。その結果、端子数が削減され、且つ高画質な表示装置２００を提供できる。

また表示装置２００は、タイミング信号生成回路２０６が、クロック信号を供給する第２の外部接続端子２０５ｂに近接し、シリアルパラレル変換回路２０４に隣接して、表示部２１０から離れて、設けられている。これにより、タイミング信号生成回路２０６と第２の外部接続端子２０５ｂを接続する配線を他の配置より短くでき、遅延を生じがたくできる。その結果、端子数が削減され、且つ高画質な表示装置を提供できる。

＜発光素子＞
表示装置２００が備える副画素には、発光素子３１８が設けられている。表示装置２００に適用可能な発光素子３１８は、第１の電極３１３と第２の電極３１７と、その間に発光性の有機化合物を含む層３１６を備える。第１の電極３１３と第２の電極３１７は、一方が陽極で他方が陰極である。発光素子３１８のしきい値電圧より高い電圧を第１の電極３１３と第２の電極３１７の間に印加すると、陽極から正孔が、陰極から電子が、発光性の有機化合物を含む層３１６に注入される。注入された正孔と電子は再結合し、発光性の有機化合物が発光する。

正孔と電子が再結合する領域を一つ含む層または積層体を発光ユニットとすると、発光性の有機化合物を含む層は、発光ユニットを一つ以上含んでいればよく、二以上の発光ユニットを重ねて設けてもよい。例えば、２つの発光ユニットの一方を、他方の発光ユニットが発光する光の色と補色の関係にある色を呈するものとすることで、白色を呈する光を発する発光素子とすることができる。

＜共通接続部＞
発光素子３１８の第１の電極３１３は第１の基板２０１上に設けられており、トランジスタ３１２を介して電力が供給される。なお、表示部２１０に設けられた複数の画素は、いずれも同様の構成を備える。

一方、第２の電極３１７は、表示部２１０の外側にまで延在して設けられ、共通接続部２０９ａ及び共通接続部２０９ｂを介して電力が供給される。ここで、共通接続部２０９ａ及び共通接続部２０９ｂを、表示部２１０を囲うように設ける構成とする。これにより、第２の電極３１７の抵抗成分に由来する電圧降下を表示部２１０全体で低減し、表示ムラを低減できる。その結果、端子数が削減され、且つ高画質な自発光性の表示装置を実現できる。なお、共通接続部２０９ａと共通接続部２０９ｂは、それぞれに重なる、図示されていない導電層を介して互いに電気的に接続している。

特に、表示部２１０のシリアルパラレル変換回路２０４が設けられる側に、シリアルパラレル変換回路２０４よりも幅の広い共通接続部２０９ａを設ける構成とすると、共通接続部２０９ａと、第２の電極３１７が広い面積で接するため、これらの電気的接続が確実なものとなる。また、共通接続部２０９ａの配線の幅を広くすることにより、配線抵抗を低減できる。

以上が本実施の形態で例示する表示装置２００についての説明である。

このような構成の表示装置は、表示装置に入力される画像信号としてシリアル信号を用いることにより、端子数が極めて低減された表示装置とすることができる。

さらに、上記実施の形態で例示したバッファ回路１０１を備える表示装置２００とすることで、選択トランジスタを確実にオン状態とするための電源回路を別途設ける必要が無く、消費電力が低減された表示装置を実現できる。さらに、選択トランジスタのゲートに入力するための電源電位を増やすことなく、画素の高速動作を実現できる。

本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、本発明の一態様の表示装置または記憶装置を適用した電子機器の一例について、図面を用いて説明する。

上記実施の形態で例示した表示装置や記憶装置は、様々な電子機器に適用することができる。例えば表示装置または記憶装置を適用した電子機器として、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニター、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯用ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。特に上記実施の形態で例示した表示装置や記憶装置は駆動にかかる消費電力が低減され、且つ小型化に適しているため、バッテリーによって供給される電力で駆動する携帯型の電子機器に好適に適用できる。

図１５（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２内には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費電力で、且つ高速動作が実現されたノート型のパーソナルコンピュータが実現される。

図１５（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費電力で、且つ高速動作が実現された携帯情報端末が実現される。

図１５（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費電力で、且つ高速動作が実現された電子書籍が実現される。

図１５（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１５（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費電力で、且つ高速動作が実現された携帯電話機が実現される。

図１５（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、前述の実施の形態に示す半導体装置が設けられている。そのため、低消費電力で、且つ高速動作が実現されたデジタルカメラが実現される。

図１５（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、前述の実施の形態に示す半導体装置が搭載されている。そのため、低消費電力で、且つ高速動作が実現されたテレビジョン装置が実現される。

図１６（Ａ）は、携帯情報端末の一例を示している。携帯情報端末７２１０は、本体７２１１と表示装置７２１２がケーブル７２１３で接続されている。ケーブル７２１３は、本体７２１１から表示装置７２１２に画像データを含むシリアルデータを伝送するだけでなく、表示装置７２１２に行った操作を、本体７２１１に伝送する。また、落下による表示装置の破損を防止する機能も兼ねる。

図１６（Ｂ）は、デジタルカメラの一例を示している。デジタルカメラ７３１０は、本体７３１１と表示装置７３１２がケーブル７３１３で接続されている。ケーブル７３１３は、本体７３１１から表示装置７３１２に画像データを含むシリアルデータを伝送するだけでなく、表示装置７３１２に行った操作を、本体７３１１に伝送する。

図１６（Ｃ）は、ヘッドマウントディスプレイの一例を示している。ヘッドマウントディスプレイ７４１０は、本体７４１１と表示装置７４１２がケーブル７４１３で接続されている。ケーブル７４１３は、本体７４１１から筐体に納められた表示装置７４１２に画像データを含むシリアルデータを伝送する。また、筐体に設けたカメラで使用者の眼球やまぶたの動きを捉えて、その情報を本体７４１１に伝達することもできる。本体７４１１は眼球やまぶたの動きの情報からその視点の座標を算出し、使用者は視点をポインティングデバイスに用いることができる。

本発明の一態様の表示装置は、端子数が削減されている。これにより、外部装置との接続ケーブルに設ける配線の数を低減できるだけでなく、ケーブルがしなやかに屈曲し、軽量なものとなる。その結果、本体をポケットや鞄に収納したまま、重量の軽い表示部のみを例えば手に持って、表示を確認することができる。また、表示部を用いて本体を操作することが可能になる。

以上のように、本実施の形態に示す電子機器には、前述の実施の形態に係る半導体装置が搭載されている。このため、低消費電力で、且つ高速動作が実現された電子機器が実現される。また、電源回路や配線数を低減できるため、小型化された電子機器が実現される。さらに、バッテリーによって電力が供給される形態とする場合には特に、駆動期間を延長できるために好ましい。

本実施の形態は、本明細書中に記載する他の実施の形態及び実施例と適宜組み合わせて実施することができる。

本実施例では、本発明の一態様の半導体装置について、その入出力特性について計算を行った結果について示す。

［回路構成］
まず、計算に用いた回路の構成について、図１７を用いて説明する。図１７は本実施例にかかる回路図である。

回路は、トランジスタ４０１、トランジスタ４０２、トランジスタ４０３、トランジスタ４０４、トランジスタ４０５、トランジスタ４１１、トランジスタ４１２、トランジスタ４１３、トランジスタ４１４、容量素子４２１、容量素子４２２を有する。また回路は、選択信号ＩＮが与えられる端子４３１、高電源電位ＶＤＤが与えられる端子４３２、及び低電源電位ＶＳＳが与えられる端子４３３を有する。

ここで、トランジスタ４０１、トランジスタ４０２、トランジスタ４０３、トランジスタ４０４、トランジスタ４０５はｐチャネル型のトランジスタであり、トランジスタ４１１、トランジスタ４１２、トランジスタ４１３、トランジスタ４１４はｎチャネル型のトランジスタである。

トランジスタ４０１は、ゲートが端子４３１、トランジスタ４１１のゲート、トランジスタ４０２のゲート、及びトランジスタ４１２のゲートに接続し、第１端子が端子４３２と接続し、第２端子がトランジスタ４１１の第１端子、トランジスタ４０４のゲート、及びトランジスタ４１４のゲートに接続する。トランジスタ４１１は、第２端子が端子４３３に接続する。トランジスタ４０２は、第１端子が端子４３２と接続し、第２端子がトランジスタ４１２の第１端子、トランジスタ４０３のゲート、及びトランジスタ４１３のゲートに接続する。トランジスタ４１２は、第２端子が端子４３３に接続する。トランジスタ４０３は、第１端子が端子４３２と接続し、第２端子がトランジスタ４１３の第１端子、トランジスタ４０５のゲート、容量素子４２１の第２端子に接続する。トランジスタ４１３は第２端子が端子４３３と接続する。トランジスタ４０５は、第１端子が端子４３２と接続し、第２端子が容量素子４２１の第１端子、及びトランジスタ４０４の第１端子に接続する。トランジスタ４０４は、第２端子がトランジスタ４１４の第１端子、及び容量素子４２２の第１端子と接続する。トランジスタ４１４は、第２端子が端子４３３と接続する。容量素子４２２は、第２端子が端子４３３と接続する。

ここで、本実施例の計算に用いたトランジスタ特性には、ガラス基板上に転載した単結晶シリコン膜を半導体層に用いた薄膜トランジスタを作製し、その実測から見積もったトランジスタの各種特性値を用いた。

作製した薄膜トランジスタのチャネル長は２μｍ、チャネル幅は３μｍである。実測した薄膜トランジスタのしきい値電圧は、ｎチャネル型のトランジスタのしきい値電圧が０．７３Ｖであり、ｐチャネル型のトランジスタのしきい値電圧が１．４９Ｖであった。

また、トランジスタのサイズ（Ｗ／Ｌ：チャネル長（Ｌ）に対するチャネル幅（Ｗ）の比）としては、ｐチャネル型のトランジスタでは、トランジスタ４０１のサイズを基準としたときに、トランジスタ４０２を５００分の１のサイズ、トランジスタ４０３とトランジスタ４０５を同じサイズ、トランジスタ４０４をその２倍のサイズとした。一方、ｎチャネル型のトランジスタでは、トランジスタ４１１のサイズを基準としたときに、トランジスタ４１２をその２５０分の１のサイズ、トランジスタ４１３を同じサイズ、トランジスタ４１４をその２倍のサイズとした。

また、回路内の容量素子の容量の大きさとしては、容量素子４２１は２．０ｐＦとし、容量素子４２２は５．０ｐＦとした。

また、回路に入力する電位として、高電源電位ＶＤＤを３．０Ｖとし、低電源電位ＶＳＳを０Ｖとした。また選択信号ＩＮとしては、ハイレベル電位が３．０Ｖ、ローレベル電位が０Ｖであるパルス信号を用いた。

［入出力特性］
続いて、図１７に示す回路を用いて計算した入出力特性について説明する。本実施例では、端子４３１にパルス幅が１１．２３μｓｅｃ．であるパルス信号を入力したときの、トランジスタ４０４の第１端子が接続されるノード（ノードＮ１）と、トランジスタ４０４の第２端子が接続されるノード（ノードＮ２、ゲート線ＧＬに相当）における電位の時間変化について計算を行った。

図１８（Ａ）は端子４３１から入力した選択信号ＩＮの電位の時間変化である。図１８（Ｂ）は、ノードＮ１の電位の時間推移である。図１８（Ｃ）は、ノードＮ２の電位の時間推移である。また図１９（Ａ）〜（Ｃ）は、それぞれ図１８（Ａ）〜（Ｃ）における横軸を拡大した図である。

選択信号ＩＮは、０ｓｅｃ．から１１．２３μｓｅｃ．の間で３．０Ｖの電圧が維持されている。

ノードＮ１は、選択信号ＩＮが立ち上がる直前まで約３．０Ｖの電位が保持されている。また選択信号ＩＮの立ち上がりと共に瞬間的に電位が降下するが、その後０．１５μｓｅｃ．までの期間では約３．０Ｖの電位に収束した。さらに、０．１５μｓｅｃ．から０．３０μｓｅｃ．の間で約３．５Ｖの電位に急速に電位が上昇して、その後当該電位が維持されている。

ノードＮ２は、選択信号ＩＮの立ち上がりと共に、まず３．０Ｖまで電位が上昇し、その後、ノードＮ１の電位の上昇と共に、約３．５Ｖまで電位が上昇して、その後当該電位が維持されている。

以上の結果から、本発明の一態様の半導体装置は、選択信号ＩＮが入力された後に、まずゲート線ＧＬの電位を高電源電位ＶＤＤまで上昇させ、その後ゲート線ＧＬの電位を高電源電位ＶＤＤよりも高い電位に昇圧し、選択信号のパルス電位が入力されている期間中当該電位を維持できることが分かった。また、回路内のブートストラップ回路に用いる容量素子の容量値が、ゲート線ＧＬに接続される負荷容量の容量値よりも小さくても、十分に高い電位にまでゲート線ＧＬを昇圧することが可能であることが分かった。

したがって、本発明の一態様の半導体装置を用いることにより、低消費電力で、且つ電源電位を増やすことなく高速に書き込み可能な半導体装置を実現できる。

本実施例は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

１００ 表示装置
１０１ バッファ回路
１０２ 画素
１０３ 第１の駆動回路
１０４ 第２の駆動回路
１１０ 遅延回路
１１１ ブートストラップ回路
１１３ 容量素子
１１４ スイッチ
１１５ スイッチ
１１６ スイッチ
１１７ インバータ
１２１ 選択トランジスタ
１２１ａ 選択トランジスタ
１２１ｂ 選択トランジスタ
１２３ 機能素子
１３１ インバータ
１３３ インバータ
１３５ インバータ
１４１ 抵抗素子
１４２ 容量素子
１４３ インバータ
１４５ インバータ
１５１ トランジスタ
１５３ トランジスタ
１６１ 発光素子
１６２ 容量素子
１６３ トランジスタ
１６５ 容量素子
１６６ 液晶素子
１７１ メモリセル
１７２ 容量素子
１８１ メモリセル
１８２ インバータ
１８３ インバータ
１９１ メモリセル
１９２ 容量素子
１９３ トランジスタ
１９５ メモリセル
１９７ トランジスタ
２００ 表示装置
２０１ 第１の基板
２０２ 走査線駆動回路
２０３ 信号線駆動回路
２０４ シリアルパラレル変換回路
２０５ 外部接続端子群
２０５ａ 外部接続端子
２０５ｂ 外部接続端子
２０５ｃ 外部接続端子
２０５ｄ 外部接続端子
２０５ｅ 外部接続端子
２０５ｆ 外部接続端子
２０６ タイミング信号生成回路
２０９ａ 共通接続部
２０９ｂ 共通接続部
２１０ 表示部
２１９ 外部接続線
２２０ バッファ回路群
２５１ａ 信号線
３０４ 基板
３０５ シール材
３０７ 空間
３１１ トランジスタ
３１２ トランジスタ
３１３ 電極
３１４ 隔壁
３１６ 層
３１７ 電極
３１８ 発光素子
３２３ トランジスタ
３２４ トランジスタ
３３４ カラーフィルタ
４０１ トランジスタ
４０２ トランジスタ
４０３ トランジスタ
４０４ トランジスタ
４０５ トランジスタ
４１１ トランジスタ
４１２ トランジスタ
４１３ トランジスタ
４１４ トランジスタ
４２１ 容量素子
４２２ 容量素子
４３１ 端子
４３２ 端子
４３３ 端子
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
７２１０ 携帯情報端末
７２１１ 本体
７２１２ 表示装置
７２１３ ケーブル
７３１０ デジタルカメラ
７３１１ 本体
７３１２ 表示装置
７３１３ ケーブル
７４１０ ヘッドマウントディスプレイ
７４１１ 本体
７４１２ 表示装置
７４１３ ケーブル

Claims (9)

1. 選択トランジスタを備える機能回路と、
   前記選択トランジスタのゲートと第１の信号線を介して電気的に接続されるバッファ回路と、を有し、
   前記バッファ回路は、
   順に直列接続された第１〜第ｎのインバータと、ブートストラップ回路と、遅延回路と、を備え、
   前記第１のインバータの入力端子は、選択信号が入力される配線が電気的に接続され、
   前記第ｎのインバータの出力端子は、前記第１の信号線と電気的に接続され、
   前記第１〜第ｎ―１のインバータのそれぞれの高電位入力端子は、第１の電位が入力される第２の信号線と電気的に接続され、
   前記第１〜第ｎのインバータのそれぞれの低電位入力端子は、前記第１の電位よりも低い第２の電位が入力される第３の信号線と電気的に接続され、
   前記第ｎのインバータの高電位入力端子は、前記ブートストラップ回路の出力端子と電気的に接続され、
   前記遅延回路は、前記選択信号に応じて前記ブートストラップ回路に前記選択信号よりも遅延した遅延信号を出力し、
   前記ブートストラップ回路は、前記遅延信号に応じて、前記第１の信号線が前記第２の電位より大きく前記第１の電位以下に充電された後に、前記第ｎのインバータの高電位入力端子の電位を前記第１の電位よりも高い第３の電位に昇圧することを特徴とする半導体装置。
2. 請求項１において、
   前記遅延回路は、ＲＣ回路で構成されることを特徴とする半導体装置。
3. 請求項２において、
   前記遅延回路は、第ｎ＋１のインバータで構成されることを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一において、
   前記ブートストラップ回路は、
   第ｎ＋２のインバータと、容量素子と、スイッチと、を備え、
   前記第ｎ＋２のインバータは、入力端子に前記遅延信号が入力され、且つ出力端子が前記容量素子の一方の端子と電気的に接続し、
   前記スイッチは、一方の端子が前記第２の信号線と電気的に接続し、且つ他方の端子が前記容量素子の他方の端子及び前記第ｎのインバータの高電位入力端子に電気的に接続し、
   前記遅延信号に応じて、前記スイッチがオフ状態となり、且つ前記容量素子の一方の端子に前記ｎ＋２のインバータの出力電位が与えられることにより、前記第３の電位が前記第ｎのインバータの高電位入力端子に出力されることを特徴とする半導体装置。
5. 請求項１乃至請求項３のいずれか一において、
   前記ブートストラップ回路は、
   第ｎ＋２のインバータと、容量素子と、ｐチャネル型のトランジスタと、を備え、
   前記第ｎ＋２のインバータは、入力端子に前記遅延信号が入力され、且つ出力端子が前記容量素子の一方の端子と電気的に接続し、
   前記トランジスタは、第１端子が前記第２の信号線と電気的に接続し、且つ第２端子が前記容量素子の他方の端子及び前記第ｎのインバータの高電位入力端子に電気的に接続し、且つゲートが前記第ｎ＋２のインバータの出力端子と電気的に接続し、
   前記遅延信号に応じて、前記トランジスタがオフ状態となり、且つ前記容量素子の一方の端子に前記ｎ＋２のインバータの出力電位が与えられることにより、前記第３の電位が前記第ｎのインバータの高電位入力端子に出力されることを特徴とする半導体装置。
6. 請求項１乃至請求項５のいずれか一に記載の半導体装置を有し、
   前記機能回路は発光素子を備えることを特徴とする画像表示装置。
7. 請求項１乃至請求項５のいずれか一に記載の半導体装置を有し、
   前記機能回路は液晶素子を備えることを特徴とする画像表示装置。
8. 請求項１乃至請求項５のいずれか一に記載の半導体装置を有し、
   前記機能回路は記憶素子を備えることを特徴とする記憶装置。
9. 請求項６及び請求項７に記載の画像表示装置、並びに請求項８に記載の記憶装置の、少なくとも一と、バッテリーと、を備えることを特徴とする電子機器。