JP6146983B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体を用いたメモリ装置に関する。
最初に、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
また、本明細書において、接続、とは、一時的であっても、実効的な直流電流が、供給可能、或いは伝送可能な状態になる構造であることをいう。従って、接続している状態とは、直接、接続している状態のみを必ずしも指すわけではなく、直流電流が、供給可能、或いは伝送可能であるように、配線、抵抗などの回路素子を介して間接的に接続している状態もその範疇に含む。なお、実際に回路に直流電流が供給されるように設計されているかどうかは問わない。
例えば、２つのノード間にスイッチング素子が設けられている場合には、条件付ながら（すなわち、スイッチがオンであるときだけではあるが）、直流電流が供給可能となるので、接続する、という。一方、２つのノード間に、容量素子のみが設けられている場合には、容量素子を介しては、実効的な直流電流を供給することができないので、このノード間は接続されていない、という。
同様に２つのノード間にダイオードのみが設けられている場合も、いずれかのノードの電位が高ければ直流電流を供給できるので、接続する，という。この際には、回路設計上、電流が供給されないような電位が２つのノードに与えられている場合（この場合には、現実には２つのノードにダイオードを介して電流が流れることがない）であっても、本明細書では、接続している、という。
例えば、ノードＡがトランジスタのソースに接続し、ノードＢがドレインに接続する場合には、ノードＡとノードＢの間には、ゲートの電位によっては直流電流を流すことができるので、ノードＡとノードＢは接続している、という。
一方、ノードＡがトランジスタのソースに接続し、ノードＣがゲートに接続する場合には、トランジスタのソース、ドレイン、ゲートの電位の如何にかかわらず、ノードＡとノードＣの間に実効的な直流電流を流すことができないので、ノードＡとノードＣは接続していない、という。
上記において、実効的な直流電流とは、リーク電流等の意図しない電流を除いた電流という意味である。なお、実効的な直流電流の値は、その大きさ（絶対値）で定義されるものではなく、回路に応じて異なることがある。すなわち、ある回路では１ｐＡという小電流であっても実効的な電流となりえるし、他の回路では、それより大きな１μＡという電流であっても実効的な電流とみなされないこともある。
なお、言うまでもないことであるが、入力と出力を有する１つの回路（例えば、インバータ）において、入力と出力が回路内で接続している必要はない。インバータを例に取れば、入力と出力はインバータ内部で接続していない。
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分が明確でなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（以下、単にトランジスタ、という）の回路では、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「第１選択トランジスタＳＴｒ１＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」、「サブビット線ＳＢＬ＿ｎ＿ｍ」というように表記する。なお、ｎおよびｍは行や列、位置を示す数である。また、一つの素子が複数の行や列に関する機能を有するときには、「増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ」というように表記することもある。
しかし、特に、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合には、「第１選択トランジスタＳＴｒ１」、「ビット線ＢＬ」、「サブビット線ＳＢＬ」、あるいは、単に「第１選択トランジスタ」、「ビット線」、「サブビット線」というように表記することもある。
１つのトランジスタと１つの容量素子を用いてメモリセルを形成するＤＲＡＭは、高集積化でき、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速でおこなえるため、多くの電子機器で使用されている。ＤＲＡＭは、各メモリセルの容量素子に電荷を蓄積することにより、データを記憶し、この電荷を放出することによりデータを読み出す。
微細化の進んだ、ＤＲＡＭでは容量素子は、深さや高さが数μｍにもなるトレンチあるいは突起により形成されており、加工が極めて困難となりつつある。生産性を高めるためには、容量素子の形状を加工しやすいものとすることが望まれるが、そのためには容量を減少させることが求められる。しかし、容量が減少すると例えば以下の問題が生じる。
一つには容量素子の容量を小さくするとリフレッシュの間隔が短くなり、使用に支障をきたすことである。例えば、容量素子の容量を従来の３０分の１である１ｆＦとすれば、リフレッシュの頻度は、従来の３０倍必要となり、データの書き込みや読み出しの障害となるばかりか、その分、消費電力が増加する。
リフレッシュを含めてＤＲＡＭのデータの書き込みに際しては、ビット線に流れる電流の多くは、メモリセルの容量素子の充電以外に、ビット線の容量（ビット線と他の配線等との間に形成される寄生容量を含む）の充放電に使用されている。現状ではメモリセルの容量素子の充放電に必要な電流の１０倍以上の電流がビット線の容量の充放電に使用されている。
言うまでもなく、ビット線の容量の充放電はデータの保持とは無関係な現象であり、リフレッシュをおこなうことは消費電力の増大を意味する。その意味で、リフレッシュの頻度が増大することは、消費電力を増加させるため好ましくない。逆にリフレッシュの回数を減らすことは消費電力を減らす上で効果が大きい。
もう一つの問題は、読み出しエラーが増えることである。ＤＲＡＭでデータを読み出す際には、ビット線に容量素子に蓄積されていた電荷を放出することによるビット線の電位の微弱な変動を増幅する。
ビット線は、交差する配線や隣接するビット線との間に寄生容量を有し、通常、ビット線の容量は容量素子の容量よりもはるかに大きくなる。ビット線の容量が過剰に大きくなると、容量素子に蓄積された電荷をビット線に放出した際のビット線の電位変動が極めて微弱となり、電位の変動の増幅の際にエラーが生じる。したがって、容量素子の容量はビット線の容量の１０％以上であることが望まれる。
最初の課題に関しては、例えば、極めてオフ抵抗の高い半導体を用いることにより、容量素子からの自然放電を著しく低減できることが明らかとなった（特許文献２参照）。また、極めて薄いシリコン膜は量子効果により、通常のシリコンよりも３桁程度オフ抵抗が増加することが知られている（特許文献３参照）。
第２の課題に対しては、特許文献１のように、ビット線よりも容量が小さく、かつ、ビット線に接続するサブビット線を設け、かつ、サブビット線にそれぞれフリップフロップ回路型のセンスアンプを接続し、容量素子の容量を低減する方法が提案されている。しかしながら、特許文献１に記載されている半導体メモリ装置は、フォールデッド型には適用できるが、より集積度の高いオープンビット型には適用できない。
また、フリップフロップ回路型のセンスアンプは、サブビット線の容量が小さくなると誤動作しやすくなる。一般に、容量が小さな物体の電位は、ノイズの影響で大きく変動する。従来のＤＲＡＭではビット線の容量が数百ｆＦあったが、サブビット線の容量が数ｆＦとなると、単純に考えればノイズによる電位の変動は１００倍となる。
フリップフロップ回路型のセンスアンプでは、増幅の初期には０．１Ｖ程度の微弱な電位差を増幅するが、この際、信号以外の電位の変動が０．１Ｖ以上となると、エラーが発生してしまう。例えば、ビット線の容量が数百ｆＦのとき、ある大きさのノイズによる電位の変動が１ｍＶであるとする。この場合には、増幅の過程でエラーはほとんど発生しないが、ビット線（あるいはサブビット線）の容量が数ｆＦとなると、上記と同じ大きさのノイズによる電位の変動は０．１Ｖとなるため、増幅の過程でエラーが発生しやすくなる。
すなわち、特許文献１に記載された半導体メモリ装置では、サブビット線の容量を格段に小さくすると、読み出しの際のエラーが発生しやすくなる。特許文献１記載の半導体メモリ装置では、トランジスタのオフ抵抗が極端に大きな場合を想定していないため、サブビット線の容量も数百ｆＦ以上という大きな場合を想定しているので、サブビット線の容量が数十ｆＦ以下というような場合については何ら解決策を開示していない。
また、このように０．１Ｖという微弱な電位差を増幅するためにはフリップフロップ回路型のセンスアンプに用いるトランジスタのしきい値のばらつきの小さいことが求められる。例えば、フリップフロップ回路を構成する２つのＮチャネル型トランジスタのしきい値がそれぞれ、＋０．３５Ｖおよび＋０．４５Ｖであるとすると、上記の増幅過程において、ほぼ同時にこれらのＮチャネル型トランジスタがオンとなることがあり、データの読み出しに失敗する。
一般に、フリップフロップ回路に用いるトランジスタのしきい値のばらつきは、ビット線間の増幅初期電位差（上記の場合は０．１Ｖ）の半分未満、好ましくは３０％未満であることが要求される。上記の場合、トランジスタのしきい値のばらつきは５０ｍＶ、ビット線間の増幅初期電位差は０．１Ｖであるため、増幅の際にエラーが発生しやすい。
トランジスタのしきい値のばらつきは、ロット間ばらつき（基板間ばらつき）、チップ間ばらつき（一枚の基板からとれるチップの特性のばらつき）、隣接トランジスタばらつき、の３つに分類される。ロット間ばらつきは、プロセス条件、膜厚や線幅のロット間の違いに依存するものであり、また、チップ間ばらつきは、ドーズ量、膜厚や線幅の基板面内のばらつきによるものである。いずれも、ばらつきは巨視的なものであり、これらの要因によるしきい値のばらつきは基板バイアス等により補正でき、必要とするしきい値を得ることができる。
これに対し、隣接トランジスタばらつきは、主として、ドーパント濃度の統計的ゆらぎ（非特許文献１参照）によるものであり、トランジスタが微細化するにつれ増大する。すなわち、ＤＲＡＭの高集積化のためにトランジスタが微細化するとフリップフロップ回路型のセンスアンプの動作が不安定となる。
米国特許第５３５３２５５号明細書 米国特許出願公開第２０１１／０１５６０２７号明細書 米国特許第７７７２０５３号明細書
Ｋ．Ｔａｋｅｕｃｈｉ ｅｔ ａｌ．， "Ｃｈａｎｎｅｌ Ｅｎｇｉｎｅｅｒｉｎｇ ｆｏｒ ｔｈｅ Ｒｅｄｕｃｔｉｏｎ ｏｆ Ｒａｎｄｏｍ−Ｄｏｐａｎｔ−Ｐｌａｃｅｍｅｎｔ−Ｉｎｄｕｃｅｄ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｆｌｕｃｔｕａｔｉｏｎ"， ｐｐ． ８４１−８４４， ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ＭＥＥＴＩＮＧ， １９９７．
本発明の一態様は、容量素子の容量を従来のＤＲＡＭに用いられている値以下、具体的には１ｆＦ以下、好ましくは０．１ｆＦ以下としても十分に機能する集積度の高い半導体メモリ装置を提供することを課題とする。また、本発明の一態様は、容量素子の容量を、用いられているトランジスタのゲート容量の１０倍以下、好ましくは２倍以下としても十分に機能する半導体メモリ装置を提供することを課題とする。また、本発明の一態様は、集積度の高い半導体メモリ装置を提供することを課題とする。
また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
本発明の一態様は、ビット線と２以上のワード線と第１および第２のメモリブロックを有する半導体メモリ装置であって、各メモリブロックは、２以上のメモリセルと、サブビット線とを有する。
また、第１のメモリブロックのサブビット線は第１のインバータの入力端子および第１の選択スイッチと接続し、第１のインバータの出力端子は第２の選択スイッチを介して、第２のメモリブロックのサブビット線と接続する。
また、第２のメモリブロックのサブビット線は第２のインバータの入力端子および第２の選択スイッチと接続し、第２のインバータの出力端子は第１の選択スイッチを介して、第１のメモリブロックのサブビット線と接続する。
また、第１のインバータの出力端子は第１の読み出しスイッチを介してビット線に接続し、第２のインバータの出力端子は第２の読み出しスイッチを介してビット線に接続する。
また、本発明の一態様は、第１および第２のビット線と２以上のワード線と第１乃至第４のメモリブロックを有する半導体メモリ装置であって、各メモリブロックは、２以上のメモリセルと、サブビット線と書き込みスイッチとを有する。書き込みスイッチはサブビット線に接続する。
ここで、第１のメモリブロックの書き込みスイッチおよび第２のメモリブロックの書き込みスイッチは第１のビット線に接続し、第３のメモリブロックの書き込みスイッチおよび第４のメモリブロックの書き込みスイッチは第２のビット線に接続する。
また、第１のメモリブロックのサブビット線は第１の選択スイッチを介して第１のインバータの入力端子と接続し、第２のメモリブロックのサブビット線は第２の選択スイッチを介して第１のインバータの入力端子と接続し、第３のメモリブロックのサブビット線は第３の選択スイッチを介して第２のインバータの入力端子と接続し、第４のメモリブロックのサブビット線は第４の選択スイッチを介して第２のインバータの入力端子と接続する。
さらに、第１のインバータの出力端子は第１の読み出しスイッチを介して第２のビット線に接続し、第２のインバータの出力端子は第２の読み出しスイッチを介して第１のビット線に接続する。
また、本発明の一態様は、ビット線とサブビット線とを有し、サブビット線は第１のインバータと第２のインバータを介して、ビット線と接続し、第１のインバータと第２のインバータの間にはオン状態の第１の選択スイッチおよびオフ状態の第２の選択スイッチと、ビット線と第１のインバータの間にはオン状態の第１の読み出しスイッチと、ビット線と第２のインバータの間にはオフ状態の第２の読み出しスイッチと、を有する半導体メモリ装置である。
上記において、書き込みスイッチ、読み出しスイッチ、あるいは選択スイッチとしては、１以上のトランジスタを用いて構成できる。最も簡単には１つのＮチャネル型トランジスタあるいはＰチャネル型トランジスタを用いて構成できる。また、導電型の異なる２つ以上のトランジスタを並列に接続した、トランスファーゲートでもよい。
また、１つのメモリブロックの書き込みスイッチに含まれるトランジスタとメモリセルの一のトランジスタの一は異なる層に設けられていてもよい。また、１つのメモリブロックの書き込みスイッチに含まれるトランジスタの半導体とメモリセルの一のトランジスタの一に含まれる半導体は異なる種類でもよい。さらに、１つのメモリブロックのメモリセルの一のトランジスタの一と他のメモリセルのトランジスタの一は異なる層に設けられていてもよい。
また、１つのメモリブロックは４乃至６４のメモリセルを有してもよい。さらに、メモリセルの容量素子が必要とする深さあるいは高さは１μｍ以下、好ましくは０．３μｍ以下としてもよい。特に容量素子に必要な高さを０．３μｍ以下とすることにより、ＢＯＣ（Ｂｉｔ ｌｉｎｅ Ｏｖｅｒ Ｃａｐａｃｉｔｏｒ）構造とすることができる。
インバータとしては、さまざまな種類のものを用いることができる。例えば、相補型インバータ、抵抗負荷型インバータ、クロックドインバータ等あるいはそれらの組み合わせを用いることができる。
インバータはメモリセルのトランジスタと異なる層に形成されることが好ましく、単結晶半導体を用いるとよい。インバータではトランジスタのしきい値のばらつきを十分に抑制することが必要であるので、インバータのトランジスタのチャネル面積をメモリセルのトランジスタの４倍以上、好ましくは１６倍以上とするとよい。
また、インバータの占有する部分のワード線方向の長さは、ビット線の幅の３倍以上、好ましくは５倍以上とするとよい。同様にインバータの占有する部分のビット線方向の長さは、ワード線の幅の３倍以上、好ましくは５倍以上とするとよい。
このようにインバータは大きな面積を占有するが、メモリセルがインバータとは異なる層に設けられていること（すなわち、立体的に配置されていること）により、実際に半導体メモリ装置が必要とする面積を低減できる。インバータに用いるトランジスタのチャネル面積を十分に大きくすることにより、不純物濃度の統計的ゆらぎに起因するトランジスタのしきい値のばらつきを低減させることができる。
また、本発明の一態様は、上記のいずれかの構成を有する半導体メモリ装置において、第１の選択スイッチもしくは第２の選択スイッチのいずれか一方のみをオンとする期間に、第１の読み出しスイッチもしくは第２の読み出しスイッチの少なくとも一方をオンとすることを特徴とする半導体メモリ装置の駆動方法である。
上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。上記の構成では、サブビット線の電位に応じた電荷がインバータから出力され、ビット線に蓄積される。上述のようにサブビット線の容量が小さいため、短期間で見ればサブビット線の電位は大きく変動するものの、一定の時間で平均すれば、一定の電位に近づく。つまり、ビット線に蓄積する電荷（および電荷による電位）はサブビット線の電位を反映したものとなる。
なお、上述のように、従来のＤＲＡＭでは、アスペクト比の大きな構造物の作製が困難であることも問題であったが、それらを用いて多層構造のメモリ装置を作製して、記憶密度を向上させることはさらに困難であった。この点で、そのような構造物を必要としない本発明の一態様を用いれば、メモリセルの上にメモリセルを重ねるという多層化技術も可能である。
さらに、ＢＯＣ構造を採用した場合には、メモリセルの面積を６Ｆ２（ＦはＦｅａｔｕｒｅ Ｓｉｚｅ）とできる。従来、スタック型容量素子を採用したＤＲＡＭにおいても、２つのメモリセルがビット線コンタクトを共有することによりメモリセルの面積を６Ｆ２に近づけることができたが、その際には、容量素子を避けるように、ビット線を配置する必要があるため、実際のメモリセルの面積は６Ｆ２よりも大きくなる。
一方、ＢＯＣ構造ではメモリセルの面積を６Ｆ２とできることが知られていたが、容量素子の高さが１μｍを超える場合には採用できなかった。本発明の一態様では容量素子の容量を１ｆＦ以下、好ましくは０．１ｆＦ以下とすることができ、従来のＤＲＡＭのようなアスペクト比の大きな容量素子が不要となる。
その結果、ＢＯＣ構造を採用でき、そのため集積度を上げること、生産工程を減らすこと、あるいは、歩留まりを上げることが可能となる。なお、メモリセルのトランジスタを立体的に形成することによりメモリセルの面積を４Ｆ２とすることもできる。
なお、ＢＯＣ構造以外にも、メモリセルのトランジスタの下（基板側）にビット線を、上にサブビット線を配置してもよいし、その逆に、メモリセルのトランジスタの上にビット線を、下にサブビット線を配置してもよい。いずれの場合でも、ビット線に重ねてサブビット線を配置するので、集積度が向上する。
本発明の一態様は、ある値のしきい値のばらつきを有するトランジスタを用いて構成されたインバータの特性が同じ値のしきい値のばらつきを有するトランジスタを用いて構成されたフリップフロップ回路よりも安定であるという特徴を利用する。例えば、しきい値のばらつきが５０ｍＶのトランジスタを用いてフリップフロップ型のセンスアンプを形成した場合には、上述のように０．１Ｖの電位差の増幅の際に誤動作してしまう。一方、しきい値のばらつきが５０ｍＶのトランジスタを用いてインバータを形成すると、読み出し時のサブビット線の電位が基準となる電位より０．１Ｖ高い場合であれば、インバータの出力の電位は、基準電位よりも低く、サブビット線の電位が基準となる電位より０．１Ｖ低い場合であれば、インバータの出力の電位は、基準電位よりも高くなり、いずれにしても誤動作することがない。
本発明の半導体メモリ装置の回路例を示す図である。 本発明の半導体メモリ装置の回路例を示す図である。 本発明の半導体メモリ装置の回路例を示す図である。 本発明の半導体メモリ装置の回路例を示す図である。 本発明の半導体メモリ装置の駆動方法の例を示す図である。 本発明の半導体メモリ装置の駆動方法の例を示すタイミングチャートである。 本発明の半導体メモリ装置の駆動方法の例を示す図である。 本発明の半導体メモリ装置の積層構造の例を示す図である。 本発明の半導体メモリ装置のレイアウトの例を示す図である。 本発明の半導体メモリ装置のレイアウトの例を示す図である。 本発明の半導体メモリ装置の回路例を示す図である。 本発明の半導体メモリ装置の回路例を示す図である。 本発明の半導体メモリ装置の駆動方法の例を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタや容量素子のさまざまな特性によって、あるいは実施者の都合によって変更してもよい。また、本実施の形態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
（実施の形態１）
図１（Ａ）、図１（Ｂ）および図４（Ａ）に本実施の形態の半導体メモリ装置の一例を示す。図１（Ａ）には、メモリブロックＭＢ＿ｎ＿ｍ、メモリブロックＭＢ＿ｎ＋１＿ｍとそれらの接続するビット線ＢＬ＿ｍ、第１選択線ＳＬ１＿ｎ、第１選択線ＳＬ１＿ｎ＋１、ワード線ＷＬ＿ｎ＿１乃至ワード線ＷＬ＿ｎ＿４、ワード線ＷＬ＿ｎ＋１＿１乃至ワード線ＷＬ＿ｎ＋１＿４が示されている。
また、図１（Ａ）には、第２選択トランジスタＳＴｒ２＿ｎ＿ｍ、第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍ、増幅回路ＡＭＰ＿ｎ＿ｍ、増幅回路ＡＭＰ＿ｎ＋１＿ｍが示されている。それぞれ第２選択トランジスタＳＴｒ２＿ｎ＿ｍ、第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍは、第２選択線ＳＬ２＿ｎ、第２選択線ＳＬ２＿ｎ＋１により制御される。
図１（Ａ）ではメモリブロックＭＢ＿ｎ＿ｍは４つのメモリセルを有するが、もちろん、メモリセルの数は３以下でも、５以上でもよい。各メモリセルは、１つのトランジスタと１つの容量素子を有し、トランジスタのゲートはワード線ＷＬに接続し、ドレインはサブビット線ＳＢＬ＿ｎ＿ｍに接続し、ソースは容量素子の電極の一方に接続する。そして、容量素子の電極の他方は、一定の電位を与えるノードに接続する。
メモリブロックＭＢ＿ｎ＿ｍには、第１選択トランジスタＳＴｒ１＿ｎ＿ｍがあり、そのゲートは第１選択線ＳＬ１＿ｎに接続し、そのソースはサブビット線ＳＢＬ＿ｎ＿ｍに、ドレインはビット線ＢＬ＿ｍに接続する。なお、第１選択トランジスタＳＴｒ１＿ｎ＿ｍを設けず、サブビット線ＳＢＬ＿ｎ＿ｍとビット線ＢＬ＿ｍをこの部分で常時切断した構造とすることも可能であり、その場合には、第１選択トランジスタに付随する第１選択線ＳＬ１＿ｎも不要となる。詳細は実施の形態５で説明する。
サブビット線ＳＢＬ＿ｎ＿ｍには、寄生容量を含む容量が存在する。容量はメモリセルの容量素子の容量の１０倍以下であることが好ましい。サブビット線ＳＢＬ＿ｎ＿ｍの容量には、サブビット線ＳＢＬ＿ｎ＿ｍが接続する増幅回路ＡＭＰ＿ｎ＿ｍを構成するトランジスタのゲート容量も含まれる。増幅回路ＡＭＰ＿ｎ＿ｍを構成するトランジスタのゲート容量はトランジスタのゲートの電位により変動するが、最大のゲート容量が、サブビット線ＳＢＬ＿ｎ＿ｍの容量の半分以下であることが好ましい。
なお、メモリブロックの構成は図１（Ａ）に限られず、例えば、図１（Ｂ）に示すように、メモリセルの容量素子の電極の一方はサブビット線ＳＢＬ＿ｎ＿ｍに接続し、トランジスタのゲートはワード線ＷＬに接続し、ドレインは一定の電位を与えるノードに接続し、ソースは容量素子の電極の他方に接続する構造であってもよい。この際、ドレインに一定の電位を与えるノード（配線等）はワード線と平行に形成すると集積化の障害とならない。
このような構造を用いると、容量素子の電荷をサブビット線ＳＢＬ＿ｎ＿ｍに放出する際に、トランジスタのゲート容量を介して、サブビット線ＳＢＬ＿ｎ＿ｍの電位がワード線ＷＬの電位の影響を受けることが少ない。例えば、容量素子の容量がゲート容量の１０倍以下、特に２倍以下というような場合に効果が顕著である。
図１（Ａ）に示すようにサブビット線ＳＢＬ＿ｎ＿ｍの電位は増幅回路ＡＭＰ＿ｎ＿ｍに入力され、増幅回路ＡＭＰ＿ｎ＿ｍの出力端子は、第２選択トランジスタＳＴｒ２＿ｎ＿ｍあるいは第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍを経て、ビット線ＢＬ＿ｍに接続する。
増幅回路ＡＭＰは、２つのインバータと、回路構成を変更するための２つのスイッチを用いて構成する。本実施の形態の増幅回路は、２つのインバータと２つのスイッチを用いるが、２つのメモリブロックで１つの増幅回路を使用するので、実質的には、１つのメモリブロックあたりの１つのインバータと１つのスイッチで構成される。
増幅回路ＡＭＰの例を図４（Ａ）に示す。図４（Ａ）に示されるように、サブビット線ＳＢＬ＿ｎ＿ｍとサブビット線ＳＢＬ＿ｎ＋１＿ｍの間にインバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍのループが形成され、このループの２箇所にはスイッチとして第３選択トランジスタＳＴｒ３＿ｎ＿ｍと第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍが設けられる。図では、１つのトランジスタから形成されているスイッチを示すが、複数のトランジスタより形成されているスイッチを用いてもよい。
また、インバータＩＮＶ＿ｎ＿ｍの出力端子は第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍを介して、また、インバータＩＮＶ＿ｎ＋１＿ｍの出力端子は第２選択トランジスタＳＴｒ２＿ｎ＿ｍを介して、共にビット線ＢＬ＿ｍに接続する。
インバータＩＮＶ＿ｎ＿ｍの出力端子とインバータＩＮＶ＿ｎ＋１＿ｍの入力端子の間には第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍが設けられ、インバータＩＮＶ＿ｎ＋１＿ｍの出力端子とインバータＩＮＶ＿ｎ＿ｍの入力端子の間には第３選択トランジスタＳＴｒ３＿ｎ＿ｍが設けられる。第３選択トランジスタＳＴｒ３＿ｎ＿ｍと第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍは、それぞれ第３選択線ＳＬ３＿ｎと第３選択線ＳＬ３＿ｎ＋１で制御される。
このような回路構成では、第２選択トランジスタＳＴｒ２＿ｎ＿ｍ、第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍ、第３選択トランジスタＳＴｒ３＿ｎ＿ｍと第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍのいずれか１つ以上をオンとし、その他をオフとすることで、異なった回路構成とすることができる。
例えば、第２選択トランジスタＳＴｒ２＿ｎ＿ｍと第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍをオン、他をオフとすると、サブビット線ＳＢＬ＿ｎ＿ｍ−＞インバータＩＮＶ＿ｎ＿ｍ−＞第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍ−＞インバータＩＮＶ＿ｎ＋１＿ｍ−＞第２選択トランジスタＳＴｒ２＿ｎ＿ｍ−＞ビット線ＢＬ＿ｍというルート（第１のルート）が完成する。
また、第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍと第３選択トランジスタＳＴｒ３＿ｎ＿ｍをオン、他をオフとすると、サブビット線ＳＢＬ＿ｎ＋１＿ｍ−＞インバータＩＮＶ＿ｎ＋１＿ｍ−＞第３選択トランジスタＳＴｒ３＿ｎ＿ｍ−＞インバータＩＮＶ＿ｎ＿ｍ−＞第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍ−＞ビット線ＢＬ＿ｍというルート（第２のルート）が完成する。
いずれのルートもインバータが２つあるので、入力の電位（サブビット線ＳＢＬの電位）と同じ位相の電位がビット線ＢＬ＿ｍに出力される。このような増幅回路では、増幅された電位はより容量の大きなビット線に出力されるので、サブビット線ＳＢＬの容量が小さくても、ビット線の電位はノイズの影響を受けにくく、ノイズによる誤動作の確率が小さい。したがって、サブビット線の容量が１０ｆＦ以下の場合でも読み出しのエラーを減らせる。
また、インバータを２段直列して電位を増幅するため、インバータを１つだけ使う場合よりも電流駆動能力が高く、より短時間でビット線の電位を所定の値とすることができ、読み出しに要する時間を短縮できる。もちろん、より多段（好ましくは偶数段）のインバータが直列するような回路配置とすることで、より高速での読み出しが可能となる。
なお、インバータを構成するトランジスタのしきい値のばらつきのために、十分な増幅ができない場合もあるが、出力される電位の位相が目的とするものと異なってしまうことは少ないので、この点でもエラーを減らせる。増幅が不十分な場合には、ビット線にセンスアンプを接続して増幅することで補える。なお、インバータによる増幅が不十分であってもビット線の電位は、参照電位との差の絶対値は十分に大きいので、センスアンプでの増幅の際にエラーが生じることはない。
図１（Ａ）および図４（Ａ）に示す半導体メモリ装置のデータの読み出し方法の例を図５（Ａ）乃至図５（Ｃ）および図６を用いて説明する。ここではメモリブロックＭＢ＿ｎ＿ｍの中のワード線ＷＬ＿ｎ＿２に接続するメモリセルのデータを読み出し、次に、メモリブロックＭＢ＿ｎ＋１＿ｍの中のワード線ＷＬ＿ｎ＋１＿３に接続するメモリセルのデータを読み出すとする。
本実施の形態では、サブビット線ＳＢＬの容量はメモリセルの容量素子の容量の９倍であるとする。また、インバータＩＮＶ＿ｎ＿ｍ、インバータＩＮＶ＿ｎ＋１＿ｍは当初からアクティブな状態を保つものとする。
また、インバータＩＮＶ＿ｎ＿ｍ、インバータＩＮＶ＿ｎ＋１＿ｍの定常状態での出力の電位は入力の電位に応じて変化し、以下の例では、入力の電位が０Ｖ、＋０．３Ｖ、＋０．４５Ｖ、＋０．５Ｖ、＋０．５５Ｖ、＋０．７Ｖ、＋１Ｖのときの出力の電位はそれぞれ、＋１Ｖ、＋１Ｖ、＋０．７Ｖ、＋０．５Ｖ、＋０．３Ｖ、０Ｖ、０Ｖであるとする。
最初にメモリブロックＭＢ＿ｎ＿ｍのサブビット線ＳＢＬ＿ｎ＿ｍを＋０．５Ｖにプリチャージする。なお、メモリブロックＭＢ＿ｎ＋１＿ｍのサブビット線ＳＢＬ＿ｎ＋１＿ｍはプリチャージする必要はない。ここでは、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は直近の読み出しあるいは書き込みの電位がそのまま残って、＋１Ｖであるとする。サブビット線ＳＢＬ＿ｎ＿ｍを＋０．５Ｖにプリチャージするために、第１選択線ＳＬ１＿ｎの電位を操作して、第１選択トランジスタＳＴｒ１＿ｎ＿ｍをオンとする（図６のＴ１）。
このとき、インバータＩＮＶ＿ｎ＿ｍおよびインバータＩＮＶ＿ｎ＋１＿ｍはそれぞれの入力の電位に応じた電位を出力している。例えば、入力の電位が＋０．５ＶであるインバータＩＮＶ＿ｎ＿ｍの出力の電位は＋０．５Ｖ、入力の電位が＋１ＶであるインバータＩＮＶ＿ｎ＋１＿ｍの出力の電位は０Ｖである（図５（Ａ）参照）。
その後、第１選択トランジスタＳＴｒ１＿ｎ＿ｍをオフとする。そして、ワード線ＷＬ＿ｎ＿２の電位を操作して、ワード線ＷＬ＿ｎ＿２に接続するメモリセルのトランジスタをオンとする（図６のＴ２）。この結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．５５Ｖとなったとする。
ワード線ＷＬ＿ｎ＿２に接続するメモリセルのトランジスタをオンとするのと同時に、第３選択線ＳＬ３＿ｎ＋１の電位を操作して、第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍをオンとする。また、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．５５Ｖとなったため、インバータＩＮＶ＿ｎ＿ｍの出力の電位は＋０．３Ｖとなる。
なお、第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍをオンとするタイミングはＴ２の前でも後でもよい。
以上の結果、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は＋０．３Ｖとなり、また、インバータＩＮＶ＿ｎ＋１＿ｍの入力の電位も＋０．３Ｖとなるため、インバータＩＮＶ＿ｎ＋１＿ｍの出力の電位は＋１Ｖとなる（図５（Ｂ）参照）。
その後、第２選択線ＳＬ２＿ｎの電位を操作して第２選択トランジスタＳＴｒ２＿ｎ＿ｍをオンとする（図６のＴ３）。その結果、ビット線ＢＬ＿ｍの電位は＋１Ｖに上昇する。サブビット線ＳＢＬに比べるとビット線ＢＬ＿ｍは容量および配線抵抗が大きいので、電位の上昇に時間がかかる。ビット線ＢＬ＿ｍの電位がある程度、安定したら、第１選択トランジスタＳＴｒ１＿ｎ＿ｍをオンとする（図６のＴ４）。
このとき、ビット線ＢＬ＿ｍの電位が十分に安定するのを待つことによりエラーを低減できる。第１選択トランジスタＳＴｒ１＿ｎ＿ｍをオンとすることにより、フリップフロップ回路と同様な、２つのインバータが接続するループ（サブビット線ＳＢＬ＿ｎ＿ｍ−＞インバータＩＮＶ＿ｎ＿ｍ−＞第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍ−＞インバータＩＮＶ＿ｎ＋１＿ｍ−＞第２選択トランジスタＳＴｒ２＿ｎ＿ｍ−＞ビット線ＢＬ＿ｍ−＞第１選択トランジスタＳＴｒ１＿ｎ＿ｍ−＞サブビット線ＳＢＬ＿ｎ＿ｍ）が完成する。
もし、ビット線ＢＬ＿ｍの電位が＋０．５Ｖからそれほど離れていない状態（例えば、＋０．４５Ｖ以上＋０．５５Ｖ以下）で、このループを作ると、ノイズによりループの電位が反転してしまう可能性がある。ビット線ＢＬ＿ｍの電位が＋０．５Ｖから十分に離れた状態（好ましくは＋０．７Ｖより大きいか、＋０．３Ｖより小さい）でループを完成させることが好ましい。
また、第１選択トランジスタＳＴｒ１＿ｎ＿ｍをオンとするのとほぼ同時に第３選択トランジスタＳＴｒ３＿ｎ＿ｍをオンとしてもよい。その結果、第３選択トランジスタＳＴｒ３＿ｎ＿ｍ−＞インバータＩＮＶ＿ｎ＿ｍ−＞第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍ−＞インバータＩＮＶ＿ｎ＋１＿ｍ−＞第３選択トランジスタＳＴｒ３＿ｎ＿ｍ、というフリップフロップ回路が形成される。既に、ビット線ＢＬ＿ｍの電位がノイズの影響を受けないレベルとなっているので、動作が不安定化することはない。
第１選択トランジスタＳＴｒ１＿ｎ＿ｍ（あるいは第３選択トランジスタＳＴｒ３＿ｎ＿ｍ）をオンとした結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋１Ｖとなる。このとき、ワード線ＷＬ＿ｎ＿２に接続するメモリセルのトランジスタはオンであるので、メモリセルの容量素子が充電され、メモリセルのデータが回復する。なお、サブビット線ＳＢＬ＿ｎ＿ｍの電位がさらに上昇したため、インバータＩＮＶ＿ｎ＿ｍの出力の電位は０Ｖとなり、それによって、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は０Ｖとなる（図５（Ｃ）参照）。
以上で、ワード線ＷＬ＿ｎ＿２に接続するメモリセルのデータの読み出しとデータの回復が完了する。第１選択トランジスタＳＴｒ１＿ｎ＿ｍ、第２選択トランジスタＳＴｒ２＿ｎ＿ｍ、第３選択トランジスタＳＴｒ３＿ｎ＿ｍおよび第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍをオフとする。
次に、ワード線ＷＬ＿ｎ＋１＿３に接続するメモリセルのデータの読み出し操作をおこなう。サブビット線ＳＢＬ＿ｎ＋１＿ｍを＋０．５Ｖにプリチャージするために、ビット線ＢＬ＿ｍの電位を＋０．５Ｖとし、第１選択線ＳＬ１＿ｎ＋１の電位を操作して、第１選択トランジスタＳＴｒ１＿ｎ＋１＿ｍをオンとする（図６のＴ５）。
その後、第１選択トランジスタＳＴｒ１＿ｎ＋１＿ｍをオフとする。そして、ワード線ＷＬ＿ｎ＋１＿３の電位を操作して、ワード線ＷＬ＿ｎ＋１＿３に接続するメモリセルのトランジスタをオンとする（図６のＴ６）。この結果、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は＋０．４５Ｖとなったとする。
このとき、インバータＩＮＶ＿ｎ＿ｍおよびインバータＩＮＶ＿ｎ＋１＿ｍはそれぞれの入力の電位に応じた電位を出力している。サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋１ＶなのでインバータＩＮＶ＿ｎ＿ｍの出力の電位は０Ｖであり、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位が＋０．４５Ｖなので、インバータＩＮＶ＿ｎ＋１＿ｍの出力の電位は＋０．７Ｖである。
ワード線ＷＬ＿ｎ＋１＿３に接続するメモリセルのトランジスタをオンとするのと同時に、第３選択線ＳＬ３＿ｎの電位を操作して、第３選択トランジスタＳＴｒ３＿ｎ＿ｍをオンとする。この結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．７Ｖとなり、また、インバータＩＮＶ＿ｎ＿ｍの入力の電位も＋０．７Ｖとなるため、インバータＩＮＶ＿ｎ＋１＿ｍの出力の電位は０Ｖとなる。
その後、第２選択線ＳＬ２＿ｎ＋１の電位を操作して第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍをオンとする（図６のＴ７）。その結果、ビット線ＢＬ＿ｍの電位は低下する。ビット線ＢＬ＿ｍの電位がある程度安定したら、第１選択トランジスタＳＴｒ１＿ｎ＋１＿ｍをオンとする（図６のＴ８）。その結果、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は０Ｖとなる。
このとき、ワード線ＷＬ＿ｎ＋１＿３に接続するメモリセルのトランジスタはオンであるので、メモリセルの容量素子が充電され、メモリセルのデータが回復する。なお、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位がさらに低下したため、インバータＩＮＶ＿ｎ＋１＿ｍの出力の電位は＋１Ｖとなり、それによって、サブビット線ＳＢＬ＿ｎ＿ｍの電位は０Ｖとなる。以上で、ワード線ＷＬ＿ｎ＋１＿３に接続するメモリセルのデータの読み出しとデータの回復が完了する。
なお、ワード線ＷＬ＿ｎ＋１＿３に接続するメモリセルのデータを書き換えるのであれば、第１選択トランジスタＳＴｒ１＿ｎ＋１＿ｍおよびワード線ＷＬ＿ｎ＋１＿３に接続するメモリセルのトランジスタをオンとした状態で、ビット線ＢＬ＿ｍの電位を書き換えるデータに応じたものとすればよい。また、その際に第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍをオフとすると、より消費電力を少なく、短時間で書き込みを完了できる。
上記の例では、インバータＩＮＶは常にアクティブな状態を維持していた。しかしながら、より消費電力を低減するためには、必要なときにのみアクティブにしてもよい。例えば、インバータＩＮＶ＿ｎ＿ｍは図６のＴ２からＴ４まで、およびＴ７からＴ８までアクティブにし、インバータＩＮＶ＿ｎ＋１＿ｍはＴ３からＴ４まで、あるいはＴ６からＴ８までアクティブにするようにしてもよい。このようにアクティブにする時間を制限するとインバータの貫通電流を抑制でき、消費電力を低減できる。
（実施の形態２）
図２に本実施の形態の半導体メモリ装置の一例を示す。図２には、メモリブロックＭＢ＿ｎ＿ｍ、メモリブロックＭＢ＿ｎ＿ｍ＋１、メモリブロックＭＢ＿ｎ＋１＿ｍ、メモリブロックＭＢ＿ｎ＋１＿ｍ＋１とそれらの接続するビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１、第１選択線ＳＬ１＿ｎ、第１選択線ＳＬ１＿ｎ＋１、ワード線ＷＬ＿ｎ＿１乃至ワード線ＷＬ＿ｎ＿４、ワード線ＷＬ＿ｎ＋１＿１乃至ワード線ＷＬ＿ｎ＋１＿４が示されている。メモリブロックＭＢとしては、図１（Ｂ）に示される構成のものを用いてもよい。
また、図２では第２選択トランジスタＳＴｒ２＿ｎ＿ｍ、第２選択トランジスタＳＴｒ２＿ｎ＿ｍ＋１、第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍ、第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍ＋１および増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ／ｍ＋１が示されている。
第２選択トランジスタＳＴｒ２＿ｎ＿ｍ、第２選択トランジスタＳＴｒ２＿ｎ＿ｍ＋１は、第２選択線ＳＬ２＿ｎにより、また、第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍ、第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍ＋１は、第２選択線ＳＬ２＿ｎ＋１により制御される。
なお、第２選択トランジスタＳＴｒ２＿ｎ＿ｍと第２選択トランジスタＳＴｒ２＿ｎ＿ｍ＋１が、同じ電位をビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１に出力するのであれば、いずれか一方のみを設けるだけでもよい。第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍと第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍ＋１も同様であり、そのような場合、増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ／ｍ＋１に接続する第２選択トランジスタＳＴｒ２は２つでもよい。
本実施の形態の半導体メモリ装置は、隣接する２つのメモリブロックＭＢ＿ｎ＿ｍとメモリブロックＭＢ＿ｎ＿ｍ＋１（あるいはメモリブロックＭＢ＿ｎ＋１＿ｍとメモリブロックＭＢ＿ｎ＋１＿ｍ＋１）において、１つのワード線ＷＬには、いずれかのメモリブロックのメモリセルしか接続しないという構造を有する。
そのため、例えば、データの読み出しの際に、ワード線ＷＬ＿ｎ＿１を選択すると、メモリブロックＭＢ＿ｎ＿ｍの中の１つのメモリセルのみがアクティブとなり、サブビット線ＳＢＬ＿ｎ＿ｍはそのメモリセルの１ビットデータを含んだ電位となる。一方、サブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位はワード線ＷＬ＿ｎ＿１の選択によって変動しない。
サブビット線ＳＢＬ＿ｎ＿ｍの電位とサブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位を増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ／ｍ＋１で増幅して、ビット線ＢＬ＿ｍあるいはビット線ＢＬ＿ｍ＋１に出力し、あるいは、その電位の差を増幅することで１ビットデータを読み出せる。
増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ／ｍ＋１は４つの入力端子と４つ（あるいは２つ）の出力端子を有する。このような増幅回路の例を図１２に示す。図１２に示す回路は、第２選択トランジスタＳＴｒ２＿ｎ＿ｍ／ｍ＋１、第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍ／ｍ＋１以外に、２つのインバータと、回路構成を変更するための６つのスイッチを用いて構成する。本実施の形態の増幅回路は、２つのインバータと６つのスイッチを用いるが、４つのメモリブロックで１つの増幅回路を使用するので、実質的には、１つのメモリブロックあたりの０．５個のインバータと１．５個のスイッチで構成される。
図１２に示されるように、サブビット線ＳＢＬ＿ｎ＿ｍは第４選択トランジスタＳＴｒ４＿ｎ＿ｍを介して、また、サブビット線ＳＢＬ＿ｎ＿ｍ＋１は第４選択トランジスタＳＴｒ４＿ｎ＿ｍ＋１を介して、インバータＩＮＶ＿ｎ＿ｍ／ｍ＋１の入力端子に接続し、サブビット線ＳＢＬ＿ｎ＋１＿ｍは、第４選択トランジスタＳＴｒ４＿ｎ＋１＿ｍを介して、また、サブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１は第４選択トランジスタＳＴｒ４＿ｎ＋１＿ｍ＋１を介してインバータＩＮＶ＿ｎ＋１＿ｍ／ｍ＋１の入力端子に接続する。
第４選択トランジスタＳＴｒ４＿ｎ＿ｍ、第４選択トランジスタＳＴｒ４＿ｎ＿ｍ＋１、第４選択トランジスタＳＴｒ４＿ｎ＋１＿ｍ、第４選択トランジスタＳＴｒ４＿ｎ＋１＿ｍ＋１は、それぞれ、第４選択線ＳＬ４＿ｎ＿０、第４選択線ＳＬ４＿ｎ＿１、第４選択線ＳＬ４＿ｎ＋１＿０、第４選択線ＳＬ４＿ｎ＋１＿１で制御される。
また、インバータＩＮＶ＿ｎ＿ｍ／ｍ＋１の出力端子は、第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍ／ｍ＋１を介して、ビット線ＢＬ＿ｍとビット線ＢＬ＿ｍ＋１に接続し、インバータＩＮＶ＿ｎ＋１＿ｍ／ｍ＋１の出力端子は、第２選択トランジスタＳＴｒ２＿ｎ＿ｍ／ｍ＋１を介して、ビット線ＢＬ＿ｍとビット線ＢＬ＿ｍ＋１に接続する。第２選択トランジスタＳＴｒ２＿ｎ＿ｍ／ｍ＋１と第２選択トランジスタＳＴｒ２＿ｎ＋１＿ｍ／ｍ＋１はそれぞれ第２選択線ＳＬ２＿ｎ、第２選択線ＳＬ２＿ｎ＋１で制御される。
さらに、インバータＩＮＶ＿ｎ＿ｍ／ｍ＋１の出力端子は第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍ／ｍ＋１を介してインバータＩＮＶ＿ｎ＋１＿ｍ／ｍ＋１の入力端子と接続し、インバータＩＮＶ＿ｎ＋１＿ｍ／ｍ＋１の出力端子は第３選択トランジスタＳＴｒ３＿ｎ＿ｍ／ｍ＋１を介してインバータＩＮＶ＿ｎ＿ｍ／ｍ＋１の入力端子と接続する。第３選択トランジスタＳＴｒ３＿ｎ＿ｍ／ｍ＋１と第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍ／ｍ＋１はそれぞれ第３選択線ＳＬ３＿ｎ、第３選択線ＳＬ３＿ｎ＋１で制御される。
上記の回路は、実施の形態１で示した回路に、それぞれが独立して制御できる第４選択トランジスタＳＴｒ４＿ｎ＿ｍ、第４選択トランジスタＳＴｒ４＿ｎ＿ｍ＋１、第４選択トランジスタＳＴｒ４＿ｎ＋１＿ｍ、第４選択トランジスタＳＴｒ４＿ｎ＋１＿ｍ＋１を設けたものである。
例えば、サブビット線ＳＢＬ＿ｎ＿ｍに接続するメモリセルのデータを読み出すには、第４選択トランジスタＳＴｒ４＿ｎ＿ｍ、第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍ／ｍ＋１をオンとすることで、実施の形態１で説明したものと同様に、サブビット線ＳＢＬ＿ｎ＿ｍと２つのインバータを直列に接続することができる。
（実施の形態３）
図３に本実施の形態の半導体メモリ装置の一例を示す。本実施の形態の半導体メモリ装置は、図２の半導体メモリ装置で４つ必要であった第２選択トランジスタＳＴｒ２を２つとしたものである。２つの第２選択トランジスタＳＴｒ２は同期して動作する。
増幅回路ＡＭＰ＿ｎ／ｎ＋１＿ｍ／ｍ＋１は４つの入力端子と２つの出力端子を有する。このような増幅回路の例を図４（Ｂ）に示す。図４（Ｂ）の増幅回路ＡＭＰは、２つのインバータと、回路構成を変更するための４つのスイッチを用いて構成する。増幅回路は、２つのインバータと４つのスイッチを用いるが、４つのメモリブロックで１つの増幅回路を使用するので、実質的には、１つのメモリブロックあたりの０．５個のインバータと１つのスイッチで構成される。
図４（Ｂ）に示されるように、サブビット線ＳＢＬ＿ｎ＿ｍは第３選択トランジスタＳＴｒ３＿ｎ＿ｍを介して、インバータＩＮＶ＿ｎ／ｎ＋１＿ｍ＋１の入力端子に接続し、サブビット線ＳＢＬ＿ｎ＋１＿ｍは第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍを介して、インバータＩＮＶ＿ｎ／ｎ＋１＿ｍ＋１の入力端子に接続する。
同様に、サブビット線ＳＢＬ＿ｎ＿ｍ＋１は第３選択トランジスタＳＴｒ３＿ｎ＿ｍ＋１を介して、インバータＩＮＶ＿ｎ／ｎ＋１＿ｍの入力端子に接続し、サブビット線ＳＢＬ＿ｎ＋１＿ｍ＋１は第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍ＋１を介して、インバータＩＮＶ＿ｎ／ｎ＋１＿ｍの入力端子に接続する。
また、インバータＩＮＶ＿ｎ／ｎ＋１＿ｍ＋１の出力端子は、第２選択トランジスタＳＴｒ２＿ｎ／ｎ＋１＿ｍ＋１を介して、ビット線ＢＬ＿ｍ＋１に接続し、インバータＩＮＶ＿ｎ／ｎ＋１＿ｍの出力端子は、第２選択トランジスタＳＴｒ２＿ｎ／ｎ＋１＿ｍを介して、ビット線ＢＬ＿ｍに接続する。第２選択トランジスタＳＴｒ２＿ｎ／ｎ＋１＿ｍと第２選択トランジスタＳＴｒ２＿ｎ／ｎ＋１＿ｍ＋１は第２選択線ＳＬ２＿ｎ／ｎ＋１で制御され、同期して動作する。
なお、第３選択トランジスタＳＴｒ３＿ｎ＿ｍと第３選択トランジスタＳＴｒ３＿ｎ＿ｍ＋１、第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍと第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍ＋１は、それぞれ同期して動作するようにしてもよい。
このような回路の動作例を図７（Ａ）および図７（Ｂ）を用いて説明する。例えば、ワード線ＷＬ＿ｎ＿３に接続するメモリセルのデータを読み出す際には、第３選択トランジスタＳＴｒ３＿ｎ＿ｍと第３選択トランジスタＳＴｒ３＿ｎ＿ｍ＋１をオンとする。また、第２選択トランジスタＳＴｒ２＿ｎ／ｎ＋１＿ｍと第２選択トランジスタＳＴｒ２＿ｎ／ｎ＋１＿ｍ＋１もオンとする。
ワード線ＷＬ＿ｎ＿３に接続するメモリセルに接続するサブビット線（サブビット線ＳＢＬ＿ｎ＿ｍ）の電位はデータを含んだものとなるが、もう一方のサブビット線（サブビット線ＳＢＬ＿ｎ＿ｍ＋１）の電位は変わらない。
いずれにせよ、これらのサブビット線の電位は、インバータＩＮＶ＿ｎ／ｎ＋１＿ｍ、インバータＩＮＶ＿ｎ／ｎ＋１＿ｍ＋１に入力され、ビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１の電位は、インバータＩＮＶ＿ｎ／ｎ＋１＿ｍ、インバータＩＮＶ＿ｎ／ｎ＋１＿ｍ＋１の出力に応じたものとなる。インバータの入力の電位が異なるので、出力の電位も異なり、インバータによって、その電位の差は増幅される。
ビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１の電位の差がある程度大きくなれば、ビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１に接続するセンスアンプ（図示せず）を用いて、さらにビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１の電位の差を増幅するとよい。その後、実施の形態１で説明した方法と同様に、第１選択トランジスタＳＴｒ１をオンとすることで、読み出したデータと同じデータを、データを読み出したメモリセルに書き込める。
また、例えば、ワード線ＷＬ＿ｎ＋１＿２に接続するメモリセルのデータを読み出す際には、第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍと第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍ＋１をオンとする。また、第２選択トランジスタＳＴｒ２＿ｎ／ｎ＋１＿ｍと第２選択トランジスタＳＴｒ２＿ｎ／ｎ＋１＿ｍ＋１もオンとする（図７（Ｂ）参照）。これらのインバータの出力に応じた電位がビット線ＢＬ＿ｍ、ビット線ＢＬ＿ｍ＋１に与えられるので、その後は、上記と同様に電位の差を増幅するとよい。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体メモリ装置の例について図８、図９（Ａ）乃至図９（Ｃ）、図１０（Ａ）乃至図１０（Ｃ）および図１１を用いて説明する。なお、本実施の形態では、同じハッチングの部分は同じ種類のものを示す。
最初に図８を用いて本発明の一態様の半導体メモリ装置の積層構造の概略を説明する。なお、詳細は公知の半導体集積回路作製技術および特許文献２等を参照すればよい。また、図８は特定の断面を示すものではない。
半導体メモリ装置は単結晶半導体表面を有する基板１０１に形成される。基板１０１には、Ｐ型ウェル１０２およびＮ型ウェル１０３、素子分離絶縁物１０４が形成され、さらに、Ｎ型領域１０５、Ｐ型領域１０６、第１配線１０７が形成される。
ここで、第１配線１０７はトランジスタのゲートとなるのであるが、特に、インバータ等の増幅回路に用いられるトランジスタではしきい値のばらつきが小さいことを要求されるので、それらのゲートとなる配線の幅はチャネル面積が大きくなるように、Ｆｅａｔｕｒｅ Ｓｉｚｅよりも大きくするとよい。
また、Ｎチャネル型トランジスタとＰチャネル型トランジスタを用いてインバータを構成する際には、それらのオン特性がほぼ対称となるように、移動度を考慮してチャネル長、チャネル幅を設定することが望まれる。さらに、しきい値ばらつきやサブビット線とチャネルの容量比も考慮すると、それらのチャネル面積はほぼ等しいことが好ましい。すなわち、Ｎチャネル型トランジスタのチャネル面積がＰチャネル型トランジスタのチャネル面積の８０％以上１２５％以下となるように設計するとよい。
例えば、チャネルが長方形のトランジスタであれば、Ｎチャネル型トランジスタのチャネル長を５Ｆ、チャネル幅を３Ｆ、Ｐチャネル型トランジスタのチャネル長を３Ｆ、チャネル幅を５Ｆとすると、チャネル面積、オン電流ともほぼ等しくなる。また、これらのチャネル面積は通常の１５倍であるので、しきい値ばらつきも抑制される。しきい値ばらつきはチャネル面積の平方根に反比例するので、この場合、チャネル面積が１Ｆ２のトランジスタのしきい値ばらつきの約４分の１となる。
同様に、Ｎチャネル型トランジスタのチャネル長を７Ｆ、チャネル幅を４Ｆ、Ｐチャネル型トランジスタのチャネル長を４Ｆ、チャネル幅を７Ｆとしてもよいし、Ｎチャネル型トランジスタのチャネル長を１２Ｆ、チャネル幅を７Ｆ、Ｐチャネル型トランジスタのチャネル長を７Ｆ、チャネル幅を１２Ｆとしてもよい。
また、レイアウトの都合で、上記のような長方形のチャネルを形成することが困難な場合には、チャネルの形状を多角形その他の形状として、実質的に必要とするオン電流およびチャネル面積が得られるように設計してもよい。
通常の半導体集積回路であれば、このような大きなチャネル面積を有するトランジスタを多く形成することは、集積度の低下を招くが、本発明の一態様の半導体メモリ装置では、メモリセルをこれらのトランジスタの上に立体的に形成することができるので、集積度の低下にはつながらない。
第１配線１０７を覆って、第１層間絶縁物１０８が形成され、さらに第１コンタクトプラグ１０９が形成される。さらに、第１層間絶縁物１０８上に第２配線１１０と第１埋め込み絶縁物１１１が形成される。
それらの上に、第２層間絶縁物１１２、第２コンタクトプラグ１１３、第３配線１１４と第２埋め込み絶縁物１１５が形成される。同様に第３層間絶縁物１１６、第３コンタクトプラグ１１７、第４配線１１８と第３埋め込み絶縁物１１９、さらには、第４層間絶縁物１２０、第４コンタクトプラグ１２１が形成される。なお、第４配線１１８の一部はサブビット線として機能する。
第４層間絶縁物１２０上には半導体層１２２とそれを覆うゲート絶縁物１２３が形成される。半導体層１２２は部分的にあるいは選択的にドーピングされていてもよい。さらに、ワード線となる第５配線１２４、第５層間絶縁物１２５、第５コンタクトプラグ１２６が形成される。第５コンタクトプラグ１２６の一部は、半導体層１２２に接続する。それらの上に第６層間絶縁物１２７、第６コンタクトプラグ１２８が形成される。
また、第６層間絶縁物１２７の開口部には、薄膜状の第６配線１２９が開口部の側面と底面を覆うように形成される。第６配線１２９はメモリセルの容量素子の電極となる。第６層間絶縁物１２７の厚さはメモリセルの容量素子の高さを決定するが、本発明の一態様の半導体メモリ装置では、容量素子の容量は１ｆＦ以下とできるので、その高さは０．３μｍ以下とできる。
また、第６配線１２９を覆って、誘電体膜１３０が形成される。そして、誘電体膜１３０の上に第６層間絶縁物１２７の開口部を覆うように第７配線１３１が設けられる。第７配線１３１の一部は、メモリセルの容量素子の対向電極となる。第７配線１３１は第５配線１２４と平行に形成されるとよい。
さらに、これらの上に第７層間絶縁物１３２、第７コンタクトプラグ１３３、第８配線１３４が形成される。第８配線１３４はビット線となる。上述のように容量素子の高さを０．３μｍ以下とすることで、ビット線が容量素子の上に形成されるＢＯＣ構造とでき、集積度を上げることができる。
図９（Ａ）乃至図９（Ｃ）、図１０（Ａ）乃至図１０（Ｃ）には、Ｐ型ウェル１０２、Ｎ型ウェル１０３（以上、図９（Ａ））、第１配線１０７、第１コンタクトプラグ１０９（以上、図９（Ｂ））、第２配線１１０、第２コンタクトプラグ１１３（以上、図９（Ｃ））、第３配線１１４、第３コンタクトプラグ１１７（以上、図１０（Ａ））、第４配線１１８、第４コンタクトプラグ１２１（以上、図１０（Ｂ））、半導体層１２２、第５配線１２４、第５コンタクトプラグ１２６（以上、図１０（Ｃ））の位置を示す。
図９（Ａ）乃至図９（Ｃ）、図１０（Ａ）乃至図１０（Ｃ）に示される部分では、ｘ方向（ビット線方向）に４つのメモリブロックが設けられ、ｙ方向（ワード線方向）には４本のビット線が設けられる。この半導体メモリ装置では、ビット線４本分の幅に、１つの増幅回路が設けられる構成となっている。ここで示される増幅回路は図４（Ａ）で示されるものと同等な回路構成を有する。
また、ワード線方向の第１配線の数を減らすため、１つの第１配線によって、図４中の第３選択トランジスタと他のメモリブロックの第１選択トランジスタを同時に制御する構成となっている。しかしながら、動作においては問題とならない。
図１１には、図９（Ａ）乃至図９（Ｃ）、図１０（Ａ）乃至図１０（Ｃ）に示したレイアウトを用いた場合の、当該部分の回路図を示す。ここで、第１選択トランジスタＳＴｒ１、第２選択トランジスタＳＴｒ２、第３選択トランジスタＳＴｒ３はスイッチＳＷで示す。図１１において、スイッチＳＷ＿１、スイッチＳＷ＿４、スイッチＳＷ＿７、スイッチＳＷ＿１０、スイッチＳＷ＿１３、スイッチＳＷ＿１６、スイッチＳＷ＿１９、スイッチＳＷ＿２２が第１選択トランジスタＳＴｒ１に相当し、スイッチＳＷ＿２、スイッチＳＷ＿５、スイッチＳＷ＿８、スイッチＳＷ＿１１、スイッチＳＷ＿１４、スイッチＳＷ＿１７、スイッチＳＷ＿２０、スイッチＳＷ＿２３が第３選択トランジスタＳＴｒ３に相当し、スイッチＳＷ＿３、スイッチＳＷ＿６、スイッチＳＷ＿９、スイッチＳＷ＿１２、スイッチＳＷ＿１５、スイッチＳＷ＿１８、スイッチＳＷ＿２１、スイッチＳＷ＿２４が第２選択トランジスタＳＴｒ２に相当する。
ここで、上記のように第１選択トランジスタＳＴｒ１が第３選択トランジスタＳＴｒ３と連動して動作する。すなわち、スイッチＳＷ＿３ｎ＋１とスイッチＳＷ＿３ｎ＋２（ｎは０以上の整数）は連動して動作し、一方をオンとすると他方もオンとなり、一方をオフとすると他方もオフとなる。
例えば、スイッチＳＷ＿１３を操作して、スイッチＳＷ＿１３に接続するサブビット線をプリチャージする際や、サブビット線に接続するメモリセルにデータを書き込む際には、同時にスイッチＳＷ＿１４も操作される。
ここで、例えば、図中のワード線ＷＬ＿ａ＿ｂに接続するメモリセル（図中に円で示す）のデータを読み出す場合を考える。最初に、これらのメモリセルが接続するサブビット線をプリチャージする必要がある。そのためには、スイッチＳＷ＿４、スイッチＳＷ＿１０、スイッチＳＷ＿１３、スイッチＳＷ＿１９をオンとする必要があるが、同時にスイッチＳＷ＿５、スイッチＳＷ＿１１、スイッチＳＷ＿１４、スイッチＳＷ＿２０もオンとなる。
これらのスイッチはインバータの出力端子とサブビット線とを接続するもので、インバータがアクティブであると支障をきたすことがある。そこで、この過程（プリチャージの過程）ではインバータを非アクティブ（インバータの高電位電源の電位と低電位電源の電位を等しくすることで、通常は、インバータがアクティブなときの高電位電源の電位と低電位電源の電位の中間の値とする）とすることが好ましい。
次にスイッチＳＷ＿４、スイッチＳＷ＿１０、スイッチＳＷ＿１３、スイッチＳＷ＿１９をオフとしてこれらの接続するサブビット線をフローティングとする。同時にスイッチＳＷ＿５、スイッチＳＷ＿１１、スイッチＳＷ＿１４、スイッチＳＷ＿２０もオフとなる。
その後、インバータをアクティブとし、さらに、スイッチＳＷ＿２、スイッチＳＷ＿８、スイッチＳＷ＿１７、スイッチＳＷ＿２３をオンとすることで、サブビット線と２つのインバータを直列するルートを形成する。この際、同時にスイッチＳＷ＿１、スイッチＳＷ＿７、スイッチＳＷ＿１６、スイッチＳＷ＿２２もオンとなるが、これらのスイッチはいずれも今回の読み出しの対象となるサブビット線に接続していないので、読み出しの障害とならない。
なお、従来のＤＲＡＭでは電位の差を増幅する際に、フリップフロップ回路のインバータをアクティブとする際に、増幅のエラーを避けるために電源電圧を徐々に変化させるが、本発明の一態様の半導体メモリ装置では、この段階ではインバータはフリップフロップ回路を形成していないので、インバータをアクティブとする際に、電源電圧をより早く変化させることができる。
さらに、スイッチＳＷ＿６、スイッチＳＷ＿１２、スイッチＳＷ＿１５、スイッチＳＷ＿２１をオンとして、インバータとビット線を接続するが、これらのスイッチはいずれも独立して操作できるので、この過程で他のスイッチがオンとなることはない。
そして、再度、スイッチＳＷ＿４、スイッチＳＷ＿１０、スイッチＳＷ＿１３、スイッチＳＷ＿１９をオンとして、ビット線とサブビット線を接続するが、上述の通り、これらのスイッチがオンとなると、連動して、スイッチＳＷ＿５、スイッチＳＷ＿１１、スイッチＳＷ＿１４、スイッチＳＷ＿２０もオンとなる。
そして、これらのスイッチは既にオンとなっているスイッチＳＷ＿２、スイッチＳＷ＿８、スイッチＳＷ＿１７、スイッチＳＷ＿２３とそれに接続する２つのインバータとで、それぞれ、フリップフロップのループを形成する。ただし、この段階ではビット線の電位がノイズの影響を受けないレベルとなっているのでデータの読み出しの障害にはならない。
データの回復あるいはデータの書き換えが終了すれば、スイッチＳＷ＿４、スイッチＳＷ＿１０、スイッチＳＷ＿１３、スイッチＳＷ＿１９をオフとする。連動して、スイッチＳＷ＿５、スイッチＳＷ＿１１、スイッチＳＷ＿１４、スイッチＳＷ＿２０もオフとなる。同時にインバータは非アクティブとするとよい。
（実施の形態５）
実施の形態１および実施の形態４では、サブビット線をプリチャージする際や、サブビット線に接続するメモリセルにデータを書き込む際に、第１選択トランジスタを用いたが、第１選択トランジスタを用いずとも、サブビット線をプリチャージすることや、サブビット線に接続するメモリセルにデータを書き込むことができる。用いる増幅回路は図４（Ａ）に示されるものである。
第１選択トランジスタやそれを制御するための第１選択線が不要であれば、より半導体メモリ装置の集積度を高めることができる。以下、その場合の駆動方法の例について図１３（Ａ）乃至図１３（Ｃ）を用いて説明する。
最初にプリチャージ方法について説明する。サブビット線ＳＢＬ＿ｎ＿ｍをプリチャージするのであれば、第２選択トランジスタＳＴｒ２＿ｎ＿ｍと第３選択トランジスタＳＴｒ３＿ｎ＿ｍをオンとすればビット線ＢＬ＿ｍとサブビット線ＳＢＬ＿ｎ＿ｍが接続するので、サブビット線ＳＢＬ＿ｎ＿ｍはビット線ＢＬ＿ｍの電位でプリチャージされる（図１３（Ａ）参照）。
このとき、インバータＩＮＶ＿ｎ＋１＿ｍがアクティブであると、サブビット線の電位等はインバータＩＮＶ＿ｎ＋１＿ｍからの電位の影響を受けるので、インバータＩＮＶ＿ｎ＋１＿ｍは非アクティブ（例えば、インバータの２つの電源（構成する２つのトランジスタのソース）の電位をともに＋０．５Ｖ）としておくことが好ましい。なお、インバータは非アクティブな状態であっても、電源の電位と同じ電位を出力することがある。インバータＩＮＶ＿ｎ＋１＿ｍが非アクティブであれば、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位はなんでもよい。
サブビット線のプリチャージ完了後、第３選択トランジスタＳＴｒ３＿ｎ＿ｍをオフとする。第２選択トランジスタＳＴｒ２＿ｎ＿ｍはオンのままでもよい。ここまでは、データを読み出す場合も、データを書き換える場合も同じである。
データを読み出す場合は、以下のようにおこなう。まず、実施の形態１で説明したように第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍと第２選択トランジスタＳＴｒ２＿ｎ＿ｍをオンとし、また、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍをアクティブとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍ−＞インバータＩＮＶ＿ｎ＿ｍ−＞第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍ−＞第２選択トランジスタＳＴｒ２＿ｎ＿ｍ−＞ビット線ＢＬ＿ｍというルートが形成される。
本実施の形態では、上記のプリチャージの過程から引き続き第２選択トランジスタＳＴｒ２＿ｎ＿ｍがオンとなっていれば、第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍのみをオンとすればよい。
そして、サブビット線ＳＢＬ＿ｎ＿ｍをフローティングとし、サブビット線ＳＢＬ＿ｎ＿ｍに接続するメモリセルのいずれかの容量素子に蓄積されていた電荷をサブビット線ＳＢＬ＿ｎ＿ｍに放出させることにより、サブビット線ＳＢＬ＿ｎ＿ｍの電位はプリチャージ電位から変動し、それに応じた電位がインバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍにより増幅されてビット線ＢＬ＿ｍに出力される。
その結果、ビット線ＢＬ＿ｍにデータに応じた電荷が蓄積し、ビット線ＢＬ＿ｍの電位が変動する。一定の期間を経過後、ビット線ＢＬ＿ｍの電位がノイズの影響を受けないレベル（実施の形態１参照）になったら、第３選択トランジスタＳＴｒ３＿ｎ＿ｍをオンとする。この結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位はビット線ＢＬ＿ｍの電位で充電され、データが回復される。
データを書き換える場合は、以下のようにおこなう。まず、書き換えるデータに応じて、ビット線ＢＬ＿ｍの電位がプリチャージ電位未満（好ましくは０Ｖ以下）、あるいは、プリチャージ電位より高く（好ましくは＋１Ｖ以上）なるように維持する。以下の例では、サブビット線ＳＢＬ＿ｎ＿ｍの電位を、当初、書き込まれたデータとは逆の位相の電位である０Ｖに変更する場合について述べる。そのため、ビット線ＢＬ＿ｍの電位を０Ｖとなるように設定する。
また、データを読み出す場合と同様に、第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍと第２選択トランジスタＳＴｒ２＿ｎ＿ｍをオンとし、また、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍをアクティブとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍから２つのインバータを経由してビット線ＢＬ＿ｍへ到るルートが形成される。プリチャージの過程から引き続き第２選択トランジスタＳＴｒ２＿ｎ＿ｍがオンとなっていれば、第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍのみをオンとすればよい。
サブビット線ＳＢＬ＿ｎ＿ｍに接続するメモリセルのいずれかの電荷をサブビット線ＳＢＬ＿ｎ＿ｍに放出することにより、サブビット線ＳＢＬ＿ｎ＿ｍの電位はプリチャージ電位から変動し（図１３（Ｂ）では＋０．５５Ｖ）、それに応じた電位がインバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍにより増幅されてビット線ＢＬ＿ｍに出力される。しかし、ビット線ＢＬ＿ｍは０Ｖに維持されているため、ビット線ＢＬ＿ｍの電位は十分に上昇せず、ビット線ＢＬ＿ｍを電流が流れることとなる（図１３（Ｂ）参照）。
その後、第３選択トランジスタＳＴｒ３＿ｎ＿ｍをオンとし、インバータＩＮＶ＿ｎ＋１＿ｍの出力がインバータＩＮＶ＿ｎ＿ｍに入力されるフリップフロップ回路を形成する。
この結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位はビット線ＢＬ＿ｍの電位で充電されるのみならず、インバータＩＮＶ＿ｎ＿ｍの入力の電位が０Ｖ近辺であるため、インバータＩＮＶ＿ｎ＋１＿ｍの出力の電位（ビット線ＢＬ＿ｍの電位）は０Ｖとなる。つまり、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍの入力の電位、出力の電位の位相は当初のものとは逆転する（図１３（Ｃ）参照）。
データの書き換えの際には、図１３（Ｂ）に示すように、インバータＩＮＶをアクティブにしてから、しばらくの期間、ビット線ＢＬ＿ｍを電流が流れることとなる。そのため、第１選択トランジスタＳＴｒ１を有する場合に比べると、消費電力が大きくなる。
なお、その電流は、主にインバータＩＮＶ＿ｎ＋１＿ｍの特性で決定されるので、消費電力を抑制するためにはインバータＩＮＶ＿ｎ＋１＿ｍを構成するトランジスタのオン電流が小さいことが望ましいように思える。一方で、オン電流が大きいとビット線ＢＬ＿ｍの電位が安定するまでの時間（ビット線ＢＬ＿ｍを電流が流れている時間）も短くて済む。ビット線ＢＬ＿ｍを通過する電荷量は、電流と時間の積であるので、一般的には、インバータＩＮＶ＿ｎ＋１＿ｍを構成するトランジスタのオン電流の大小に関係ない。
インバータＩＮＶをアクティブにするタイミングと第３選択トランジスタＳＴｒ３＿ｎ＿ｍをオンとするタイミングを最適化することで、図１３（Ｂ）に示す状態でビット線ＢＬ＿ｍを流れる電荷量は、ビット線ＢＬ＿ｍを充電する電荷量の数倍に抑制できる。
（実施の形態６）
本実施の形態でも、実施の形態５と同様に第１選択トランジスタを有しないメモリブロックを用いた半導体メモリ装置の駆動方法の例について説明する。以下、その場合の駆動方法の例について説明する。なお、用いる半導体メモリ装置は、増幅回路として図４（Ａ）に示される回路を用いた図１（Ａ）の構成の回路（ただし、第１選択トランジスタＳＴｒ１を有しない）である。メモリブロックＭＢ＿ｎ＿ｍの中の１つのメモリセルのデータの読み出しとデータの回復、あるいはデータの書き換えについて説明する。
＜プリチャージ＞
実施の形態５と同様に、第２選択トランジスタＳＴｒ２＿ｎ＿ｍと第３選択トランジスタＳＴｒ３＿ｎ＿ｍをオンとし、サブビット線ＳＢＬ＿ｎ＿ｍをビット線ＢＬ＿ｍの電位でプリチャージする。インバータＩＮＶ＿ｎ＋１＿ｍは非アクティブ（すなわち、インバータの２つの電源電位をともに＋０．５Ｖ）としておく。プリチャージ完了後、第３選択トランジスタＳＴｒ３＿ｎ＿ｍをオフとする。
＜データの読み出し＞
第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍをオンとして、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍをアクティブとすることにより、サブビット線ＳＢＬ＿ｎ＿ｍ−＞インバータＩＮＶ＿ｎ＿ｍ−＞第３選択トランジスタＳＴｒ３＿ｎ＋１＿ｍ−＞第２選択トランジスタＳＴｒ２＿ｎ＿ｍ−＞ビット線ＢＬ＿ｍというルートを形成する。
そして、サブビット線ＳＢＬ＿ｎ＿ｍをフローティングとし、サブビット線ＳＢＬ＿ｎ＿ｍに接続するメモリセルのいずれかの容量素子に蓄積されていた電荷をサブビット線ＳＢＬ＿ｎ＿ｍに放出させることにより、サブビット線ＳＢＬ＿ｎ＿ｍの電位はプリチャージ電位から変動し、それに応じた電位がインバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍにより増幅されてビット線ＢＬ＿ｍに出力される。
その結果、ビット線ＢＬ＿ｍにデータに応じた電荷が蓄積し、ビット線ＢＬ＿ｍの電位が変動する。一定の期間を経過後、ビット線ＢＬ＿ｍの電位がノイズの影響を受けないレベル（実施の形態１参照）になったら、第３選択トランジスタＳＴｒ３＿ｎ＿ｍをオンとする。この結果、フリップフロップ回路が形成され、ビット線ＢＬ＿ｍの電位が増幅される。あるいは、ビット線ＢＬ＿ｍにセンスアンプが接続しているのであれば、それを用いてビット線ＢＬ＿ｍの電位を増幅してもよい。このときのビット線ＢＬ＿ｍの電位を読み取ることで、データを読み出せる。
その後、第２選択トランジスタＳＴｒ２＿ｎ＿ｍをオフとし、また、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍを非アクティブとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍとサブビット線ＳＢＬ＿ｎ＋１＿ｍの電位はデータとは無関係な値（例えば、＋０．５Ｖ）となる。しかし、ビット線ＢＬ＿ｍはデータに応じた電位を保つことができる。その後、以下の＜データの回復＞あるいは＜データの書き換え＞のいずれかを行う。
＜データの回復＞
データを回復する場合には、第２選択トランジスタＳＴｒ２＿ｎ＿ｍをオンとし、また、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍをアクティブとする。この際、ビット線ＢＬ＿ｍとサブビット線ＳＢＬ＿ｎ＋１＿ｍの電位の差が増幅され、サブビット線ＳＢＬ＿ｎ＋１＿ｍの電位は、ビット線ＢＬ＿ｍおよびサブビット線ＳＢＬ＿ｎ＿ｍの電位とは逆の位相の電位となる。
サブビット線ＳＢＬ＿ｎ＿ｍの電位はビット線ＢＬ＿ｍの電位（すなわち、読み出したデータに応じた電位）と同じであり、データを読み出したメモリセルのトランジスタはオン状態を保っているので、その容量素子はビット線ＢＬ＿ｍの電位で充電され、データが回復される。
＜データの書き換え＞
データを書き換える場合は、ビット線ＢＬ＿ｍの電位をデータに応じた電位とした上で、第２選択トランジスタＳＴｒ２＿ｎ＿ｍをオンとし、また、インバータＩＮＶ＿ｎ＿ｍとインバータＩＮＶ＿ｎ＋１＿ｍをアクティブとする。この結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位はビット線ＢＬ＿ｍの電位（すなわち、書き換えるデータに応じた電位）と同じであり、データを読み出したメモリセルのトランジスタはオン状態を保っているので、その容量素子はビット線ＢＬ＿ｍの電位で充電され、データが書き換えられる。
１０１ 基板
１０２ Ｐ型ウェル
１０３ Ｎ型ウェル
１０４ 素子分離絶縁物
１０５ Ｎ型領域
１０６ Ｐ型領域
１０７ 第１配線
１０８ 第１層間絶縁物
１０９ 第１コンタクトプラグ
１１０ 第２配線
１１１ 第１埋め込み絶縁物
１１２ 第２層間絶縁物
１１３ 第２コンタクトプラグ
１１４ 第３配線
１１５ 第２埋め込み絶縁物
１１６ 第３層間絶縁物
１１７ 第３コンタクトプラグ
１１８ 第４配線
１１９ 第３埋め込み絶縁物
１２０ 第４層間絶縁物
１２１ 第４コンタクトプラグ
１２２ 半導体層
１２３ ゲート絶縁物
１２４ 第５配線
１２５ 第５層間絶縁物
１２６ 第５コンタクトプラグ
１２７ 第６層間絶縁物
１２８ 第６コンタクトプラグ
１２９ 第６配線
１３０ 誘電体膜
１３１ 第７配線
１３２ 第７層間絶縁物
１３３ 第７コンタクトプラグ
１３４ 第８配線
ＡＭＰ 増幅回路
ＢＬ ビット線
ＩＮＶ インバータ
ＭＢ メモリブロック
ＳＢＬ サブビット線
ＳＬ１ 第１選択線
ＳＬ２ 第２選択線
ＳＬ３ 第３選択線
ＳＬ４ 第４選択線
ＳＴｒ１ 第１選択トランジスタ
ＳＴｒ２ 第２選択トランジスタ
ＳＴｒ３ 第３選択トランジスタ
ＳＴｒ４ 第４選択トランジスタ
ＳＷ スイッチ
ＷＬ ワード線

Claims (3)

  1. ビット線と、第１および第２のメモリブロックと、第１および第２のインバータとを有し、
    前記第１および第２のメモリブロックは、それぞれ対応する第１および第２のサブビット線を有し、
    前記第１のインバータの入力端子は、第１および第２のトランジスタを介して、前記ビット線と電気的に接続され、
    前記第１のインバータの入力端子は、前記第１のサブビット線と電気的に接続され、
    前記第１のインバータの入力端子は、前記第１のトランジスタを介して、前記第２のインバータの出力端子と電気的に接続され、
    前記第１のインバータの出力端子は、第３のトランジスタを介して、前記ビット線と電気的に接続され、
    前記第１のインバータの出力端子は、第４のトランジスタを介して、前記第２のサブビット線と電気的に接続され、
    前記第１のインバータの出力端子は、前記第４のトランジスタを介して、前記第２のインバータの入力端子と電気的に接続されていることを特徴とする半導体メモリ装置。
  2. 請求項１において、
    前記第１のトランジスタ又は前記第４のトランジスタの一方のみがオンとなる期間を有し、
    前記期間において、前記第２のトランジスタ又は前記第３のトランジスタの少なくとも一方がオンとなることを特徴とする半導体メモリ装置。
  3. 請求項１又は請求項２において、
    前記第１のメモリブロックが有するトランジスタは、前記第２のメモリブロックが有するトランジスタとは異なる層に設けられていることを特徴とする半導体メモリ装置。
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