JP6121827B2

JP6121827B2 - 電力変換装置

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Description

本発明は直流電圧を昇圧、或いは降圧する電力変換装置に係り、特にトランスを使用した絶縁型の電力変換装置に関するものである。

直流電圧を昇圧、或いは降圧する電力変換装置（以下、ＤＣ/ＤＣ電力変換装置という）は、直流電圧を昇圧もしくは降圧することで、各負荷に合った直流電圧を提供する電力変換装置である。

このＤＣ/ＤＣ電力変換装置は、例えばハイブリッド車や電気自動車等で使用されており、ハイブリッド車や電気自動車ではオルタネータでの発電が困難であるため、高圧バッテリから動作電圧が低い補機類へ降圧型のＤＣ/ＤＣ電力変換装置を使用して必要な電力を供給するようにしている。尚、この場合、高圧バッテリの電圧が高いので、安全性を考慮してＤＣ/ＤＣ電力変換装置ではトランスを使用した絶縁型のＤＣ/ＤＣ電力変換装置を使用している。

トランスを用いた絶縁型のＤＣ/ＤＣ電力変換装置において、直流電圧を降圧する場合、低電圧側である二次回路には大電流が流れるようになる。そのため、二次回路での素子抵抗や配線抵抗により損失が増大する課題がある。またＤＣ/ＤＣ電力変換装置ではトランスにより大まかな電圧変換を行うため、トランスに巻かれる一次巻線や二次巻線の巻数は、主に印加される電圧によって決定される。そのため、印加電圧が高いほど必要な巻数は多くなる。トランスの巻数が多くなると、トランスの巻線の抵抗による損失が増大する。また巻線間の絶縁に必要な絶縁領域の体積が増加し、トランスの外形が大きくなるという課題がある。

このような課題に応えるため、ＤＣ/ＤＣ電力変換装置の並列化の検討がなされている。このような、並列化したＤＣ/ＤＣ電力変換装置は、例えば特開２００５−２２４０６９号公報（特許文献１）に記載されている。

そして、このＤＣ／ＤＣ電力変換装置の並列化により、電力変換を行う各回路に流れる電流が分散化されるようになる。抵抗で発生する損失は素子や配線の抵抗と素子や配線に流れる電流の２乗の乗算であるため、ＤＣ/ＤＣ電力変換装置の並列化により、素子や配線での損失が低減されるようになる。更にＤＣ/ＤＣ電力変換装置の並列化により、複数のトランスを用いて電圧、或いは電流を分散させることで、トランスの巻数の減少に伴うトランスの巻線での損失低減による高効率化、および小型化が可能となる。

特開２００５−２２４０６９号公報

ところで、特許文献１においては、直列に接続された６個のコンデンサ、６個のスイッチング素子、３個のトランス、及び６個の整流素子を有する電力変換回路をスイッチング電源の入力端子に接続し、上述した電力変換回路により生成される電圧を共通出力端子に出力するように構成されている。

このように構成されたＤＣ/ＤＣ電力変換装置においては、一次回路が直列接続されていることから各トランスへの印加電圧が低減されるようになる。その結果、トランスの巻線での損失の低減、小型化が可能である。また、ＤＣ/ＤＣ電力変換装置の並列化により、各回路に流れる電流は分散化される。回路上での損失は上述した通り、素子や配線の抵抗と素子や配線に流れる電流の２乗の乗算であるため、ＤＣ/ＤＣ電力変換装置の並列化により損失が低減される。

しかしながら、整流素子であるダイオードにおける損失はダイオードの順方向電圧とダイオードに流れる電流の乗算であるため、電流が分散化されることでダイオード１つ当たりの損失は減少するが、並列化によりダイオード数が増加しているため、合計の損失が大きく減少しない。そのため、特許文献１のＤＣ/ＤＣ電力変換装置では、二次回路のダイオードの順方向電圧は通常1Ｖ程度であり、６個のダイオードを用いているため、高効率化が困難である問題点がある。尚、特許文献１ではトランスを３個使用しているため、これの２倍の個数のコンデンサ、スイッチング素子、及び整流素子が必要となっているが、少なくとも並列化する場合は２個のトランスを使用するため、これの２倍の個数のコンデンサ、スイッチング素子、及び整流素子が必要となる。いずれにしても高効率化が困難である問題点がある。

そこで、ダイオードに替えてＭＯＳＦＥＴ等の半導体素子を用いた同期整流回路とすることが考えられる。同期整流回路の場合、半導体素子におけるＯＮ抵抗損失は半導体素子のＯＮ抵抗と半導体素子に流れる電流の２乗の乗算となる。半導体素子単体の損失は電流の２乗で低減されるため、二次回路の半導体素子の合計損失を低減することが可能となるものである。

しかしながら、このように二次回路に同期整流回路を採用する場合には次のような問題がある。つまり、各トランスに対して二次回路を構成するハーフブリッジ回路の配線や半導体素子のばらつき、温度による半導体素子の特性変化によって、各トランスを分担する二次回路の相互で電流値に不均衡が生じることである。

尚、個々の一次回路のスイッチング素子のＯＮ/ＯＦＦのデューティー比率により、出力電流を制御するため、ＤＣ/ＤＣ電力変換装置を並列化する場合、各並列回路の各々の一次回路のスイッチング素子で各電流量を制御することが可能である。ただ、一次回路は高圧バッテリに接続されるためのスイッチング素子には高耐圧素子が使用されることになる。１般的に高耐圧素子はＯＮ抵抗が高いので損失の増加を招き、また高耐圧素子は低耐圧素子に比べコストが高いという属性を有している。このため、一次回路を共通化することで一次回路のスイッチング素子の個数を削減して、損失の低減、或いはコストの低減を図ることが考えられる。

しかしながら、一次回路を共通化することは損失やコストの面で有利であるが、トランス毎に一次回路を設けていないので一次回路のスイッチング素子で電流量を制御することができない。更に、上述したように各二次回路の電流を各々制御することができないため、トランス毎の二次回路の間で電流値の不均衡が発生するという課題がある。

本発明の目的は、複数のトランスに対して一次回路を共通化して一次回路の損失、或いはコストの低減を図り、更に、トランス毎に設けた二次回路の相互の電流値の不均衡を可及的に抑制することができる新規なＤＣ/ＤＣ電力変換装置を提供することにある。

本発明の特徴は、複数のトランス毎に設けた二次回路の実際の出力電流、或いは出力電圧（両者を纏めて出力量という）を加算した総出力量をトランスの個数で除算して等出力量を求め、この等出力量と各二次回路の実際の出力量を比較して各二次回路の出力量が等出力量に収束するように各二次回路のスイッチング素子を制御する、ところにある。

本発明によれば、複数のトランスに対して一次回路を共通化するので一次回路の損失、或いはコストの低減が図れると共に、トランス毎の二次回路の出力量を相互に可及的に近づけることができるので、トランス毎に設けた二次回路の相互の出力量の不均衡を抑制することができるようになる。

本発明の第１の実施形態になるＤＣ/ＤＣ電力変換装置の回路構成を示す回路図である。図１に示すＤＣ/ＤＣ電力変換装置の主要な部位の波形を説明する波形図である。図１に示すＤＣ/ＤＣ電力変換装置の二次回路のスイッチング素子のゲート信号の位相波形を説明する説明図である。図１に示すＤＣ/ＤＣ電力変換装置の二次回路のスイッチング素子のゲート信号のデューティー波形を説明する説明図である。本発明の第２の実施形態になるＤＣ/ＤＣ電力変換装置の回路構成を示す回路図である。本発明の第３の実施形態になるＤＣ/ＤＣ電力変換装置の回路構成を示す回路図である。本発明の第４の実施形態になるＤＣ/ＤＣ電力変換装置の回路構成を示す回路図である。図７に示すＤＣ/ＤＣ電力変換装置の主要な部位の波形を説明する波形図である。

以下、本発明の実施形態について図面を用いて詳細に説明するが、本発明は以下の実施形態に限定されることなく、本発明の技術的な概念の中で種々の変形例や応用例をもその範囲に含むものである。

次に本発明の第１の実施形態になるＤＣ/ＤＣ電力変換装置の構成について図１を用いて詳細に説明する。本実施例は一次回路をハーフブリッジ型に構成し、複数のトランスの一次巻線同士を直列に接続して一次回路を共通化したＤＣ/ＤＣ電力変換装置を用いている。

本実施例になるハーフブリッジ型のＤＣ/ＤＣ電力変換装置１は、複数のトランス、ここでは第１のトランス３１と第２のトランス３２を有し、両トランス３１、３２の一次巻線３１a、３２aの一端同士が接続されている。第１のトランス３１の一次巻線３１ａの他端は共振コイル４２の一端に接続され、共振コイル４２の他端はスイッチング素子２７の下端とスイッチング素子２８の上端の間に接続され、第２のトランス３２の一次巻線３２ａの他端はコンデンサ２３の下端とコンデンサ２４の上端の間に接続されている。

スイッチング素子２７の上端とコンデンサ２３の上端は入力端子２２ａに接続され、入力端子２２ａは直流電源２１の正極に接続されている。スイッチング素子２８の下端とコンデンサ２４の下端は入力端子２２ｂに接続され、入力端子２２ｂは直流電源２１の負極に接続されている。このように、一次回路はハーフブリッジ回路の構成とされ、更に一次回路は第１のトランス３１、及び第２のトランス３２に対して共通化されるものである。これによって、トランス毎に一次回路を設けていないので、一次回路の電力損失を低減できると共に、一次回路のコストを併せ低減できるものである。

また、第１のトランス３１に対応した二次回路を構成する第１のハーフブリッジ回路２００においては、スイッチング素子２０１の上端とコンデンサ２０３の上端が接続され、スイッチング素子２０２の下端とコンデンサ２０４の下端が平滑コンデンサ３６の下端に接続されている。更に第１のトランス３１の二次巻線３１ｂの一端が第１のハーフブリッジ回路２００のコンデンサの２０３の下端とコンデンサ２０４の上端の間、或いはスイッチング素子２０１の下端とスイッチング素子２０２の上端の間に接続されている。同様に、第１のトランス３１の二次巻線３１ｂの他端がスイッチング素子２０１の下端とスイッチング素子２０２の上端の間、或いはコンデンサの２０３の下端とコンデンサ２０４の上端の間に接続されている。また、それぞれの接続点からチョークコイル３５の一端が接続され、チョークコイル３５の他端が平滑コンデンサ３６の正極に接続されている。

また、第２のトランス３２に対応した二次回路を構成する第２のハーフブリッジ回路２１０において、スイッチング素子２１１の上端とコンデンサ２１３の上端の間が接続され、スイッチング素子２１２の下端とコンデンサ２１４の下端が平滑コンデンサ３６の下端に接続されている。第２のトランス３２の二次巻線３２ｂの一端が第２のハーフブリッジ回路２１０のコンデンサの２１３の下端とコンデンサ２１４上端の間、或いはスイッチング素子２１１の下端とスイッチング素子２１２の上端の間に接続されている。同様に、第２のトランス３２の二次巻線３２ｂの他端が第２のハーフブリッジ回路２１０のスイッチング素子２１１の下端とスイッチング素子２１２の上端の間、或いはコンデンサの２１３の下端とコンデンサ２１４の上端の間に接続される。また、それぞれの接続点からチョークコイル３９の一端が接続され、チョークコイル３９の他端が平滑コンデンサ３６の正極に接続されている。

第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０は出力端子４０ａ、４０ｂで合成されて最終的な出力とされる。負荷４１は平滑コンデンサ３６と並列に接続され、これらは出力端子４０ａ、４０ｂに夫々接続されている。また、第１のトランス３１、第２のトランス３２の各巻線３１ａ、３１ｂ、３２ａ、３２ｂは、一次回路および二次回路の極性がそれぞれ等しくなるように接続されている。

ここで、第１のトランス３１、第２のトランス３２は同一仕様のものであり、巻数も巻数比も等しく設定されている。また、巻数が等しいことから、励磁インダクタンスも等しくなるものである。以上がＤＣ/ＤＣ電力変換装置を並列化した場合の回路構成となる。

次に、本発明の特徴部分である二次回路の出力電流の不均衡を抑制するための構成について説明するが、本実施例では夫々の二次回路を構成するハーフブリッジ回路２００、２１０はＭＯＳＦＥＴ等の半導体素子を用いた同期整流回路が使用されている。本実施例ではこの同期整流回路を使用して二次回路の出力を調整する出力調整部を設けたところに特徴を有するものである。

以下では、二次回路の出力電流の不均衡を抑制する構成について説明する。ここで、二次回路とは、基本的にはトランス毎の２次コイル３１ｂ、３２ｂ、トランス毎のハーフブリッジ回路２００、２１０、トランス毎のチョークコイル３５、３９を含むものである。

図１において、第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０の出力電流、或いは出力電圧（以下では、これらを纏めて出力量と表記する。）は、第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０と出力端子４０ｂの間から取り出されている。尚、本実施例においては電流値を検出しており、以下この電流値を出力量という。これらの第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０の夫々の出力量は加算機能を備える加算器４３によって加算されて、全体の総出力量が求められる。

加算器４３で求められた総出力量は按分機能を備える按分制御器４４に送られ、トランス３１、３２の個数で除算されて等出力量が求められる。本実施例ではトランスは２個であるため、等出力量は総出力量の１/２である。したがって、この等出力量に夫々の二次回路の出力が制御されれば、トランス毎に設けた二次回路の相互の電流値の不均衡を抑制することができるようになる。

また、按分制御器４４には並列に第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０の夫々の出力量が個別に入力される構成となっている。したがって、按分制御器４４は上述したようにトランス３１、３２の個数で除算された等出力量と、第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０の夫々の出力量が出力されることになる。

按分制御器４４から出力された等出力量と夫々のハーフブリッジ回路２００、２１０の出力量は比較機能を備える第１の比較器４５と第２の比較器４６に入力される構成となっている。第１の比較器４５と第２の比較器４６には共通して等出力量が入力されるが、第１の比較器４５には第１のハーフブリッジ回路２００の出力量が入力され、第２の比較器４５には第２のハーフブリッジ回路２１０の出力量が入力されるようになっている。したがって、夫々の比較器４５、４６においては等出力量に対して出力量が大きければ出力量を小さくするための比較出力信号を出力し、等出力量に対して出力量が小さければ出力量を大きくするための比較出力信号を出力するものである。尚、この比較器４５、４６と同様の機能を備える差動増幅器を用いるようにしても良い。

そして、第１の比較器４５の比較出力信号は、第１のハーフブリッジ回路２００のスイッチング素子２０１、２０２のゲート信号を調整する機能を有する第１のスイッチング素子制御器４７に入力される。同様に、第２の比較器４６の比較出力信号は、第２のハーフブリッジ回路２１０のスイッチング素子２１１、２１２のゲート信号を調整する第２のスイッチング素子制御器４８に入力される。これらのスイッチング素子制御器４７、４８は、各スイッチング素子２０１、２０２、２１１、２１２がＯＮにスイッチングする時の通電位相時期や、通電している時間である通電位相量を調節することによって各ハーフブリッジ回路２００、２１０の出力量を制御することができるものであり、スイッチング素子制御器４７、４８は出力可変機能部として機能する。

このように、加算器４３、按分制御器４４、比較器４５、４６、及びスイッチング素子制御器４７、４８によってフィードバック系統が形成され、これらの機能部によって出力調整部が構成されているものである。

例えば、一次回路のスイッチング素子２７、２８に対する各ハーフブリッジ回路２００、２１０のスイッチング素子２０１、２０２、２１１、２１２の通電位相量を変更することによって出力量を調整できる。また、一次回路のスイッチング素子２７、２８のゲート信号に対して各ハーフブリッジ回路２００、２１０のスイッチング素子のゲート信号に位相差を与えて通電位相時期を変更することにより出力量を調整できる。本実施例においては、要は二次回路の出力が調整できれば良いものであり、その具体的な構成、方法は限定されないものである。

このようにして、各ハーフブリッジ回路２００、２１０と、加算器４３、按分制御器４４、比較器４５、４６、及びスイッチング素子制御器４７、４８によって、フィードバック系統が形成されるものである。したがって、按分制御器４４で求められた等出力量に収束するように夫々のハーフブリッジ回路２００、２１０の出力が制御されるようになって、トランス毎に設けた二次回路の相互の電流値の不均衡を抑制することができるようになる。

次に、図1に示すＤＣ／ＤＣ電力変換装置の動作について図２を用いて説明する。尚、動作に関してはキャリア周波数で決まる周期の繰り返しとなるため、１周期について説明する。ここで、図２はＤＣ/ＤＣ電力変換装置の主要部分の信号波形を示す波形図である。

図２において、図２の（ａ）と（ｂ）は一次回路の第１のスイッチング素子２７と第２のスイッチング素子２８の駆動波形を示し、（ｃ）と（ｄ）は第1のハーフブリッジ回路２００の第１スイッチング素子２０１と第２のスイッチング素子２０２の駆動波形を示し、（ｅ）と（ｆ）は第２のハーフブリッジ回路２１０の第１スイッチング素子２１１と第２のスイッチング素子２１２の駆動波形を示し、（ｇ）は第１トランスと第２トランスの電流波形を示している。

まず、第１トランス３１の一次巻線３１a、第２のトランス３２の一次巻線３２aに流れる電流について、図２の時刻Ｔ０〜Ｔ1期間の動作を説明する。図２の（ａ）、（ｂ）に示すように、第１スイッチング素子２７がオン状態になり、第２のスイッチング素子２８がオフ状態であり、第２のコンデンサ２３に充電された電圧が第１のトランス３１の一次巻線３１aと第２のトランス３２の一次巻線３２aに印加される。

図２の（ｃ）、（ｄ）に示すように、第１のハーフブリッジ回路２００では第１のハーフブリッジ回路２００の第１のスイッチング素子２０１がオフ状態であり、第２のスイッチング素子２０２がオン状態である。この時、第１のハーフブリッジ回路２００の第２のコンデンサ２０４から電荷が放電され、第１のトランス３１の二次巻線３１ｂに流れる電流が増加し、第１のトランス３１の一次巻線３１aに流れる電流が増加する。

また、図２の（ｅ）、（ｆ）に示すように、第２のハーフブリッジ回路２１０でも同様に、第１のスイッチング素子２１１がオフ状態であり、第２のスイッチング素子２１２がオン状態であり、第２のハーフブリッジ回路２１０の第２のコンデンサ２１４から電荷が放電され、第２のトランス３２の二次巻線３２ｂに流れる電流が増加し、第２のトランス３２の一次巻線３２aに流れる電流が増加する。更に、時刻Ｔ０〜Ｔ１が１/２周期に近づくにつれ、電流増加量が多くなり出力電流が増加する。

次に図２の時刻Ｔ１〜Ｔ２の動作を説明する。図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７がオン状態、第２のスイッチング素子２８がオフ状態であり、第１のコンデンサ２３に充電された電圧が第１のトランス３１の一次巻線３１aと第２のトランス３２の一次巻線３２aに印加される。図２の（ｃ）、（ｄ）に示すように、第１のハーフブリッジ回路２００では第１のハーフブリッジ回路２００の第１のスイッチング素子２０１はオフ状態であり、第２のスイッチング素子２０２がオフ状態になり、第１のハーフブリッジ回路２００の第１のコンデンサ２０３に電荷の充電が開始され、第２のコンデンサ２０４から電荷を放電し続け、第１のトランス３１の二次巻線３１ｂに流れる電流が一定となり、第１のトランス３１の一次巻線３１aに流れる電流が一定となる。

また、図２の（ｅ）、（ｆ）に示すように、第２のハーフブリッジ回路２１０では第２のハーフブリッジ回路２１０の第１のスイッチング素子２１１と第２のスイッチング素子２１２がオフ状態になり、第２のハーフブリッジ回路２１０の第１のコンデンサ２１３に電荷の充電が開始され、第２のコンデンサ２１４から電荷が放電し続け、第２のトランス３２の二次巻線３２ｂに流れる電流が一定となり、第２のトランス３２の一次巻線３２aに流れる電流が一定となる。

次に図２の時刻Ｔ２〜Ｔ３の動作を説明する。図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７がオン状態であり、第２のスイッチング素子２８もオフ状態であり、第１のコンデンサ２３に充電された電圧が第１のトランス３１の一次巻線３１aと第２のトランス３２の一次巻線３２aに印加される。また、図２の（ｃ）、（ｄ）に示すように、第１のハーフブリッジ回路２００では第１のスイッチング素子２０１がオン状態になり、第２のスイッチング素子２０２がオフ状態であり、第１のハーフブリッジ回路２００の第１のコンデンサ２０３に電荷を充電し続け、第２のコンデンサ２０４から電荷を放電し続け、第１のトランス３１の二次巻線３１ｂに流れる電流が一定となり、第１のトランス３１の一次巻線３１aに流れる電流が一定となる。

また、図２の（ｅ）、（ｆ）に示すように、第２のハーフブリッジ回路２１０では第２のハーフブリッジ回路２１０の第１のスイッチング素子２１１がオン状態になり、第２のスイッチング素子２１２がオフ状態であり、第２のハーフブリッジ回路２１０の第１のコンデンサ２１３に電荷を充電し続け、第２のコンデンサ２１４から電荷を放電し続け、第２のトランス３２の二次巻線３２ｂに流れる電流が一定となり、第２のトランス３２の一次巻線３２aに流れる電流が一定となる。

次に図２の時刻Ｔ３〜Ｔ４の動作を説明する。図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７がオフ状態になり、第２のスイッチング素子２８がオフ状態であり、第１のトランス３１の一次巻線３１aと第２のトランス３２の一次巻線３２aに電圧は印加されない。また、図２の（ｃ）、（ｄ）に示すように、第１のハーフブリッジ回路２００では第１のハーフブリッジ回路２００の第１のスイッチング素子２０１がオン状態であり、第２のスイッチング素子２０２がオフ状態であり、第１のハーフブリッジ回路２００の第１のコンデンサ２０３に電荷を充電し続け、第２のコンデンサ２０４から電荷を放電し続け、第１のトランス３１の二次巻線３１ｂに流れる電流が一定となり、第１のトランス３１の一次巻線３１aに流れる電流が一定となる。

次に図２の時刻Ｔ４〜Ｔ５の動作を説明する。図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７がオフ状態であり、第２のスイッチング素子２８がオン状態になり、第２のコンデンサ２4に充電された電圧が第１のトランス３１の一次巻線３１ａと第２のトランス３２の一次巻線３２ａに電圧は逆向きに印加される。

また、図２の（ｃ）、（ｄ）に示すように、第１のハーフブリッジ回路２００では第１のハーフブリッジ回路２００の第１のスイッチング素子２０１がオン状態であり、第２のスイッチング素子２０２がオフ状態となり、第１のハーフブリッジ回路２００の第１のコンデンサ２０３に電荷の放電が開始され、第２のコンデンサ２０４から電荷を放電し続け、第１のトランス３１の二次巻線３１ｂに流れる電流が減少を始め、第１のトランス３１の一次巻線３１ａに流れる電流が減少する。

また図２の（ｅ）、（ｆ）に示すように、第２のハーフブリッジ回路２１０では第２のハーフブリッジ回路２１０の第１のスイッチング素子２１１がオン状態であり、第２のスイッチング素子２１２がオフ状態となり、第２のハーフブリッジ回路２１０の第１のコンデンサ２１３に電荷の放電を開始し、第２のコンデンサ２１４から電荷を放電し続け、第２のトランス３２の二次巻線３２ｂに流れる電流が減少を始め、第２のトランス３２の一次巻線３２ａに流れる電流が減少する。時刻Ｔ４〜Ｔ５が１/２周期に近づくにつれ、電流増加量が少なくなり出力電流が減少する。

次に図２の時刻Ｔ５〜Ｔ６の動作を説明する。図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７がオフ状態、第２のスイッチング素子２８がオン状態であり、第２のコンデンサ２４に充電された電圧が第１のトランス３１の一次巻線３１aと第２のトランス３２の一次巻線３２aに逆向きに印加される。また、図２の（ｃ）、（ｄ）に示すように、第１のハーフブリッジ二次回路では第１のハーフブリッジ回路２００の第１のスイッチング素子２０１がオフ状態になり、第２のスイッチング素子２０２がオフ状態であり、第１のハーフブリッジ回路２００の第１のコンデンサ２０３で電荷の放電が終了し、第２のコンデンサ２０４で電荷の放電が終了し、第１のトランス３１の二次巻線３１ｂに流れる電流が一定となり、第１のトランス３１の一次巻線３１ａに流れる電流が一定となる。

また、図２の（ｅ）、（ｆ）に示すように、第２のハーフブリッジ回路２１０では第２のハーフブリッジ回路２１０の第１のスイッチング素子２１１がオフ状態になり、第２のスイッチング素子２１２がオフ状態であり、第２のハーフブリッジ回路２１０の第１のコンデンサ２１３で電荷の放電が終了し、第２のコンデンサ２１４で電荷の放電が終了し、第２のトランス３２の二次巻線３２ｂに流れる電流が一定となり、第２のトランス３２の一次巻線３２ａに流れる電流が一定となる。

次に図２の時刻Ｔ６〜Ｔ７の動作を説明する。図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７がオフ状態、第２のスイッチング素子２８がオン状態で、第１のコンデンサ２４に充電された電圧が第１のトランス３１の一次巻線３１aと第２のトランス３２の一次巻線３２aに逆向きに印加される。また、図２の（ｃ）、（ｄ）に示すように、第１のハーフブリッジ回路２００では第１のハーフブリッジ回路２００の第１のスイッチング素子２０１がオフ状態であり、第２のスイッチング素子２０２がオン状態になり、第１のハーフブリッジ回路２００の第１のコンデンサ２０３に電流が流れず、第２のコンデンサ２０４で電荷の充電が開始し、第１のトランス３１の二次巻線３１ｂに流れる電流が一定となり、第１のトランス３１の一次巻線３１ａに流れる電流が一定となる。

また、図２の（ｅ）、（ｆ）に示すように、第２のハーフブリッジ回路２１０では第２のハーフブリッジ回路２１０の第１のスイッチング素子２１１がオフ状態になり、第２のスイッチング素子２１２がオン状態になり、第２のハーフブリッジ回路２１０の第１のコンデンサ２１３に電流が流れず、第２のコンデンサ２１４での充電が開始され、第２のトランス３２の二次巻線３２ｂに流れる電流が一定となり、第２のトランス３２の一次巻線３２aに流れる電流が一定となる。

次に図２の時刻Ｔ７〜Ｔ８の動作を説明する。図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７がオフ状態、第２のスイッチング素子２８がオフ状態となり、第１のトランス３１の一次巻線３１aと第２のトランス３２の一次巻線３２aに電圧は印加されない。また、図２の（ｃ）、（ｄ）に示すように、第１のハーフブリッジ回路２００では第１のハーフブリッジ回路２００の第１のスイッチング素子２０１がオフ状態で、第２のスイッチング素子２０２がオン状態で、第１のハーフブリッジ回路２００の第１のコンデンサ２０３に電流は流れず、第２のコンデンサ２０４で電荷を充電し続け、第１のトランス３１の二次巻線３１ｂに流れる電流が一定となり、第１のトランス３１の一次巻線３１aに流れる電流が一定となる。

また、図２の（ｅ）、（ｆ）に示すように、第２のハーフブリッジ回路２１０では第２のハーフブリッジ回路２１０の第１のスイッチング素子２１１がオフ状態で、第２のスイッチング素子２１２がオン状態で、第２のハーフブリッジ回路２１０の第１のコンデンサ２１３に電荷に電流が流れず、第２のコンデンサ２１４から電荷を充電し続け、第２のトランス３２の二次巻線３２ｂに流れる電流が一定となり、第２のトランス３２の一次巻線３２ａに流れる電流が一定となる。

そして、一次回路のスイッチング素子２７、２８に対する各ハーフブリッジ回路２００、２１０のスイッチング素子２０１、２０２、２１１、２１２のゲート信号を制御することによって出力量を調整することができる。上述したように、各ハーフブリッジ回路２００、２１０と、加算器４３、按分制御器４４、比較器４５、４６、及びスイッチング素子制御器４７、４８によって、フィードバック系統が形成されている。したがって、按分制御器４４で求められた等出力量に収束するようにスイッチング素子制御器４７、４８によって夫々のハーフブリッジ回路２００、２１０の出力が制御されるようになって、トランス毎に設けた二次回路の相互の電流値の不均衡を抑制することができるようになる。

例えば、スイッチング素子制御器４７、４８によって各ハーフブリッジ回路２００、２１０のスイッチング素子２０１、２０２、２１１、２１２のゲート信号のＯＮタイミング、つまりスイッチングする通電位相時期を制御することにより、各ハーフブリッジ二次回路のコンデンサ２０３、２０４、２１３、２１４の充放電時間が変化する。充放電時間の制御により、各ハーフブリッジ回路２００と２１０の出力量を制御することができる。もちろん、各ハーフブリッジ回路２００、２１０のスイッチング素子２０１、２０２、２１１、２１２の通電位相量を変更することによって出力量を調整できる。

図３はスイッチング素子２０１、２０２、２１１、２１２のゲート信号のＯＮタイミングである通電位相時期を制御する場合を示している。図３のように、一次回路のゲート信号に対して、各ハーフブリッジ回路２００、２１０のハイサイド側のスイッチング素子２０１、２１１のゲート信号にφ１とφ２の位相差を有するゲート信号を与える構成としている。この場合、第１のハーフブリッジ回路２００の第１のスイッチング素子２０１の通電位相時期に対して、第２のハーフブリッジ回路２１０の第１のスイッチング素子２１１の通電位相時期の方が遅くなって通電されるようになっている。尚、各第１のスイッチング素子２０１、２０２の通電位相量は同じ時間に設定されている。ここで、ローサイド側のスイッチング素子２０２、２１２はハイサイド側のスイッチング素子２０１、２１１に対して、デッドタイムを設けて相補的に動作させればよいものである。また、周知の通り、一次回路のスイッチング素子である第１のスイッチング素子２７と第２のスイッチング素子２８の時間比率、第１のハーフブリッジ回路２００の第１スイッチング素子２０１と第２スイッチング素子２０２の時間比率、及び第２のハーフブリッジ回路２１０の第１スイッチング素子２１１と第２スイッチング素子２１２の時間比率はそれぞれの合計時比率が１となるように交互にＯＮ/ＯＦＦするものである。

このように、按分制御器４４で得られた各トランスに設けられた二次回路毎の等出力量に対して、実際の二次回路の出力量がどの程度の量だけ乖離しているかを比較器４５、４６で比較し、この比較結果に基づいてスイッチング素子制御器４７、４８によって、各ハーフブリッジ回路２００、２１０のハイサイド側のスイッチング素子２０１、２１１のゲート信号にφ１とφ２の位相差を有するゲート信号を与える構成としている。これによって、夫々のハーフブリッジ回路２００、２１０の出力が制御されるようになって、各ハーフブリッジ回路２００、２１０の素子や配線のばらつき、温度による素子の特性変化による各トランスに対応する二次回路の間での出力量の不均衡を是正することができるようになるものである。

次に、図４はスイッチング素子２０１、２０２、２１１、２１２のゲート信号のＯＮしている時間である通電位相量を制御する場合を示している。この図４に示すものはいわゆる、各ハーフブリッジ回路２００、２１０のハイサイド側のスイッチング素子２０１、２１１のゲート信号のＯＮしている時間（ＯＮデューティ）を制御することによって二次回路の出力量を制御する構成である。この場合も按分制御器４４で得られた各トランスに設けられた二次回路毎の等出力量に対して、実際の二次回路の出力量がどの程度の量だけ乖離しているかを比較器４５、４６で比較し、この比較結果に基づいてスイッチング素子制御器４７、４８によって、各ハーフブリッジ回路２００、２１０のハイサイド側のスイッチング素子２０１、２１１に通電位相量に対応したゲート信号を与える構成としている。これによって、夫々のハーフブリッジ回路２００、２１０の出力が制御されるようになって、各ハーフブリッジ回路２００、２１０の素子や配線のばらつき、温度による素子の特性変化による各トランスに対応する二次回路の間での出力量の不均衡を是正することができるようになるものである。

図４にあるように、第１のハーフブリッジ回路２００のスイッチング素子２０１に与える通電位相量に対応してチョークコイル３５の出力量（電流値）が制御され、第２のハーフブリッジ回路２１０のスイッチング素子２１１に与える通電位相量に対応してチョークコイル３９の出力量（電流値）が制御されるようになっている。これによって、夫々のハーフブリッジ回路２００、２１０の出力が制御されるようになって、各ハーフブリッジ回路２００、２１０の素子や配線のばらつき、温度による素子の特性変化による各トランスに対応する二次回路の間での出力量の不均衡を是正することができるようになるものである。

尚、この他に、本実施例においては各トランス３１、３２の巻線３１ａと３２ａを直列に接続することにより、各トランス３１、３２の巻線３１ａ、３２ａに印加される電圧が低減される。これにより、各トランス３１、３２の小型化が図れ、また、各巻線３１ａ、３２ａの巻線抵抗における損失が低減されるという効果を奏することができる。更に、二次回路を並列化することにより、各回路に流れる電流を分散することができ、各二次回路で発生する損失は素子や配線の抵抗と電流の２乗の乗数であるため、二次回路の並列化により損失が低減されるという効果を奏することができる。

次に本発明の第２の実施形態になるＤＣ/ＤＣ電力変換装置の構成について図５を用いて説明する。本実施例は一次回路がハーフブリッジ型で、複数のトランスの一次巻線同士を並列に接続したＤＣ/ＤＣ電力変換装置に本発明を適用したものである。

図５において、一次回路には第１のトランス３１の一次巻線３１ａと、第２のトランス３２の一次巻線３２ａが並列に接続されている。そして、図１と同様に第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０の出力量は、第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０と出力端子４０ｂの間から取り出されている。これらの第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０の夫々の出力量は加算器４３によって加算されて、全体の総出力量が求められる。

加算器４３で求められた総出力量は按分制御器４４に送られ、トランス３１、３２の個数で除算されて等出力量が求められる。また、按分制御器４４には並列に第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０の夫々の出力量が個別に入力される構成となっている。したがって、按分制御４４は等出力量と、第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０の夫々の出力量が出力されることになる。按分制御器４４から出力された等出力量と夫々のハーフブリッジ回路２００、２１０の出力量は第１の比較器４５と第２の比較器４６に入力される。更に、第１の比較器４５には第１のハーフブリッジ回路２００の出力量が入力され、第２の比較器４５には第２のハーフブリッジ回路２１０の出力量が入力される。

したがって、夫々の比較器４５、４６においては等出力量に対して出力量が大きければ出力量を小さくするための比較出力信号を出力し、等出力量に対して出力量が小さければ出力量を大きくするための比較出力信号を出力するものである。そして、第１の比較器４５の比較出力信号は第１のハーフブリッジ回路２００のスイッチング素子２０１、２０２の制御を行う第１のスイッチング素子制御器４７に入力され、第２の比較器４６の比較出力信号は第２のハーフブリッジ回路２１０のスイッチング素子２１１、２１２の制御を行う第２のスイッチング素子制御器４８に入力される。これらのスイッチング素子制御器４７、４８は、各スイッチング素子２０１、２０２、２１１、２１２がＯＮにスイッチングする時の通電位相時期や、通電している時間である通電位相量を調節することによって各ハーフブリッジ回路２００、２１０の出力量を制御することができるものである。

このように、本実施例も実施例１と同様の効果を奏することができる他、トランスの一次巻線３１a、３２aが並列に接続されていることにより、トランス３１、３２の電流が分散されことにより、トランスの巻線での損失の低減を図ることができる。得る。

次に本発明の第３の実施形態になるＤＣ/ＤＣ電力変換装置の構成について図６を用いて説明する。本実施例は一次回路がフルブリッジ型で、複数のトランスの一次巻線同士を直列に接続したＤＣ/ＤＣ電力変換装置に本発明を適用したものである。

フルブリッジ型ＤＣ/ＤＣ電力変換装置は、図１の一次回路にあるコンデンサ２３、２４を第３のスイッチング素子２３ａと第４のスイッチング素子２４ａに置き換えたものである。その他の構成は図１に示す構成と実質的の同一の構成となっている。尚、第１のスイッチング素子２７と第３のスイッチング素子２３aは同一のゲート信号波形が印加され、第２のスイッチング素子２８と第４のスイッチング素子２４aにも同一のゲート信号波形が印加され、互いにＯＮ/ＯＦＦ動作を繰り返すものである。ここで、２つのゲート信号は同時にＯＮ、或いはＯＦＦになることはなく、互いにＯＮ/ＯＦＦ動作を繰り返すものである。

そして、図２において、（ａ）は第１スイッチング素子２７と第４のスイッチング素子２４aの信号波形を示し、（ｂ）は第２のスイッチング素子２８と第三のスイッチング素子２３aの信号波形を示すにものである。また、（ｃ）、（ｄ）は第１のハーフブリッジ回路２００の第１スイッチング素子２０１と第２のスイッチング素子２０２の駆動波形を示し、（ｅ）と（ｆ）は第２のハーフブリッジ回路２１０の第１スイッチング素子２１１と第２のスイッチング素子２１２の駆動波形を示している。（g）は第１トランス３１の一次巻線３１aと、第２トランス３２の一次巻３２ａの電流波形を示している。尚、各トランス３１、３２の二次回路の動作は実質的に図１に示した構成と同じなので説明は省略する。

第１トランス３１の一次巻線３１ａ、第２のトランス３２の一次巻線３２ａに流れる電流について説明する。図２の時刻Ｔ０〜Ｔ１において、図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７と第４のスイッチング素子２４ａがオン状態になり、第２のスイッチング素子２８と第３のスイッチング素子２３ａがオフ状態であり、直流電源２１が第１のトランス３１の一次巻線３１ａと第２のトランス３２の一次巻線３２ａに印加される。

次に、時刻Ｔ１〜Ｔ２において、図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７と第４のスイッチング素子２４ａがオン状態であり、第２のスイッチング素子２８と第３のスイッチング素子２３ａがオフ状態であり、直流電源２１が第１のトランス３１の一次巻線３１ａと第２のトランス３２の一次巻線３２ａに印加される。

次に、時刻Ｔ２〜Ｔ３において、図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７と第４のスイッチング素子２４ａがオン状態であり、第２のスイッチング素子２８と第３のスイッチング素子２３ａがオフ状態であり、直流電源２１が第１のトランス３１の一次巻線３１ａと第２のトランス３２の一次巻線３２ａに印加される。

次に、時刻Ｔ３〜Ｔ４において、図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７と第４のスイッチング素子２４ａがオフ状態になり、第２のスイッチング素子２８と第３のスイッチング素子２３ａがオフ状態であり、第１のトランス３１の一次巻線３１ａと第２のトランス３２の一次巻線３２ａに電圧は印加されない。

次に、時刻Ｔ４〜Ｔ５において、図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７と第４のスイッチング素子２４ａがオフ状態であり、第２のスイッチング素子２８と第３のスイッチング素子２３ａがオン状態になり、直流電源２１が第１のトランス３１の一次巻線３１ａと第２のトランス３２の一次巻線３２ａに電圧は逆向きに印加される。

次に、時刻Ｔ５〜Ｔ６において、図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７と第４のスイッチング素子２４ａがオフ状態であり、第２のスイッチング素子２８と第３のスイッチング素子２３ａがオン状態であり、直流電源２１が第１のトランス３１の一次巻線３１ａと第２のトランス３２の一次巻線３２ａに逆向きに印加される。

次に、時刻Ｔ６〜Ｔ７において、図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７と第４のスイッチング素子２４aがオフ状態、第２のスイッチング素子２８と第３のスイッチング素子２３aがオン状態で、直流電源２１が第１のトランス３１の一次巻線３１aと第２のトランス３２の一次巻線３２aに逆向きに印加される。

次に、時刻Ｔ７〜Ｔ８において、図２の（ａ）、（ｂ）に示すように、第１のスイッチング素子２７と第４のスイッチング素子２４ａがオフ状態であり、第２のスイッチング素子２８と第３のスイッチング素子２３ａがオフ状態となり、第１のトランス３１の一次巻線３１ａと第２のトランス３２の一次巻線３２ａに電圧は印加されない。

このようにして、第１のスイッチング素子２７と第３のスイッチング素子２３ａ、及び第２のスイッチング素子２８と第４のスイッチング素子２４ａが制御されることで、トランス３１、３２の一次巻線３１ａ、３２ａの一次電流が制御されるものである。

そして、図１と同様に第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０の出力量は、第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０と出力端子４０ｂの間から取り出されている。これらの第１のハーフブリッジ回路２００と第２のハーフブリッジ回路２１０の夫々の出力量は加算器４３によって加算されて、全体の総出力量が求められる。

したがって、夫々の比較器４５、４６においては等出力量に対して出力量が大きければ出力量を小さくするための出力信号を出力し、等出力量に対して出力量が小さければ出力量を大きくするための出力信号を出力するものである。そして、第１の比較器４５の出力信号は第１のハーフブリッジ回路２００のスイッチング素子２０１、２０２の制御を行う第１のスイッチング素子制御器４７に入力され、第２の比較器４６の出力信号は第２のハーフブリッジ回路２１０のスイッチング素子２１１、２１２の制御を行う第２のスイッチング素子制御器４８に入力される。これらのスイッチング素子制御器４７、４８は、各スイッチング素子２０１、２０２、２１１、２１２がＯＮにスイッチングする時の通電位相時期や、通電している時間である通電位相量を調節することによって各ハーフブリッジ回路２００、２１０の出力量を制御することができるものである。

このように、本実施例も実施例１と同様の効果を奏することができる他、本実施例においては一次回路をフルブリッジ回路とすることで、トランスへの印加電圧がハーフブリッジ回路の２倍となるため、より多くの電力を二次回路に伝えることが可能となり、ＤＣ/ＤＣ電力変換装置の大電力、高電力密度に対応することが可能となる。

更に、各トランス３１、３２の巻線３１aと３２aを直列に接続することにより、各トランス３１、３２の巻線３１a、３２aに印加される電圧が低減される。これにより、各トランス３１、３２の小型化が図れ、また、各巻線３１a、３２aの巻線抵抗における損失が低減されるという効果を奏することができる。更に、二次回路を並列化することにより、各回路に流れる電流を分散することができ、各二次回路で発生する損失は素子や配線の抵抗と電流の２乗の乗数であるため、二次回路の並列化により損失が低減されるという効果を奏することができる。

次に本発明の第４の実施形態になるＤＣ/ＤＣ電力変換装置の構成について図７、図８を用いて説明する。本実施例は実施例１で説明したＤＣ/ＤＣ電力変換装置を複数個、ここでは２個だけ用いるようにして、ＤＣ/ＤＣ電力変換装置の夫々の一次回路および二次回路を並列に接続したマルチフェーズ方式を適用したものである。図７にあるように、第１のＤＣ/ＤＣ電力変換装置６の一次回路と二次回路は直流電源２１の正極と負極に接続され、同様に第２のＤＣ/ＤＣ電力変換装置７の一次回路と二次回路は直流電源２１の正極と負極に接続されている。そして、この２個のＤＣ/ＤＣ電力変換装置６、７の動作は以下の通りである。

図８において、（ａ）は第１のＤＣ/ＤＣ電力変換装置６の一次回路のハイサイド側のスイッチング素子２７のゲート信号波形を示し、（ｂ）は第１のＤＣ/ＤＣ電力変換装置６の第１のハーフブリッジ回路２００のハイサイド側のスイッチング素子２０１のゲート信号波形を示し、（ｃ）は第１のＤＣ/ＤＣ電力変換装置６の第２のハーフブリッジ回路２１０のハイサイド側のスイッチング素子２１１のゲート信号波形を示している。

同様に、（ｄ）は第２のＤＣ/ＤＣ電力変換装置７の一次回路のハイサイド側のスイッチング素子２７のゲート信号波形を示し、（ｅ）は第２のＤＣ/ＤＣ電力変換装置７の第１のハーフブリッジ回路２００のハイサイド側のスイッチング素子２０１のゲート信号波形を示し、（ｆ）は第２のＤＣ/ＤＣ電力変換装置７の第２のハーフブリッジ回路２１０のハイサイド側のスイッチング素子２１１のゲート信号波形を示している。

また、(ｇ)は第１のＤＣ/ＤＣ電力変換装置６のチョークコイルに流れる電流波形を示し、(ｈ)は第２のＤＣ/ＤＣ電力変換装置７のチョークコイルに流れる電流波形を示している。そして、(ｉ)は第１のＤＣ/ＤＣ電力変換装置６と第２のＤＣ/ＤＣ電力変換装置の合成電流つまり、第１のＤＣ/ＤＣ電力変換装置６のチョークコイルに流れる電流波形と、第２のＤＣ/ＤＣ電力変換装置７のチョークコイルに流れる電流波形の和である。

本実施例においては、第１のＤＣ/ＤＣ電力変換装置６の各スイッチング素子のゲート信号波形（a）〜（c）を基準にして、第２のＤＣ/ＤＣ電力変換装置７の各スイッチング素子のゲート信号波形を位相θだけ遅らせている。例えば、図８では（a）に示す第１のＤＣ/ＤＣ電力変換装置６の一次回路のハイサイド側のスイッチング素子２７のゲート信号波形に対して、（ｄ）に示す第２のＤＣ/ＤＣ電力変換装置７の一次回路のハイサイド側のスイッチング素子２７のゲート信号波形は位相θだけずれている。同様に、（ｂ）に示す第１のＤＣ/ＤＣ電力変換装置６の第１のハーフブリッジ回路２００のハイサイド側のスイッチング素子２０１のゲート信号波形に対して、（ｅ）に示す第２のＤＣ/ＤＣ電力変換装置７の第１のハーフブリッジ回路２００のハイサイド側のスイッチング素子２１１の一ゲート信号波形は位相θだけずれ、また、（ｃ）に示す第１のＤＣ/ＤＣ電力変換装置６の第２のハーフブリッジ回路２１０のハイサイド側のスイッチング素子２１１のゲート信号波形に対して、（ｆ）に示す第２のＤＣ/ＤＣ電力変換装置７の第２のハーフブリッジ回路２１０のハイサイド側のスイッチング素子２１１のゲート信号波形は位相θだけずれている。

これによって、第１のＤＣ/ＤＣ電力変換装置６のチョーコイルに流れる電流と第２のＤＣ/ＤＣ電力変換装置７のチョーコイルに流れる電流の位相差がθとなる。したがって、合成される出力電流は、お互いのリップル電流も合成されることになってＤＣ/ＤＣ電力変換装置の合計出力リップル電流が低減されるようになる。これにより、負荷に安定な直流電圧を提供することが可能となる。更に、並列で駆動するため、大出力のDC/DC電力変換装置を提供することが可能となる。

以上説明した実施例においては、トランスの数は２個で説明を行ったが、この個数に限定されるものではなく、３個以上のトランスを用い、これらを直列に接続、或いは並列に接続とするとしても良いものである。更に、各トランスの一次巻線、二次巻線の巻数比の値は異なっていても良いものである。

本発明を総括すると、本発明においては複数のトランス毎に設けた二次回路の出力量を加算した総出力量をトランスの個数で除算して等出力量を求め、この等出力量と各二次回路の出力量を比較して各二次回路の出力量が等出力量に収束するように各二次回路のスイッチング素子を制御する構成とした。これによって、複数のトランスに対して一次回路を共通化するので一次回路の損失、或いはコストの低減が図れると共に、トランス毎の二次回路の出力量を相互に可及的に近づけることができるようになる。したがって、各二次回路の素子や配線のばらつき、温度による素子の特性変化による、各トランスに対応する個々の二次回路の間で出力量の不均衡を是正することができるようになるものである。

１…ＤＣ/ＤＣ電力変換装置、２１…入力直流電圧、２２a、２２b…入力端子、２３…第１のコンデンサ、２４…第２のコンデンサ、２７…第１のスイッチング素子、２８…第２のスイッチング素子、３１…第１のトランス、３１a…第１のトランスの一次巻線、３１b…第１のトランスの二次巻線、３２…第２のトランス、３２a…第２のトランスの一次巻線、３２b…第２のトランスの二次巻線、３５…第１のチョークコイル、３６…平滑コンデンサ、３９…第２のチョークコイル、４０a、４０b…出力端子、４１…負荷、４２…共振コイル、４３…加算回路、４４…按分制御回路、４５、４６…比較器、４７…スイッチング素子制御器、２００…第１のハーフブリッジ回路２００、２０１…第１のスイッチング素子、２０２…第２のスイッチング素子、２０３…第１のコンデンサ、２０４…第２のコンデンサ、２１０…第２のハーフブリッジ回路、２１１…第１のスイッチング素子、２１２…第２のスイッチング素子、２１３…第１のコンデンサ、２１４…第２のコンデンサ。

Claims

直流入力を複数のトランスを用いて電力変換して直流出力を得る絶縁型の電力変換装置において、
前記複数のトランスに巻かれた複数の一次巻線に流れる同一の一次電流を共通して制御するため前記複数の一次巻線に共通に使用される一次回路と、
前記複数のトランスに巻かれた複数の二次巻線に流れる二次電流を制御するため前記複数の二次巻線に個別に使用される個々の二次回路と、
前記複数のトランス毎に設けた前記個々の二次回路の実際の出力量を加算した総出力量を前記複数のトランスの個数で除算して等出力量を求め、前記等出力量と前記個々の二次回路の実際の出力量を比較して前記個々の二次回路の出力量が前記等出力量に収束するように、前記個々の二次回路を制御して前記個々の二次回路の出力量を調整する出力調整部と
を備えたことを特徴とする電力変換装置。
請求項１に記載の電力変換装置において、
前記出力調整部は、
前記個々の二次回路の出力量を加算して前記総出力量を求める加算機能部と、
前記加算機能部で求められた前記総出力量を前記複数のトランスの個数で除算して前記個々の二次回路の前記等出力量を求める按分機能部と、
前記按分機能部で求められた前記等出力量と前記個々の二次回路の実際の出力量を比較し、この比較結果を出力する比較機能部と、
前記比較機能部の比較結果に基づき、前記個々の二次回路を制御して前記個々の二次回路の出力量を前記等出力量に収束させる出力可変機能部と
を備えたことを特徴とする電力変換装置。
請求項２に記載の電力変換装置において、
前記個々の二次回路は、少なくとも前記二次巻線の一端が間に接続された２個のスイッチング素子と、前記二次巻線の他端が間に接続された２個のコンデンサからなるハーフブリッジ回路と、前記ハーフブリッジ回路の出力端に接続されたチョークコイルとからなり、
前記出力可変機能部は前記２個のスイッチング素子のゲート信号を調整して前記個々の二次回路の出力量を前記等出力量に収束させる
ことを特徴とする電力変換装置。
請求項３に記載の電力変換装置において、
前記出力可変機能部は前記２個のスイッチング素子のゲート信号の通電時間である通電位相量か、或いは前記２個のスイッチング素子のＯＮするタイミングである通電位相時期を調整して前記個々の二次回路の出力量を前記等出力量に収束させる
ことを特徴とする電力変換装置。
請求項１に記載の電力変換装置において、
前記出力調整部は、
前記個々の二次回路の電流値を加算して総電流値を求める加算機能部と、
前記加算機能部で求められた前記総電流値を前記複数のトランスの個数で除算して前記個々の二次回路の等電流値を求める按分機能部と、
前記按分機能部で求められた前記等電流値と前記個々の二次回路の実際の電流値を比較し、この比較結果を出力する比較機能部と、
前記比較機能部の比較結果に基づき、前記個々の二次回路を制御して前記個々の二次回路の電流値を前記等電流値に収束させる出力可変機能部と
を備えたことを特徴とする電力変換装置。
請求項５に記載の電力変換装置において、
前記一次回路は、前記複数のトランスの前記一次巻線同士を接続し、かつ少なくとも２個のスイッチング素子で構成された直流を交流に変換する回路であり、
前記個々の二次回路は、前記トランスの前記二次巻線の一端が２個のスイッチング素子の間に接続され、前記トランスの前記二次巻線の他端が２個のコンデンサの間に接続されたハーフブリッジ回路と、前記ハーフブリッジ回路の出力端に接続されたチョークコイルからなる回路であり、
前記個々の二次回路の出力端からの電流が前記加算機能部で加算されて前記総電流値が求められ、
前記加算機能部で求められた前記総電流値を前記按分機能部で前記複数のトランスの個数で除算して前記個々の二次回路の前記等電流値が求められ、
前記按分機能部で求められた前記等電流値が前記比較機能部で前記個々の二次回路の実際の電流値と比較して比較結果が出力され、
前記比較機能部で求められた比較結果に基づき、前記出力可変機能部で前記個々の二次回路の前記２個のスイッチング素子のゲート信号を制御して前記個々の二次回路の電流値を前記等電流値に収束させる
ことを特徴とする電力変換装置。
請求項６に記載の電力変換装置において、
前記複数のトランスの前記一次巻線は相互に直列に接続されて前記一次回路に接続されるか、或いは相互に並列に接続されて前記一次回路に接続されている
ことを特徴とする電力変換装置。
請求項６に記載の電力変換装置において、
前記一次回路は直列に接続された前記２個のスイッチング素子と、直列に接続された２個のコンデンサからなるハーフブリッジ回路か、或いは直列に接続された前記２個のスイッチング素子と、直列に接続された２個のコンデンサをスイッチング素子に置き換えたフルブリッジ回路である
ことを特徴とする電力変換装置。
請求項１乃至請求項８のいずれか１項に記載の電力変換装置を複数個用いると共に、夫々の電力変換装置を並列にして直流電源に接続し、夫々の電力変換装置の出力端を合成して出力する
ことを特徴とする電力変換装置。
請求項９に記載の電力変換装置において、
前記夫々の電力変換装置の前記個々の二次回路は位相をずらして前記二次巻線の電流が制御される
ことを特徴とする電力変換装置。