JP2023114686A - 電力変換装置 - Google Patents

Abstract

【課題】回路規模の増大を抑えつつ、２次側回路における損失を低減可能であり、電流検出装置を用いることなく、出力電流が分流して流れる回路の電流分割比を制御できる電力変換装置を提供すること。【解決手段】電力変換装置１は、１次巻線１１ａと直列接続されたスイッチング素子Ｑｐと、２次巻線１１ｂの正極端と２次側接地電位との間に直列接続されたキャパシタ１２及び整流素子Ｑ２と、２次巻線１１ｂの負極端と２次側接地電位との間に接続された整流素子Ｑ１と、接続点ＣＰ１と正極出力端子１Ｐとの間に接続されたインダクタ１３と、２次巻線１１ｂの正極端と正極出力端子１Ｐとの間に直列接続されたスイッチング素子Ｑ３及びインダクタ１４と、接続点ＣＰ２と２次側接地電位との間に接続された整流素子Ｑ４と、を備え、制御装置１６は、スイッチング素子Ｑｐとスイッチング素子Ｑ３とを一定周期で交互に導通状態に設定する。【選択図】図１

Description

本開示は、電力変換装置に関する。

近年、ＤＣ／ＤＣコンバータに要求される出力電流が増大してきている。出力電流の増大に伴い、トランスの２次側回路を流れる電流が増大し、その結果、２次側回路における損失が増大している。このような問題に対して、トランスを含む２次側回路を並列化することにより、２次側回路を流れる電流を分散させる構成が提案されている（例えば、特許文献１参照）。

中国特許出願公開第１０５７４３３５６号明細書

しかしながら、特許文献１に記載の回路構成では、２つのトランスが必要となるので、回路規模が増大する。並列化した２つの回路に流れる電流のバランスを制御するために、一般的に当該並列化した２つの回路のそれぞれに電流検出装置が設けられる。

本開示は、回路規模の増大を抑えつつ、２次側回路における損失を低減可能であり、電流検出装置を用いることなく、出力電流が分流して流れる回路の電流分割比を制御できる電力変換装置を説明する。

本開示の一側面に係る電力変換装置は、フォワード型の電力変換装置である。この電力変換装置は、１次巻線及び２次巻線を有するトランスと、１次巻線と直列に接続された第１スイッチング素子と、２次巻線の一端と２次側接地電位との間に直列に接続されたキャパシタ及び第１整流素子と、２次巻線の他端と２次側接地電位との間に接続された第２整流素子と、正極出力端子と、２次側接地電位に接続された負極出力端子と、キャパシタと第１整流素子との第１接続点と正極出力端子との間に接続された第１インダクタと、２次巻線の一端と正極出力端子との間に直列に接続された第２スイッチング素子及び第２インダクタと、第２スイッチング素子と第２インダクタとの第２接続点と２次側接地電位との間に接続された第３整流素子と、第１スイッチング素子及び第２スイッチング素子の導通／非導通状態を切り替える制御装置と、を備える。制御装置は、第１スイッチング素子と第２スイッチング素子とを一定周期で交互に導通状態に設定する。

この電力変換装置では、第１スイッチング素子が導通状態に設定され、第２スイッチング素子は非導通状態に設定された場合には、２次巻線に電圧が生じ、２次巻線に生じた電圧からキャパシタの両端電圧及び出力電圧を引くことによって得られる電圧が、第１インダクタに印加される。これにより、第１インダクタに流れる電流が増加し、キャパシタが充電される。このとき、第２インダクタには出力電圧が逆方向に印加されるので、第２インダクタに流れる電流は減少する。一方、第２スイッチング素子が導通状態に設定され、第１スイッチング素子は非導通状態に設定された場合には、キャパシタの両端電圧から出力電圧を引くことによって得られる電圧が第２インダクタに印加される。これにより、第２インダクタに流れる電流が増加し、キャパシタが放電される。このとき、第１インダクタには出力電圧が逆方向に印加されるので、第１インダクタに流れる電流は減少する。このように、トランスを並列化することなく、第１インダクタと第２インダクタとに分散して電流が流れる。したがって、回路規模の増大を抑えつつ、第１インダクタ及び第２インダクタにおける直流損失を含む２次側回路での損失を低減することが可能となる。さらに、第１スイッチング素子のデューティー比と第２スイッチング素子のデューティー比とを調整することによって、第１インダクタに流れる電流と第２インダクタに流れる電流との割合（電流分割比）を変えることができる。したがって、電流検出装置を用いることなく、出力電流が分流して流れる回路の電流分割比を制御することが可能となる。

いくつかの実施形態では、制御装置は、第１スイッチング素子のデューティー比と第２スイッチング素子のデューティー比とが等しくなるように、第１スイッチング素子及び第２スイッチング素子の導通／非導通状態を切り替えてもよい。この場合、第１インダクタを流れる電流の平均値と、第２インダクタを流れる電流の平均値とを等しくすることができる。

いくつかの実施形態では、制御装置は、第１スイッチング素子を非導通状態から導通状態に切り替えてから第２スイッチング素子を非導通状態から導通状態に切り替えるまでの時間差を調整してもよい。この場合、出力電流の高調波成分を調整することができる。例えば、特定の周波数帯域に存在する高調波成分を低減することができる。

いくつかの実施形態では、第１整流素子は、スイッチング素子であってもよい。制御装置は、第１スイッチング素子が導通状態である期間には、第１整流素子を非導通状態に制御し、第１スイッチング素子が非導通状態である期間には、第１整流素子を導通状態に制御してもよい。この場合、第１整流素子がダイオードである場合と比較して、第１整流素子における損失を低減することが可能となる。

いくつかの実施形態では、第２整流素子は、スイッチング素子であってもよい。制御装置は、第１スイッチング素子が導通状態である期間には、第２整流素子を導通状態に制御し、第１スイッチング素子が非導通状態である期間には、第２整流素子を非導通状態に制御してもよい。この場合、第２整流素子がダイオードである場合と比較して、第２整流素子における損失を低減することが可能となる。

いくつかの実施形態では、第３整流素子は、スイッチング素子であってもよい。制御装置は、第２スイッチング素子が導通状態である期間には、第３整流素子を非導通状態に制御し、第２スイッチング素子が非導通状態である期間には、第３整流素子を導通状態に制御してもよい。この場合、第３整流素子がダイオードである場合と比較して、第３整流素子における損失を低減することが可能となる。

本開示によれば、回路規模の増大を抑えつつ、２次側回路における損失を低減でき、電流検出装置を用いることなく、出力電流が分流して流れる回路の電流分割比を制御することができる。

図１は、一実施形態に係る電力変換装置の回路構成の一例を示す図である。 図２は、図１に示される各スイッチング素子のスイッチングタイミングを示す図である。 図３は、図２に示されるフェーズΦ１における電流経路を示す図である。 図４は、図２に示されるフェーズΦ２，Φ４における電流経路を示す図である。 図５は、図２に示されるフェーズΦ３における電流経路を示す図である。 図６は、図１に示される電力変換装置の定常状態を解析するための回路モデルを示す図である。 図７は、図１に示される電力変換回路の回路構成の別例を示す図である。

以下、添付図面を参照しながら一実施形態に係る電力変換装置を詳細に説明する。図面の説明において、同一又は同等の要素には同一符号が用いられ、重複する説明は省略される。

図１を参照しながら、一実施形態に係る電力変換装置の回路構成を説明する。図１は、一実施形態に係る電力変換装置の回路構成の一例を示す図である。図１に示される電力変換装置１は、直流電圧を変換する装置（ＤＣ／ＤＣコンバータ）である。電力変換装置１は、例えば、ハイブリッド自動車（ＨＶ）、プラグインハイブリッド自動車（ＰＨＶ）、及び電気自動車（ＥＶ）等の電動車で用いられる。この場合、電力変換装置１は、例えば、高圧バッテリの電圧を補機電圧に変換する。電力変換装置１は、フォワード型の電力変換装置である。フォワード型は、トランスの１次巻線が一方向にのみ励磁され、１次巻線の励磁期間中だけ、トランスを介して２次側にエネルギーを伝達する方式である。

電力変換装置１は、トランス１１と、キャパシタ１２と、インダクタ１３（第１インダクタ）と、インダクタ１４（第２インダクタ）と、キャパシタ１５と、制御装置１６と、スイッチング素子Ｑｐ（第１スイッチング素子）と、整流素子Ｑ１（第２整流素子）と、整流素子Ｑ２（第１整流素子）と、スイッチング素子Ｑ３（第２スイッチング素子）と、整流素子Ｑ４（第３整流素子）と、正極出力端子１Ｐと、負極出力端子１Ｎと、を含む。本実施形態では、整流素子Ｑ１、整流素子Ｑ２、及び整流素子Ｑ４として、スイッチング素子が用いられる。

各スイッチング素子は、その主端子間の電気的な状態を導通状態（オン状態）と非導通状態（オフ状態）との間で切り替え可能な回路要素である。本実施形態では、スイッチング素子は、逆並列ダイオードが接続された金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）である。ＭＯＳＦＥＴの場合、主端子はドレイン及びソースである。逆並列ダイオードのカソードは、ＭＯＳＦＥＴのドレインに接続されており、逆並列ダイオードのアノードは、ＭＯＳＦＥＴのソースに接続されている。スイッチング素子は、逆並列ダイオードが並列に接続された絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）であってもよい。ＩＧＢＴの場合、主端子はコレクタ及びエミッタである。各スイッチング素子のゲートに、制御装置１６からゲート電圧が印加されることによって、スイッチング素子の主端子間が導通状態と非導通状態との間で切り替えられる。本明細書では、スイッチング素子又は整流素子の主端子間の導通状態／非導通状態を、単に「スイッチング素子又は整流素子の導通状態／非導通状態」と記す。

トランス１１は、１次巻線１１ａ及び２次巻線１１ｂを有する。具体的には、１次巻線１１ａと２次巻線１１ｂとがコアに巻回されている。１次巻線１１ａにおいて、図１中の黒丸が付された側の電位が、黒丸が付されていない側の電位よりも高くなるように、１次巻線１１ａに電圧が印加された場合、２次巻線１１ｂの黒丸が付された側の電圧が、黒丸が付されていない側の電位よりも高くなるように、２次巻線１１ｂに電圧が発生するものとする。以下、１次巻線１１ａ及び２次巻線１１ｂともに、黒丸が付された側を正極端、黒丸が付されていない側を負極端と呼ぶ。１次巻線１１ａの正極端には入力電圧が印加される。１次巻線１１ａの負極端は、スイッチング素子Ｑｐを介して１次側接地電位に接続されている。スイッチング素子Ｑｐは、１次巻線１１ａと直列に接続されている。具体的には、スイッチング素子Ｑｐの一端（ドレイン）は、１次巻線１１ａの負極端に接続されている。スイッチング素子Ｑｐの他端（ソース）は、１次側接地電位に接続されている。

キャパシタ１２及び整流素子Ｑ２は、２次巻線１１ｂの正極端と２次側接地電位との間に直列に接続されている。具体的には、キャパシタ１２の一端は、２次巻線１１ｂの正極端に接続されている。キャパシタ１２の他端と整流素子Ｑ２の一端（ドレイン）とは、接続点ＣＰ１（第１接続点）において互いに接続されている。整流素子Ｑ２の他端（ソース）は、２次側接地電位に接続されている。

インダクタ１３は、接続点ＣＰ１と正極出力端子１Ｐとの間に接続されている。具体的には、インダクタ１３の一端は接続点ＣＰ１に接続され、インダクタ１３の他端は正極出力端子１Ｐに接続されている。

整流素子Ｑ１は、２次巻線１１ｂの負極端と２次側接地電位との間に接続されている。具体的には、整流素子Ｑ１の一端（ドレイン）は２次巻線１１ｂの負極端に接続され、整流素子Ｑ１の他端（ソース）は２次側接地電位に接続されている。

スイッチング素子Ｑ３及びインダクタ１４は、２次巻線１１ｂの正極端と正極出力端子１Ｐとの間に直列に接続されている。具体的には、スイッチング素子Ｑ３の一端（ドレイン）は、２次巻線１１ｂの正極端に接続されている。スイッチング素子Ｑ３の他端（ソース）とインダクタ１４の一端とは、接続点ＣＰ２（第２接続点）において互いに接続されている。インダクタ１４の他端は、正極出力端子１Ｐに接続されている。

整流素子Ｑ４は、接続点ＣＰ２と２次側接地電位との間に接続されている。具体的には、整流素子Ｑ４の一端（ドレイン）は接続点ＣＰ２に接続され、整流素子Ｑ４の他端（ソース）は２次側接地電位に接続されている。

キャパシタ１５は、正極出力端子１Ｐと負極出力端子１Ｎとの間に接続されている。具体的には、キャパシタ１５の一端は正極出力端子１Ｐに接続され、キャパシタ１５の他端は負極出力端子１Ｎに接続されている。負極出力端子１Ｎは、２次側接地電位に接続されている。

制御装置１６は、各スイッチング素子の導通／非導通状態を切り替える回路である。制御装置１６は、各スイッチング素子にゲート電圧を供給することによって、スイッチング素子の導通／非導通状態を切り替える。

次に、図２～図５を参照しながら、電力変換装置１の動作を説明する。図２は、図１に示される各スイッチング素子のスイッチングタイミングを示す図である。図２において、斜線を施した期間に、該当するスイッチング素子が導通状態なることを示している。図３は、図２に示されるフェーズΦ１における電流経路を示す図である。図４は、図２に示されるフェーズΦ２，Φ４における電流経路を示す図である。図５は、図２に示されるフェーズΦ３における電流経路を示す図である。

図２に示されるように、制御装置１６は、スイッチング素子Ｑｐの導通／非導通状態と整流素子Ｑ１の導通／非導通状態とを同期して切り替える。具体的には、制御装置１６は、スイッチング素子Ｑｐが導通状態である期間には、整流素子Ｑ１を導通状態に制御し、スイッチング素子Ｑｐが非導通状態である期間には、整流素子Ｑ１を非導通状態に制御する。制御装置１６は、スイッチング素子Ｑｐの導通／非導通状態と整流素子Ｑ２の導通／非導通状態とを相補的に切り替える。具体的には、制御装置１６は、スイッチング素子Ｑｐが導通状態である期間には、整流素子Ｑ２を非導通状態に制御し、スイッチング素子Ｑｐが非導通状態である期間には、整流素子Ｑ２を導通状態に制御する。

制御装置１６は、スイッチング素子Ｑｐとスイッチング素子Ｑ３とを交互に導通状態に設定する。ここで、「交互に導通状態に設定する」とは、スイッチング素子Ｑｐとスイッチング素子Ｑ３とがともに導通状態にはならないことを意味しており、両者がともに非導通状態になる時間が存在する場合も含む。本実施形態では、制御装置１６は、スイッチング素子Ｑｐを非導通状態から導通状態に切り替えてから時間差Δ×Ｔだけ経過したことに応じて、スイッチング素子Ｑ３を非導通状態から導通状態に切り替える。制御装置１６は、スイッチング素子Ｑ３の導通／非導通状態と整流素子Ｑ４の導通／非導通状態とを相補的に切り替える。具体的には、制御装置１６は、スイッチング素子Ｑ３が導通状態である期間には、整流素子Ｑ４を非導通状態に制御し、スイッチング素子Ｑ３が非導通状態である期間には、整流素子Ｑ４を導通状態に制御する。

なお、スイッチング素子Ｑｐのデューティー比をｄ_１、スイッチング素子Ｑ３のデューティー比をｄ_３とする。デューティー比とは、１周期中のスイッチング素子が導通状態となっている時間の割合である。つまり、スイッチング素子Ｑｐは、デューティー比ｄ_１に１周期の時間Ｔを乗算することによって得られる時間（ｄ_１×Ｔ）だけ導通状態となっている。スイッチング素子Ｑ３は、デューティー比ｄ_３に１周期の時間Ｔを乗算することによって得られる時間（ｄ_３×Ｔ）だけ導通状態となっている。スイッチング素子Ｑｐとスイッチング素子Ｑ３とは同時に導通状態となることはないので、時間差Δ×Ｔは時間（ｄ_１×Ｔ）よりも大きい。

本実施形態における制御装置１６は、各スイッチング素子のスイッチングタイミングを制御することにより、デューティー比ｄ_１、デューティー比ｄ_３、及び時間差Δ×Ｔを調整する。例えば、制御装置１６は、デューティー比ｄ_１とデューティー比ｄ_３とが等しくなるように、スイッチング素子Ｑｐ及びスイッチング素子Ｑ３の導通／非導通状態を一定周期で切り替える。

上述のように各スイッチング素子の導通／非導通状態が切り替えられることによって、フェーズΦ１、フェーズΦ２、フェーズΦ３、及びフェーズΦ４がその順に繰り返される。以下に、各フェーズにおける電流経路を説明する。以下の説明において、電力変換装置１の回路は定常状態にあると仮定している。なお、実際の動作では、フェーズΦ１～フェーズΦ４以外にデッドタイムの期間が含まれる。

＜フェーズΦ１＞
図３に示されるように、フェーズΦ１では、スイッチング素子Ｑｐ及び整流素子Ｑ１，Ｑ４が導通状態であり、整流素子Ｑ２及びスイッチング素子Ｑ３が非導通状態である。スイッチング素子Ｑｐが非導通状態から導通状態になるので、１次巻線１１ａには、正極端の電位が負極端の電位よりも高くなるように、入力電圧が印加され、２次巻線１１ｂに電圧Ｖ_Ｓ（図６参照）が、正極端の電位が負極端の電位よりも高くなるように生じる。これにより、２次巻線１１ｂの正極端からキャパシタ１２、インダクタ１３、正極出力端子１Ｐ、負荷、及び整流素子Ｑ１を順に通って２次巻線１１ｂの負極端に戻る電流経路に電流Ｉ_１が流れる。このとき、インダクタ１３には、２次巻線１１ｂに生じる電圧Ｖ_Ｓから、キャパシタ１２の両端電圧Ｖ_Ｃ（図６参照）と電力変換装置１の出力電圧Ｖ_Ｏ（図６参照）とを引くことによって得られる電圧が印加される。このため、インダクタ１３を流れる電流Ｉ_１は増加する。キャパシタ１２は、電流Ｉ_１によって充電される。

フェーズΦ４からフェーズΦ１に切り替わっても、インダクタ１４を流れる電流Ｉ_２の電流経路は変化しない。具体的には、インダクタ１４の他端から正極出力端子１Ｐ、負荷、及び整流素子Ｑ４を順に通ってインダクタ１４の一端に戻る電流経路に電流Ｉ_２が流れる。このとき、インダクタ１４には、出力電圧Ｖ_Ｏが逆方向に印加されるので、インダクタ１４を流れる電流Ｉ_２は減少する。

＜フェーズΦ２＞
図４に示されるように、フェーズΦ２では、整流素子Ｑ２，Ｑ４が導通状態であり、スイッチング素子Ｑｐ，Ｑ３及び整流素子Ｑ１が非導通状態である。スイッチング素子Ｑｐ及び整流素子Ｑ１が導通状態から非導通状態となり、整流素子Ｑ２が非導通状態から導通状態となるので、電流Ｉ_１の連続性により、インダクタ１３の他端から正極出力端子１Ｐ、負荷、及び整流素子Ｑ２を順に通ってインダクタ１３の一端に戻る電流経路に電流Ｉ_１が流れる。このとき、インダクタ１３には、出力電圧Ｖ_Ｏが逆方向に印加されるので、電流Ｉ_１は減少に転じる。フェーズΦ１からフェーズΦ２に切り替わっても、電流Ｉ_２の電流経路は変化しないので、電流Ｉ_２は減少し続ける。フェーズΦ２では、キャパシタ１２は充電も放電もされない。

＜フェーズΦ３＞
図５に示されるように、フェーズΦ３では、整流素子Ｑ２及びスイッチング素子Ｑ３が導通状態であり、スイッチング素子Ｑｐ及び整流素子Ｑ１，Ｑ４が非導通状態である。フェーズΦ２からフェーズΦ３に切り替わっても、電流Ｉ_１の電流経路は変化しないので、電流Ｉ_１は減少し続ける。スイッチング素子Ｑ３が非導通状態から導通状態となり、整流素子Ｑ４が導通状態から非導通状態となるので、インダクタ１４には両端電圧Ｖ_Ｃから出力電圧Ｖ_Ｏを引くことによって得られる電圧が印加される。これにより、電流Ｉ_２は増加に転じる。キャパシタ１２は、電流Ｉ_２によって放電される。

＜フェーズΦ４＞
図４に示されるように、フェーズΦ４では、整流素子Ｑ２，Ｑ４が導通状態であり、スイッチング素子Ｑｐ，Ｑ３及び整流素子Ｑ１が非導通状態である。フェーズΦ４での電流経路は、フェーズΦ２での電流経路と同じである。具体的には、フェーズΦ３からフェーズΦ４に切り替わっても、電流Ｉ_１の電流経路は変化しないので、電流Ｉ_１は減少し続ける。スイッチング素子Ｑ３が導通状態から非導通状態となり、整流素子Ｑ４が非導通状態から導通状態となるので、電流Ｉ_２の連続性により、インダクタ１４の他端から正極出力端子１Ｐ、負荷、及び整流素子Ｑ４を順に通ってインダクタ１４の一端に戻る電流経路に電流Ｉ_２が流れる。このとき、インダクタ１４には、出力電圧Ｖ_Ｏが逆方向に印加されるので、インダクタ１４を流れる電流Ｉ_２は減少に転じる。フェーズΦ４では、キャパシタ１２は充電も放電もされない。

なお、フォワード型ＤＣ／ＤＣコンバータにおいては、スイッチング素子Ｑｐが非導通状態となった後に、トランスの励磁インダクタに蓄えられたエネルギーを処理するための回路が、１次側に設けられるのが通常である。当該回路がない場合、励磁インダクタに蓄えられたエネルギーのために、スイッチング素子Ｑｐに過大な電圧が印加され、スイッチング素子Ｑｐが破損することもある。励磁インダクタに蓄えられたエネルギーを処理する回路として、アクティブクランプ回路、回生回路、及びスナバ回路等が知られている。本実施形態でも、励磁インダクタに蓄えられたエネルギーを処理する回路が適宜設けられているものとするが、一般的な技術であるため、ここでは図示及び説明を割愛する。

次に、図６を参照しながら、電力変換装置１の定常状態を説明する。図６は、図１に示される電力変換装置の定常状態を解析するための回路モデルを示す図である。なお、各電流値及び電圧値は、スイッチング周期の１周期における平均値である。以下の解析においては、デューティー比ｄ_１とデューティー比ｄ_３とが異なる場合も含まれている。

式（１）に示されるように、電圧Ｖ_Ｓは、入力電圧Ｖ_Ｐと１次巻線１１ａの巻数Ｎ_Ｐと２次巻線１１ｂの巻数Ｎ_Ｓとによって決まる。

インダクタ１３におけるＥＴ積のバランスにより、電圧Ｖ_Ｓ、両端電圧Ｖ_Ｃ、出力電圧Ｖ_Ｏ、インダクタ１３のデューティー比ｄ_１、及び１周期の時間Ｔとの間に、式（２）の関係が成立する。

式（２）から式（３）が得られる。

インダクタ１４におけるＥＴ積のバランスにより、両端電圧Ｖ_Ｃ、出力電圧Ｖ_Ｏ、インダクタ１４のデューティー比ｄ_３、及び１周期の時間Ｔとの間に、式（４）の関係が成立する。

式（４）から式（５）が得られる。

式（３）及び式（５）から式（６）及び式（７）が得られる。

キャパシタ１２における電荷バランスにより、電流Ｉ_１、電流Ｉ_２、デューティー比ｄ_１、デューティー比ｄ_３、及び１周期の時間Ｔとの間に、式（８）の関係が成立する。

式（８）から式（９）が得られる。

以上のように、電圧Ｖ_Ｓ、両端電圧Ｖ_Ｃ、出力電圧Ｖ_Ｏ、電流Ｉ_１、及び電流Ｉ_２は、いずれも時間差比Δに依存しないことが分かる。

デューティー比ｄ_１とデューティー比ｄ_３とが等しい場合には、式（６）、式（７）、及び式（９）からそれぞれ式（１０）～（１２）が得られる。

この場合、出力電圧Ｖ_Ｏの最大値は、電圧Ｖ_Ｓの４分の１となる。キャパシタ１２の両端電圧Ｖ_Ｃは、電圧Ｖ_Ｓの半分となる。さらに、インダクタ１３，１４のインダクタンスによらずに、電流Ｉ_１（の平均値）と電流Ｉ_２（の平均値）とが等しくなる。したがって、電流Ｉ_１（の平均値）と電流Ｉ_２（の平均値）とを等しくするために電流検出センサを設けたり、電流バランス制御を行ったりする必要が無い。

次に、出力電流波形をフーリエ級数に展開して、デューティー比ｄ_１、デューティー比ｄ_３、及び時間差比Δによる高調波成分の変化を考察する。簡単な計算により、出力電流ｉ_Ｏ（ｔ）のフーリエ級数展開が得られる。出力電流ｉ_Ｏ（ｔ）のフーリエ級数展開を式（１３）とすると、フーリエ係数ａ_０、フーリエ係数ａ_ｎ、及びフーリエ係数ｂ_ｎは、それぞれ式（１４）～式（１６）で表される。なお、インダクタンスＬ_１は、インダクタ１３のインダクタンスであり、インダクタンスＬ_２は、インダクタ１４のインダクタンスである。

式（１５）及び式（１６）によれば、時間差比Δを調整することにより、特定の高周波成分の大きさが調整可能であることが分かる。したがって、時間差比Δを調整することによって、ノイズ、並びに、出力電流及び出力電圧のリプルを低減することが可能となる。このとき、デューティー比ｄ_１及びデューティー比ｄ_３が一定であれば、時間差比Δが変更されても出力電圧に影響は無い。例えば、デューティー比ｄ_１とデューティー比ｄ_３とが等しく、インダクタンスＬ_１とインダクタンスＬ_２とが等しいという条件の下で、時間差比Δを０．５とすると、ｎが奇数の時にフーリエ係数ａ_ｎ及びフーリエ係数ｂ_ｎをともに０とすることができる。

以上説明した電力変換装置１では、スイッチング素子Ｑｐが導通状態に設定され、スイッチング素子Ｑ３は非導通状態に設定された場合には、２次巻線１１ｂに電圧Ｖ_Ｓが生じる。そして、電圧Ｖ_Ｓからキャパシタ１２の両端電圧Ｖ_Ｃ及び出力電圧Ｖ_Ｏを引くことによって得られる電圧が、インダクタ１３に印加される。これにより、インダクタ１３に流れる電流Ｉ_１が増加し、キャパシタ１２が充電される。このとき、インダクタ１４には出力電圧Ｖ_Ｏが逆方向に印加されるので、インダクタ１４に流れる電流Ｉ_２は減少する。一方、スイッチング素子Ｑ３が導通状態に設定され、スイッチング素子Ｑｐは非導通状態に設定された場合には、キャパシタ１２の両端電圧Ｖ_Ｃから出力電圧Ｖ_Ｏを引くことによって得られる電圧がインダクタ１４に印加される。これにより、インダクタ１４に流れる電流Ｉ_２が増加し、キャパシタ１２が放電される。このとき、インダクタ１３には出力電圧Ｖ_Ｏが逆方向に印加されるので、インダクタ１３に流れる電流Ｉ_１は減少する。このように、トランスを並列化することなく、インダクタ１３とインダクタ１４とに分散して電流が流れる。したがって、回路規模の増大を抑えつつ、２次側回路における損失、特にインダクタ１３とインダクタ１４の抵抗成分による直流損失を低減することが可能となる。

式（９）によれば、デューティー比ｄ_１とデューティー比ｄ_３とを調整することによって、インダクタ１３を流れる電流Ｉ_１の平均値とインダクタ１４を流れる電流Ｉ_２の平均値との割合（電流分割比）を変えることができる。したがって、電流検出装置を用いることなく、出力電流が分流して流れる回路の電流分割比を制御することが可能となる。

制御装置１６は、デューティー比ｄ_１とデューティー比ｄ_３とが等しくなるように、スイッチング素子Ｑｐ及びスイッチング素子Ｑ３の導通／非導通状態を切り替えてもよい。この場合、追加の電流バランス制御を行うことなく、インダクタ１３を流れる電流Ｉ_１の平均値とインダクタ１４を流れる電流Ｉ_２の平均値とを自動的に等しくすることができる。この構成により、例えば、インダクタ１３とインダクタ１４とが同仕様である場合、電流Ｉ_１の平均値と電流Ｉ_２の平均値とを等しくすることにより、インダクタ１３，１４における直流損失が最小になる。

式（１５）及び式（１６）によれば、制御装置１６が時間差比Δを調整することによって、出力電流の高調波成分を調整することができる。例えば、ＡＭ（Amplitude Modulation）帯といった特定の周波数帯域に存在する高調波成分を低減することができる。

上記実施形態では、整流素子Ｑ１は、スイッチング素子である。制御装置１６は、スイッチング素子Ｑｐが導通状態である期間には、整流素子Ｑ１を導通状態に制御し、スイッチング素子Ｑｐが非導通状態である期間には、整流素子Ｑ１を非導通状態に制御する。スイッチング素子Ｑｐが導通状態である期間に整流素子Ｑ１には電流が流れるので、当該期間に整流素子Ｑ１を導通状態に設定することにより、スイッチング素子（トランジスタ）に電流が流れる。スイッチング素子（トランジスタ）における電圧降下は、ダイオードにおける電圧降下よりも小さい。したがって、整流素子Ｑ１がダイオードである場合と比較して、整流素子Ｑ１における損失を低減することが可能となる。

上記実施形態では、整流素子Ｑ２は、スイッチング素子である。制御装置１６は、スイッチング素子Ｑｐが導通状態である期間には、整流素子Ｑ２を非導通状態に制御し、スイッチング素子Ｑｐが非導通状態である期間には、整流素子Ｑ２を導通状態に制御する。スイッチング素子Ｑｐが非導通状態である期間に整流素子Ｑ２には電流が流れるので、当該期間に整流素子Ｑ２を導通状態に設定することにより、スイッチング素子（トランジスタ）に電流が流れる。スイッチング素子（トランジスタ）における電圧降下は、ダイオードにおける電圧降下よりも小さい。したがって、整流素子Ｑ２がダイオードである場合と比較して、整流素子Ｑ２における損失を低減することが可能となる。

上記実施形態では、整流素子Ｑ４は、スイッチング素子である。制御装置１６は、スイッチング素子Ｑ３が導通状態である期間には、整流素子Ｑ４を非導通状態に制御し、スイッチング素子Ｑ３が非導通状態である期間には、整流素子Ｑ４を導通状態に制御する。スイッチング素子Ｑ３が非導通状態である期間に整流素子Ｑ４には電流が流れるので、当該期間に整流素子Ｑ４を導通状態に設定することにより、スイッチング素子（トランジスタ）に電流が流れる。スイッチング素子（トランジスタ）における電圧降下は、ダイオードにおける電圧降下よりも小さい。したがって、整流素子Ｑ４がダイオードである場合と比較して、整流素子Ｑ４における損失を低減することが可能となる。

以上、本開示の一実施形態について詳細に説明されたが、本開示に係る電力変換装置は上記実施形態に限定されない。

電力変換装置１は、キャパシタ１５を含まなくてもよい。

整流素子Ｑ１、整流素子Ｑ２、及び整流素子Ｑ４の少なくとも１つは、ダイオードであってもよい。図７は、図１に示される電力変換回路の回路構成の別例を示す図である。図７に示される電力変換装置１Ａは、整流素子Ｑ１、整流素子Ｑ２、及び整流素子Ｑ４に代えて、整流素子Ｄ１（第２整流素子）、整流素子Ｄ２（第１整流素子）、及び整流素子Ｄ４（第３整流素子）を含む点において電力変換装置１と主に相違する。整流素子Ｄ１、整流素子Ｄ２、及び整流素子Ｄ４は、ダイオードである。整流素子Ｄ１、整流素子Ｄ２、及び整流素子Ｄ４がダイオードである場合、主端子はアノード及びカソードである。

整流素子Ｄ１のカソードは２次巻線１１ｂの負極端に接続され、整流素子Ｄ１のアノードは２次側接地電位に接続されている。整流素子Ｄ２のカソードは接続点ＣＰ１を介してキャパシタ１２の他端に接続され、整流素子Ｄ２のアノードは２次側接地電位に接続されている。整流素子Ｄ４のカソードは接続点ＣＰ２に接続され、整流素子Ｄ４のアノードは２次側接地電位に接続されている。

電力変換装置１Ａにおいても、電力変換装置１と共通の構成については、電力変換装置１と同様の効果が奏される。さらに、電力変換装置１Ａでは、整流素子Ｄ１、整流素子Ｄ２、及び整流素子Ｄ４がダイオードであるので、制御装置１６はこれらの整流素子を制御する必要が無い。したがって、回路構成を簡易化することが可能となる。

１，１Ａ…電力変換装置、１Ｎ…負極出力端子、１Ｐ…正極出力端子、１１…トランス、１１ａ…１次巻線、１１ｂ…２次巻線、１２…キャパシタ、１３…インダクタ（第１インダクタ）、１４…インダクタ（第２インダクタ）、１５…キャパシタ、１６…制御装置、ＣＰ１…接続点（第１接続点）、ＣＰ２…接続点（第２接続点）、Ｄ１…整流素子（第２整流素子）、Ｄ２…整流素子（第１整流素子）、Ｄ４…整流素子（第３整流素子）、Ｑ１…整流素子（第２整流素子）、Ｑ２…整流素子（第１整流素子）、Ｑ３…スイッチング素子（第２スイッチング素子）、Ｑ４…整流素子（第３整流素子）、Ｑｐ…スイッチング素子（第１スイッチング素子）。

Claims (6)

1. フォワード型の電力変換装置であって、
   １次巻線及び２次巻線を有するトランスと、
   前記１次巻線と直列に接続された第１スイッチング素子と、
   前記２次巻線の一端と２次側接地電位との間に直列に接続されたキャパシタ及び第１整流素子と、
   前記２次巻線の他端と２次側接地電位との間に接続された第２整流素子と、
   正極出力端子と、
   前記２次側接地電位に接続された負極出力端子と、
   前記キャパシタと前記第１整流素子との第１接続点と前記正極出力端子との間に接続された第１インダクタと、
   前記２次巻線の前記一端と前記正極出力端子との間に直列に接続された第２スイッチング素子及び第２インダクタと、
   前記第２スイッチング素子と前記第２インダクタとの第２接続点と前記２次側接地電位との間に接続された第３整流素子と、
   前記第１スイッチング素子及び前記第２スイッチング素子の導通／非導通状態を切り替える制御装置と、
   を備え、
   前記制御装置は、前記第１スイッチング素子と前記第２スイッチング素子とを一定周期で交互に導通状態に設定する、電力変換装置。
2. 前記制御装置は、前記第１スイッチング素子のデューティー比と前記第２スイッチング素子のデューティー比とが等しくなるように、前記第１スイッチング素子及び前記第２スイッチング素子の導通／非導通状態を切り替える、請求項１に記載の電力変換装置。
3. 前記制御装置は、前記第１スイッチング素子を非導通状態から導通状態に切り替えてから前記第２スイッチング素子を非導通状態から導通状態に切り替えるまでの時間差を調整する、請求項１又は請求項２に記載の電力変換装置。
4. 前記第１整流素子は、スイッチング素子であり、
   前記制御装置は、前記第１スイッチング素子が導通状態である期間には、前記第１整流素子を非導通状態に制御し、前記第１スイッチング素子が非導通状態である期間には、前記第１整流素子を導通状態に制御する、請求項１～請求項３のいずれか一項に記載の電力変換装置。
5. 前記第２整流素子は、スイッチング素子であり、
   前記制御装置は、前記第１スイッチング素子が導通状態である期間には、前記第２整流素子を導通状態に制御し、前記第１スイッチング素子が非導通状態である期間には、前記第２整流素子を非導通状態に制御する、請求項１～請求項４のいずれか一項に記載の電力変換装置。
6. 前記第３整流素子は、スイッチング素子であり、
   前記制御装置は、前記第２スイッチング素子が導通状態である期間には、前記第３整流素子を非導通状態に制御し、前記第２スイッチング素子が非導通状態である期間には、前記第３整流素子を導通状態に制御する、請求項１～請求項５のいずれか一項に記載の電力変換装置。

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