JP6112314B2 - マーク形成方法及びデバイス製造方法 - Google Patents

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Description

本発明は、基板のマーク形成領域にマークを形成するマーク形成方法及びこのマークの形成方法を用いるデバイス製造方法に関する。
半導体デバイスは、典型的には、基板上に形成される複数層の回路パターンを含み、半導体デバイスの製造工程でそれらの複数層の回路パターンを相互に正確に位置合わせするために、基板の所定層のマーク形成領域に位置決め用又は位置合わせ用のアライメントマークが形成される。基板が半導体ウエハ(以下、単にウエハともいう。)である場合には、アライメントマークはウエハマークとも呼ばれている。
半導体デバイスの従来の最も微細な回路パターンは、例えば露光波長が193nmのドライ又は液浸法の露光装置を使用するドライ又は液浸リソグラフィ工程を用いて形成されていた。従来の光リソグラフィと、最近開発が行われているダブル・パターニング・プロセスとを組み合わせても、例えば22nmノードよりも微細な回路パターンを形成することは困難であると予想されている。
これに関して、最近、リソグラフィ工程を用いて形成されたパターン間に、ブロック共重合体(Block Co-Polymer)の指向性自己組織化(Directed Self-Assembly)を用いてナノスケールの微細構造(サブリソグラフィ構造)を生成することによって、現在のリソグラフィ技術の解像限界よりも微細な回路パターンを形成することが提案されている(例えば、特許文献1又は特開2010−269304号公報参照)。ブロック共重合体のパターン化された構造は、ミクロドメイン(ミクロ相分離ドメイン)又は単にドメインとしても知られている。指向性自己組織化の方法としては、グラフォエピタキシが知られている。
米国特許出願公開第2010/0297847号明細書
ブロック共重合体の指向性自己組織化を用いることによって基板のある層にナノスケールの微細な回路パターンを形成することが可能である。さらに、その層には回路パターンとともにアライメントマークを形成することが求められることもある。しかしながら、単に従来の方法でアライメントマークを形成すると、ブロック共重合体の自己組織化によってアライメントマーク自体にも予期しない微細構造が形成され、その後の工程でそのアライメントマークの検出が困難になると、基板の層間の重ね合わせ精度が低下する恐れがある。
本発明の態様は、このような事情に鑑み、ブロック共重合体の自己組織化を用いて回路パターンを形成する際に使用可能なマーク形成技術を提供することを目的とする。
本発明の第1の態様によれば、デバイスパターン形成領域及びマーク形成領域を含む被加工層を有する基板のその被加工層上に、ブロック共重合体を含むポリマ層が付着可能な中間層を形成することと、そのマーク形成領域上に形成されたその中間層の一部を除去することと、そのマーク形成領域に第1マーク像を露光し、そのマーク像に基づいて凹部を含む第2マークを形成することと、その基板のその被加工層上にそのブロック共重合体を含むポリマ層を塗布することと、を含むマーク形成方法が提供される。
また、第2の態様によれば、基板のマーク形成層上に第1マーク像を露光し、その第1マーク像に基づいて凸のライン部を含む第2マークを形成することと、その基板のその第2マークが形成された領域のその凸のライン部以外の部分にブロック共重合体を含むポリマ層を塗布することと、そのポリマ層に自己組織化領域を形成させることと、その自己組織化領域の一部を選択的に除去することと、その除去後のその自己組織化領域を用いてその基板のそのマーク形成層を加工することと、を含むマーク形成方法が提供される。
また、第3の態様によれば、第1又は第2の態様のマーク形成方法を用いて基板に層間の位置合わせ用のマークを形成することと、その位置合わせ用のマークを用いて位置合わせを行って、その基板を露光することと、その露光された基板を処理することと、を含むデバイス製造方法が提供される。
本発明の態様によれば、ブロック共重合体の自己組織化を用いて回路パターンを形成する際に、その回路パターンとともにマークを形成できる。
(A)は実施形態で使用されるパターン形成システムの要部を示すブロック図、(B)は図1(A)中の露光装置100の概略構成を示す図である。 (A)は第1の実施形態に係るウエハのあるデバイス層を示す平面図、(B)は図2(A)の一つのウエハマーク及び一部の回路パターンを示す拡大平面図である。 第1の実施形態のパターン形成方法を示すフローチャートである。 (A)、(B)、(C)、(D)、(E)、(F)、及び(G)はそれぞれパターン形成工程中で次第に変化するウエハのパターンの一部を示す拡大断面図である。 (A)は中性層が塗布されたウエハ表面の一部を示す拡大平面図、(B)は中性層の一部が除去された状態のウエハ表面の一部を示す拡大平面図である。 (A)は第2の実施形態のレチクルのマークパターンの一部を示す拡大平面図、(B)は図6(A)中の透過領域のパターンを示す拡大図である。 (A)は第2の実施形態のレジストパターンの一部を示す拡大平面図、(B)は図7(A)の凹領域を示す拡大図、(C)はパターニングされた撥液層の一部を示す拡大図である。 (A)は2種類のドメインに分離したポリマ層を示す拡大平面図、(B)、(C)、及び(D)はそれぞれ図8(A)のウエハの次第に進展する製造段階における断面図である。 第2の実施形態で形成されるウエハマークを示す拡大平面図である。 比較例のウエハマークを示す拡大平面図である。 (A)は第1変形例のウエハマーク用のレジストマークを示す拡大平面図、(B)はホールパターン状のドメインに分離したポリマ層を示す部分拡大図である。 (A)は第2変形例のウエハの複数の層構造を示す拡大断面図、(B)は図12(A)の第1デバイス層のウエハマーク用のレジストマークを示す拡大平面図、(C)は図12(A)の第2デバイス層のウエハマーク用のレジストマークを示す拡大平面図である。 電子デバイスの製造工程の一例を示すフローチャートである。
[第1の実施形態]
本発明の好ましい第1の実施形態につき図1〜図5を参照して説明する。まず、本実施形態において半導体素子等の電子デバイス(マイクロデバイス)の回路パターンを形成するために使用されるパターン形成システムの一例につき説明する。
図1(A)は、本実施形態のパターン形成システムの要部を示し、図1(B)は、図1(A)中のスキャニングステッパー(スキャナー)よりなる走査型の露光装置(投影露光装置)100の概略構成を示す。図1(A)において、パターン形成システムは、露光装置100、ウエハ(基板)に対する感光材料としてのフォトレジスト(レジスト)の塗布及び現像を行うコータ・デベロッパ200、薄膜形成装置300、ウエハに対するドライ及びウエットのエッチングを行うエッチング装置400、後述のブロック共重合体(Block Co-Polymer:BCP)を含むポリマ(Polymer)(重合体)の処理を行うポリマ処理装置500、アニール装置600、これらの装置間でウエハの搬送を行う搬送系700、及びホストコンピュータ(不図示)等を含んでいる。
本発明で用いるブロック共重合体は、1つより多くのそれぞれブロック単位で存在するモノマ(単量体)を含むポリマ、又はそれらのモノマから誘導されるポリマである。モノマの各ブロックは、モノマの繰返し配列を含む。ブロック共重合体としては、ジブロック共重合体、又はトリブロック共重合体等の任意のポリマを使用可能である。これらのうち、ジブロック共重合体は、2つの異なるモノマのブロックを有する。ジブロック共重合体は、A−b−Bのように略記することができ、ここでAは第1のブロックのポリマ、Bは第2のブロックのポリマ、−b−はA及びBのブロックを持つジブロック共重合体であることを示す。例えば、PS−b−PMMAは、ポリスチレン(PS)及びポリメチルメタクリレート(PMMA)のジブロック共重合体を表す。鎖状のブロック共重合体に加えて、他の構造を有するブロック共重合体、例えば、星型共重合体、分岐共重合体、超分岐共重合体、又はグラフト共重合体を本発明のブロック共重合体として用いることもできる。
また、ブロック共重合体には、これを構成する各ブロック(モノマ)同士が集合してミクロドメイン又は単にドメインとも呼ばれる個別のミクロ相分離ドメインを形成する傾向(相分離の傾向)がある。この相分離は、自己組織化(Self-Assembly)の一種でもある。異なるドメインの間隔及び形態はブロック共重合体内の異なるブロックの相互作用、体積分率、及び数に依存する。ブロック共重合体のドメインは、例えばアニーリング(焼き鈍し)の結果として形成させることができる。アニーリングの一部である加熱又はベーキングは、基板及びその上のコーティング層(薄膜層)の温度を周囲温度より高く上昇させる一般的なプロセスである。アニーリングには、熱アニーリング、熱勾配アニーリング、溶媒蒸気アニーリング、又は他のアニーリング法を含むことができる。熱アニーリングは、場合により熱硬化と呼ばれ、相分離を誘起するのに用いられ、さらに、横方向のミクロ相分離ドメインの層内の欠陥を削減又は除去するためのプロセスとしても用いることができる。アニーリングは、一般には、ある時間(例えば、数分から数日)の間、ブロック共重合体のガラス転移温度より高温で加熱することを含む。
また、本実施形態では、ブロック共重合体を含むポリマに、指向性自己組織化(Directed Self-Assembly:DSA)を適用して、半導体デバイスの回路パターン及び/又はアライメントマークの形成に適した形でセグメント化されたナノスケールオーダのドメインを形成させる。指向性自己組織化は、例えばリソグラフィ工程で形成されたレジストパターンをプレパターン又はガイドパターンとして、そのプレパターン又はガイドパターンで規定される空間配置(トポグラフィ的構造)で、ブロック共重合体のドメインの配置を制御する技術である。指向性自己組織化の方法としては、例えば下地に平面的なプレパターン又はガイドパターンを設けるケモエピタキシ法(Chemo-Epitaxy Process)が使用されるが、立体的なプレパターン又はガイドパターンを使用するグラフォエピタキシ法(Grapho-Epitaxy Process)も使用可能である。
図1(B)において、露光装置100は、照明系10、照明系10からの露光用の照明光(露光光)ILにより照明されるレチクルR(マスク)を保持するレチクルステージRST、レチクルRから射出された照明光ILをウエハW(基板)の表面に投射する投影光学系PLを含む投影ユニットPU、ウエハWを保持するウエハステージWST、及び装置全体の動作を統括的に制御するコンピュータよりなる主制御装置(不図示)等を備えている。以下、図1(B)において、投影光学系PLの光軸AXと平行にZ軸を取り、これに直交する平面(ほぼ水平面)内でレチクルRとウエハWとが相対走査される方向に沿ってY軸を、Z軸及びY軸に直交する方向に沿ってX軸を取り、X軸、Y軸、及びZ軸の回りの回転(傾斜)方向をそれぞれθx、θy、及びθz方向として説明を行う。
照明系10は、例えば米国特許出願公開第2003/025890号明細書などに開示されるように、照明光ILを発生する光源、及び照明光ILでレチクルRを照明する照明光学系を含む。照明光ILとしては、一例としてArFエキシマレーザ光(波長193nm)が用いられている。なお、照明光ILとしては、KrFエキシマレーザ光(波長248nm)、YAGレーザ若しくは固体レーザ(半導体レーザなど)の高調波なども使用できる。
照明光学系は、偏光制御光学系、光量分布形成光学系(回折光学素子又は空間光変調器など)、オプティカルインテグレータ(フライアイレンズ又はロッドインテグレータ(内面反射型インテグレータ)など)等を含む照度均一化光学系、及びレチクルブラインド(固定及び可変の視野絞り)等(いずれも不図示)を有する。照明系10は、レチクルブラインドで規定されたレチクルRのパターン面(下面)のX方向に細長いスリット状の照明領域IARを、2極照明(二次光源の形状が木の葉状にパターンの非周期方向に細長いいわゆるリーフ照明を含む)、4極照明、輪帯照明、又は通常照明等の照明条件で、所定の偏光状態の照明光ILによりほぼ均一な照度分布で照明する。
また、レチクルRを真空吸着等により保持するレチクルステージRSTは、レチクルベース(不図示)のXY平面に平行な上面に、Y方向に一定速度で移動可能に、かつX方向、Y方向の位置、及びθz方向の回転角が調整可能に載置されている。レチクルステージRSTの位置情報は、複数軸のレーザ干渉計を含むレチクル干渉計18によって、移動鏡14(又はステージの鏡面加工された側面)を介して例えば0.5〜0.1nm程度の分解能で常時検出される。レチクル干渉計18の計測値に基づいてリニアモータ等を含むレチクルステージ駆動系(不図示)を制御することで、レチクルステージRSTの位置及び速度が制御される。
また、レチクルステージRSTの下方に配置された投影ユニットPUは、鏡筒24と、該鏡筒24内に所定の位置関係で保持された複数の光学素子を有する投影光学系PLとを含む。投影光学系PLは、例えば両側テレセントリックで所定の投影倍率β(例えば1/4倍、1/5倍などの縮小倍率)を有する。レチクルRを通過した照明光ILにより、投影光学系PLを介してレチクルRの照明領域IAR内の回路パターンの像が、ウエハWの一つのショット領域内の露光領域IA(照明領域IARと共役な領域)に形成される。本実施形態の基板としてのウエハ(半導体ウエハ)Wは、例えばシリコン(又はSOI(silicon on insulator)等でもよい)からなる直径が200〜450mm程度の円板状の基材の表面にパターン形成用の薄膜(酸化膜、金属膜、ポリシリコン膜等)を形成したものを含む。さらに、露光対象のウエハWの表面には、フォトレジストが所定の厚さ(例えば数10nm〜200nm程度)で塗布される。
また、露光装置100は、液浸法を適用した露光を行うため、投影光学系PLを構成する最も像面側(ウエハW側)の光学素子である先端レンズ26を保持する鏡筒24の下端部周囲を取り囲むように、先端レンズ26とウエハWとの間に液体Lqを供給するための局所液浸装置30の一部を構成するノズルユニット32が設けられている。ノズルユニット32の液体Lqの供給口は、供給流路及び供給管34Aを介して液体供給装置(不図示)に接続されている。ノズルユニット32の液体Lqの回収口は、回収流路及び回収管34Bを介して液体回収装置(不図示)に接続されている。局所液浸装置30の詳細な構成は、例えば米国特許出願公開第2007/242247号明細書等に開示されている。
また、ウエハステージWSTは、ベース盤12のXY平面に平行な上面12aに、X方向、Y方向に移動可能に載置されている。ウエハステージWSTは、ステージ本体20、ステージ本体20の上面に搭載されたウエハテーブルWTB、並びにステージ本体20内に設けられて、ステージ本体20に対するウエハテーブルWTB(ウエハW)のZ方向の位置(Z位置)、及びθx方向、θy方向のチルト角を相対的に駆動するZ・レベリング機構を備えている。ウエハテーブルWTBには、ウエハWを真空吸着等によってほぼXY平面に平行な吸着面上に保持するウエハホルダ(不図示)が設けられている。ウエハテーブルWTBの上面のウエハホルダ(ウエハW)の周囲には、ウエハWの表面(ウエハ面)とほぼ同一面となる、液体Lqに対して撥液化処理された表面を有する平板状のプレート(撥液板)28が設けられている。さらに、露光中に、例えば斜入射方式のオートフォーカスセンサ(不図示)の計測値に基づいて、ウエハ面が投影光学系PLの像面に合焦されるように、ウエハステージWSTのZ・レベリング機構が駆動される。
また、ウエハテーブルWTBのY方向及びX方向の端面には、それぞれ鏡面加工によって反射面が形成されている。ウエハ干渉計16を構成する複数軸のレーザ干渉計からその反射面(移動鏡でもよい)にそれぞれ干渉計ビームを投射することで、ウエハステージWSTの位置情報(少なくともX方向、Y方向の位置、及びθz方向の回転角を含む)が例えば0.5〜0.1nm程度の分解能で計測されている。この計測値に基づいてリニアモータ等を含むウエハステージ駆動系(不図示)を制御することで、ウエハステージWSTの位置及び速度が制御される。なお、ウエハステージWSTの位置情報は、回折格子状のスケールと検出ヘッドとを有するエンコーダ方式の検出装置で計測してもよい。
また、露光装置100は、ウエハWの所定のウエハマーク(アライメントマーク)の位置を計測するウエハアライメント系ALS、及びレチクルRのアライメントマークの投影光学系PLによる像の位置を計測するために、ウエハステージWSTに内蔵された空間像計測系(不図示)を備えている。これらの空間像計測系(レチクルアライメント系)及びウエハアライメント系ALを用いて、レチクルRとウエハWの各ショット領域とのアライメントが行われる。
ウエハWの露光時には、ウエハステージWSTをX方向、Y方向に移動(ステップ移動)することで、ウエハWの露光対象のショット領域が露光領域IAの手前に移動する。さらに、局所液浸装置30から投影光学系PLとウエハWとの間に液体Lqが供給される。そして、レチクルRのパターンの一部の投影光学系PLによる像をウエハWの一つのショット領域に投影しつつ、レチクルステージRST及びウエハステージWSTを介してレチクルR及びウエハWをY方向に同期して移動することで、当該ショット領域にレチクルRのパターンの像が走査露光される。そのステップ移動と走査露光とを繰り返すことによって、ステップ・アンド・スキャン方式及び液浸方式で、ウエハWの各ショット領域にそれぞれレチクルRのパターンの像が露光される。
次に、本実施形態で製造対象とするデバイス用パターンは、一例として、半導体素子としてのSRAM(Static RAM)のゲートセル用の回路パターンであり、この回路パターンは、ブロック共重合体を含むポリマの指向性自己組織化(DSA)を用いて形成される。さらに、本実施形態では、このデバイス用パターンが形成されるウエハWのデバイス層には、位置決め用又は位置合わせ用のアライメントマークとしてのウエハマークも形成される。
図2(A)は、そのデバイス用パターン及びウエハマークが形成されたウエハWを示す。図2(A)において、ウエハWの表面にはX方向、Y方向に所定幅のスクライブライン領域SL(マーク形成領域)を隔てて多数のショット領域SA(デバイス用パターン形成領域)が設けられ、各ショット領域SA内にはデバイス用パターンDP1が形成され、各ショット領域SAに付設されたスクライブライン領域SLにはウエハマークWMが形成されている。
図2(A)のB部の拡大図である図2(B)に示すように、デバイス用パターンDP1は、Y方向に伸びる複数のラインパターン40XaをX方向にほぼ周期(ピッチ)px1で配列したライン・アンド・スペースパターン(以下、L&Sパターンという。)40X、及びX方向に伸びる複数のラインパターンをY方向にほぼ周期py1で配列したL&Sパターン40Yを含む。ラインパターン40Xa等は例えば金属よりなり、その線幅は周期px1等の1/2以下程度である。一例として周期px1,py1はほぼ等しく、周期px1は、それぞれ波長193nmの液浸リソグラフィと、例えばいわゆるダブル・パターニング・プロセスとを組み合わせた場合に得られる最も微細な周期(以下、周期pminという。)の数分の1程度である。その周期px1の1/2は、例えば22nm程度より小さい。このような微細な周期を持つL&Sパターン40X,40Yを形成する場合には、ブロック共重合体を含むポリマに指向性自己組織化を行わせるときに、異なるブロック毎にライン状のドメインが形成される。
また、スクライブライン領域SLのウエハマークWMは、それぞれY方向に細長くX方向の幅が同じ程度の凹部領域44Xa及び凸部領域44XbをX方向に周期p1で配列したX軸のウエハマーク44X、及びそれぞれX方向に細長くY方向の幅が同じ程度の凹部領域44Ya及び凸部領域44YbをX方向に周期p2で配列したY軸の2箇所のウエハマーク44YA,44YBを含む。本実施形態では、凹部領域44Xa,44Yaには例えば金属の薄膜が埋め込まれており、凸部領域44Xb,44Ybの高さは、凹部領域44Xa,44Yaを囲む部分の高さと同じである。この場合、凹部領域44Xa,44Yaをライン部、凸部領域44Xb,44Ybをスペース部とみなすと、ウエハマーク44X,44YA,44YBは、L&Sパターンとみなすことができる。ウエハマーク44YA,44YBはウエハマーク44XをY方向に挟むように配置されている。一例として、周期p1,p2は等しく、周期p1は波長193nmの液浸リソグラフィでの解像限界(周期)の数倍から数10倍である。
さらに、凹部領域44Xa,44Yaと、凸部領域44Xb,44Ybとは、図1(B)のウエハアライメント系ALSで検出した場合に検出光に対する反射率が異なる領域であればよい。凹部領域44Xa,44Yaに金属が埋め込まれている場合には、凹部領域44Xa,44Yaと、例えば非導電性の凸部領域44Xb,44Ybとは反射率が異なるため、ウエハアライメント系ALSで容易に検出できる。本実施形態では、デバイス用パターンDP1の形成時にライン状のドメインが形成される指向性自己組織化が適用されが、ウエハマーク44X等の形成に際しては以下のようにしてドメイン化を防止している。
以下、本実施形態のパターン形成システムを用いて図2(B)に示すウエハマーク44X等を形成するためのパターン形成方法の一例につき図3のフローチャートを参照して説明する。なお、ウエハマーク44X等とともに、デバイス用パターンDP1も形成される。一例として、図4(A)に示すように、ウエハWの例えばシリコン等の基材50の表面部をウエハマーク及びデバイス用パターンが形成される第1のデバイス層DL1とする。
まず、図3のステップ102において、薄膜形成装置300を用いて、ウエハWのデバイス層DL1の表面に、液体(例えば水)をはじき易い材料から撥液層52を形成する。撥液層52の材料としては、例えばポリスチレン(PS)を使用する。そして、コータ・デベロッパ200を用いて、図4(A)に示すように、撥液層52上に例えばポジ型のレジスト層54をコーティングする(ステップ104)。さらに、X方向及びY方向に最も微細なパターンが露光できるように露光装置100の照明条件を例えば4極照明に設定し、ウエハWを露光装置100にロードする(ステップ106)。そして、ウエハWの各ショット領域SAにレチクルRのデバイス用パターンの像45DPを液浸法で露光する。各ショット領域SAに露光する際に同時に、各ショット領域SAに付設されたスクライブライン領域SLに、レチクルRのウエハマーク用のパターンの像45XP等が露光される(ステップ108)。露光済みのウエハはアンロードされ、コータ・デベロッパ200でレジストの現像が行われ、レジストパターン54P(図4(B)参照)が形成される。その後、レジストパターン54Pのスリミング及びレジスト硬化処理が行われる(ステップ110)。レジスト層では、デバイス用パターンの像からはX方向の線幅が狭い複数のガイドパターン54A等が形成され、ウエハマーク用のパターンの像からはレジスト膜54A1中の開口部45Xa等が形成される。なお、レチクルRのパターンの像の露光時に、レジストパターンの線幅が細くなるように露光量を大きく調整しておくことも可能であり、この場合には、スリミングを省略可能である。なお、ウエハマーク用のパターンの像の線幅は大きいため、スリミングによる線幅の変化は少ない。
そして、エッチング装置400にウエハWを搬送し、レジストパターンをマスクとして撥液層52のエッチングを行い、レジストを剥離する(ステップ112)。これにより、図4(C)及び図5(A)に示すように、ショット領域SAの撥液層52にはレジストの複数のガイドパターン54A等と同じ形状のY方向及びX方向に伸びるライン状の複数のガイドパターン52a及び52cが形成され、スクライブライン領域SLの撥液層52には、ウエハマーク用のパターンの像に対応して、残存膜部52bを背景としてX方向に配列された複数の開口部45XAaよりなるX軸のマーク部45XA、及びY方向に配列された複数の開口部45YA1a等よりなるY軸のマーク部45YA1,45YB1が形成される。さらに、ウエハWを薄膜形成装置300に搬送して、例えばスピンコーティングによりウエハWの表面に、親液性と撥液性との中間の性質を持つ材料から中性層55を形成する(ステップ114)。中性層55は、撥液層52中の複数のガイドパターン52a及び52c間の凹部、並びにマーク部45XA,45YA1,45YB1内の凹部である開口部45XAa,45YA1a内に堆積される。
その後、ウエハWの中性層55を覆うように例えばポジ型のレジスト層53をコーティングしてから、ウエハWを露光装置100にロードする(ステップ116)。そして、ウエハWの各ショット領域SAに補助レチクルR1のパターンの像R1Pを露光し(図4(C)参照)、レジスト層53を現像する(ステップ118)。この場合の露光では高い解像度は必要とされないため、他の低解像度の露光装置を使用してもよい。その像R1Pは、図5(A)に示すように、スクライブライン領域SLのマーク部45XA,45YA1,45YB1を含む領域で光量が大きく、他の領域(ショット領域SA)では光量がほぼ0であるため、マーク部45XA,45YA1,45YB1を含むスクライブライン領域SL内の領域で、開口となるレジストパターン53Aが残される(図4(D)参照)。さらに、レジストパターン53Aをマスクとして中性層55をエッチングし、レジストを剥離する(ステップ120)。これにより、図5(B)に示すように、マーク部45XA,45YA1,45YB1の開口部45XAa,45YA1aから中性層55が除去され、ショット領域SAのガイドパターン52a及び52c間の中性層55は残される。
そして、スクライブライン領域SLのマーク部から中性層55が除去されたウエハWをポリマ処理装置500に搬送し、例えばスピンコーティングによって、ウエハW上にブロック共重合体(BCP)を含むポリマ層56を形成(塗布)する(ステップ122)。本実施形態では、ブロック共重合体として、一例としてポリスチレン(PS)及びポリメチルメタクリレート(PMMA)のジブロック共重合体(PS−b−PMMA)を使用する。また、ポリマ層56はブロック共重合体そのものであるが、これに塗布性を高めるための溶媒及び/又は自己組織化を容易にする添加物等が含まれていてもよい。スピンコーティングによって、ポリマ層56は、ウエハWの中性層55のある部分及びこの近傍の部分にのみ形成され、マーク部(開口部45XAa,45YA1a)にはポリマ層56は形成されない(図4(E)参照)。
そして、ポリマ層56が形成されたウエハWをアニール装置600に搬送し、ポリマ層56にアニーリング(例えば熱アニーリング)を施すことによって、ポリマ層56を指向性自己組織化(DSA)によって2種類のドメインに分離する(ステップ124)。この場合の指向性自己組織化によって、デバイス用パターンの複数の撥液性のガイドパターン52aの上面では、ポリマ層56は、ガイドパターン52a上で撥液性のドメイン56Bとなり、その間で親液性のドメイン56Aと撥液性のドメイン56Bとが周期的に配置されるように相分離する。本実施形態では、親液性のドメイン56AはPMMA(ポリメチルメタクリレート)よりなり、撥液性の第2のドメイン56BはPS(ポリスチレン)よりなる。
その後、ウエハWをエッチング装置400に搬送し、例えば酸素プラズマエッチングを施して、ウエハWに形成されたドメイン56A,56Bのうちの親液性のドメイン56Aを選択的に除去する(ステップ126)。さらに、残されているドメイン56Bをマスクとして、中性層55をエッチングしてドメイン56Bを除去し(ステップ128)、エッチングされた中性層55及びマーク部(開口部45XAa,45YA1a)の撥液層52をマスクとしてウエハWの第1のデバイス層DL1のエッチングを行う(ステップ130の前半部)。図4(F)に示すように、デバイス層DL1の複数のドメイン56Aに対応する領域にそれぞれ複数の微細な凹部41Xaが形成され、マーク部に凹部45XBaが形成され、この凹部45XBaが図2(B)のウエハマーク44Xの凹部領域44Xaとなる。同様に、ウエハマーク44YA,44YBの凹部領域44Ya(不図示)も形成される。そして、ウエハWを薄膜形成装置300に搬送し、図4(G)に示すように、ウエハWのデバイス層DL1の凹部41Xa及び凹部領域44Xa等に金属(例えば銅)MEを埋め込むことで、図2(B)のウエハマーク44X,44YA,44YB及びL&Sパターン40X,40Yが形成される(ステップ130の後半部)。
その後、ステップ132(次工程)において、ウエハWのデバイス層DL1上に第2のデバイス層を形成する場合には、ウエハWのデバイス層DL1上に薄膜を形成し、レジストをコーティングし、露光装置100にウエハWをロードする。そして、ウエハアライメント系ALSを用いて、図2(A)のウエハWの所定の複数のショット領域SAに付設されたウエハマークWM(44X,44YA,44YB)の位置を検出し、この検出結果を用いてウエハWのアライメントを行う。さらに、ウエハWの各ショット領域SAにそのデバイス層用のレチクルのパターンの像を露光することで、後処理を行うことで第2のデバイス層のパターンが形成される。
このように本実施形態のパターン形成方法によれば、ブロック共重合体を含むポリマ層56の指向性自己組織化を用いて、ウエハWの各ショット領域SAに液浸リソグラフィの解像限界よりも微細な構造を持つL&Sパターン40X,40Yを形成するとともに、スクライブライン領域SLのマーク形成領域では、中性層55を除去して、ポリマ層56が残らないようにしている。このため、マーク形成領域では、指向性自己組織化を用いない場合と同様に、ウエハマークを高精度に形成できる。
本実施形態の効果等は以下の通りである。本実施形態のパターン形成システムによるマーク形成方法は、ショット領域SA及びスクライブライン領域SLを含むデバイス層DL1(被加工層)を有するウエハWのデバイス層DL1上に、ブロック共重合体を含むポリマ層56が付着可能な中性層55(中間層)を形成するステップ114と、スクライブライン領域SLのマーク部に形成された中性層55を除去するステップ118,120と、スクライブライン領域SLにマーク像45XPを露光し、マーク像45XPに基づいて開口部45XAa(凹部)を含むマーク部45XAを形成するステップ108〜112と、ウエハWのデバイス層DL1上にブロック共重合体を含むポリマ層56を塗布するステップ120と、を含んでいる。
このマーク形成方法によれば、ブロック共重合体を含むポリマ層56の自己組織化を用いて液浸リソグラフィの解像限界よりも微細な周期の回路パターンを形成できる。さらに、デバイス層DL1のスクライブライン領域SLのウエハマークの形成領域では、中性層55が除去されてポリマ層56が形成されないため、従来の形状のウエハマーク44X,44YA,44YBを同時に形成できる。従って、このウエハマークを用いてデバイス層DL1とこの上のデバイス層との位置合わせを高精度に行うことができる。
なお、ウエハマーク44X,44YA,44YBの形状は任意であり、例えばX軸のウエハマーク44XとY軸のウエハマーク44YA,44YBとをウエハWの異なるデバイス層に形成してもよい。
[第2の実施形態]
第2の実施形態につき図6〜図10を参照して説明する。本実施形態においても図1(A)のパターン形成システムを使用して、ブロック共重合体(BCP)の指向性自己組織化(DSA)を用いてウエハのデバイス層にデバイス用パターン及びウエハマークを形成する。本実施形態のウエハ(ウエハW1とする)のショット配列は図2(A)のウエハWと同様であるが、本実施形態では、X軸のウエハマーク44Xの凹部領域44Xaに微細な線幅の複数のラインパターンを配列した微細な構造が形成される。以下ではウエハマーク44Xに関して説明するが、Y軸のウエハマーク44YA,44YBも同様に形成できる。また、本実施形態のマーク形成方法は、図3のマーク形成方法からステップ116〜120の動作(ウエハマークが形成される領域から中性層55を除去する動作)を省略したものである。さらに、本実施形態では、ステップ108でレチクルRのパターンを露光する代わりに、図6(A)のマークパターン46Xが形成されたレチクルR2のパターンの像を露光する。レチクルR2のデバイス用パターン(不図示)はレチクルRと同じである。
図6(A)に示すように、レチクルR2のスクライブライン領域SLに対応するパターン領域には、ウエハマークの原版であるX軸のマークパターン46Xが形成されている。マークパターン46Xは、図2(B)の凹部領域44Xaに対応する部分透過領域46Xaと、凸部領域44Xbに対応する遮光領域46XbとをX方向に周期p1/β(βは投影倍率)で配列したものである。部分透過領域46Xaの幅と遮光領域46Xbの幅とはほぼ同じである。なお、以下では説明の便宜上、レチクルのパターンの投影光学系PLによる像は正立像であるとする。
部分透過領域46Xaには、それぞれ光透過部を背景として、Y方向に細長い遮光膜よりなる複数のラインパターン48XがX方向に周期p3/β(図6(A)のB部の拡大図である図6(B)参照)で形成されている。ラインパターン48Xの線幅は対応する周期p3/βの1/2である。本実施形態では、周期p3/βは、露光装置100の投影光学系PLの物体面側での解像限界(波長193nmの液浸リソグラフィでの解像限界)とほぼ同じであるが、これよりわずかに大きい程度でもよい。このため、レチクルR2のマークパターン46Xの像は、露光装置100によってウエハW1の撥液層52上のスクライブライン領域SLの例えばポジ型のレジスト層に高精度に露光される(ステップ108)。
図7(A)は、図6(A)のレチクルR2のマークパターン46Xの像のレジスト層への露光、現像、及びスリミング後に、ウエハW1の撥液層52上に形成されるレジストパターンよりなるX軸のレジストマークRPXを示す。図7(A)において、レジストマークRPXは、図6(A)のレチクルR2の部分透過領域46Xaに対応するライン群領域RPXaと、遮光領域46Xbに対応する凸領域RPXbとをX方向に周期p1で配列したものである。また、図7(B)は、図7(A)の一つのライン群領域RPXaの拡大図であり、図7(C)及び図8(A)は、それぞれ図7(B)に対応する部分の拡大平面図である。
凸領域RPXb(ここではライン群領域RPXaを囲む領域でもある)には、レジストパターン54Acが形成されている。そして、ライン群領域RPXaには、それぞれX方向に細長い凸の複数のライン状のパターン(以下、ガイドパターンと呼ぶ。)54Adが凹部70Aを挟んでX方向に周期p3で形成されている。ガイドパターン54Adの線幅は、例えば周期p3(ここでは波長193nmの液浸リソグラフィでの周期換算の解像限界)の数分の1〜数10分の1程度である(図7(B)参照)。そして、この後のステップ112でレジストマークRPXをマスクとしてウエハW1の撥液層52のエッチングを行うことで、撥液層52のライン群領域RPXaに対応する部分には、図7(C)に示すように、レジストパターン54Acと同じ位置の残存膜部52bを背景として、X方向に細長い凸の複数のライン状のパターン(以下、ガイドパターンと呼ぶ。)52dが凹部70Aを挟んでX方向に周期p3で形成される。その後、ステップ114で撥液層52のガイドパターン52d間の凹部70Aに中性層55が形成される。
本実施形態では、ステップ114の次に動作はステップ122に移行して、ウエハW1の中性層55が形成された領域上にブロック共重合体を含むポリマ層56(図8(B)参照)が形成される。そして、ポリマ層56のアニーリングによって(ステップ124)、図8(A)及び(B)に示すように、指向性自己組織化(DSA)によってポリマ層56は2種類のドメインに分離する。この場合、ウエハマーク用の複数の撥液性のガイドパターン52dの上方では、ポリマ層56は、ガイドパターン52d上で撥液性のドメイン56Bとなり、複数のガイドパターン52dの間で親液性のドメイン56Aと撥液性のドメイン56BとがX方向に周期的に配置されるように相分離する。本実施形態では、親液性のドメイン56AはPMMA(ポリメチルメタクリレート)よりなり、撥液性のドメイン56BはPS(ポリスチレン)よりなる。
その後、例えば酸素プラズマエッチングを施して、ウエハWに形成されたドメイン56A,56Bのうちの親液性のドメイン56Aを選択的に除去する(ステップ126)。さらに、残されているドメイン56Bをマスクとして、中性層55をエッチングして(ステップ128)、エッチングされた中性層55をマスクとしてウエハW1のデバイス層(第1のデバイス層DL1とする)のエッチングを行う(ステップ130の前半部)。図8(C)に示すように、デバイス層DL1のスクライブライン領域SLの複数のドメイン56Aに対応する領域にそれぞれ複数の微細な凹部DL1Xaが形成され、凹部DL1Xaに金属(例えば銅)を埋め込んでラインパターン58Xを形成することで、図8(D)の複数のラインパターン58Xを含む凹部領域44Xaと平坦な凸部領域44Xbとが形成される。ラインパターン58Xの周期p3aは、図7(B)の周期p3の例えば数分の1〜数10分の1程度である。
以上の工程によって、ウエハWのデバイス層DL1のスクライブライン領域SLには、図9に示すように、複数の金属のラインパターン58Xをほぼ周期p3a(図8(D)参照)でX方向に配列した凹部領域44Xaと、凸部領域44XbとをX方向に周期p1で配列したX軸のウエハマーク44Xが形成される。
本実施形態において、露光装置100が備えているウエハアライメント系ALSの周期に換算した解像限界(可視域から近赤外の検出光を用いて光学的に検出できる限界)をRe(det)、193nmの液浸リソグラフィでの解像限界の周期換算値をRe(exp)とすると、ウエハマーク44Xの凹部領域44Xa及び凸部領域44Xbの周期p1と、解像限界Re(det)と、解像限界Re(exp)と、凹部領域44Xaを構成するラインパターン58Xの周期p3aとの間には以下の関係がある。
p1≧Re(det)>Re(exp)>p3a …(1)
従って、ラインパターン58Xの周期p3aはウエハアライメント系ALSの解像限界Re(det)よりも小さいために、ウエハアライメント系ALSで図9のウエハマーク44Xの像を撮像すると、複数のラインパターン58Xの個別の像は形成されない。しかしながら、領域44Xa,44Xb間では平均的な反射率が異なるため、周期p1のX軸のウエハマーク44Xの像を検出できる。このため、ウエハマーク44Xに光学的に検出できない構造が含まれていても、ウエハアライメント系ALSでウエハマーク44Xの位置を高精度に検出できる。
これに対して、図10の比較例の凸部領域44XCb及び凹部領域44XCaが周期p1でX方向に配列されたウエハマーク44XCで示すように、凸部領域44XCbに本実施形態と同様にして、ガイドパターンによってブロック共重合体を含むポリマ層に自己組織化を行わせた場合を想定する。この場合、凸部領域44XCbには本実施形態と同様に微細な周期で複数のラインパターン58Xが配列される。さらに、凹部領域44XCaにも、そのポリマ層に比較的弱い指向性自己組織化が作用するため、凹部領域44XCaには、例えばほぼY方向に蛇行するような複数のラインパターン58RがX方向に配列される。この結果、凸部領域44XCb及び凹部領域44XCaで反射率の差が小さくなるため、ウエハアライメント系ALSでのウエハマーク44XCの検出が困難になる恐れがある。
上述のように本実施形態のマーク形成方法は、ウエハW1のデバイス層DL1上にマークパターン46Xの像を露光し、マークパターン46Xの像に基づいて凸領域RPXb(凸のライン部)を含むレジストマークRPX(又はこれに対応する撥液層52の残存膜部52b(凸のライン部)を含むマーク)を形成するステップ104〜112と、ウエハW1のレジストマークRPX(又はこれに対応する撥液層52のマーク)が形成された領域の凸領域RPXb(又は残存膜部52b)以外の部分にブロック共重合体を含むポリマ層56を塗布するステップ122と、ポリマ層56に自己組織化領域(ドメイン56A,56B)を形成させるステップ124と、その自己組織化領域の一部(ドメイン56A)を選択的に除去するステップ126と、その除去後の自己組織化領域を用いてウエハW1のデバイス層DL1を加工するステップ128,130と、を含んでいる。
本実施形態によれば、ブロック共重合体の自己組織化を用いて回路パターンを形成する際に、同時にウエハマークを形成できるとともに、ブロック共重合体の自己組織化はウエハマークの凸領域以外の部分で行われるため、形成されたウエハマークを光学的に高精度に検出できる。
なお、本実施形態では、以下のような変形が可能である。
本実施形態では、図7(A)のレジストパターンのライン群領域RPXaにはマークの周期方向と同じ方向(X方向)に周期的にガイドパターン54Adを形成している。しかしながら、使用するデバイス層のデバイス用パターンの構造に応じて露光装置100の照明条件が変化するため、その照明条件によっては、ライン群領域RPXaには周期方向に直交する方向に周期的にX方向に伸びたガイドパターンを形成してもよい。さらに、ガイドパターンを省略することも可能である。
また、図11(A)の第1変形例のウエハW2に形成されたレジストマークRPXA,RPYA,RPYBで示すように、X軸のレジストマークRPXAの枠部材54B1で囲まれたライン群領域RPXa(凹領域)にX方向に配列されるガイドパターン54Bの周期p3と、Y軸のレジストマークRPXA,RPYBの枠部材54C1で囲まれたライン群領域RPYa(凹領域)にY方向に配列されるガイドパターン54Cの周期p4とを互いに異なる値としてもよい。この場合、ライン群領域RPXa,RPYa間の凸領域RPXb,RPYbは平坦なレジスト部である。この第1変形例は、対応するデバイス層に形成されるデバイス用パターンのX方向の微細度がY方向に比べてより微細である場合に、Y軸のガイドパターン54Cを高精度に形成するために使用されてもよい。この後のブロック共重合体の自己組織化の動作は上記の実施形態と同様である。
また、対応するデバイス層のデバイス用パターンがブロック共重合体の自己組織化によって形成される多数の微小なホール(又はビア等)を有する場合には、ライン群領域RPXa,RPYa(凹領域)には、図11(C)にその一部を示すように、矩形のグリッド状のガイドパターン54Eを形成してもよい。この場合、ガイドパターン54E内の凹部70Eにブロック共重合体の自己組織化によって、例えば撥液性のドメイン62Bで囲まれた微小な円柱状の親液性のドメイン62Aを周期p3よりも小さい周期p5a等で形成する。そして、ドメイン62Aを選択的に除去して、撥液層52及びデバイス層をエッチングして、円形の凹部に金属等を埋め込むことによって、凹領域に多数の微小なホールパターンが形成されたウエハマークが形成できる。このウエハマークもウエハアライメント系ALSで検出できる。
次に、図12(A)の第2変形例のウエハW3で示すように、ウエハW3の第1のデバイス層DL1の最も微細なデバイス用パターンが図2(B)のX軸のL&Sパターン40Xで、第1のデバイス層DL1と異なる(例えばこの上の絶縁層60Aの上の)第2のデバイス層DL2の最も微細なデバイス用パターンが図2(B)のY軸のL&Sパターン40Yである場合を想定する。さらに、第1のデバイス層DL1のパターンの露光時にはX方向の解像度を高めるために、X方向に離れた2極照明が使用され、第2のデバイス層DL2のパターンの露光時にはY方向の解像度を高めるために、Y方向に離れた2極照明が使用されるものとする。
この場合、レジストパターンの段階では、第1のデバイス層DL1のスクライブライン領域(マーク形成領域)には、図12(B)に示すように、Y方向に細長いガイドパターン54BをX方向に周期的に配列した構成のライン群領域RPXa(凹領域)を凸領域RPXbを隔ててX方向に複数個配列したレジストマークRPXが形成される。ガイドパターン54Bのもとになるレチクルのパターンの像はX方向の2極照明で高精度に露光される。この後は上記の実施形態と同様にブロック共重合体を含むポリマ層の指向性自己組織化を用いて、ライン群領域RPXaに対応する部分に例えばX方向に配列された複数のラインパターンが形成されて、ウエハマーク44Xが形成される。
一方、レジストパターンの段階で、第2のデバイス層DL2のスクライブライン領域には、図12(C)に示すように、X方向に細長いガイドパターン54CをY方向に周期的に配列した構成のライン群領域RPYaを凸領域RPYbを隔ててY方向に複数個配列したレジストマークRPYA,RPYBが形成される。ガイドパターン54Cのもとになるレチクルのパターンの像はY方向の2極照明で高精度に露光される。この後は上記の実施形態と同様にブロック共重合体を含むポリマ層の指向性自己組織化を用いて、ライン群領域RPYaに対応する部分に例えばY方向に配列された複数のラインパターンが形成されて、ウエハマーク44YA,44YBが形成される。その後、ウエハW3のアライメント時には、ウエハアライメント系ALSによってデバイス層DL1のX軸のウエハマークとデバイス層DL2のY軸のウエハマークとを検出することで、ウエハW3のX方向及びY方向のアライメントを行うことができる。
次に、上記の各実施形態のパターン形成方法を用いてSRAM等の半導体デバイス(電子デバイス)を製造する場合、半導体デバイスは、図13に示すように、半導体デバイスの機能・性能設計を行うステップ221、この設計ステップに基づいたマスク(レチクル)を製作するステップ222、半導体デバイス用の基板(又はウエハの基材)を製造するステップ223、基板処理ステップ224、デバイス組み立てステップ(ダイシング工程、ボンディング工程、パッケージ工程などの加工プロセスを含む)225、及び検査ステップ226等を経て製造される。また、その基板処理ステップ224は、上記の実施形態のパターン形成方法を含み、そのパターン形成方法は、露光装置でレチクルのパターンを基板に露光する工程、露光した基板を現像する工程、並びに現像した基板の加熱(キュア)及びエッチングを行う工程などを含んでいる。
言い換えると、このデバイス製造方法は、基板処理ステップ224を含み、この基板処理ステップ224は、上記の各実施形態のうちのいずれかのパターン形成方法を用いて基板上にデバイス用パターン及びウエハマークを形成する工程を含んでいる。
このデバイスの製造方法によれば、露光装置の解像限界よりも微細な回路パターンを含む半導体デバイスを、露光装置を用いて高い重ね合わせ精度で高精度に製造できる。
なお、上記の実施形態で製造対象のデバイスは、SRAM以外のDRAM、CPU、DSP等の任意の半導体デバイスが可能である。さらに、半導体デバイス以外の撮像素子、MEMS(Microelectromechanical Systems)等の電子デバイス(マイクロデバイス)を製造する際にも上記の実施形態のパターン形成方法が適用可能である。
また、上記の実施形態において、露光装置としては、液浸型でないドライ型の露光装置を使用してもよい。また、紫外光を露光光とする露光装置以外に、露光光として波長が数nm〜数10nm程度のEUV光(Extreme Ultraviolet Light)を用いるEUV露光装置、又は電子ビームを露光光とする電子ビーム露光装置等を用いてもよい。
また、上記の実施形態では、ブロック共重合体として、(PS−b−PMMA)よりなるジブロック共重合体が使用されている。その他にブロック共重合体として使用可能なものとしては、例えば、ポリ(スチレン−b−ビニルピリジン)、ポリ(スチレン−b−ブタジエン)、ポリ(スチレン−b−イソプレン)、ポリ(スチレン−b−メチルメタクリレート)、ポリ(スチレン−b−アルケニル芳香族)、ポリ(イソプレン−b−エチレンオキシド)、ポリ(スチレン−b−(エチレン−プロピレン))、ポリ(エチレンオキシド−b−カプロラクトン)、ポリ(ブタジエン−b−エチレンオキシド)、ポリ(スチレン−b−t−ブチル(メタ)アクリレート)、ポリ(メチルメタクリレート−b−t−ブチルメタクリレート)、ポリ(エチレンオキシド−b−プロピレンオキシド)、ポリ(スチレン−b−テトラヒドロフラン)、ポリ(スチレン−b−イソプレン−b−エチレンオキシド)、ポリ(スチレン−b−ジメチルシロキサン)、若しくはポリ(メチルメタクリレート−b−ジメチルシロキサン)、又はこれらのブロック共重合体の少なくとも1つを含む組合せなどのジブロック又はトリブロックの共重合体等がある。さらに、ブロック共重合体として、ランダム共重合体も使用可能である。
ブロック共重合体は、さらなる処理を行うことができる全体的な分子量及び多分散性を有することが望ましい。
また、ブロック共重合体を含むポリマ層の塗布は、このポリマ層を溶媒に溶かした液体を塗布した後で例えば溶媒を揮発させる溶媒キャスティング法で行うことも可能である。この場合に使用できる溶媒は、ブロック共重合体の成分、及び仮に使用する場合には種々の添加物の溶解度条件により変化する。これらの成分及び添加物に対する例示的なキャスティング溶媒には、プロピレングリコールモノメチルエーテルアセテート(PGMEA)、エトキシエチルプロピオナート、アニソール、乳酸エチル、2−ヘプタノン、シクロヘキサノン、酢酸アミル、γ−ブチロラクトン(GBL)、トルエンなどが含まれる。
また、ブロック共重合体を含むポリマ層に添加可能な添加物は、付加的なポリマ(ホモポリマ、星型ポリマ及び共重合体、超分岐ポリマ、ブロック共重合体、グラフト共重合体、超分岐共重合体、ランダム共重合体、架橋ポリマ、並びに無機含有ポリマを含む)、小分子、ナノ粒子、金属化合物、無機含有分子、界面活性剤、光酸発生剤、熱酸発生剤、塩基消光剤、硬化剤、架橋剤、鎖延長剤、及び前述物の少なくとも1つを含む組合せからなる群から選択することができる。ここで、1つ又は複数の添加物は、ブロック共重合体と共に会合(associate)して、1つ又は複数の自己組織化ドメインの部分を形成する。
なお、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々の構成を取り得る。
R1,R2…レチクル、W…ウエハ(基板)、ALS…ウエハアライメント系、SL…スクライブライン領域、SA…ショット領域、RPX…レジストマーク、DL1…デバイス層、44X,44YA,44YB…ウエハマーク、44Xa,44YA…凹部領域、44Xb,44Yb…凸部領域、46X,46YB…マークパターン、50…基材、52…撥液層、54…レジスト層、54B,54C…ガイドパターン、55…中性層、56…BCPを含むポリマ層、56A…親液性のドメイン、56B…撥液性のドメイン、100…露光装置

Claims (8)

  1. 基板上にブロック共重合体を含むポリマ層が付着可能な中間層を形成することと、
    前記形成された中間層の一部を除去することと、
    前記中間層が除去された領域に位置決め用のマークを形成することと、
    前記中間層上に前記ブロック共重合体を含むポリマ層を塗布してデバイスパターンを形成することと、
    を含み、
    前記中間層を介さずに前記位置決め用のマークが前記基板上に形成されるとともに、前記中間層を介して前記ポリマ層が前記基板上に形成されることを特徴とするマーク形成方法。
  2. 前記ポリマ層に自己組織化領域を形成させることと、
    前記自己組織化領域の一部を選択的に除去することと、
    前記自己組織化領域の選択的に除去された部分を介して前記基板の被加工層のデバイスパターン形成領域を加工することと、
    を含むことを特徴とする請求項1に記載のマーク形成方法。
  3. 前記中間層のうち、デバイスパターン形成領域にある部分の一部を除去することを含むことを特徴とする請求項1又は2に記載のマーク形成方法。
  4. 基板のマーク形成層上に第1マーク像を露光し、前記第1マーク像に基づいて凸のライン部を含む第2マークを形成することと、
    前記基板の前記第2マークが形成された領域の前記凸のライン部以外の部分にブロック共重合体を含むポリマ層を塗布することと、
    前記ポリマ層に自己組織化領域を形成させることと、
    前記自己組織化領域の一部を選択的に除去することと、
    前記除去後の前記自己組織化領域を用いて前記基板の前記マーク形成層を加工することと、
    を含むことを特徴とするマーク形成方法。
  5. 前記第2マークは、前記凸のライン部以外の部分に第1方向に周期的に形成された凸のライン状の複数のガイドパターンを含み、
    前記ポリマ層を塗布するときに、前記複数のガイドパターン間の複数の凹部に前記ポリマ層を塗布し、
    前記ポリマ層に自己組織化領域を形成させるときに、前記複数の凹部の前記ポリマ層に前記第1方向に周期性を持つ自己組織化領域を形成することを特徴とする請求項4に記載のマーク形成方法。
  6. 前記第2マークは、第1方向に周期的に配列された複数の凸の第1ライン部と、前記第1方向に直交する第2方向に周期的に配列された複数の凸の第2ライン部と、前記複数の凸の第1ライン部間に前記第1方向に周期的に形成された凸のライン状の複数の第1ガイドパターンと、前記複数の凸の第2ライン部間に前記第2方向に周期的に形成された凸のライン状の複数の第2ガイドパターンとを含むことを特徴とする請求項5に記載のマーク形成方法。
  7. 前記複数の第1ガイドパターンの周期と前記複数の第2ガイドパターンの周期とが異なることを特徴とする請求項6に記載のマーク形成方法。
  8. 請求項1〜7のいずれか一項に記載のマーク形成方法を用いて基板に層間の位置合わせ用のマークを形成することと、
    前記位置合わせ用のマークを用いて位置合わせを行って、前記基板を露光することと、
    前記露光された基板を処理することと、を含むデバイス製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014010592A1 (ja) * 2012-07-10 2014-01-16 株式会社ニコン マーク形成方法及びデバイス製造方法
JP2014027228A (ja) * 2012-07-30 2014-02-06 Tokyo Electron Ltd 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
JP2014072313A (ja) * 2012-09-28 2014-04-21 Toshiba Corp アライメント計測システム、重ね合わせ計測システム及び半導体装置の製造方法
TWI672788B (zh) * 2013-03-27 2019-09-21 日商尼康股份有限公司 標記形成方法、標記檢測方法、及元件製造方法
US10156797B2 (en) * 2014-02-17 2018-12-18 Asml Netherlands, B.V. Method of determining edge placement error, inspection apparatus, patterning device, substrate and device manufacturing method
US10317254B2 (en) * 2014-03-27 2019-06-11 Ams Sensors Singapore Pte. Ltd. Optical encoder system
KR20190014993A (ko) * 2017-08-04 2019-02-13 에스케이하이닉스 주식회사 지시 패턴을 포함하는 반도체 패키지
JP6953999B2 (ja) * 2017-10-26 2021-10-27 東京エレクトロン株式会社 半導体装置の製造方法及び基板処理装置
JP2020041859A (ja) * 2018-09-07 2020-03-19 キオクシア株式会社 位置計測方法、位置計測装置および半導体装置の製造方法
JP2020047634A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 パターン形成方法、マスタテンプレートおよびテンプレートの製造方法
CN113625527B (zh) * 2021-07-19 2023-11-07 华虹半导体(无锡)有限公司 翘曲晶圆对位标记设置方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2790416B2 (ja) * 1993-08-26 1998-08-27 沖電気工業株式会社 アライメントマーク配置方法
TW546699B (en) * 2000-02-25 2003-08-11 Nikon Corp Exposure apparatus and exposure method capable of controlling illumination distribution
KR100878281B1 (ko) * 2001-03-14 2009-01-12 유니버시티 오브 매사츄세츠 나노 제조
US8993221B2 (en) * 2012-02-10 2015-03-31 Pixelligent Technologies, Llc Block co-polymer photoresist
JP3967730B2 (ja) * 2004-03-30 2007-08-29 株式会社東芝 空孔の形成方法および磁気抵抗効果素子の製造方法
KR101512884B1 (ko) 2004-06-09 2015-04-16 가부시키가이샤 니콘 노광 장치 및 디바이스 제조 방법
JP4673266B2 (ja) * 2006-08-03 2011-04-20 日本電信電話株式会社 パターン形成方法及びモールド
US7384852B2 (en) * 2006-10-25 2008-06-10 International Business Machines Corporation Sub-lithographic gate length transistor using self-assembling polymers
US8097175B2 (en) * 2008-10-28 2012-01-17 Micron Technology, Inc. Method for selectively permeating a self-assembled block copolymer, method for forming metal oxide structures, method for forming a metal oxide pattern, and method for patterning a semiconductor structure
KR20090083091A (ko) * 2008-01-29 2009-08-03 삼성전자주식회사 블록 공중합체를 이용한 미세 패턴 형성 방법
US8215074B2 (en) * 2008-02-05 2012-07-10 International Business Machines Corporation Pattern formation employing self-assembled material
US8426313B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8475669B2 (en) * 2008-12-30 2013-07-02 HGST Netherlands B.V. System, method and apparatus for master pattern generation, including servo patterns, for ultra-high density discrete track media using e-beam and self-assembly of block copolymer microdomains
CN101789391B (zh) * 2009-01-23 2012-08-22 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US8114306B2 (en) 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
NL2004531A (nl) * 2009-05-29 2010-11-30 Asml Netherlands Bv Apparatus and method for providing resist alignment marks in a double patterning lithographic process.
JP4823346B2 (ja) * 2009-09-24 2011-11-24 株式会社東芝 テンプレートおよびパターン形成方法
CN102933628A (zh) 2010-06-04 2013-02-13 Asml荷兰有限公司 可自组装的聚合物和用于平版印刷术的方法
US8216943B2 (en) * 2010-06-29 2012-07-10 Micron Technology, Inc. Epitaxial growth method
JP2012099729A (ja) * 2010-11-04 2012-05-24 Toshiba Corp テンプレート、テンプレートの形成方法及び半導体装置の製造方法
JP5112500B2 (ja) * 2010-11-18 2013-01-09 株式会社東芝 パターン形成方法
US9684234B2 (en) * 2011-03-24 2017-06-20 Uchicago Argonne, Llc Sequential infiltration synthesis for enhancing multiple-patterning lithography
JP5284423B2 (ja) * 2011-06-29 2013-09-11 株式会社東芝 テンプレートおよびパターン形成方法
KR20130034778A (ko) * 2011-09-29 2013-04-08 주식회사 동진쎄미켐 유도된 자가정렬 공정을 이용한 반도체 소자의 미세패턴 형성 방법
JP2013187387A (ja) * 2012-03-08 2013-09-19 Toshiba Corp パターン形成方法
NL2010402A (en) * 2012-03-28 2013-10-01 Asml Netherlands Bv Methods of providing patterned templates for self-assemblable block copolymers for use in device lithography.
US9086621B2 (en) * 2012-04-20 2015-07-21 Asml Netherlands B.V. Methods for providing spaced lithography features on a substrate by self-assembly of block copolymers
WO2014010592A1 (ja) * 2012-07-10 2014-01-16 株式会社ニコン マーク形成方法及びデバイス製造方法
JP6239813B2 (ja) * 2012-07-18 2017-11-29 株式会社Screenセミコンダクターソリューションズ 基板処理装置および基板処理方法
JP5813607B2 (ja) * 2012-09-27 2015-11-17 株式会社東芝 パターン形成方法及びリソグラフィ原版の製造方法
US9064821B2 (en) * 2013-08-23 2015-06-23 Taiwan Semiconductor Manufacturing Co. Ltd. Silicon dot formation by self-assembly method and selective silicon growth for flash memory
US9230820B2 (en) * 2013-10-30 2016-01-05 HGST Netherlands B.V. Method for directed self-assembly (DSA) of a block copolymer (BCP) using a blend of a BCP with functional homopolymers
US20150303055A1 (en) * 2014-04-16 2015-10-22 GlobalFoundries, Inc. Methods for fabricating integrated circuits including surface treating for directed self-assembly

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