WO2014010592A1 - マーク形成方法及びデバイス製造方法 - Google Patents

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朋春 藤原
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Definitions

  • the present invention relates to a mark forming method for forming a mark in a mark forming region of a substrate and a device manufacturing method using this mark forming method.
  • a semiconductor device typically includes multiple layers of circuit patterns formed on a substrate, and a predetermined pattern of the substrate is used to accurately align the multiple layers of circuit patterns with each other in the semiconductor device manufacturing process.
  • An alignment mark for positioning or alignment is formed in the mark formation region of the layer.
  • the substrate is a semiconductor wafer (hereinafter also simply referred to as a wafer)
  • the alignment mark is also referred to as a wafer mark.
  • the conventional finest circuit pattern of a semiconductor device has been formed by using a dry or immersion lithography process using a dry or immersion exposure apparatus having an exposure wavelength of 193 nm, for example. It is expected that it is difficult to form a circuit pattern finer than, for example, a 22 nm node even if conventional optical lithography is combined with a recently developed double patterning process.
  • nanoscale microstructures (sub-lithography) using directional self-assembly of block copolymers (BlockAsCo-Polymer) between patterns formed using a lithography process recently. It has been proposed to form a circuit pattern that is finer than the resolution limit of the current lithography technique (see, for example, Japanese Patent Application Laid-Open No. 2010-269304).
  • the patterned structure of a block copolymer is also known as a microdomain (microphase separation domain) or simply a domain.
  • Graphoepitaxy is known as a directional self-organization method.
  • an aspect of the present invention aims to provide a mark forming technique that can be used when a circuit pattern is formed using self-organization of a block copolymer.
  • a method of forming a mark is provided that includes forming a mark and applying a polymer layer containing the block copolymer onto the work layer of the substrate.
  • the first mark image is exposed on the mark forming layer of the substrate, the second mark including the convex line portion is formed based on the first mark image, and the substrate Applying a polymer layer containing a block copolymer to a portion other than the convex line portion of the region where the second mark is formed, forming a self-assembled region in the polymer layer,
  • a mark forming method is provided that includes selectively removing a portion of the organized region and processing the mark forming layer of the substrate using the self-assembled region after the removal.
  • the mark for interlayer alignment is formed on the substrate using the mark forming method of the first or second aspect, and the alignment is performed using the mark for alignment.
  • a device manufacturing method comprising: exposing the substrate; and processing the exposed substrate.
  • the mark when the circuit pattern is formed using the self-organization of the block copolymer, the mark can be formed together with the circuit pattern.
  • FIG. 2A is a block diagram showing a main part of a pattern forming system used in the embodiment
  • FIG. 2B is a view showing a schematic configuration of an exposure apparatus 100 in FIG.
  • (A) is a top view which shows the device layer with the wafer which concerns on 1st Embodiment
  • (B) is an enlarged plan view which shows one wafer mark of FIG. 2 (A), and a one part circuit pattern.
  • It is a flowchart which shows the pattern formation method of 1st Embodiment.
  • (A), (B), (C), (D), (E), (F), and (G) are enlarged cross-sectional views each showing a part of a wafer pattern that gradually changes during the pattern forming process. is there.
  • (A) is an enlarged plan view showing a part of the wafer surface coated with a neutral layer
  • (B) is an enlarged plan view showing a part of the wafer surface in a state where a part of the neutral layer is removed.
  • (A) is an enlarged plan view showing a part of a mark pattern of the reticle of the second embodiment
  • (B) is an enlarged view showing a pattern of a transmission region in FIG. 6 (A).
  • (A) is an enlarged plan view showing a part of the resist pattern of the second embodiment
  • (B) is an enlarged view showing a concave region of FIG. 7 (A)
  • (C) is one of the patterned liquid repellent layers. It is an enlarged view which shows a part.
  • (A) is an enlarged plan view showing a polymer layer separated into two types of domains
  • (B), (C), and (D) are cross-sectional views in the manufacturing stage where the wafer of FIG. is there. It is an enlarged plan view showing a wafer mark formed in the second embodiment. It is an enlarged plan view which shows the wafer mark of a comparative example.
  • (A) is an enlarged plan view showing a resist mark for a wafer mark of a first modified example
  • (B) is a partially enlarged view showing a polymer layer separated into hole pattern domains.
  • FIG. 13B is an enlarged plan view showing a resist mark for a wafer mark on the second device layer in FIG. It is a flowchart which shows an example of the manufacturing process of an electronic device.
  • FIG. 1A shows a main part of the pattern forming system of the present embodiment
  • FIG. 1B shows a scanning exposure apparatus (projection exposure apparatus) comprising a scanning stepper (scanner) in FIG. ) 100 schematic configuration.
  • projection exposure apparatus projection exposure apparatus
  • scanner scanning stepper
  • a pattern forming system includes an exposure apparatus 100, a coater / developer 200 for applying and developing a photoresist (resist) as a photosensitive material on a wafer (substrate), a thin film forming apparatus 300, a dry and Etching apparatus 400 that performs wet etching, polymer processing apparatus 500 that performs processing of a polymer (polymer) including a block copolymer (Block Co-Polymer: BCP), which will be described later, an annealing apparatus 600, and an interval between these apparatuses And a transfer system 700 for transferring the wafer, a host computer (not shown), and the like.
  • a coater / developer 200 for applying and developing a photoresist (resist) as a photosensitive material on a wafer (substrate)
  • a thin film forming apparatus 300 a dry and Etching apparatus 400 that performs wet etching
  • polymer processing apparatus 500 that performs processing of a polymer (polymer) including
  • the block copolymer used in the present invention is a polymer containing a monomer (monomer) present in more than one block unit, or a polymer derived from those monomers. Each block of monomers includes a repeating sequence of monomers. Any polymer such as a diblock copolymer or a triblock copolymer can be used as the block copolymer. Of these, the diblock copolymer has two different monomer blocks.
  • the diblock copolymer can be abbreviated as Ab-B, where A is the first block polymer, B is the second block polymer, and -b- is the A and B block.
  • PS-b-PMMA represents a diblock copolymer of polystyrene (PS) and polymethyl methacrylate (PMMA).
  • a block copolymer having another structure such as a star copolymer, a branched copolymer, a hyperbranched copolymer, or a graft copolymer, is used as the block of the present invention. It can also be used as a copolymer.
  • the block copolymer has a tendency that the respective blocks (monomers) constituting the block copolymer gather to form individual microphase separation domains called microdomains or simply domains (phase separation tendency).
  • This phase separation is also a kind of self-assembly.
  • the spacing and morphology of the different domains depends on the interaction, volume fraction, and number of different blocks within the block copolymer.
  • the domain of the block copolymer can be formed, for example, as a result of annealing (annealing). Heating or baking, which is part of annealing, is a common process that raises the temperature of the substrate and the coating layer (thin film layer) above it above ambient temperature.
  • Annealing can include thermal annealing, thermal gradient annealing, solvent vapor annealing, or other annealing methods.
  • Thermal annealing sometimes referred to as thermosetting, is used to induce phase separation and can also be used as a process to reduce or eliminate defects in layers of lateral microphase separation domains.
  • Annealing generally involves heating at a temperature above the glass transition temperature of the block copolymer for a period of time (eg, minutes to days).
  • directed self-assembly is applied to a polymer including a block copolymer to form a circuit pattern and / or alignment mark suitable for a semiconductor device.
  • DSA directed self-assembly
  • a spatial arrangement topographic structure defined by a pre-pattern or guide pattern, for example, using a resist pattern formed by a lithography process as a pre-pattern or guide pattern. It is a technology that controls the placement.
  • a method of directivity self-organization for example, a chemo-epitaxy method (Chemo-Epitaxy Process) in which a planar pre-pattern or guide pattern is provided on the ground is used.
  • Epitaxy Grapho-Epitaxy Process
  • an exposure apparatus 100 includes an illumination system 10, a reticle stage RST that holds a reticle R (mask) that is illuminated by exposure illumination light (exposure light) IL from the illumination system 10, and a reticle R.
  • a projection unit PU including a projection optical system PL that projects the emitted illumination light IL onto the surface of the wafer W (substrate), a wafer stage WST that holds the wafer W, and a computer that comprehensively controls the operation of the entire apparatus.
  • a main control device (not shown) is provided.
  • the Z axis is taken in parallel with the optical axis AX of the projection optical system PL, and along the direction in which the reticle R and the wafer W are relatively scanned in a plane (substantially a horizontal plane) perpendicular thereto.
  • the Y axis is taken along the X axis along the direction perpendicular to the Z axis and the Y axis, and the rotation (tilt) directions around the X axis, the Y axis, and the Z axis are described as the ⁇ x, ⁇ y, and ⁇ z directions, respectively. I do.
  • the illumination system 10 includes a light source that generates illumination light IL and an illumination optical system that illuminates the reticle R with the illumination light IL, as disclosed in, for example, US Patent Application Publication No. 2003/025890.
  • the illumination light IL for example, ArF excimer laser light (wavelength 193 nm) is used.
  • KrF excimer laser light wavelength 248 nm
  • a harmonic of a YAG laser or a solid-state laser such as a semiconductor laser
  • the illumination optical system includes a polarization control optical system, a light quantity distribution forming optical system (such as a diffractive optical element or a spatial light modulator), an optical integrator (such as a fly-eye lens or a rod integrator (an internal reflection type integrator)), etc.
  • a polarization control optical system such as a diffractive optical element or a spatial light modulator
  • an optical integrator such as a fly-eye lens or a rod integrator (an internal reflection type integrator)
  • An optical system, a reticle blind (fixed and variable field stop), and the like are included.
  • the illumination system 10 includes a slit-like illumination area IAR that is elongated in the X direction on the pattern surface (lower surface) of the reticle R defined by the reticle blind, dipolar illumination (a non-periodic direction in which the shape of the secondary light source is a leaf-like pattern) Illumination is performed with a substantially uniform illuminance distribution by illumination light IL in a predetermined polarization state under illumination conditions such as quadrupole illumination, annular illumination, or normal illumination.
  • a reticle stage RST that holds the reticle R by vacuum suction or the like is movable on the upper surface of the reticle base (not shown) parallel to the XY plane at a constant speed in the Y direction, and in the X and Y positions. And the rotation angle in the ⁇ z direction can be adjusted.
  • the position information of the reticle stage RST is obtained with a resolution of, for example, about 0.5 to 0.1 nm via the movable mirror 14 (or the mirror-finished side surface of the stage) by the reticle interferometer 18 including a multi-axis laser interferometer. Always detected.
  • the position and speed of reticle stage RST are controlled by controlling a reticle stage drive system (not shown) including a linear motor and the like based on the measurement value of reticle interferometer 18.
  • the projection unit PU disposed below the reticle stage RST includes a lens barrel 24 and a projection optical system PL having a plurality of optical elements held in the lens barrel 24 in a predetermined positional relationship.
  • the projection optical system PL is, for example, telecentric on both sides and has a predetermined projection magnification ⁇ (for example, a reduction magnification of 1/4 times, 1/5 times, etc.). Due to the illumination light IL that has passed through the reticle R, an image of the circuit pattern in the illumination area IAR of the reticle R passes through the projection optical system PL to form an exposure area IA (conjugation with the illumination area IAR) in one shot area of the wafer W. Region).
  • a wafer (semiconductor wafer) W as a substrate of the present embodiment is used for pattern formation on the surface of a disk-shaped base material having a diameter of about 200 to 450 mm made of, for example, silicon (or SOI (silicon on insulator) or the like). In which a thin film (oxide film, metal film, polysilicon film, etc.) is formed. Further, a photoresist is applied to the surface of the wafer W to be exposed with a predetermined thickness (for example, about several tens of nm to 200 nm).
  • the exposure apparatus 100 performs exposure using a liquid immersion method, so that the lower end of the lens barrel 24 that holds the tip lens 26 that is the optical element on the most image plane side (wafer W side) constituting the projection optical system PL.
  • a nozzle unit 32 that constitutes a part of the local liquid immersion device 30 for supplying the liquid Lq between the tip lens 26 and the wafer W is provided so as to surround the periphery of the part.
  • the supply port for the liquid Lq of the nozzle unit 32 is connected to a liquid supply device (not shown) via a supply flow path and a supply pipe 34A.
  • the liquid Lq recovery port of the nozzle unit 32 is connected to a liquid recovery device (not shown) via a recovery flow path and a recovery pipe 34B.
  • the detailed configuration of the local immersion apparatus 30 is disclosed in, for example, US Patent Application Publication No. 2007/242247.
  • Wafer stage WST is mounted on upper surface 12a parallel to the XY plane of base board 12 so as to be movable in the X and Y directions.
  • Wafer stage WST is provided in stage body 20, wafer table WTB mounted on the upper surface of stage body 20, and stage body 20, and the position (Z) of wafer table WTB (wafer W) with respect to stage body 20 (Z Position) and a Z-leveling mechanism that relatively drives the tilt angles in the ⁇ x direction and the ⁇ y direction.
  • Wafer table WTB is provided with a wafer holder (not shown) that holds wafer W on a suction surface substantially parallel to the XY plane by vacuum suction or the like.
  • a flat plate (repellent repellent surface) that is substantially flush with the surface of wafer W (wafer surface) and that has been subjected to a liquid repellent treatment with respect to liquid Lq. (Liquid plate) 28 is provided. Further, during exposure, for example, based on the measurement value of an oblique focus type autofocus sensor (not shown), the Z leveling of wafer stage WST is performed so that the wafer surface is focused on the image plane of projection optical system PL. The mechanism is driven.
  • a reflecting surface is formed on each of the end surfaces in the Y direction and the X direction of the wafer table WTB by mirror finishing.
  • the position information of the wafer stage WST (at least in the X and Y directions) And a rotation angle in the ⁇ z direction) are measured with a resolution of about 0.5 to 0.1 nm, for example.
  • the position and speed of wafer stage WST are controlled by controlling a wafer stage drive system (not shown) including a linear motor and the like based on the measured values.
  • the position information of wafer stage WST may be measured by an encoder type detection apparatus having a diffraction grating scale and a detection head.
  • the exposure apparatus 100 also measures the wafer alignment system ALS for measuring the position of a predetermined wafer mark (alignment mark) on the wafer W and the position of the image by the projection optical system PL of the alignment mark on the reticle R.
  • An aerial image measurement system (not shown) built in stage WST is provided. Using these aerial image measurement systems (reticle alignment systems) and wafer alignment systems AL, alignment between the reticle R and each shot area of the wafer W is performed.
  • the wafer stage WST is moved in the X and Y directions (step movement), so that the shot area to be exposed on the wafer W is moved in front of the exposure area IA. Further, the liquid Lq is supplied between the projection optical system PL and the wafer W from the local liquid immersion device 30. Then, while projecting an image of a part of the pattern of the reticle R by the projection optical system PL onto one shot area of the wafer W, the reticle R and the wafer W are synchronized in the Y direction via the reticle stage RST and the wafer stage WST. The pattern image of the reticle R is scanned and exposed to the shot area. By repeating the step movement and scanning exposure, the image of the pattern of the reticle R is exposed to each shot area of the wafer W by the step-and-scan method and the liquid immersion method.
  • the device pattern to be manufactured in this embodiment is a circuit pattern for an SRAM (Static RAM) gate cell as a semiconductor element, and this circuit pattern is a polymer pattern including a block copolymer. Formed using directional self-organization (DSA). Further, in the present embodiment, a wafer mark as an alignment mark for positioning or alignment is also formed on the device layer of the wafer W on which the device pattern is formed.
  • SRAM Static RAM
  • DSA directional self-organization
  • FIG. 2A shows the wafer W on which the device pattern and the wafer mark are formed.
  • the surface of the wafer W is provided with a number of shot areas SA (device pattern formation areas) with a scribe line area SL (mark formation area) having a predetermined width in the X and Y directions.
  • a device pattern DP1 is formed in each shot area SA, and a wafer mark WM is formed in a scribe line area SL attached to each shot area SA.
  • the device pattern DP1 has a plurality of line patterns 40Xa extending in the Y direction arranged in a substantially period (pitch) px1 in the X direction.
  • the line and space pattern (hereinafter referred to as L & S pattern) 40X and the L & S pattern 40Y in which a plurality of line patterns extending in the X direction are arranged with a period py1 in the Y direction are included.
  • the line pattern 40Xa and the like are made of, for example, metal, and the line width is about 1 ⁇ 2 or less of the period px1 or the like.
  • the periods px1 and py1 are substantially equal, and the period px1 is the finest period (hereinafter referred to as a period pmin) obtained by combining immersion lithography with a wavelength of 193 nm and, for example, a so-called double patterning process. It is about a fraction of that. For example, 1/2 of the period px1 is smaller than about 22 nm.
  • a linear domain is formed for each different block when the polymer including the block copolymer is subjected to directional self-assembly.
  • the wafer mark WM in the scribe line region SL is an X-axis wafer mark 44X in which a concave region 44Xa and a convex region 44Xb, which are each elongated in the Y direction and have the same width in the X direction, are arranged in the X direction with a period p1; It includes two Y-axis wafer marks 44YA and 44YB in which a concave region 44Ya and a convex region 44Yb that are elongated in the X direction and have the same width in the Y direction are arranged in the X direction with a period p2.
  • a metal thin film is embedded in the recessed areas 44Xa and 44Ya, and the height of the raised areas 44Xb and 44Yb is the same as the height of the portion surrounding the recessed areas 44Xa and 44Ya.
  • the wafer marks 44X, 44YA and 44YB can be regarded as L & S patterns.
  • Wafer marks 44YA and 44YB are arranged so as to sandwich wafer mark 44X in the Y direction.
  • the periods p1 and p2 are equal, and the period p1 is several to several tens of times the resolution limit (period) in immersion lithography with a wavelength of 193 nm.
  • the recessed areas 44Xa and 44Ya and the raised areas 44Xb and 44Yb may be areas having different reflectivities with respect to the detection light when detected by the wafer alignment system ALS in FIG.
  • the recessed areas 44Xa and 44Ya and the non-conductive raised areas 44Xb and 44Yb have different reflectances, so that they are easily detected by the wafer alignment system ALS. it can.
  • directional self-organization in which a linear domain is formed when the device pattern DP1 is formed is applied.
  • domain formation is prevented as follows. .
  • a device pattern DP1 is also formed along with the wafer mark 44X and the like.
  • a surface portion of a substrate 50 such as silicon of the wafer W is defined as a first device layer DL1 on which a wafer mark and a device pattern are formed.
  • the liquid repellent layer 52 is formed on the surface of the device layer DL1 of the wafer W from a material that easily repels liquid (for example, water) using the thin film forming apparatus 300.
  • a material of the liquid repellent layer 52 for example, polystyrene (PS) is used.
  • PS polystyrene
  • a positive resist layer 54 is coated on the liquid repellent layer 52 using the coater / developer 200 (step 104).
  • the illumination condition of the exposure apparatus 100 is set to, for example, quadrupole illumination so that the finest pattern can be exposed in the X direction and the Y direction, and the wafer W is loaded onto the exposure apparatus 100 (step 106).
  • the device pattern image 45DP of the reticle R is exposed to each shot area SA of the wafer W by a liquid immersion method.
  • the image 45XP of the wafer mark pattern 45 of the reticle R is exposed to the scribe line area SL attached to each shot area SA (step 108).
  • the exposed wafer is unloaded, and the resist is developed by the coater / developer 200 to form a resist pattern 54P (see FIG. 4B). Thereafter, slimming of the resist pattern 54P and resist curing processing are performed (step 110).
  • a plurality of guide patterns 54A and the like having a narrow line width in the X direction are formed from the device pattern image, and openings 45Xa and the like in the resist film 54A1 are formed from the wafer mark pattern image.
  • the exposure amount can be adjusted to be large so that the line width of the resist pattern is narrowed during exposure of the pattern image of the reticle R. In this case, slimming can be omitted. Since the line width of the wafer mark pattern image is large, there is little change in the line width due to slimming.
  • the wafer W is transferred to the etching apparatus 400, the liquid repellent layer 52 is etched using the resist pattern as a mask, and the resist is peeled off (step 112).
  • the liquid repellent layer 52 in the shot area SA has a line shape extending in the Y and X directions having the same shape as the plurality of resist guide patterns 54A and the like.
  • a plurality of guide patterns 52a and 52c are formed, and a plurality of the liquid repellent layers 52 in the scribe line region SL are arranged in the X direction with the remaining film portion 52b as a background corresponding to the pattern image of the wafer mark.
  • X-axis mark portions 45XA made up of the opening portions 45XAa
  • Y-axis mark portions 45YA1 and 45YB1 made up of the plurality of opening portions 45YA1a arranged in the Y direction.
  • the wafer W is transported to the thin film forming apparatus 300, and the neutral layer 55 is formed on the surface of the wafer W by a spin coating, for example, from a material having an intermediate property between lyophilic and liquid repellency (step 114). ).
  • the neutral layer 55 is deposited in the recesses between the plurality of guide patterns 52a and 52c in the liquid repellent layer 52 and the openings 45XAa and 45YA1a which are recesses in the mark portions 45XA, 45YA1 and 45YB1.
  • a positive resist layer 53 is coated so as to cover the neutral layer 55 of the wafer W, and then the wafer W is loaded onto the exposure apparatus 100 (step 116). Then, the image R1P of the pattern of the auxiliary reticle R1 is exposed to each shot area SA of the wafer W (see FIG. 4C), and the resist layer 53 is developed (step 118). Since high resolution is not required for exposure in this case, another low-resolution exposure apparatus may be used. As shown in FIG. 5A, the image R1P has a large amount of light in the region including the mark portions 45XA, 45YA1, and 45YB1 of the scribe line region SL, and the amount of light is almost zero in the other regions (shot region SA).
  • a resist pattern 53A serving as an opening is left in a region in the scribe line region SL including the mark portions 45XA, 45YA1, and 45YB1 (see FIG. 4D).
  • the neutral layer 55 is etched using the resist pattern 53A as a mask, and the resist is peeled off (step 120). Thereby, as shown in FIG. 5B, the neutral layer 55 is removed from the openings 45XAa and 45YA1a of the mark portions 45XA, 45YA1 and 45YB1, and the neutral layer 55 between the guide patterns 52a and 52c in the shot area SA. Is left behind.
  • the wafer W from which the neutral layer 55 has been removed from the mark portion of the scribe line region SL is transferred to the polymer processing apparatus 500, and the polymer layer 56 containing a block copolymer (BCP) on the wafer W, for example, by spin coating. Is formed (applied) (step 122).
  • a block copolymer for example, a diblock copolymer (PS-b-PMMA) of polystyrene (PS) and polymethyl methacrylate (PMMA) is used as a block copolymer.
  • PS-b-PMMA diblock copolymer
  • PS polystyrene
  • PMMA polymethyl methacrylate
  • the polymer layer 56 is a block copolymer itself, but may contain a solvent for improving the coating property and / or an additive for facilitating self-assembly.
  • the polymer layer 56 is formed only on a portion where the neutral layer 55 of the wafer W is present and in the vicinity thereof, and the polymer layer 56 is not formed on the mark portions (openings 45XAa, 45YA1a) (FIG. 4 ( E)).
  • the wafer W on which the polymer layer 56 is formed is transferred to the annealing apparatus 600, and the polymer layer 56 is subjected to annealing (for example, thermal annealing), so that the polymer layer 56 is subjected to two types of directivity self-assembly (DSA). Separate into domains (step 124). Due to the directivity self-organization in this case, the polymer layer 56 becomes a liquid repellent domain 56B on the guide pattern 52a on the upper surface of the plurality of liquid repellent guide patterns 52a of the device pattern.
  • the phases 56A and the liquid repellent domains 56B are phase-separated so as to be arranged periodically.
  • the lyophilic domain 56A is made of PMMA (polymethyl methacrylate)
  • the liquid repellent second domain 56B is made of PS (polystyrene).
  • the wafer W is transferred to the etching apparatus 400 and subjected to, for example, oxygen plasma etching to selectively remove the lyophilic domain 56A among the domains 56A and 56B formed on the wafer W (step 126). Further, using the remaining domain 56B as a mask, the neutral layer 55 is etched to remove the domain 56B (step 128), and the neutral layer 55 and the mark portions (openings 45XAa, 45YA1a) that have been etched are liquid repellent. Using the layer 52 as a mask, the first device layer DL1 of the wafer W is etched (the first half of step 130). As shown in FIG.
  • a plurality of fine recesses 41Xa are respectively formed in regions corresponding to the plurality of domains 56A of the device layer DL1, and a recess 45XBa is formed in the mark portion.
  • B) is a recessed area 44Xa of the wafer mark 44X.
  • recessed areas 44Ya (not shown) of wafer marks 44YA and 44YB are also formed.
  • the wafer W is transferred to the thin film forming apparatus 300, and a metal (for example, copper) ME is embedded in the recess 41Xa and the recess region 44Xa of the device layer DL1 of the wafer W as shown in FIG. 2 (B) wafer marks 44X, 44YA, 44YB and L & S patterns 40X, 40Y are formed (the second half of step 130).
  • step 132 when a second device layer is formed on the device layer DL1 of the wafer W, a thin film is formed on the device layer DL1 of the wafer W, a resist is coated, and an exposure apparatus.
  • a wafer W is loaded on 100.
  • the positions of wafer marks WM 44X, 44YA, 44YB
  • the wafer W is aligned using this. Further, the image of the reticle pattern for the device layer is exposed to each shot area SA of the wafer W, and the second device layer pattern is formed by performing post-processing.
  • the directional self-organization of the polymer layer 56 including the block copolymer is used to make each shot area SA of the wafer W smaller than the resolution limit of immersion lithography.
  • the L & S patterns 40X and 40Y having fine structures are formed, and the neutral layer 55 is removed so that the polymer layer 56 does not remain in the mark formation region of the scribe line region SL. For this reason, in the mark formation region, a wafer mark can be formed with high accuracy as in the case where directivity self-organization is not used.
  • a polymer layer including a block copolymer is formed on the device layer DL1 of the wafer W having the device layer DL1 (processed layer) including the shot area SA and the scribe line area SL.
  • Step 114 for forming a neutral layer 55 (intermediate layer) to which 56 can adhere Steps 118 and 120 for removing the neutral layer 55 formed in the mark portion of the scribe line region SL, and marking in the scribe line region SL
  • the image 45XP is exposed, and steps 108 to 112 for forming a mark portion 45XA including an opening 45XAa (concave portion) based on the mark image 45XP, and a polymer layer 56 including a block copolymer on the device layer DL1 of the wafer W are formed. Applying step 120.
  • this mark forming method it is possible to form a circuit pattern with a period finer than the resolution limit of immersion lithography using self-organization of the polymer layer 56 containing a block copolymer. Further, since the neutral layer 55 is removed and the polymer layer 56 is not formed in the wafer mark formation region of the scribe line region SL of the device layer DL1, the wafer marks 44X, 44YA, and 44YB having the conventional shapes can be simultaneously formed. Therefore, alignment of the device layer DL1 and the device layer thereon can be performed with high accuracy using this wafer mark.
  • the shapes of the wafer marks 44X, 44YA, 44YB are arbitrary. For example, the X-axis wafer mark 44X and the Y-axis wafer marks 44YA, 44YB may be formed on different device layers of the wafer W.
  • a device pattern and a wafer mark are formed on a device layer of a wafer by using directional self-assembly (DSA) of a block copolymer (BCP).
  • DSA directional self-assembly
  • BCP block copolymer
  • the shot arrangement of the wafer (referred to as wafer W1) in this embodiment is the same as that of wafer W in FIG. 2A, but in this embodiment, a fine line width is formed in the recessed area 44Xa of the X-axis wafer mark 44X.
  • a fine structure in which a plurality of line patterns are arranged is formed.
  • the Y-axis wafer marks 44YA and 44YB can be similarly formed.
  • the operations of steps 116 to 120 are omitted from the mark forming method of FIG.
  • an image of the pattern of the reticle R2 on which the mark pattern 46X of FIG. 6A is formed is exposed.
  • the device pattern (not shown) of the reticle R2 is the same as that of the reticle R.
  • an X-axis mark pattern 46X which is an original wafer mark, is formed in the pattern area corresponding to the scribe line area SL of the reticle R2.
  • a partial transmission region 46Xa corresponding to the concave region 44Xa and a light shielding region 46Xb corresponding to the convex region 44Xb in FIG. 2B are arranged in the X direction with a period p1 / ⁇ ( ⁇ is a projection magnification). It is a thing.
  • the width of the partial transmission region 46Xa and the width of the light shielding region 46Xb are substantially the same.
  • the image of the reticle pattern by the projection optical system PL is an erect image.
  • a plurality of line patterns 48X each made of a light shielding film elongated in the Y direction with the light transmission portion as the background are enlarged views of a period p3 / ⁇ in the X direction (part B in FIG. 6A). (See FIG. 6B).
  • the line width of the line pattern 48X is 1 ⁇ 2 of the corresponding period p3 / ⁇ .
  • the period p3 / ⁇ is substantially the same as the resolution limit on the object plane side of the projection optical system PL of the exposure apparatus 100 (resolution limit in immersion lithography with a wavelength of 193 nm). It may be slightly larger. Therefore, the image of the mark pattern 46X on the reticle R2 is exposed to the positive resist layer in the scribe line region SL on the liquid repellent layer 52 of the wafer W1 with high accuracy by the exposure apparatus 100 (step 108).
  • FIG. 7A shows a resist pattern formed on the liquid repellent layer 52 of the wafer W1 after exposure, development and slimming of the image of the mark pattern 46X of the reticle R2 in FIG. 6A to the resist layer.
  • An X-axis registration mark RPX is shown.
  • the registration mark RPX has a period p1 in the X direction between a line group region RPXa corresponding to the partially transmissive region 46Xa of the reticle R2 in FIG. 6A and a convex region RPXb corresponding to the light shielding region 46Xb. It is arranged with.
  • FIG. 7B is an enlarged view of one line group region RPXa in FIG. 7A, and FIGS. 7C and 8A are portions corresponding to FIG. 7B, respectively.
  • a resist pattern 54Ac is formed in the convex region RPXb (here, the region surrounding the line group region RPXa).
  • a plurality of line-like patterns (hereinafter referred to as guide patterns) 54Ad elongated in the X direction are formed with a period p3 in the X direction with the recess 70A interposed therebetween.
  • the line width of the guide pattern 54Ad is, for example, about a fraction to a tenth of a period p3 (here, a resolution limit in terms of period in immersion lithography with a wavelength of 193 nm) (see FIG. 7B). ).
  • step 112 the liquid repellent layer 52 of the wafer W1 is etched using the resist mark RPX as a mask, so that the portion corresponding to the line group region RPXa of the liquid repellent layer 52 is shown in FIG.
  • a plurality of line-like patterns (hereinafter referred to as guide patterns) 52d elongated in the X direction are arranged in the X direction with the recess 70A interposed therebetween. It is formed with a period p3.
  • the neutral layer 55 is formed in the recess 70A between the guide patterns 52d of the liquid repellent layer 52.
  • the operation moves to step 122 after step 114, and a polymer layer 56 containing a block copolymer on the region where the neutral layer 55 of the wafer W1 is formed (see FIG. 8B). Is formed. Then, by annealing the polymer layer 56 (step 124), as shown in FIGS. 8A and 8B, the polymer layer 56 is separated into two types of domains by directional self-assembly (DSA). In this case, above the plurality of liquid-repellent guide patterns 52d for the wafer mark, the polymer layer 56 becomes a liquid-repellent domain 56B on the guide pattern 52d, and is lyophilic between the plurality of guide patterns 52d.
  • DSA directional self-assembly
  • the phases are separated so that the domains 56A and the liquid repellent domains 56B are periodically arranged in the X direction.
  • the lyophilic domain 56A is made of PMMA (polymethyl methacrylate)
  • the liquid repellent domain 56B is made of PS (polystyrene).
  • oxygen plasma etching is performed to selectively remove the lyophilic domain 56A among the domains 56A and 56B formed on the wafer W (step 126).
  • the neutral layer 55 is etched using the remaining domain 56B as a mask (step 128), and the device layer (referred to as the first device layer DL1) of the wafer W1 using the etched neutral layer 55 as a mask.
  • Etching is performed (the first half of step 130).
  • a plurality of fine recesses DL1Xa are formed in regions corresponding to the plurality of domains 56A of the scribe line region SL of the device layer DL1, and a metal (for example, copper) is embedded in the recess DL1Xa.
  • a concave region 44Xa including a plurality of line patterns 58X in FIG. 8D and a flat convex region 44Xb are formed.
  • the period p3a of the line pattern 58X is, for example, about a fraction to a few tenths of the period p3 in FIG.
  • a plurality of metal line patterns 58X are arranged in the X direction with a period p3a (see FIG. 8D).
  • the X-axis wafer mark 44X is formed by arranging the recessed region 44Xa and the protruding region 44Xb arranged in the X direction at a period p1.
  • Re (det) is a resolution limit (a limit that can be optically detected using detection light from the visible range to the near infrared range) converted to the period of the wafer alignment system ALS provided in the exposure apparatus 100.
  • the convex region 44XCb is similar to the present embodiment, Assume that a polymer layer containing a block copolymer is self-organized by a guide pattern. In this case, a plurality of line patterns 58X are arranged in the convex region 44XCb at a fine cycle as in the present embodiment.
  • the image of the mark pattern 46X is exposed on the device layer DL1 of the wafer W1, and the resist including the convex region RPXb (convex line portion) based on the image of the mark pattern 46X.
  • a step 122 of applying a polymer layer 56 containing a block copolymer to a portion other than the convex region RPXb (or the remaining film portion 52b) of the region where the mark of the layer 52 is formed; and a self-organized region ( Step 124 for forming the domains 56A and 56B) and a step 1 for selectively removing a part of the self-organized region (domain 56A) 6 includes a step 128, 130 for processing the device layer DL1 of the wafer W1 by using a self-organizing area after its removal, the.
  • a wafer mark when forming a circuit pattern using self-organization of a block copolymer, a wafer mark can be formed at the same time, and the self-organization of the block copolymer is performed in a region other than the convex region of the wafer mark. Since it is performed in a part, the formed wafer mark can be detected optically with high accuracy.
  • the following modifications are possible.
  • guide patterns 54Ad are periodically formed in the same direction (X direction) as the periodic direction of the marks in the line group region RPXa of the resist pattern in FIG.
  • the line group region RPXa is periodically in the X direction in a direction orthogonal to the periodic direction.
  • a guide pattern extending in a straight line may be formed. Further, the guide pattern can be omitted.
  • a line group region RPXa (enclosed by the frame member 54B1 of the X-axis registration mark RPXA ( Guides arranged in the Y direction in the line group region RPYa (concave region) surrounded by the period p3 of the guide pattern 54B arranged in the X direction in the X direction and the frame member 54C1 of the Y-axis registration marks RPXA and RPYB.
  • the period p4 of the pattern 54C may be different from each other.
  • the convex regions RPXb and RPYb between the line group regions RPXa and RPYa are flat resist portions.
  • This first modification is for forming the Y-axis guide pattern 54C with high accuracy when the fineness in the X direction of the device pattern formed in the corresponding device layer is finer than in the Y direction. May be used.
  • the subsequent operation of self-assembly of the block copolymer is the same as in the above embodiment.
  • the line group regions RPXa and RPYa (concave regions) As shown in FIG. 11C, a rectangular grid-like guide pattern 54E may be formed.
  • the self-organization of the block copolymer in the recess 70E in the guide pattern 54E causes, for example, a minute cylindrical lyophilic domain 62A surrounded by the liquid repellent domain 62B to have a period smaller than the period p3. It is formed by p5a or the like.
  • a wafer mark in which a large number of minute hole patterns are formed in the concave region. can be formed.
  • This wafer mark can also be detected by the wafer alignment system ALS.
  • the finest device pattern in the first device layer DL1 of the wafer W3 is the L-and-S pattern 40X on the X axis in FIG.
  • the finest device pattern of the second device layer DL2 that is different from the first device layer DL1 is the Y-axis L & S pattern 40Y of FIG.
  • dipolar illumination separated in the X direction is used, and when the pattern of the second device layer DL2 is exposed, the resolution in the Y direction is increased.
  • dipole illumination separated in the Y direction shall be used.
  • a guide pattern 54B elongated in the Y direction is periodically formed in the X direction as shown in FIG.
  • a resist mark RPX is formed by arranging a plurality of line group regions RPXa (concave regions) arranged in the X direction across the convex region RPXb.
  • An image of the reticle pattern that is the basis of the guide pattern 54B is exposed with high accuracy by dipolar illumination in the X direction.
  • a plurality of line patterns arranged in the X direction are formed in the portion corresponding to the line group region RPXa by using the directional self-assembly of the polymer layer including the block copolymer as in the above embodiment.
  • a wafer mark 44X is formed.
  • a plurality of line patterns arranged in the Y direction are formed in the portion corresponding to the line group region RPYa using the directional self-assembly of the polymer layer containing the block copolymer as in the above embodiment.
  • wafer marks 44YA and 44YB are formed.
  • the wafer alignment system ALS detects the X-axis wafer mark of the device layer DL1 and the Y-axis wafer mark of the device layer DL2, thereby aligning the wafer W3 in the X and Y directions. It can be carried out.
  • the semiconductor device performs a function / performance design step of the semiconductor device as shown in FIG. 221; manufacturing a mask (reticle) based on this design step 222; manufacturing a semiconductor device substrate (or wafer substrate) 223; substrate processing step 224; device assembly step (dicing process, bonding process) , Including a processing process such as a packaging process) 225, an inspection step 226, and the like.
  • the substrate processing step 224 includes the pattern forming method of the above-described embodiment, and the pattern forming method includes a step of exposing the reticle pattern to the substrate with an exposure apparatus, a step of developing the exposed substrate, and a developing process. It includes a process of heating (curing) and etching the substrate.
  • the device manufacturing method includes a substrate processing step 224, and the substrate processing step 224 uses the pattern forming method of any of the above embodiments to form a device pattern and a wafer mark on the substrate. Forming. According to this device manufacturing method, a semiconductor device including a circuit pattern finer than the resolution limit of the exposure apparatus can be manufactured with high overlay accuracy and high accuracy using the exposure apparatus.
  • the device to be manufactured in the above embodiment can be any semiconductor device such as DRAM, CPU, DSP other than SRAM.
  • the pattern forming method of the above-described embodiment can also be applied when manufacturing an imaging device other than a semiconductor device, or an electronic device (microdevice) such as MEMS (Microelectromechanical Systems).
  • a dry type exposure apparatus that is not an immersion type may be used.
  • an EUV exposure apparatus that uses EUV light (Extreme Ultraviolet Light) having a wavelength of several nanometers to several tens of nanometers as exposure light, or an electron beam exposure that uses an electron beam as exposure light.
  • An apparatus or the like may be used.
  • a diblock copolymer made of (PS-b-PMMA) is used as the block copolymer.
  • Other usable block copolymers include, for example, poly (styrene-b-vinylpyridine), poly (styrene-b-butadiene), poly (styrene-b-isoprene), poly (styrene-b- Methyl methacrylate), poly (styrene-b-alkenyl aromatic), poly (isoprene-b-ethylene oxide), poly (styrene-b- (ethylene-propylene)), poly (ethylene oxide-b-caprolactone), poly (butadiene- b-ethylene oxide), poly (styrene-bt-butyl (meth) acrylate), poly (methyl methacrylate-bt-butyl methacrylate), poly (ethylene oxide-b-propylene oxide), poly (styrene-b-tetrahydrofuran)
  • the block copolymer has an overall molecular weight and polydispersity that can be further processed.
  • the polymer layer containing the block copolymer can be applied by a solvent casting method in which, for example, a solvent is volatilized after applying a liquid obtained by dissolving the polymer layer in a solvent.
  • the solvent that can be used in this case varies depending on the components of the block copolymer and, if used temporarily, the solubility conditions of various additives.
  • Exemplary casting solvents for these components and additives include propylene glycol monomethyl ether acetate (PGMEA), ethoxyethyl propionate, anisole, ethyl lactate, 2-heptanone, cyclohexanone, amyl acetate, ⁇ -butyrolactone (GBL) , Toluene and the like.
  • PGMEA propylene glycol monomethyl ether acetate
  • anisole ethoxyethyl propionate
  • anisole ethyl lactate
  • 2-heptanone 2-heptanone
  • cyclohexanone amyl acetate
  • GBL ⁇ -butyrolactone
  • Additives that can be added to the polymer layer containing the block copolymer include additional polymers (homopolymers, star polymers and copolymers, hyperbranched polymers, block copolymers, graft copolymers, hyperbranched copolymers). Polymers, random copolymers, cross-linked polymers, and inorganic containing polymers), small molecules, nanoparticles, metal compounds, inorganic containing molecules, surfactants, photoacid generators, thermal acid generators, base quenchers, It can be selected from the group consisting of a curing agent, a crosslinking agent, a chain extender, and a combination comprising at least one of the foregoing.
  • the one or more additives associate with the block copolymer to form part of one or more self-assembling domains.

Abstract

　ショット領域及びスクライブライン領域を有するウエハのデバイス層に、ブロック共重合体を含むポリマ層が付着可能な中性層を形成するステップと、スクライブライン領域に形成された中性層を除去するステップと、スクライブライン領域にマーク像を露光し、マーク像に基づいて凹部を含むマークを形成するステップと、ウエハＷのデバイス層上にブロック共重合体を含むポリマ層を塗布するステップと、を含む。ブロック共重合体の自己組織化を用いて回路パターンを形成する際に、並列にマークを形成できる。

Description

マーク形成方法及びデバイス製造方法
　本発明は、基板のマーク形成領域にマークを形成するマーク形成方法及びこのマークの形成方法を用いるデバイス製造方法に関する。
　半導体デバイスは、典型的には、基板上に形成される複数層の回路パターンを含み、半導体デバイスの製造工程でそれらの複数層の回路パターンを相互に正確に位置合わせするために、基板の所定層のマーク形成領域に位置決め用又は位置合わせ用のアライメントマークが形成される。基板が半導体ウエハ（以下、単にウエハともいう。）である場合には、アライメントマークはウエハマークとも呼ばれている。
　半導体デバイスの従来の最も微細な回路パターンは、例えば露光波長が１９３ｎｍのドライ又は液浸法の露光装置を使用するドライ又は液浸リソグラフィ工程を用いて形成されていた。従来の光リソグラフィと、最近開発が行われているダブル・パターニング・プロセスとを組み合わせても、例えば２２ｎｍノードよりも微細な回路パターンを形成することは困難であると予想されている。
　これに関して、最近、リソグラフィ工程を用いて形成されたパターン間に、ブロック共重合体（Block Co-Polymer）の指向性自己組織化（Directed Self-Assembly）を用いてナノスケールの微細構造（サブリソグラフィ構造）を生成することによって、現在のリソグラフィ技術の解像限界よりも微細な回路パターンを形成することが提案されている（例えば、特許文献１又は特開２０１０－２６９３０４号公報参照）。ブロック共重合体のパターン化された構造は、ミクロドメイン（ミクロ相分離ドメイン）又は単にドメインとしても知られている。指向性自己組織化の方法としては、グラフォエピタキシが知られている。
米国特許出願公開第２０１０／０２９７８４７号明細書
　ブロック共重合体の指向性自己組織化を用いることによって基板のある層にナノスケールの微細な回路パターンを形成することが可能である。さらに、その層には回路パターンとともにアライメントマークを形成することが求められることもある。しかしながら、単に従来の方法でアライメントマークを形成すると、ブロック共重合体の自己組織化によってアライメントマーク自体にも予期しない微細構造が形成され、その後の工程でそのアライメントマークの検出が困難になると、基板の層間の重ね合わせ精度が低下する恐れがある。
　本発明の態様は、このような事情に鑑み、ブロック共重合体の自己組織化を用いて回路パターンを形成する際に使用可能なマーク形成技術を提供することを目的とする。
　本発明の第１の態様によれば、デバイスパターン形成領域及びマーク形成領域を含む被加工層を有する基板のその被加工層上に、ブロック共重合体を含むポリマ層が付着可能な中間層を形成することと、そのマーク形成領域上に形成されたその中間層の一部を除去することと、そのマーク形成領域に第１マーク像を露光し、そのマーク像に基づいて凹部を含む第２マークを形成することと、その基板のその被加工層上にそのブロック共重合体を含むポリマ層を塗布することと、を含むマーク形成方法が提供される。
　また、第２の態様によれば、基板のマーク形成層上に第１マーク像を露光し、その第１マーク像に基づいて凸のライン部を含む第２マークを形成することと、その基板のその第２マークが形成された領域のその凸のライン部以外の部分にブロック共重合体を含むポリマ層を塗布することと、そのポリマ層に自己組織化領域を形成させることと、その自己組織化領域の一部を選択的に除去することと、その除去後のその自己組織化領域を用いてその基板のそのマーク形成層を加工することと、を含むマーク形成方法が提供される。
　また、第３の態様によれば、第１又は第２の態様のマーク形成方法を用いて基板に層間の位置合わせ用のマークを形成することと、その位置合わせ用のマークを用いて位置合わせを行って、その基板を露光することと、その露光された基板を処理することと、を含むデバイス製造方法が提供される。
　本発明の態様によれば、ブロック共重合体の自己組織化を用いて回路パターンを形成する際に、その回路パターンとともにマークを形成できる。
（Ａ）は実施形態で使用されるパターン形成システムの要部を示すブロック図、（Ｂ）は図１（Ａ）中の露光装置１００の概略構成を示す図である。 （Ａ）は第１の実施形態に係るウエハのあるデバイス層を示す平面図、（Ｂ）は図２（Ａ）の一つのウエハマーク及び一部の回路パターンを示す拡大平面図である。 第１の実施形態のパターン形成方法を示すフローチャートである。 （Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ）、及び（Ｇ）はそれぞれパターン形成工程中で次第に変化するウエハのパターンの一部を示す拡大断面図である。 （Ａ）は中性層が塗布されたウエハ表面の一部を示す拡大平面図、（Ｂ）は中性層の一部が除去された状態のウエハ表面の一部を示す拡大平面図である。 （Ａ）は第２の実施形態のレチクルのマークパターンの一部を示す拡大平面図、（Ｂ）は図６（Ａ）中の透過領域のパターンを示す拡大図である。 （Ａ）は第２の実施形態のレジストパターンの一部を示す拡大平面図、（Ｂ）は図７（Ａ）の凹領域を示す拡大図、（Ｃ）はパターニングされた撥液層の一部を示す拡大図である。 （Ａ）は２種類のドメインに分離したポリマ層を示す拡大平面図、（Ｂ）、（Ｃ）、及び（Ｄ）はそれぞれ図８（Ａ）のウエハの次第に進展する製造段階における断面図である。 第２の実施形態で形成されるウエハマークを示す拡大平面図である。 比較例のウエハマークを示す拡大平面図である。 （Ａ）は第１変形例のウエハマーク用のレジストマークを示す拡大平面図、（Ｂ）はホールパターン状のドメインに分離したポリマ層を示す部分拡大図である。 （Ａ）は第２変形例のウエハの複数の層構造を示す拡大断面図、（Ｂ）は図１２（Ａ）の第１デバイス層のウエハマーク用のレジストマークを示す拡大平面図、（Ｃ）は図１２（Ａ）の第２デバイス層のウエハマーク用のレジストマークを示す拡大平面図である。 電子デバイスの製造工程の一例を示すフローチャートである。
　［第１の実施形態］
　本発明の好ましい第１の実施形態につき図１～図５を参照して説明する。まず、本実施形態において半導体素子等の電子デバイス（マイクロデバイス）の回路パターンを形成するために使用されるパターン形成システムの一例につき説明する。
　図１（Ａ）は、本実施形態のパターン形成システムの要部を示し、図１（Ｂ）は、図１（Ａ）中のスキャニングステッパー（スキャナー）よりなる走査型の露光装置（投影露光装置）１００の概略構成を示す。図１（Ａ）において、パターン形成システムは、露光装置１００、ウエハ（基板）に対する感光材料としてのフォトレジスト（レジスト）の塗布及び現像を行うコータ・デベロッパ２００、薄膜形成装置３００、ウエハに対するドライ及びウエットのエッチングを行うエッチング装置４００、後述のブロック共重合体（Block Co-Polymer:ＢＣＰ）を含むポリマ（Polymer）（重合体）の処理を行うポリマ処理装置５００、アニール装置６００、これらの装置間でウエハの搬送を行う搬送系７００、及びホストコンピュータ（不図示）等を含んでいる。
　本発明で用いるブロック共重合体は、１つより多くのそれぞれブロック単位で存在するモノマ（単量体）を含むポリマ、又はそれらのモノマから誘導されるポリマである。モノマの各ブロックは、モノマの繰返し配列を含む。ブロック共重合体としては、ジブロック共重合体、又はトリブロック共重合体等の任意のポリマを使用可能である。これらのうち、ジブロック共重合体は、２つの異なるモノマのブロックを有する。ジブロック共重合体は、Ａ－ｂ－Ｂのように略記することができ、ここでＡは第１のブロックのポリマ、Ｂは第２のブロックのポリマ、－ｂ－はＡ及びＢのブロックを持つジブロック共重合体であることを示す。例えば、ＰＳ－ｂ－ＰＭＭＡは、ポリスチレン（ＰＳ）及びポリメチルメタクリレート（ＰＭＭＡ）のジブロック共重合体を表す。鎖状のブロック共重合体に加えて、他の構造を有するブロック共重合体、例えば、星型共重合体、分岐共重合体、超分岐共重合体、又はグラフト共重合体を本発明のブロック共重合体として用いることもできる。
　また、ブロック共重合体には、これを構成する各ブロック（モノマ）同士が集合してミクロドメイン又は単にドメインとも呼ばれる個別のミクロ相分離ドメインを形成する傾向（相分離の傾向）がある。この相分離は、自己組織化（Self-Assembly）の一種でもある。異なるドメインの間隔及び形態はブロック共重合体内の異なるブロックの相互作用、体積分率、及び数に依存する。ブロック共重合体のドメインは、例えばアニーリング（焼き鈍し）の結果として形成させることができる。アニーリングの一部である加熱又はベーキングは、基板及びその上のコーティング層（薄膜層）の温度を周囲温度より高く上昇させる一般的なプロセスである。アニーリングには、熱アニーリング、熱勾配アニーリング、溶媒蒸気アニーリング、又は他のアニーリング法を含むことができる。熱アニーリングは、場合により熱硬化と呼ばれ、相分離を誘起するのに用いられ、さらに、横方向のミクロ相分離ドメインの層内の欠陥を削減又は除去するためのプロセスとしても用いることができる。アニーリングは、一般には、ある時間（例えば、数分から数日）の間、ブロック共重合体のガラス転移温度より高温で加熱することを含む。
　また、本実施形態では、ブロック共重合体を含むポリマに、指向性自己組織化（Directed Self-Assembly:ＤＳＡ）を適用して、半導体デバイスの回路パターン及び／又はアライメントマークの形成に適した形でセグメント化されたナノスケールオーダのドメインを形成させる。指向性自己組織化は、例えばリソグラフィ工程で形成されたレジストパターンをプレパターン又はガイドパターンとして、そのプレパターン又はガイドパターンで規定される空間配置（トポグラフィ的構造）で、ブロック共重合体のドメインの配置を制御する技術である。指向性自己組織化の方法としては、例えば下地に平面的なプレパターン又はガイドパターンを設けるケモエピタキシ法(Chemo-Epitaxy Process)が使用されるが、立体的なプレパターン又はガイドパターンを使用するグラフォエピタキシ法(Grapho-Epitaxy Process)も使用可能である。
　図１（Ｂ）において、露光装置１００は、照明系１０、照明系１０からの露光用の照明光（露光光）ＩＬにより照明されるレチクルＲ（マスク）を保持するレチクルステージＲＳＴ、レチクルＲから射出された照明光ＩＬをウエハＷ（基板）の表面に投射する投影光学系ＰＬを含む投影ユニットＰＵ、ウエハＷを保持するウエハステージＷＳＴ、及び装置全体の動作を統括的に制御するコンピュータよりなる主制御装置（不図示）等を備えている。以下、図１（Ｂ）において、投影光学系ＰＬの光軸ＡＸと平行にＺ軸を取り、これに直交する平面（ほぼ水平面）内でレチクルＲとウエハＷとが相対走査される方向に沿ってＹ軸を、Ｚ軸及びＹ軸に直交する方向に沿ってＸ軸を取り、Ｘ軸、Ｙ軸、及びＺ軸の回りの回転（傾斜）方向をそれぞれθｘ、θｙ、及びθｚ方向として説明を行う。
　照明系１０は、例えば米国特許出願公開第２００３／０２５８９０号明細書などに開示されるように、照明光ＩＬを発生する光源、及び照明光ＩＬでレチクルＲを照明する照明光学系を含む。照明光ＩＬとしては、一例としてＡｒＦエキシマレーザ光（波長１９３ｎｍ）が用いられている。なお、照明光ＩＬとしては、ＫｒＦエキシマレーザ光（波長２４８ｎｍ）、ＹＡＧレーザ若しくは固体レーザ（半導体レーザなど）の高調波なども使用できる。
　照明光学系は、偏光制御光学系、光量分布形成光学系（回折光学素子又は空間光変調器など）、オプティカルインテグレータ（フライアイレンズ又はロッドインテグレータ（内面反射型インテグレータ）など）等を含む照度均一化光学系、及びレチクルブラインド（固定及び可変の視野絞り）等（いずれも不図示）を有する。照明系１０は、レチクルブラインドで規定されたレチクルＲのパターン面（下面）のＸ方向に細長いスリット状の照明領域ＩＡＲを、２極照明（二次光源の形状が木の葉状にパターンの非周期方向に細長いいわゆるリーフ照明を含む）、４極照明、輪帯照明、又は通常照明等の照明条件で、所定の偏光状態の照明光ＩＬによりほぼ均一な照度分布で照明する。
　また、レチクルＲを真空吸着等により保持するレチクルステージＲＳＴは、レチクルベース（不図示）のＸＹ平面に平行な上面に、Ｙ方向に一定速度で移動可能に、かつＸ方向、Ｙ方向の位置、及びθｚ方向の回転角が調整可能に載置されている。レチクルステージＲＳＴの位置情報は、複数軸のレーザ干渉計を含むレチクル干渉計１８によって、移動鏡１４（又はステージの鏡面加工された側面）を介して例えば０．５～０．１ｎｍ程度の分解能で常時検出される。レチクル干渉計１８の計測値に基づいてリニアモータ等を含むレチクルステージ駆動系（不図示）を制御することで、レチクルステージＲＳＴの位置及び速度が制御される。
　また、レチクルステージＲＳＴの下方に配置された投影ユニットＰＵは、鏡筒２４と、該鏡筒２４内に所定の位置関係で保持された複数の光学素子を有する投影光学系ＰＬとを含む。投影光学系ＰＬは、例えば両側テレセントリックで所定の投影倍率β（例えば１／４倍、１／５倍などの縮小倍率）を有する。レチクルＲを通過した照明光ＩＬにより、投影光学系ＰＬを介してレチクルＲの照明領域ＩＡＲ内の回路パターンの像が、ウエハＷの一つのショット領域内の露光領域ＩＡ（照明領域ＩＡＲと共役な領域）に形成される。本実施形態の基板としてのウエハ（半導体ウエハ）Ｗは、例えばシリコン（又はＳＯＩ(silicon on insulator)等でもよい）からなる直径が２００～４５０ｍｍ程度の円板状の基材の表面にパターン形成用の薄膜（酸化膜、金属膜、ポリシリコン膜等）を形成したものを含む。さらに、露光対象のウエハＷの表面には、フォトレジストが所定の厚さ（例えば数１０ｎｍ～２００ｎｍ程度）で塗布される。
　また、露光装置１００は、液浸法を適用した露光を行うため、投影光学系ＰＬを構成する最も像面側（ウエハＷ側）の光学素子である先端レンズ２６を保持する鏡筒２４の下端部周囲を取り囲むように、先端レンズ２６とウエハＷとの間に液体Ｌｑを供給するための局所液浸装置３０の一部を構成するノズルユニット３２が設けられている。ノズルユニット３２の液体Ｌｑの供給口は、供給流路及び供給管３４Ａを介して液体供給装置（不図示）に接続されている。ノズルユニット３２の液体Ｌｑの回収口は、回収流路及び回収管３４Ｂを介して液体回収装置（不図示）に接続されている。局所液浸装置３０の詳細な構成は、例えば米国特許出願公開第２００７／２４２２４７号明細書等に開示されている。
　また、ウエハステージＷＳＴは、ベース盤１２のＸＹ平面に平行な上面１２ａに、Ｘ方向、Ｙ方向に移動可能に載置されている。ウエハステージＷＳＴは、ステージ本体２０、ステージ本体２０の上面に搭載されたウエハテーブルＷＴＢ、並びにステージ本体２０内に設けられて、ステージ本体２０に対するウエハテーブルＷＴＢ（ウエハＷ）のＺ方向の位置（Ｚ位置）、及びθｘ方向、θｙ方向のチルト角を相対的に駆動するＺ・レベリング機構を備えている。ウエハテーブルＷＴＢには、ウエハＷを真空吸着等によってほぼＸＹ平面に平行な吸着面上に保持するウエハホルダ（不図示）が設けられている。ウエハテーブルＷＴＢの上面のウエハホルダ（ウエハＷ）の周囲には、ウエハＷの表面（ウエハ面）とほぼ同一面となる、液体Ｌｑに対して撥液化処理された表面を有する平板状のプレート（撥液板）２８が設けられている。さらに、露光中に、例えば斜入射方式のオートフォーカスセンサ（不図示）の計測値に基づいて、ウエハ面が投影光学系ＰＬの像面に合焦されるように、ウエハステージＷＳＴのＺ・レベリング機構が駆動される。
　また、ウエハテーブルＷＴＢのＹ方向及びＸ方向の端面には、それぞれ鏡面加工によって反射面が形成されている。ウエハ干渉計１６を構成する複数軸のレーザ干渉計からその反射面（移動鏡でもよい）にそれぞれ干渉計ビームを投射することで、ウエハステージＷＳＴの位置情報（少なくともＸ方向、Ｙ方向の位置、及びθｚ方向の回転角を含む）が例えば０．５～０．１ｎｍ程度の分解能で計測されている。この計測値に基づいてリニアモータ等を含むウエハステージ駆動系（不図示）を制御することで、ウエハステージＷＳＴの位置及び速度が制御される。なお、ウエハステージＷＳＴの位置情報は、回折格子状のスケールと検出ヘッドとを有するエンコーダ方式の検出装置で計測してもよい。
　また、露光装置１００は、ウエハＷの所定のウエハマーク（アライメントマーク）の位置を計測するウエハアライメント系ＡＬＳ、及びレチクルＲのアライメントマークの投影光学系ＰＬによる像の位置を計測するために、ウエハステージＷＳＴに内蔵された空間像計測系（不図示）を備えている。これらの空間像計測系（レチクルアライメント系）及びウエハアライメント系ＡＬを用いて、レチクルＲとウエハＷの各ショット領域とのアライメントが行われる。
　ウエハＷの露光時には、ウエハステージＷＳＴをＸ方向、Ｙ方向に移動（ステップ移動）することで、ウエハＷの露光対象のショット領域が露光領域ＩＡの手前に移動する。さらに、局所液浸装置３０から投影光学系ＰＬとウエハＷとの間に液体Ｌｑが供給される。そして、レチクルＲのパターンの一部の投影光学系ＰＬによる像をウエハＷの一つのショット領域に投影しつつ、レチクルステージＲＳＴ及びウエハステージＷＳＴを介してレチクルＲ及びウエハＷをＹ方向に同期して移動することで、当該ショット領域にレチクルＲのパターンの像が走査露光される。そのステップ移動と走査露光とを繰り返すことによって、ステップ・アンド・スキャン方式及び液浸方式で、ウエハＷの各ショット領域にそれぞれレチクルＲのパターンの像が露光される。
　次に、本実施形態で製造対象とするデバイス用パターンは、一例として、半導体素子としてのＳＲＡＭ(Static RAM)のゲートセル用の回路パターンであり、この回路パターンは、ブロック共重合体を含むポリマの指向性自己組織化（ＤＳＡ）を用いて形成される。さらに、本実施形態では、このデバイス用パターンが形成されるウエハＷのデバイス層には、位置決め用又は位置合わせ用のアライメントマークとしてのウエハマークも形成される。
　図２（Ａ）は、そのデバイス用パターン及びウエハマークが形成されたウエハＷを示す。図２（Ａ）において、ウエハＷの表面にはＸ方向、Ｙ方向に所定幅のスクライブライン領域ＳＬ（マーク形成領域）を隔てて多数のショット領域ＳＡ（デバイス用パターン形成領域）が設けられ、各ショット領域ＳＡ内にはデバイス用パターンＤＰ１が形成され、各ショット領域ＳＡに付設されたスクライブライン領域ＳＬにはウエハマークＷＭが形成されている。
　図２（Ａ）のＢ部の拡大図である図２（Ｂ）に示すように、デバイス用パターンＤＰ１は、Ｙ方向に伸びる複数のラインパターン４０ＸａをＸ方向にほぼ周期（ピッチ）ｐｘ１で配列したライン・アンド・スペースパターン（以下、Ｌ＆Ｓパターンという。）４０Ｘ、及びＸ方向に伸びる複数のラインパターンをＹ方向にほぼ周期ｐｙ１で配列したＬ＆Ｓパターン４０Ｙを含む。ラインパターン４０Ｘａ等は例えば金属よりなり、その線幅は周期ｐｘ１等の１／２以下程度である。一例として周期ｐｘ１，ｐｙ１はほぼ等しく、周期ｐｘ１は、それぞれ波長１９３ｎｍの液浸リソグラフィと、例えばいわゆるダブル・パターニング・プロセスとを組み合わせた場合に得られる最も微細な周期（以下、周期ｐｍｉｎという。）の数分の１程度である。その周期ｐｘ１の１／２は、例えば２２ｎｍ程度より小さい。このような微細な周期を持つＬ＆Ｓパターン４０Ｘ，４０Ｙを形成する場合には、ブロック共重合体を含むポリマに指向性自己組織化を行わせるときに、異なるブロック毎にライン状のドメインが形成される。
　また、スクライブライン領域ＳＬのウエハマークＷＭは、それぞれＹ方向に細長くＸ方向の幅が同じ程度の凹部領域４４Ｘａ及び凸部領域４４ＸｂをＸ方向に周期ｐ１で配列したＸ軸のウエハマーク４４Ｘ、及びそれぞれＸ方向に細長くＹ方向の幅が同じ程度の凹部領域４４Ｙａ及び凸部領域４４ＹｂをＸ方向に周期ｐ２で配列したＹ軸の２箇所のウエハマーク４４ＹＡ，４４ＹＢを含む。本実施形態では、凹部領域４４Ｘａ，４４Ｙａには例えば金属の薄膜が埋め込まれており、凸部領域４４Ｘｂ，４４Ｙｂの高さは、凹部領域４４Ｘａ，４４Ｙａを囲む部分の高さと同じである。この場合、凹部領域４４Ｘａ，４４Ｙａをライン部、凸部領域４４Ｘｂ，４４Ｙｂをスペース部とみなすと、ウエハマーク４４Ｘ，４４ＹＡ，４４ＹＢは、Ｌ＆Ｓパターンとみなすことができる。ウエハマーク４４ＹＡ，４４ＹＢはウエハマーク４４ＸをＹ方向に挟むように配置されている。一例として、周期ｐ１，ｐ２は等しく、周期ｐ１は波長１９３ｎｍの液浸リソグラフィでの解像限界（周期）の数倍から数１０倍である。
　さらに、凹部領域４４Ｘａ，４４Ｙａと、凸部領域４４Ｘｂ，４４Ｙｂとは、図１（Ｂ）のウエハアライメント系ＡＬＳで検出した場合に検出光に対する反射率が異なる領域であればよい。凹部領域４４Ｘａ，４４Ｙａに金属が埋め込まれている場合には、凹部領域４４Ｘａ，４４Ｙａと、例えば非導電性の凸部領域４４Ｘｂ，４４Ｙｂとは反射率が異なるため、ウエハアライメント系ＡＬＳで容易に検出できる。本実施形態では、デバイス用パターンＤＰ１の形成時にライン状のドメインが形成される指向性自己組織化が適用されが、ウエハマーク４４Ｘ等の形成に際しては以下のようにしてドメイン化を防止している。
　以下、本実施形態のパターン形成システムを用いて図２（Ｂ）に示すウエハマーク４４Ｘ等を形成するためのパターン形成方法の一例につき図３のフローチャートを参照して説明する。なお、ウエハマーク４４Ｘ等とともに、デバイス用パターンＤＰ１も形成される。一例として、図４（Ａ）に示すように、ウエハＷの例えばシリコン等の基材５０の表面部をウエハマーク及びデバイス用パターンが形成される第１のデバイス層ＤＬ１とする。
　まず、図３のステップ１０２において、薄膜形成装置３００を用いて、ウエハＷのデバイス層ＤＬ１の表面に、液体（例えば水）をはじき易い材料から撥液層５２を形成する。撥液層５２の材料としては、例えばポリスチレン（ＰＳ）を使用する。そして、コータ・デベロッパ２００を用いて、図４（Ａ）に示すように、撥液層５２上に例えばポジ型のレジスト層５４をコーティングする（ステップ１０４）。さらに、Ｘ方向及びＹ方向に最も微細なパターンが露光できるように露光装置１００の照明条件を例えば４極照明に設定し、ウエハＷを露光装置１００にロードする（ステップ１０６）。そして、ウエハＷの各ショット領域ＳＡにレチクルＲのデバイス用パターンの像４５ＤＰを液浸法で露光する。各ショット領域ＳＡに露光する際に同時に、各ショット領域ＳＡに付設されたスクライブライン領域ＳＬに、レチクルＲのウエハマーク用のパターンの像４５ＸＰ等が露光される（ステップ１０８）。露光済みのウエハはアンロードされ、コータ・デベロッパ２００でレジストの現像が行われ、レジストパターン５４Ｐ（図４（Ｂ）参照）が形成される。その後、レジストパターン５４Ｐのスリミング及びレジスト硬化処理が行われる（ステップ１１０）。レジスト層では、デバイス用パターンの像からはＸ方向の線幅が狭い複数のガイドパターン５４Ａ等が形成され、ウエハマーク用のパターンの像からはレジスト膜５４Ａ１中の開口部４５Ｘａ等が形成される。なお、レチクルＲのパターンの像の露光時に、レジストパターンの線幅が細くなるように露光量を大きく調整しておくことも可能であり、この場合には、スリミングを省略可能である。なお、ウエハマーク用のパターンの像の線幅は大きいため、スリミングによる線幅の変化は少ない。
　そして、エッチング装置４００にウエハＷを搬送し、レジストパターンをマスクとして撥液層５２のエッチングを行い、レジストを剥離する（ステップ１１２）。これにより、図４（Ｃ）及び図５（Ａ）に示すように、ショット領域ＳＡの撥液層５２にはレジストの複数のガイドパターン５４Ａ等と同じ形状のＹ方向及びＸ方向に伸びるライン状の複数のガイドパターン５２ａ及び５２ｃが形成され、スクライブライン領域ＳＬの撥液層５２には、ウエハマーク用のパターンの像に対応して、残存膜部５２ｂを背景としてＸ方向に配列された複数の開口部４５ＸＡａよりなるＸ軸のマーク部４５ＸＡ、及びＹ方向に配列された複数の開口部４５ＹＡ１ａ等よりなるＹ軸のマーク部４５ＹＡ１，４５ＹＢ１が形成される。さらに、ウエハＷを薄膜形成装置３００に搬送して、例えばスピンコーティングによりウエハＷの表面に、親液性と撥液性との中間の性質を持つ材料から中性層５５を形成する（ステップ１１４）。中性層５５は、撥液層５２中の複数のガイドパターン５２ａ及び５２ｃ間の凹部、並びにマーク部４５ＸＡ，４５ＹＡ１，４５ＹＢ１内の凹部である開口部４５ＸＡａ，４５ＹＡ１ａ内に堆積される。
　その後、ウエハＷの中性層５５を覆うように例えばポジ型のレジスト層５３をコーティングしてから、ウエハＷを露光装置１００にロードする（ステップ１１６）。そして、ウエハＷの各ショット領域ＳＡに補助レチクルＲ１のパターンの像Ｒ１Ｐを露光し（図４（Ｃ）参照）、レジスト層５３を現像する（ステップ１１８）。この場合の露光では高い解像度は必要とされないため、他の低解像度の露光装置を使用してもよい。その像Ｒ１Ｐは、図５（Ａ）に示すように、スクライブライン領域ＳＬのマーク部４５ＸＡ，４５ＹＡ１，４５ＹＢ１を含む領域で光量が大きく、他の領域（ショット領域ＳＡ）では光量がほぼ０であるため、マーク部４５ＸＡ，４５ＹＡ１，４５ＹＢ１を含むスクライブライン領域ＳＬ内の領域で、開口となるレジストパターン５３Ａが残される（図４（Ｄ）参照）。さらに、レジストパターン５３Ａをマスクとして中性層５５をエッチングし、レジストを剥離する（ステップ１２０）。これにより、図５（Ｂ）に示すように、マーク部４５ＸＡ，４５ＹＡ１，４５ＹＢ１の開口部４５ＸＡａ，４５ＹＡ１ａから中性層５５が除去され、ショット領域ＳＡのガイドパターン５２ａ及び５２ｃ間の中性層５５は残される。
　そして、スクライブライン領域ＳＬのマーク部から中性層５５が除去されたウエハＷをポリマ処理装置５００に搬送し、例えばスピンコーティングによって、ウエハＷ上にブロック共重合体（ＢＣＰ）を含むポリマ層５６を形成（塗布）する（ステップ１２２）。本実施形態では、ブロック共重合体として、一例としてポリスチレン（ＰＳ）及びポリメチルメタクリレート（ＰＭＭＡ）のジブロック共重合体（ＰＳ－ｂ－ＰＭＭＡ）を使用する。また、ポリマ層５６はブロック共重合体そのものであるが、これに塗布性を高めるための溶媒及び／又は自己組織化を容易にする添加物等が含まれていてもよい。スピンコーティングによって、ポリマ層５６は、ウエハＷの中性層５５のある部分及びこの近傍の部分にのみ形成され、マーク部（開口部４５ＸＡａ，４５ＹＡ１ａ）にはポリマ層５６は形成されない（図４（Ｅ）参照）。
　そして、ポリマ層５６が形成されたウエハＷをアニール装置６００に搬送し、ポリマ層５６にアニーリング（例えば熱アニーリング）を施すことによって、ポリマ層５６を指向性自己組織化（ＤＳＡ）によって２種類のドメインに分離する（ステップ１２４）。この場合の指向性自己組織化によって、デバイス用パターンの複数の撥液性のガイドパターン５２ａの上面では、ポリマ層５６は、ガイドパターン５２ａ上で撥液性のドメイン５６Ｂとなり、その間で親液性のドメイン５６Ａと撥液性のドメイン５６Ｂとが周期的に配置されるように相分離する。本実施形態では、親液性のドメイン５６ＡはＰＭＭＡ（ポリメチルメタクリレート）よりなり、撥液性の第２のドメイン５６ＢはＰＳ（ポリスチレン）よりなる。
　その後、ウエハＷをエッチング装置４００に搬送し、例えば酸素プラズマエッチングを施して、ウエハＷに形成されたドメイン５６Ａ，５６Ｂのうちの親液性のドメイン５６Ａを選択的に除去する（ステップ１２６）。さらに、残されているドメイン５６Ｂをマスクとして、中性層５５をエッチングしてドメイン５６Ｂを除去し（ステップ１２８）、エッチングされた中性層５５及びマーク部（開口部４５ＸＡａ，４５ＹＡ１ａ）の撥液層５２をマスクとしてウエハＷの第１のデバイス層ＤＬ１のエッチングを行う（ステップ１３０の前半部）。図４（Ｆ）に示すように、デバイス層ＤＬ１の複数のドメイン５６Ａに対応する領域にそれぞれ複数の微細な凹部４１Ｘａが形成され、マーク部に凹部４５ＸＢａが形成され、この凹部４５ＸＢａが図２（Ｂ）のウエハマーク４４Ｘの凹部領域４４Ｘａとなる。同様に、ウエハマーク４４ＹＡ，４４ＹＢの凹部領域４４Ｙａ（不図示）も形成される。そして、ウエハＷを薄膜形成装置３００に搬送し、図４（Ｇ）に示すように、ウエハＷのデバイス層ＤＬ１の凹部４１Ｘａ及び凹部領域４４Ｘａ等に金属（例えば銅）ＭＥを埋め込むことで、図２（Ｂ）のウエハマーク４４Ｘ，４４ＹＡ，４４ＹＢ及びＬ＆Ｓパターン４０Ｘ，４０Ｙが形成される（ステップ１３０の後半部）。
　その後、ステップ１３２（次工程）において、ウエハＷのデバイス層ＤＬ１上に第２のデバイス層を形成する場合には、ウエハＷのデバイス層ＤＬ１上に薄膜を形成し、レジストをコーティングし、露光装置１００にウエハＷをロードする。そして、ウエハアライメント系ＡＬＳを用いて、図２（Ａ）のウエハＷの所定の複数のショット領域ＳＡに付設されたウエハマークＷＭ（４４Ｘ，４４ＹＡ，４４ＹＢ）の位置を検出し、この検出結果を用いてウエハＷのアライメントを行う。さらに、ウエハＷの各ショット領域ＳＡにそのデバイス層用のレチクルのパターンの像を露光することで、後処理を行うことで第２のデバイス層のパターンが形成される。
　このように本実施形態のパターン形成方法によれば、ブロック共重合体を含むポリマ層５６の指向性自己組織化を用いて、ウエハＷの各ショット領域ＳＡに液浸リソグラフィの解像限界よりも微細な構造を持つＬ＆Ｓパターン４０Ｘ，４０Ｙを形成するとともに、スクライブライン領域ＳＬのマーク形成領域では、中性層５５を除去して、ポリマ層５６が残らないようにしている。このため、マーク形成領域では、指向性自己組織化を用いない場合と同様に、ウエハマークを高精度に形成できる。
　本実施形態の効果等は以下の通りである。本実施形態のパターン形成システムによるマーク形成方法は、ショット領域ＳＡ及びスクライブライン領域ＳＬを含むデバイス層ＤＬ１（被加工層）を有するウエハＷのデバイス層ＤＬ１上に、ブロック共重合体を含むポリマ層５６が付着可能な中性層５５（中間層）を形成するステップ１１４と、スクライブライン領域ＳＬのマーク部に形成された中性層５５を除去するステップ１１８，１２０と、スクライブライン領域ＳＬにマーク像４５ＸＰを露光し、マーク像４５ＸＰに基づいて開口部４５ＸＡａ（凹部）を含むマーク部４５ＸＡを形成するステップ１０８～１１２と、ウエハＷのデバイス層ＤＬ１上にブロック共重合体を含むポリマ層５６を塗布するステップ１２０と、を含んでいる。
　このマーク形成方法によれば、ブロック共重合体を含むポリマ層５６の自己組織化を用いて液浸リソグラフィの解像限界よりも微細な周期の回路パターンを形成できる。さらに、デバイス層ＤＬ１のスクライブライン領域ＳＬのウエハマークの形成領域では、中性層５５が除去されてポリマ層５６が形成されないため、従来の形状のウエハマーク４４Ｘ，４４ＹＡ，４４ＹＢを同時に形成できる。従って、このウエハマークを用いてデバイス層ＤＬ１とこの上のデバイス層との位置合わせを高精度に行うことができる。
　なお、ウエハマーク４４Ｘ，４４ＹＡ，４４ＹＢの形状は任意であり、例えばＸ軸のウエハマーク４４ＸとＹ軸のウエハマーク４４ＹＡ，４４ＹＢとをウエハＷの異なるデバイス層に形成してもよい。
　［第２の実施形態］
　第２の実施形態につき図６～図１０を参照して説明する。本実施形態においても図１（Ａ）のパターン形成システムを使用して、ブロック共重合体（ＢＣＰ）の指向性自己組織化（ＤＳＡ）を用いてウエハのデバイス層にデバイス用パターン及びウエハマークを形成する。本実施形態のウエハ（ウエハＷ１とする）のショット配列は図２（Ａ）のウエハＷと同様であるが、本実施形態では、Ｘ軸のウエハマーク４４Ｘの凹部領域４４Ｘａに微細な線幅の複数のラインパターンを配列した微細な構造が形成される。以下ではウエハマーク４４Ｘに関して説明するが、Ｙ軸のウエハマーク４４ＹＡ，４４ＹＢも同様に形成できる。また、本実施形態のマーク形成方法は、図３のマーク形成方法からステップ１１６～１２０の動作（ウエハマークが形成される領域から中性層５５を除去する動作）を省略したものである。さらに、本実施形態では、ステップ１０８でレチクルＲのパターンを露光する代わりに、図６（Ａ）のマークパターン４６Ｘが形成されたレチクルＲ２のパターンの像を露光する。レチクルＲ２のデバイス用パターン（不図示）はレチクルＲと同じである。
　図６（Ａ）に示すように、レチクルＲ２のスクライブライン領域ＳＬに対応するパターン領域には、ウエハマークの原版であるＸ軸のマークパターン４６Ｘが形成されている。マークパターン４６Ｘは、図２（Ｂ）の凹部領域４４Ｘａに対応する部分透過領域４６Ｘａと、凸部領域４４Ｘｂに対応する遮光領域４６ＸｂとをＸ方向に周期ｐ１／β（βは投影倍率）で配列したものである。部分透過領域４６Ｘａの幅と遮光領域４６Ｘｂの幅とはほぼ同じである。なお、以下では説明の便宜上、レチクルのパターンの投影光学系ＰＬによる像は正立像であるとする。
　部分透過領域４６Ｘａには、それぞれ光透過部を背景として、Ｙ方向に細長い遮光膜よりなる複数のラインパターン４８ＸがＸ方向に周期ｐ３／β（図６（Ａ）のＢ部の拡大図である図６（Ｂ）参照）で形成されている。ラインパターン４８Ｘの線幅は対応する周期ｐ３／βの１／２である。本実施形態では、周期ｐ３／βは、露光装置１００の投影光学系ＰＬの物体面側での解像限界（波長１９３ｎｍの液浸リソグラフィでの解像限界）とほぼ同じであるが、これよりわずかに大きい程度でもよい。このため、レチクルＲ２のマークパターン４６Ｘの像は、露光装置１００によってウエハＷ１の撥液層５２上のスクライブライン領域ＳＬの例えばポジ型のレジスト層に高精度に露光される（ステップ１０８）。
　図７（Ａ）は、図６（Ａ）のレチクルＲ２のマークパターン４６Ｘの像のレジスト層への露光、現像、及びスリミング後に、ウエハＷ１の撥液層５２上に形成されるレジストパターンよりなるＸ軸のレジストマークＲＰＸを示す。図７（Ａ）において、レジストマークＲＰＸは、図６（Ａ）のレチクルＲ２の部分透過領域４６Ｘａに対応するライン群領域ＲＰＸａと、遮光領域４６Ｘｂに対応する凸領域ＲＰＸｂとをＸ方向に周期ｐ１で配列したものである。また、図７（Ｂ）は、図７（Ａ）の一つのライン群領域ＲＰＸａの拡大図であり、図７（Ｃ）及び図８（Ａ）は、それぞれ図７（Ｂ）に対応する部分の拡大平面図である。
　凸領域ＲＰＸｂ（ここではライン群領域ＲＰＸａを囲む領域でもある）には、レジストパターン５４Ａｃが形成されている。そして、ライン群領域ＲＰＸａには、それぞれＸ方向に細長い凸の複数のライン状のパターン（以下、ガイドパターンと呼ぶ。）５４Ａｄが凹部７０Ａを挟んでＸ方向に周期ｐ３で形成されている。ガイドパターン５４Ａｄの線幅は、例えば周期ｐ３（ここでは波長１９３ｎｍの液浸リソグラフィでの周期換算の解像限界）の数分の１～数１０分の１程度である（図７（Ｂ）参照）。そして、この後のステップ１１２でレジストマークＲＰＸをマスクとしてウエハＷ１の撥液層５２のエッチングを行うことで、撥液層５２のライン群領域ＲＰＸａに対応する部分には、図７（Ｃ）に示すように、レジストパターン５４Ａｃと同じ位置の残存膜部５２ｂを背景として、Ｘ方向に細長い凸の複数のライン状のパターン（以下、ガイドパターンと呼ぶ。）５２ｄが凹部７０Ａを挟んでＸ方向に周期ｐ３で形成される。その後、ステップ１１４で撥液層５２のガイドパターン５２ｄ間の凹部７０Ａに中性層５５が形成される。
　本実施形態では、ステップ１１４の次に動作はステップ１２２に移行して、ウエハＷ１の中性層５５が形成された領域上にブロック共重合体を含むポリマ層５６（図８（Ｂ）参照）が形成される。そして、ポリマ層５６のアニーリングによって（ステップ１２４）、図８（Ａ）及び（Ｂ）に示すように、指向性自己組織化（ＤＳＡ）によってポリマ層５６は２種類のドメインに分離する。この場合、ウエハマーク用の複数の撥液性のガイドパターン５２ｄの上方では、ポリマ層５６は、ガイドパターン５２ｄ上で撥液性のドメイン５６Ｂとなり、複数のガイドパターン５２ｄの間で親液性のドメイン５６Ａと撥液性のドメイン５６ＢとがＸ方向に周期的に配置されるように相分離する。本実施形態では、親液性のドメイン５６ＡはＰＭＭＡ（ポリメチルメタクリレート）よりなり、撥液性のドメイン５６ＢはＰＳ（ポリスチレン）よりなる。
　その後、例えば酸素プラズマエッチングを施して、ウエハＷに形成されたドメイン５６Ａ，５６Ｂのうちの親液性のドメイン５６Ａを選択的に除去する（ステップ１２６）。さらに、残されているドメイン５６Ｂをマスクとして、中性層５５をエッチングして（ステップ１２８）、エッチングされた中性層５５をマスクとしてウエハＷ１のデバイス層（第１のデバイス層ＤＬ１とする）のエッチングを行う（ステップ１３０の前半部）。図８（Ｃ）に示すように、デバイス層ＤＬ１のスクライブライン領域ＳＬの複数のドメイン５６Ａに対応する領域にそれぞれ複数の微細な凹部ＤＬ１Ｘａが形成され、凹部ＤＬ１Ｘａに金属（例えば銅）を埋め込んでラインパターン５８Ｘを形成することで、図８（Ｄ）の複数のラインパターン５８Ｘを含む凹部領域４４Ｘａと平坦な凸部領域４４Ｘｂとが形成される。ラインパターン５８Ｘの周期ｐ３ａは、図７（Ｂ）の周期ｐ３の例えば数分の１～数１０分の１程度である。
　以上の工程によって、ウエハＷのデバイス層ＤＬ１のスクライブライン領域ＳＬには、図９に示すように、複数の金属のラインパターン５８Ｘをほぼ周期ｐ３ａ（図８（Ｄ）参照）でＸ方向に配列した凹部領域４４Ｘａと、凸部領域４４ＸｂとをＸ方向に周期ｐ１で配列したＸ軸のウエハマーク４４Ｘが形成される。
　本実施形態において、露光装置１００が備えているウエハアライメント系ＡＬＳの周期に換算した解像限界（可視域から近赤外の検出光を用いて光学的に検出できる限界）をＲｅ（ｄｅｔ）、１９３ｎｍの液浸リソグラフィでの解像限界の周期換算値をＲｅ（ｅｘｐ）とすると、ウエハマーク４４Ｘの凹部領域４４Ｘａ及び凸部領域４４Ｘｂの周期ｐ１と、解像限界Ｒｅ（ｄｅｔ）と、解像限界Ｒｅ（ｅｘｐ）と、凹部領域４４Ｘａを構成するラインパターン５８Ｘの周期ｐ３ａとの間には以下の関係がある。
　ｐ１≧Ｒｅ（ｄｅｔ）＞Ｒｅ（ｅｘｐ）＞ｐ３ａ　…（１）
　従って、ラインパターン５８Ｘの周期ｐ３ａはウエハアライメント系ＡＬＳの解像限界Ｒｅ（ｄｅｔ）よりも小さいために、ウエハアライメント系ＡＬＳで図９のウエハマーク４４Ｘの像を撮像すると、複数のラインパターン５８Ｘの個別の像は形成されない。しかしながら、領域４４Ｘａ，４４Ｘｂ間では平均的な反射率が異なるため、周期ｐ１のＸ軸のウエハマーク４４Ｘの像を検出できる。このため、ウエハマーク４４Ｘに光学的に検出できない構造が含まれていても、ウエハアライメント系ＡＬＳでウエハマーク４４Ｘの位置を高精度に検出できる。
　これに対して、図１０の比較例の凸部領域４４ＸＣｂ及び凹部領域４４ＸＣａが周期ｐ１でＸ方向に配列されたウエハマーク４４ＸＣで示すように、凸部領域４４ＸＣｂに本実施形態と同様にして、ガイドパターンによってブロック共重合体を含むポリマ層に自己組織化を行わせた場合を想定する。この場合、凸部領域４４ＸＣｂには本実施形態と同様に微細な周期で複数のラインパターン５８Ｘが配列される。さらに、凹部領域４４ＸＣａにも、そのポリマ層に比較的弱い指向性自己組織化が作用するため、凹部領域４４ＸＣａには、例えばほぼＹ方向に蛇行するような複数のラインパターン５８ＲがＸ方向に配列される。この結果、凸部領域４４ＸＣｂ及び凹部領域４４ＸＣａで反射率の差が小さくなるため、ウエハアライメント系ＡＬＳでのウエハマーク４４ＸＣの検出が困難になる恐れがある。
　上述のように本実施形態のマーク形成方法は、ウエハＷ１のデバイス層ＤＬ１上にマークパターン４６Ｘの像を露光し、マークパターン４６Ｘの像に基づいて凸領域ＲＰＸｂ（凸のライン部）を含むレジストマークＲＰＸ（又はこれに対応する撥液層５２の残存膜部５２ｂ（凸のライン部）を含むマーク）を形成するステップ１０４～１１２と、ウエハＷ１のレジストマークＲＰＸ（又はこれに対応する撥液層５２のマーク）が形成された領域の凸領域ＲＰＸｂ（又は残存膜部５２ｂ）以外の部分にブロック共重合体を含むポリマ層５６を塗布するステップ１２２と、ポリマ層５６に自己組織化領域（ドメイン５６Ａ，５６Ｂ）を形成させるステップ１２４と、その自己組織化領域の一部（ドメイン５６Ａ）を選択的に除去するステップ１２６と、その除去後の自己組織化領域を用いてウエハＷ１のデバイス層ＤＬ１を加工するステップ１２８，１３０と、を含んでいる。
　本実施形態によれば、ブロック共重合体の自己組織化を用いて回路パターンを形成する際に、同時にウエハマークを形成できるとともに、ブロック共重合体の自己組織化はウエハマークの凸領域以外の部分で行われるため、形成されたウエハマークを光学的に高精度に検出できる。
　なお、本実施形態では、以下のような変形が可能である。
　本実施形態では、図７（Ａ）のレジストパターンのライン群領域ＲＰＸａにはマークの周期方向と同じ方向（Ｘ方向）に周期的にガイドパターン５４Ａｄを形成している。しかしながら、使用するデバイス層のデバイス用パターンの構造に応じて露光装置１００の照明条件が変化するため、その照明条件によっては、ライン群領域ＲＰＸａには周期方向に直交する方向に周期的にＸ方向に伸びたガイドパターンを形成してもよい。さらに、ガイドパターンを省略することも可能である。
　また、図１１（Ａ）の第１変形例のウエハＷ２に形成されたレジストマークＲＰＸＡ，ＲＰＹＡ，ＲＰＹＢで示すように、Ｘ軸のレジストマークＲＰＸＡの枠部材５４Ｂ１で囲まれたライン群領域ＲＰＸａ（凹領域）にＸ方向に配列されるガイドパターン５４Ｂの周期ｐ３と、Ｙ軸のレジストマークＲＰＸＡ，ＲＰＹＢの枠部材５４Ｃ１で囲まれたライン群領域ＲＰＹａ（凹領域）にＹ方向に配列されるガイドパターン５４Ｃの周期ｐ４とを互いに異なる値としてもよい。この場合、ライン群領域ＲＰＸａ，ＲＰＹａ間の凸領域ＲＰＸｂ，ＲＰＹｂは平坦なレジスト部である。この第１変形例は、対応するデバイス層に形成されるデバイス用パターンのＸ方向の微細度がＹ方向に比べてより微細である場合に、Ｙ軸のガイドパターン５４Ｃを高精度に形成するために使用されてもよい。この後のブロック共重合体の自己組織化の動作は上記の実施形態と同様である。
　また、対応するデバイス層のデバイス用パターンがブロック共重合体の自己組織化によって形成される多数の微小なホール（又はビア等）を有する場合には、ライン群領域ＲＰＸａ，ＲＰＹａ（凹領域）には、図１１（Ｃ）にその一部を示すように、矩形のグリッド状のガイドパターン５４Ｅを形成してもよい。この場合、ガイドパターン５４Ｅ内の凹部７０Ｅにブロック共重合体の自己組織化によって、例えば撥液性のドメイン６２Ｂで囲まれた微小な円柱状の親液性のドメイン６２Ａを周期ｐ３よりも小さい周期ｐ５ａ等で形成する。そして、ドメイン６２Ａを選択的に除去して、撥液層５２及びデバイス層をエッチングして、円形の凹部に金属等を埋め込むことによって、凹領域に多数の微小なホールパターンが形成されたウエハマークが形成できる。このウエハマークもウエハアライメント系ＡＬＳで検出できる。
　次に、図１２（Ａ）の第２変形例のウエハＷ３で示すように、ウエハＷ３の第１のデバイス層ＤＬ１の最も微細なデバイス用パターンが図２（Ｂ）のＸ軸のＬ＆Ｓパターン４０Ｘで、第１のデバイス層ＤＬ１と異なる（例えばこの上の絶縁層６０Ａの上の）第２のデバイス層ＤＬ２の最も微細なデバイス用パターンが図２（Ｂ）のＹ軸のＬ＆Ｓパターン４０Ｙである場合を想定する。さらに、第１のデバイス層ＤＬ１のパターンの露光時にはＸ方向の解像度を高めるために、Ｘ方向に離れた２極照明が使用され、第２のデバイス層ＤＬ２のパターンの露光時にはＹ方向の解像度を高めるために、Ｙ方向に離れた２極照明が使用されるものとする。
　この場合、レジストパターンの段階では、第１のデバイス層ＤＬ１のスクライブライン領域（マーク形成領域）には、図１２（Ｂ）に示すように、Ｙ方向に細長いガイドパターン５４ＢをＸ方向に周期的に配列した構成のライン群領域ＲＰＸａ（凹領域）を凸領域ＲＰＸｂを隔ててＸ方向に複数個配列したレジストマークＲＰＸが形成される。ガイドパターン５４Ｂのもとになるレチクルのパターンの像はＸ方向の２極照明で高精度に露光される。この後は上記の実施形態と同様にブロック共重合体を含むポリマ層の指向性自己組織化を用いて、ライン群領域ＲＰＸａに対応する部分に例えばＸ方向に配列された複数のラインパターンが形成されて、ウエハマーク４４Ｘが形成される。
　一方、レジストパターンの段階で、第２のデバイス層ＤＬ２のスクライブライン領域には、図１２（Ｃ）に示すように、Ｘ方向に細長いガイドパターン５４ＣをＹ方向に周期的に配列した構成のライン群領域ＲＰＹａを凸領域ＲＰＹｂを隔ててＹ方向に複数個配列したレジストマークＲＰＹＡ，ＲＰＹＢが形成される。ガイドパターン５４Ｃのもとになるレチクルのパターンの像はＹ方向の２極照明で高精度に露光される。この後は上記の実施形態と同様にブロック共重合体を含むポリマ層の指向性自己組織化を用いて、ライン群領域ＲＰＹａに対応する部分に例えばＹ方向に配列された複数のラインパターンが形成されて、ウエハマーク４４ＹＡ，４４ＹＢが形成される。その後、ウエハＷ３のアライメント時には、ウエハアライメント系ＡＬＳによってデバイス層ＤＬ１のＸ軸のウエハマークとデバイス層ＤＬ２のＹ軸のウエハマークとを検出することで、ウエハＷ３のＸ方向及びＹ方向のアライメントを行うことができる。
　次に、上記の各実施形態のパターン形成方法を用いてＳＲＡＭ等の半導体デバイス（電子デバイス）を製造する場合、半導体デバイスは、図１３に示すように、半導体デバイスの機能・性能設計を行うステップ２２１、この設計ステップに基づいたマスク（レチクル）を製作するステップ２２２、半導体デバイス用の基板（又はウエハの基材）を製造するステップ２２３、基板処理ステップ２２４、デバイス組み立てステップ（ダイシング工程、ボンディング工程、パッケージ工程などの加工プロセスを含む）２２５、及び検査ステップ２２６等を経て製造される。また、その基板処理ステップ２２４は、上記の実施形態のパターン形成方法を含み、そのパターン形成方法は、露光装置でレチクルのパターンを基板に露光する工程、露光した基板を現像する工程、並びに現像した基板の加熱（キュア）及びエッチングを行う工程などを含んでいる。
　言い換えると、このデバイス製造方法は、基板処理ステップ２２４を含み、この基板処理ステップ２２４は、上記の各実施形態のうちのいずれかのパターン形成方法を用いて基板上にデバイス用パターン及びウエハマークを形成する工程を含んでいる。
　このデバイスの製造方法によれば、露光装置の解像限界よりも微細な回路パターンを含む半導体デバイスを、露光装置を用いて高い重ね合わせ精度で高精度に製造できる。
　なお、上記の実施形態で製造対象のデバイスは、ＳＲＡＭ以外のＤＲＡＭ、ＣＰＵ、ＤＳＰ等の任意の半導体デバイスが可能である。さらに、半導体デバイス以外の撮像素子、ＭＥＭＳ(Microelectromechanical Systems)等の電子デバイス（マイクロデバイス）を製造する際にも上記の実施形態のパターン形成方法が適用可能である。
　また、上記の実施形態において、露光装置としては、液浸型でないドライ型の露光装置を使用してもよい。また、紫外光を露光光とする露光装置以外に、露光光として波長が数ｎｍ～数１０ｎｍ程度のＥＵＶ光（Extreme Ultraviolet Light）を用いるＥＵＶ露光装置、又は電子ビームを露光光とする電子ビーム露光装置等を用いてもよい。
　また、上記の実施形態では、ブロック共重合体として、（ＰＳ－ｂ－ＰＭＭＡ）よりなるジブロック共重合体が使用されている。その他にブロック共重合体として使用可能なものとしては、例えば、ポリ（スチレン－ｂ－ビニルピリジン）、ポリ（スチレン－ｂ－ブタジエン）、ポリ（スチレン－ｂ－イソプレン）、ポリ（スチレン－ｂ－メチルメタクリレート）、ポリ（スチレン－ｂ－アルケニル芳香族）、ポリ（イソプレン－ｂ－エチレンオキシド）、ポリ（スチレン－ｂ－（エチレン－プロピレン））、ポリ（エチレンオキシド－ｂ－カプロラクトン）、ポリ（ブタジエン－ｂ－エチレンオキシド）、ポリ（スチレン－ｂ－ｔ－ブチル（メタ）アクリレート）、ポリ（メチルメタクリレート－ｂ－ｔ－ブチルメタクリレート）、ポリ（エチレンオキシド－ｂ－プロピレンオキシド）、ポリ（スチレン－ｂ－テトラヒドロフラン）、ポリ（スチレン－ｂ－イソプレン－ｂ－エチレンオキシド）、ポリ（スチレン－ｂ－ジメチルシロキサン）、若しくはポリ（メチルメタクリレート－ｂ－ジメチルシロキサン）、又はこれらのブロック共重合体の少なくとも１つを含む組合せなどのジブロック又はトリブロックの共重合体等がある。さらに、ブロック共重合体として、ランダム共重合体も使用可能である。
　ブロック共重合体は、さらなる処理を行うことができる全体的な分子量及び多分散性を有することが望ましい。
　また、ブロック共重合体を含むポリマ層の塗布は、このポリマ層を溶媒に溶かした液体を塗布した後で例えば溶媒を揮発させる溶媒キャスティング法で行うことも可能である。この場合に使用できる溶媒は、ブロック共重合体の成分、及び仮に使用する場合には種々の添加物の溶解度条件により変化する。これらの成分及び添加物に対する例示的なキャスティング溶媒には、プロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）、エトキシエチルプロピオナート、アニソール、乳酸エチル、２－ヘプタノン、シクロヘキサノン、酢酸アミル、γ－ブチロラクトン（ＧＢＬ）、トルエンなどが含まれる。
　また、ブロック共重合体を含むポリマ層に添加可能な添加物は、付加的なポリマ（ホモポリマ、星型ポリマ及び共重合体、超分岐ポリマ、ブロック共重合体、グラフト共重合体、超分岐共重合体、ランダム共重合体、架橋ポリマ、並びに無機含有ポリマを含む）、小分子、ナノ粒子、金属化合物、無機含有分子、界面活性剤、光酸発生剤、熱酸発生剤、塩基消光剤、硬化剤、架橋剤、鎖延長剤、及び前述物の少なくとも１つを含む組合せからなる群から選択することができる。ここで、1つ又は複数の添加物は、ブロック共重合体と共に会合(associate)して、1つ又は複数の自己組織化ドメインの部分を形成する。
　なお、本発明は上述の実施形態に限定されず、本発明の要旨を逸脱しない範囲で種々の構成を取り得る。
　Ｒ１，Ｒ２…レチクル、Ｗ…ウエハ（基板）、ＡＬＳ…ウエハアライメント系、ＳＬ…スクライブライン領域、ＳＡ…ショット領域、ＲＰＸ…レジストマーク、ＤＬ１…デバイス層、４４Ｘ，４４ＹＡ，４４ＹＢ…ウエハマーク、４４Ｘａ，４４ＹＡ…凹部領域、４４Ｘｂ，４４Ｙｂ…凸部領域、４６Ｘ，４６ＹＢ…マークパターン、５０…基材、５２…撥液層、５４…レジスト層、５４Ｂ，５４Ｃ…ガイドパターン、５５…中性層、５６…ＢＣＰを含むポリマ層、５６Ａ…親液性のドメイン、５６Ｂ…撥液性のドメイン、１００…露光装置

Claims (8)

  1. 　基板上にブロック共重合体を含むポリマ層が付着可能な中間層を形成することと、
    　前記形成された中間層の一部を除去することと、
    　前記中間層が除去された領域に位置決め用のマークを形成することと、
    　前記中間層上に前記ブロック共重合体を含むポリマ層を塗布してデバイスパターンを形成することと、
    　を含み、
    　前記中間層を介さずに前記位置決め用のマークが前記基板上に形成されるとともに、前記中間層を介して前記ポリマ層が前記基板上に形成されることを特徴とするマーク形成方法。
  2. 　前記ポリマ層に自己組織化領域を形成させることと、
    　前記自己組織化領域の一部を選択的に除去することと、
    　前記自己組織化領域の選択的に除去された部分を介して前記基板の被加工層のデバイスパターン形成領域を加工することと、
    を含むことを特徴とする請求項１に記載のマーク形成方法。
  3. 　前記中間層のうち、デバイスパターン形成領域にある部分の一部を除去することを含むことを特徴とする請求項１又は２に記載のマーク形成方法。
  4. 　基板のマーク形成層上に第１マーク像を露光し、前記第１マーク像に基づいて凸のライン部を含む第２マークを形成することと、
    　前記基板の前記第２マークが形成された領域の前記凸のライン部以外の部分にブロック共重合体を含むポリマ層を塗布することと、
    　前記ポリマ層に自己組織化領域を形成させることと、
    　前記自己組織化領域の一部を選択的に除去することと、
    　前記除去後の前記自己組織化領域を用いて前記基板の前記マーク形成層を加工することと、
    を含むことを特徴とするマーク形成方法。
  5. 　前記第２マークは、前記凸のライン部以外の部分に第１方向に周期的に形成された凸のライン状の複数のガイドパターンを含み、
    　前記ポリマ層を塗布するときに、前記複数のガイドパターン間の複数の凹部に前記ポリマ層を塗布し、
    　前記ポリマ層に自己組織化領域を形成させるときに、前記複数の凹部の前記ポリマ層に前記第１方向に周期性を持つ自己組織化領域を形成することを特徴とする請求項４に記載のマーク形成方法。
  6. 　前記第２マークは、第１方向に周期的に配列された複数の凸の第１ライン部と、前記第１方向に直交する第２方向に周期的に配列された複数の凸の第２ライン部と、前記複数の凸の第１ライン部間に前記第１方向に周期的に形成された凸のライン状の複数の第１ガイドパターンと、前記複数の凸の第２ライン部間に前記第２方向に周期的に形成された凸のライン状の複数の第２ガイドパターンとを含むことを特徴とする請求項５に記載のマーク形成方法。
  7. 　前記複数の第１ガイドパターンの周期と前記複数の第２ガイドパターンの周期とが異なることを特徴とする請求項６に記載のマーク形成方法。
  8. 　請求項１～７のいずれか一項に記載のマーク形成方法を用いて基板に層間の位置合わせ用のマークを形成することと、
    　前記位置合わせ用のマークを用いて位置合わせを行って、前記基板を露光することと、
    　前記露光された基板を処理することと、を含むデバイス製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027228A (ja) * 2012-07-30 2014-02-06 Tokyo Electron Ltd 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
JP2014072313A (ja) * 2012-09-28 2014-04-21 Toshiba Corp アライメント計測システム、重ね合わせ計測システム及び半導体装置の製造方法
JP2018078321A (ja) * 2013-03-27 2018-05-17 株式会社ニコン マーク形成方法、マーク検出方法、及びデバイス製造方法
CN109390322A (zh) * 2017-08-04 2019-02-26 爱思开海力士有限公司 具有指示图案的半导体封装

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014010592A1 (ja) * 2012-07-10 2014-01-16 株式会社ニコン マーク形成方法及びデバイス製造方法
US10156797B2 (en) * 2014-02-17 2018-12-18 Asml Netherlands, B.V. Method of determining edge placement error, inspection apparatus, patterning device, substrate and device manufacturing method
US10317254B2 (en) * 2014-03-27 2019-06-11 Ams Sensors Singapore Pte. Ltd. Optical encoder system
JP6953999B2 (ja) * 2017-10-26 2021-10-27 東京エレクトロン株式会社 半導体装置の製造方法及び基板処理装置
JP2020041859A (ja) * 2018-09-07 2020-03-19 キオクシア株式会社 位置計測方法、位置計測装置および半導体装置の製造方法
JP2020047634A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 パターン形成方法、マスタテンプレートおよびテンプレートの製造方法
CN113625527B (zh) * 2021-07-19 2023-11-07 华虹半导体(无锡)有限公司 翘曲晶圆对位标记设置方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004527905A (ja) * 2001-03-14 2004-09-09 ユニバーシティー オブ マサチューセッツ ナノ製造
JP2005284100A (ja) * 2004-03-30 2005-10-13 Toshiba Corp 空孔の形成方法および磁気抵抗効果素子の製造方法
JP2008036491A (ja) * 2006-08-03 2008-02-21 Nippon Telegr & Teleph Corp <Ntt> パターン形成方法及びモールド
JP2009182319A (ja) * 2008-01-29 2009-08-13 Samsung Electronics Co Ltd ブロック共重合体を利用した半導体素子の微細パターンの形成方法
JP2011249817A (ja) * 2011-06-29 2011-12-08 Toshiba Corp テンプレートおよびパターン形成方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2790416B2 (ja) * 1993-08-26 1998-08-27 沖電気工業株式会社 アライメントマーク配置方法
TW546699B (en) * 2000-02-25 2003-08-11 Nikon Corp Exposure apparatus and exposure method capable of controlling illumination distribution
US8993221B2 (en) * 2012-02-10 2015-03-31 Pixelligent Technologies, Llc Block co-polymer photoresist
KR101512884B1 (ko) 2004-06-09 2015-04-16 가부시키가이샤 니콘 노광 장치 및 디바이스 제조 방법
US7384852B2 (en) * 2006-10-25 2008-06-10 International Business Machines Corporation Sub-lithographic gate length transistor using self-assembling polymers
US8097175B2 (en) * 2008-10-28 2012-01-17 Micron Technology, Inc. Method for selectively permeating a self-assembled block copolymer, method for forming metal oxide structures, method for forming a metal oxide pattern, and method for patterning a semiconductor structure
US8215074B2 (en) * 2008-02-05 2012-07-10 International Business Machines Corporation Pattern formation employing self-assembled material
US8426313B2 (en) * 2008-03-21 2013-04-23 Micron Technology, Inc. Thermal anneal of block copolymer films with top interface constrained to wet both blocks with equal preference
US8475669B2 (en) * 2008-12-30 2013-07-02 HGST Netherlands B.V. System, method and apparatus for master pattern generation, including servo patterns, for ultra-high density discrete track media using e-beam and self-assembly of block copolymer microdomains
CN101789391B (zh) * 2009-01-23 2012-08-22 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US8114306B2 (en) 2009-05-22 2012-02-14 International Business Machines Corporation Method of forming sub-lithographic features using directed self-assembly of polymers
NL2004531A (nl) * 2009-05-29 2010-11-30 Asml Netherlands Bv Apparatus and method for providing resist alignment marks in a double patterning lithographic process.
JP4823346B2 (ja) * 2009-09-24 2011-11-24 株式会社東芝 テンプレートおよびパターン形成方法
CN102933628A (zh) 2010-06-04 2013-02-13 Asml荷兰有限公司 可自组装的聚合物和用于平版印刷术的方法
US8216943B2 (en) * 2010-06-29 2012-07-10 Micron Technology, Inc. Epitaxial growth method
JP2012099729A (ja) * 2010-11-04 2012-05-24 Toshiba Corp テンプレート、テンプレートの形成方法及び半導体装置の製造方法
JP5112500B2 (ja) * 2010-11-18 2013-01-09 株式会社東芝 パターン形成方法
US9684234B2 (en) * 2011-03-24 2017-06-20 Uchicago Argonne, Llc Sequential infiltration synthesis for enhancing multiple-patterning lithography
KR20130034778A (ko) * 2011-09-29 2013-04-08 주식회사 동진쎄미켐 유도된 자가정렬 공정을 이용한 반도체 소자의 미세패턴 형성 방법
JP2013187387A (ja) * 2012-03-08 2013-09-19 Toshiba Corp パターン形成方法
NL2010402A (en) * 2012-03-28 2013-10-01 Asml Netherlands Bv Methods of providing patterned templates for self-assemblable block copolymers for use in device lithography.
US9086621B2 (en) * 2012-04-20 2015-07-21 Asml Netherlands B.V. Methods for providing spaced lithography features on a substrate by self-assembly of block copolymers
WO2014010592A1 (ja) * 2012-07-10 2014-01-16 株式会社ニコン マーク形成方法及びデバイス製造方法
JP6239813B2 (ja) * 2012-07-18 2017-11-29 株式会社Ｓｃｒｅｅｎセミコンダクターソリューションズ 基板処理装置および基板処理方法
JP5813607B2 (ja) * 2012-09-27 2015-11-17 株式会社東芝 パターン形成方法及びリソグラフィ原版の製造方法
US9064821B2 (en) * 2013-08-23 2015-06-23 Taiwan Semiconductor Manufacturing Co. Ltd. Silicon dot formation by self-assembly method and selective silicon growth for flash memory
US9230820B2 (en) * 2013-10-30 2016-01-05 HGST Netherlands B.V. Method for directed self-assembly (DSA) of a block copolymer (BCP) using a blend of a BCP with functional homopolymers
US20150303055A1 (en) * 2014-04-16 2015-10-22 GlobalFoundries, Inc. Methods for fabricating integrated circuits including surface treating for directed self-assembly

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004527905A (ja) * 2001-03-14 2004-09-09 ユニバーシティー オブ マサチューセッツ ナノ製造
JP2005284100A (ja) * 2004-03-30 2005-10-13 Toshiba Corp 空孔の形成方法および磁気抵抗効果素子の製造方法
JP2008036491A (ja) * 2006-08-03 2008-02-21 Nippon Telegr & Teleph Corp <Ntt> パターン形成方法及びモールド
JP2009182319A (ja) * 2008-01-29 2009-08-13 Samsung Electronics Co Ltd ブロック共重合体を利用した半導体素子の微細パターンの形成方法
JP2011249817A (ja) * 2011-06-29 2011-12-08 Toshiba Corp テンプレートおよびパターン形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027228A (ja) * 2012-07-30 2014-02-06 Tokyo Electron Ltd 基板処理方法、プログラム、コンピュータ記憶媒体及び基板処理システム
JP2014072313A (ja) * 2012-09-28 2014-04-21 Toshiba Corp アライメント計測システム、重ね合わせ計測システム及び半導体装置の製造方法
JP2018078321A (ja) * 2013-03-27 2018-05-17 株式会社ニコン マーク形成方法、マーク検出方法、及びデバイス製造方法
CN109390322A (zh) * 2017-08-04 2019-02-26 爱思开海力士有限公司 具有指示图案的半导体封装

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Publication number Publication date
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