JP6083399B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP6083399B2
JP6083399B2 JP2014034552A JP2014034552A JP6083399B2 JP 6083399 B2 JP6083399 B2 JP 6083399B2 JP 2014034552 A JP2014034552 A JP 2014034552A JP 2014034552 A JP2014034552 A JP 2014034552A JP 6083399 B2 JP6083399 B2 JP 6083399B2
Authority
JP
Japan
Prior art keywords
radiating plate
semiconductor chip
heat radiating
sealing resin
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2014034552A
Other languages
English (en)
Other versions
JP2015159258A (ja
Inventor
憲宗 織本
憲宗 織本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2014034552A priority Critical patent/JP6083399B2/ja
Publication of JP2015159258A publication Critical patent/JP2015159258A/ja
Application granted granted Critical
Publication of JP6083399B2 publication Critical patent/JP6083399B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、半導体チップが封止樹脂によって封止されている半導体装置及びその製造方法に関する。
特許文献1には半導体装置が開示されている。特許文献1の半導体装置は、横に並んだ一対の半導体チップを備えている。半導体チップの裏面側には放熱板が配置されており、半導体チップと放熱板がはんだを介して接合されている。また、一対の半導体チップは、それぞれ封止樹脂により封止されている。一方側の半導体チップを封止する封止樹脂と他方側の半導体チップを封止する封止樹脂との間には、封止樹脂による応力を緩和するための隙間(溝)が形成されている。
特開2012−146745号公報
半導体装置では、半導体チップを効率的に冷却するために半導体チップの裏面側だけでなく表面側にも放熱板を配置することがある。特許文献1の技術では、半導体チップの表面側と裏面側の両側に放熱板を配置すると、一方側と他方側の半導体チップを封止する封止樹脂の間に応力緩和用の隙間(溝)を形成することができない。そこで本発明は、半導体チップの表面側と裏面側の両側に放熱板が配置された構成において、封止樹脂による応力を緩和するための技術を提供する。
本発明に係る半導体装置は、第1表面と前記第1表面の反対側に位置する第2表面とを有する第1の半導体チップと、前記第1の半導体チップに所定間隔をあけて隣接する第2の半導体チップと、前記第1表面にはんだを介して接合され、表面および裏面を有し、表裏面を貫通する貫通孔が形成された第1放熱板と、前記第2表面にはんだを介して接合された第2放熱板と、を備えている。また、この半導体装置は、前記第1放熱板と前記第2放熱板の間に充填されて前記半導体チップを封止する封止樹脂であって、隣接する2つの前記半導体チップの間において前記貫通孔と連通するように空洞が形成され、前記第2放熱板と前記空洞との間に存在している封止樹脂を備えている。
この半導体装置では、第1放熱板と第2放熱板の間の封止樹脂に貫通孔と連通する空洞が形成されているので、封止樹脂で発生する応力を緩和することができる。
本発明に係る半導体装置の製造方法は、第1表面と前記第1表面の反対側に位置する第2表面とを有する複数の半導体チップと、前記第1表面にはんだを介して接合されており、その表裏面を貫通する貫通孔が形成されている第1放熱板と、前記第2表面にはんだを介して接合された第2放熱板と、を備えるモジュールを成形型にセットするセット工程であって、前記成形型が備える突起部が前記貫通孔に挿入され、前記突起部の先端が隣接する2つの前記半導体チップの間において前記第1放熱板と前記第2放熱板の間に配置され、前記先端と前記第2放熱板との間に隙間が形成されるように前記モジュールをセットするセット工程を備えている。また、この製造方法は、前記成形型にセットされた前記モジュールの前記第1放熱板と前記第2放熱板の間に封止樹脂を充填して前記半導体チップを封止する封止工程を備えている。
このような構成によれば、封止工程により、半導体チップが封止樹脂で封止されると共に、突起部の形状に対応する空洞が封止樹脂に形成される。よって、半導体チップと封止樹脂の熱膨張率の差などにより応力が発生したとしても、空洞により応力を逃がすことができ、応力を緩和することができる。また、第1放熱板に形成された貫通孔に突起部を挿入し、突起部が貫通孔に挿入された状態で封止樹脂を充填するだけで応力緩和用の空洞を形成することができる。これにより、貫通孔を利用して空洞を容易に形成することができる。よって、封止樹脂による応力を緩和するための構成を容易に形成することができる。
実施形態に係る半導体装置の断面図である。 図1のII−II断面図である。 表面側放熱板の平面図である。 半導体装置の製造方法を説明するための図である。 図4のIV−IV断面図である。 他の実施形態に係る半導体装置の断面図である。 図6のVII−VII断面図である。 更に他の実施形態に係る半導体装置の断面図である。 更に他の実施形態に係る半導体装置の断面図である。 図9に示す半導体装置の製造方法を説明するための図である。 図9に示す半導体装置の製造方法を説明するための図である(2)。 図9に示す半導体装置の製造方法を説明するための図である(3)。 更に他の実施形態に係る半導体装置の要部を拡大して示す断面図である。
以下に説明する実施例の主要な特徴を列記する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
(特徴1)半導体装置において、第1放熱板に貫通孔が複数形成されていてもよい。また、封止樹脂に貫通孔と連通する空洞が複数形成されていてもよい。また、複数の空洞が半導体チップの外側に形成されており、半導体チップを取り囲んでいてもよい。
(特徴2)第2放熱板と空洞との間に存在する封止樹脂を押圧する押圧部材が空洞に挿入されていてもよい。
(特徴3)貫通孔を閉塞する閉塞樹脂を更に備えていてもよい。
(特徴4)半導体装置の製造方法は、封止樹脂及び貫通孔から突起部を引き抜く引抜工程を更に備えていてもよい。
(特徴5)半導体装置の製造方法は、貫通孔に閉塞樹脂を充填し、充填した閉塞樹脂を硬化させることにより貫通孔を閉塞樹脂により閉塞する閉塞工程を更に備えていてもよい。
以下、実施形態について添付図面を参照して説明する。実施形態に係る半導体装置1は、図1及び図2に示すように、複数の半導体チップ2と、半導体チップ2にはんだ7を介して接合された放熱板3(表面側放熱板31及び裏面側放熱板32)とを備えている。また、半導体装置1は、表面側放熱板31と裏面側放熱板32の間に充填された封止樹脂5を備えている。
複数の半導体チップ2は、互いに間隔をあけて並んで配置されている。本実施形態では2つの半導体チップ2を用いている。複数(2つ)の半導体チップ2(第1の半導体チップおよび第1の半導体チップ)は所定間隔をあけて隣接している。複数の半導体チップ2としては、IGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal Oxide Semiconductor Field Effect Transistor)等を例示することができる。複数の半導体チップ2は、表面21(第1表面の一例)及び裏面22(第2表面の一例)を有している。複数の半導体チップ2は、表面側放熱板31と裏面側放熱板32の間に配置されている。複数の半導体チップ2で発生した熱が表面側放熱板31及び裏面側放熱板32に伝達されて外部に放熱される。複数の半導体チップ2にはボンディングワイヤを介して小信号用の端子が接続されている(図示省略)。
半導体チップ2と表面側放熱板31との間にはスペーサー8が配置されている。スペーサー8は、例えば銅(Cu)等の金属から形成されており、導電性を有している。はんだ7は、裏面側放熱板32と半導体チップ2との間、半導体チップ2とスペーサー8との間、およびスペーサー8と表面側放熱板31との間にそれぞれ充填されている。これにより、半導体チップ2、スペーサー8、表面側放熱板31及び裏面側放熱板32がはんだ7により互いに固定されている。
表面側放熱板31(第1放熱板の一例)および裏面側放熱板32(第2放熱板の一例)は、互いに間隔をあけた状態で縦方向(z方向)に対向するように配置されている。図3に示すように、表面側放熱板31は、平面視における形状が四角形である平板状の部材である。図示していないが、裏面側放熱板32も、平面視における形状が四角形である平板状の部材である。表面側放熱板31および裏面側放熱板32は、例えば銅(Cu)やアルミニウム(Al)等の熱伝導性を有する金属により形成されている。表面側放熱板31は、半導体チップ2の表面側に配置されており、半導体チップ2の上方を覆っている。裏面側放熱板32は、半導体チップ2の裏面側に配置されており、半導体チップ2の下方を覆っている。表面側放熱板31は、半導体チップ2の表面21にはんだを介して固定されている。裏面側放熱板32は、半導体チップ2の裏面22にはんだを介して固定されている。表面側放熱板31および裏面側放熱板32の一方面は半導体チップ2側を向いており、他方面は外方を向いて露出している。表面側放熱板31および裏面側放熱板32は、半導体チップ2で発生した熱を外部に放熱する。表面側放熱板31および裏面側放熱板32は電極としての機能も有している。また、表面側放熱板31および裏面側放熱板32には、それぞれパワー端子が接続されている(図示省略)。
図1、3に示すように、表面側放熱板31には、その表裏面を貫通する1つの貫通孔30が形成されている。一方、裏面側放熱板32には貫通孔が形成されていない。貫通孔30は、表面側放熱板31の中央部に形成されている。貫通孔30は、表面側放熱板31をその厚み方向に沿って見たときに、隣接する2つの半導体チップ2の間に位置している。図3に示すように、貫通孔30は、表面側放熱板31の一端側から他端側に向かってy方向に直線状に延びている。貫通孔30は、半導体チップ2の表面21及び裏面22と平行な方向(y方向)に沿って延びている。貫通孔30のy方向の長さは半導体チップ2のy方向の長さより長い。貫通孔30のy方向の端部は、表面側放熱板31の周縁の近傍に位置している。
表面側放熱板31および裏面側放熱板32の外部に露出した面には、冷却器9を取り付けることができる。冷却器9によって表面側放熱板31および裏面側放熱板32を介して半導体チップ2を冷却する。冷却器9と表面側放熱板31および裏面側放熱板32の間には、例えば絶縁板とグリスにより電気的な絶縁を取っている。半導体チップ2は、その表面側および裏面側から冷却される。冷却器9としては水冷式あるいは空冷式の公知の構成を用いることができる。
表面側放熱板31と裏面側放熱板32の間の封止樹脂5は、半導体チップ2の周囲に充填されており、半導体チップ2を覆っている。封止樹脂5は、表面側放熱板31及び裏面側放熱板32に密着している。封止樹脂5は例えばエポキシ樹脂などの封止用の公知の樹脂を用いることができる。封止樹脂5は、半導体チップ2を封止している。封止樹脂5には空洞4が形成されている。本実施形態では1つの空洞4が形成されている。また、封止樹脂5は薄肉部51を有している。薄肉部51は、空洞4と裏面側放熱板32が対向する部分に形成されている。薄肉部51は、空洞4と裏面側放熱板32の間に形成されている。
空洞4は、表面側放熱板31と裏面側放熱板32の間に形成されている。図2に示すように、空洞4は、表面側放熱板31と裏面側放熱板32に沿ってy方向に延びている。空洞4は、半導体チップ2の表面21及び裏面22と平行な方向(y方向)に沿って直線状に延びている。空洞4は、放熱板3(表面側放熱板31及び裏面側放熱板32)の一端側から他端側に向かって延びている。空洞4のy方向の端部は、表面側放熱板31及び裏面側放熱板32の周縁の近傍に位置している。空洞4は、隣接する2つの半導体チップ2の間に形成されている。空洞4は、半導体チップ2より内側(一対の半導体チップ2が向かい合う側)に形成されている。空洞4は、半導体チップ2に隣接している。空洞4は、表面側放熱板31に形成された貫通孔30と連通している。空洞4は、表面側放熱板31から裏面側放熱板32に向かって(z方向に)延びている(図1参照)。空洞4が形成されることにより封止樹脂5の厚みが薄くなっている部分に薄肉部51が形成されている。空洞4の内部は何も充填されていない。空洞4の断面形状は特に限定されるものではない。
次に上述の半導体装置を製造する方法について説明する。半導体装置を製造するときはまず、複数の半導体チップ2と、半導体チップ2にはんだ7を介して接合された放熱板3(表面側放熱板31および裏面側放熱板32)とを備えるモジュールを準備する(準備工程)。半導体チップ2及び放熱板3(表面側放熱板31および裏面側放熱板32)の構成については上述したので説明を省略する。
次に、図4及び図5に示すように、半導体チップ2、表面側放熱板31、および裏面側放熱板32を備えるモジュール60を成形型100にセットする(セット工程)。成形型100は、金属の上型101と、金属の下型102を備えている。上型101と下型102を閉じると、収容室110が形成される。また、上型101には、突起部103が固定されている。突起部103は、上型101の下面から下方(すなわち、収容室110内)に向かって突出している。上型101の中央部に突起部103が固定されている。また、突起部103は、図4、5のy方向に沿って伸びている。上型101には注入口106が形成されており、注入口106から収容室110に封止樹脂5を注入することができる。
セット工程では、図4に示すように、上型101が表面側放熱板31の上に配置され、下型102が裏面側放熱板32の下に配置されるように、モジュール60を収容室110内に配置する。表面側放熱板31が上型101の内面に密着し、裏面側放熱板32が下型102の内面に密着する。また、上型101を下型102に対して閉じる際に、突起部103を表面側放熱板31の貫通孔30に挿入する。突起部103と貫通孔30の間にはある程度隙間を設けてもよい。モジュール60を成形型100にセットした状態では、突起部103は隣接する2つの半導体チップ2の間に配置される。すなわち、突起部103は、一対の半導体チップ2が向かい合う領域内に突出する。突起部103は、裏面側放熱板32の近傍まで延びている。突起部103は、半導体チップ2の上面21より下側の高さ位置まで延びている。突起部103の先端は裏面側放熱板32から離間している。すなわち、突起部103の先端113と裏面側放熱板32との間には隙間151が形成されている。また、モジュール60を成形型100にセットした状態では、突起部103は、表面側放熱板31と裏面側放熱板32に沿って(y方向)に延びている。突起部103のy方向の端部は、表面側放熱板31及び裏面側放熱板32の周縁の近傍に位置している。
モジュール60に対して成形型100を配置した後、図4に示すように、成形型100の内部に封止樹脂5を充填して半導体チップ2を封止する(封止工程)。封止樹脂5は、注入口106から収容室110に注入される。注入された封止樹脂5は、表面側放熱板31と裏面側放熱板32の間に充填される。また、半導体チップ2の周囲に充填され、半導体チップ2を封止する。また、封止樹脂5は、突起部103の周囲に充填され、突起部103を覆う。上型101と下型102が封止樹脂5の外形を画定し、突起部103により空洞4が形成される。封止樹脂5は、時間が経過すると硬化する。封止工程により、半導体チップ2が封止樹脂5で封止されると共に、突起部103の形状に対応する空洞4が封止樹脂5に形成される。また、樹脂5は、突起部103と裏面側放熱板32の間の隙間151にも充填される。隙間151に充填された封止樹脂5により薄肉部51が形成される。突起部103の先端113は湾曲しており、下方に向かって突出している。このため、空洞4の底面の断面形状も湾曲した形状となる。
続いて、封止樹脂5から突起部103を引き抜く(引抜工程)。より詳細には、上型101を取り外すことにより突起部103を封止樹脂5から引き抜くことができる。封止樹脂5から突起部103を引き抜き易くするために、突起部103の表面に離型剤を塗布しておいてもよい。離型剤としては、例えばフッ素系やシリコン系の離型剤を用いることができる。これにより、封止樹脂5に空洞4が形成された半導体装置1が製造される。
上述の説明から明らかなように、実施形態に係る半導体装置1によれば、封止樹脂5に空洞4が形成されているので、半導体チップ2と封止樹脂5の熱膨張率の差などにより応力が発生したとしても、空洞4により応力を逃がすことができ、応力を緩和することができる。また、上述の実施形態によれば、表面側放熱板31に形成された貫通孔30に突起部103を挿入し、突起部103が貫通孔30に挿入された状態で封止樹脂5を充填するだけで応力緩和用の空洞4を形成することができる。これにより、貫通孔30を利用して空洞4を容易に形成することができる。よって、封止樹脂による応力を緩和するための構成を容易に形成することができる。また、空洞4と裏面側放熱板32の間に封止樹脂5が充填されているので、裏面側放熱板32と半導体チップ2を接合しているはんだ7を封止樹脂5で覆うことができる。これにより、はんだ7を保護することができる。
また、成形型100の内部に封止樹脂5を充填するときに、突起部103の先端113が裏面側放熱板32から離間しているので、突起部103の先端113と裏面側放熱板32の間に封止樹脂5を充填することができる。また、表面側放熱板31に予め貫通孔30が形成されているので、空洞4を形成するときにその位置決めが容易になる。また、隣接する半導体チップ2と半導体チップ2の間に空洞4が形成されているので、バランス良く応力を緩和することができる。
以上、一実施形態について説明したが、具体的な態様は上記実施形態に限定されるものではない。以下の説明において、上述の説明における構成と同様の構成については、同一の符号を付して説明を省略する。上記実施形態では、隣接する半導体チップ2と半導体チップ2の間の位置に貫通孔30及び空洞4が形成されていたが、貫通孔30及び空洞4の位置は特に限定されるものではない。例えば、図6及び図7に示すように、貫通孔30および空洞4が半導体チップ2より外側に形成されていてもよい。図6及び図7に示す例では、表面側放熱板31に複数の貫通孔30が形成されている。複数の貫通孔30は、平面視において半導体チップ2の周囲に形成されており、半導体チップ2を取り囲んでいる。複数の貫通孔30は互いに離間している。また、複数の貫通孔30に対応する位置に複数の空洞4が形成されている。各空洞4は各貫通孔30に連通している。半導体チップ2より外側の空洞4は、半導体チップ2と封止樹脂5の周縁部との間に形成されている。空洞4と空洞4の間に半導体チップ2が配置されている。複数の空洞4が半導体チップ2を取り囲んでいる。複数の空洞4は半導体チップ2の側辺に沿って半導体チップ2の周囲に形成されている。また、このような空洞4を備える半導体装置1を製造するときは、型配置工程において複数の貫通孔30にそれぞれ突起部103を挿入する。
また、上記実施形態では隣接する半導体チップ2と半導体チップ2の間の空洞4が形成されていたが、半導体チップ2と半導体チップ2の間の空洞4を形成せずに省略することもできる。また、それに応じて貫通孔30を省略することもできる。また、空洞4及び貫通孔30の数は限定されるものではなく、1つ又は複数の空洞4及び貫通孔30を形成することができる。
また、更に他の実施形態では、図8に示すように、空洞4にバネ44(押圧部材の一例)が配置されていてもよい。また、貫通孔30に閉塞樹脂35が配置されていてもよい。閉塞樹脂35は、貫通孔30に充填されており、貫通孔30を閉塞している。閉塞樹脂35の表面と表面側放熱板31の表面は高さが揃えられて平坦になっている。閉塞樹脂35は、表面側放熱板31に固定されている。空洞4の底部には、支持部材45が、配置されている。支持部材45は、封止樹脂5に接触している。バネ44の上端は閉塞樹脂35に固定されている。バネ44の下端は支持部材45に固定されている。バネ44は、金属から形成されており、上下から圧縮された状態で空洞4に挿入されている。バネ44が支持部材45を介して封止樹脂5を押圧する。これにより、封止樹脂5が裏面側放熱板32に向けて押圧される。閉塞樹脂35及び支持部材45は、熱伝導性及び絶縁性を有している。閉塞樹脂35及び支持部材45の材質としては、例えばエンジニアリングプラスチックを用いることができる。より詳細には、ポリフェニレンスルフィド樹脂(PPS)等を用いることができる。このような構成によれば、封止樹脂5を裏面側放熱板32に向けて押圧するので、冷却性能を高めることができる。
また、更に他の実施形態では、図9に示すように、空洞4にバネ44を配置せずに、貫通孔30を閉塞樹脂35によって閉塞してもよい。また、図9に示す構成の半導体装置1を製造するときは、封止樹脂5から突起部103を引き抜く引抜工程を行った後に、貫通孔30に閉塞樹脂35を充填する(閉塞工程)。より詳細には、図10に示すように、まず基台90に配置された閉塞樹脂35を準備する。そして、表面側放熱板31に形成された貫通孔30を下方に向け、閉塞樹脂35に貫通孔30を近づけてゆく。続いて、図11に示すように、閉塞樹脂35を貫通孔30に押し付けて充填してゆく(充填工程)。閉塞樹脂35を貫通孔30に充填した後、所定時間放置して閉塞樹脂35を硬化させる(硬化工程)。その後、図12に示すように、貫通孔30から外部に溢れ出ている閉塞樹脂35を研削して、閉塞樹脂35の表面と表面側放熱板31の表面の位置を揃えて平坦にする。閉塞樹脂35の研削は、封止樹脂5の樹脂かぶりの除去と共に行ってもよい。このようにして半導体装置1を製造することができる。このような構成によれば、貫通孔30に閉塞樹脂35を配置することにより、冷却器9の接触面積を大きくすることができるので、冷却性能を高めることができる。
また、図13に示すように、空洞4をボンディングワイヤ60の近傍に形成するときは、突起部103を配置する位置および突出量を調整することにより、ボンディングワイヤ60を避けた位置に空洞4を形成する。空洞4の位置とボンディングワイヤ60の位置が重なっておらず、ボンディングワイヤ60が封止樹脂5により封止されている。
また、上記実施形態では表面側放熱板31に貫通孔30が形成されていたが、この構成に限定されるものではなく、表面側放熱板31に替えて裏面側放熱板32(第1放熱板の他の一例)に貫通孔30が形成されていてもよい。貫通孔30が裏面側放熱板32に形成された場合は、型配置工程において、突起部103が裏面側放熱板32の貫通孔30に挿入される。裏面側放熱板32の貫通孔30に挿入された突起部103は、表面側放熱板31(第2放熱板の他の一例)に向かって突出する。その後、封止樹脂5が充填されることで、空洞4が形成される。この場合、封止樹脂5に形成された空洞4は、裏面側放熱板32に形成された貫通孔30と連通する。また、空洞4と表面側放熱板31の間に封止樹脂5の薄肉部51が形成される。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
1;半導体装置
2;半導体チップ
3;放熱板
4;空洞
5;封止樹脂
7;はんだ
8;スペーサー
9;冷却器
21;表面
22;裏面
30;貫通孔
31;表面側放熱板
32;裏面側放熱板
35;閉塞樹脂
44;バネ
45;支持部材
51;薄肉部
60;モジュール
70;ボンディングワイヤ
90;基台
100;成形型
101;上型
102;下型
103;突起部
113;先端
151;隙間

Claims (7)

  1. 第1表面と前記第1表面の反対側に位置する第2表面とを有する第1の半導体チップと、前記第1の半導体チップに所定間隔をあけて隣接する第2の半導体チップと、
    前記第1表面にはんだを介して接合され、表面および裏面を有し、表裏面を貫通する貫通孔が形成された第1放熱板と、
    前記第2表面にはんだを介して接合された第2放熱板と、
    前記第1放熱板と前記第2放熱板の間に充填されて前記半導体チップを封止する封止樹脂であって、隣接する2つの前記半導体チップの間において前記貫通孔と連通するように空洞が形成され、前記第2放熱板と前記空洞との間に存在している封止樹脂と、を備える、半導体装置。
  2. 前記第1放熱板に前記貫通孔が複数形成されており、
    前記封止樹脂に、前記貫通孔と連通する前記空洞が複数形成されており、
    複数の前記空洞が前記半導体チップの側辺に沿って前記半導体チップの周囲に形成されており、前記半導体チップを取り囲んでいる、請求項1に記載の半導体装置。
  3. 前記第2放熱板と前記空洞との間に存在する前記封止樹脂を押圧する押圧部材が前記空洞に挿入されている、請求項1又は2に記載の半導体装置。
  4. 前記貫通孔を閉塞する閉塞樹脂を更に備える、請求項1から3のいずれか一項に記載の半導体装置。
  5. 第1表面と前記第1表面の反対側に位置する第2表面とを有する複数の半導体チップと、前記第1表面にはんだを介して接合されており、その表裏面を貫通する貫通孔が形成されている第1放熱板と、前記第2表面にはんだを介して接合された第2放熱板と、を備えるモジュールを成形型にセットするセット工程であって、前記成形型が備える突起部が前記貫通孔に挿入され、前記突起部の先端が隣接する2つの前記半導体チップの間において前記第1放熱板と前記第2放熱板の間に配置され、前記先端と前記第2放熱板との間に隙間が形成されるように前記モジュールをセットするセット工程と、
    前記成形型にセットされた前記モジュールの前記第1放熱板と前記第2放熱板の間に封止樹脂を充填して前記半導体チップを封止する封止工程と、を備える半導体装置の製造方法。
  6. 前記封止樹脂及び前記貫通孔から前記突起部を引き抜く引抜工程を更に備える、請求項5に記載の半導体装置の製造方法。
  7. 前記貫通孔に閉塞樹脂を充填し、充填した前記閉塞樹脂を硬化させることにより前記貫通孔を前記閉塞樹脂により閉塞する閉塞工程を更に備える、請求項6に記載の半導体装置の製造方法。
JP2014034552A 2014-02-25 2014-02-25 半導体装置及びその製造方法 Expired - Fee Related JP6083399B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014034552A JP6083399B2 (ja) 2014-02-25 2014-02-25 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014034552A JP6083399B2 (ja) 2014-02-25 2014-02-25 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2015159258A JP2015159258A (ja) 2015-09-03
JP6083399B2 true JP6083399B2 (ja) 2017-02-22

Family

ID=54183040

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014034552A Expired - Fee Related JP6083399B2 (ja) 2014-02-25 2014-02-25 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP6083399B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6136978B2 (ja) * 2014-02-25 2017-05-31 トヨタ自動車株式会社 半導体装置及びその製造方法
JP6354674B2 (ja) * 2015-06-18 2018-07-11 株式会社デンソー 半導体装置
JP6406190B2 (ja) * 2015-09-15 2018-10-17 トヨタ自動車株式会社 半導体装置
JP6662322B2 (ja) * 2017-02-09 2020-03-11 日亜化学工業株式会社 発光装置
JP6765336B2 (ja) 2017-04-06 2020-10-07 三菱電機株式会社 電力用半導体装置およびその製造方法、ならびに電力変換装置
JP7155748B2 (ja) * 2018-08-22 2022-10-19 株式会社デンソー 半導体装置
JP2021197568A (ja) 2020-06-09 2021-12-27 株式会社村田製作所 高周波モジュール及び通信装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321780A (ja) * 1997-05-16 1998-12-04 Hitachi Ltd 半導体装置
TW476147B (en) * 2001-02-13 2002-02-11 Siliconware Precision Industries Co Ltd BGA semiconductor packaging with through ventilator heat dissipation structure
JP4840165B2 (ja) * 2007-01-29 2011-12-21 株式会社デンソー 半導体装置
JP5076549B2 (ja) * 2007-02-23 2012-11-21 株式会社デンソー 半導体装置
JP5445377B2 (ja) * 2010-07-27 2014-03-19 株式会社デンソー 電力変換装置
JP5569400B2 (ja) * 2011-01-07 2014-08-13 株式会社デンソー 半導体モジュール

Also Published As

Publication number Publication date
JP2015159258A (ja) 2015-09-03

Similar Documents

Publication Publication Date Title
JP6083399B2 (ja) 半導体装置及びその製造方法
CN106463420B (zh) 电力用半导体装置及其制造方法
JP4899481B2 (ja) 外部に露出する放熱体を上部に有する樹脂封止型半導体装置の製法
CN108292631B (zh) 半导体模块
JP6813259B2 (ja) 半導体装置
JP6435794B2 (ja) 半導体装置
WO2012137439A1 (ja) 封止型半導体装置及びその製造方法
JP6707328B2 (ja) パワーモジュール、パワーモジュールの放熱構造、およびパワーモジュールの接合方法
JP5910653B2 (ja) 放熱板付きリードフレーム、放熱板付きリードフレームの製造方法、半導体装置、および半導体装置の製造方法
JPWO2018055667A1 (ja) 半導体装置
US20160268154A1 (en) Insulating substrate and semiconductor device
KR101255930B1 (ko) 전력 모듈 패키지 및 그 제조방법
JP2013135022A (ja) 半導体装置
CN105990275A (zh) 功率模块封装件及其制作方法
JP6136978B2 (ja) 半導体装置及びその製造方法
TW201546991A (zh) 功率器件
TW202118991A (zh) 散熱片
JP2011171656A (ja) 半導体パッケージおよびその製造方法
US8377753B2 (en) Method of fabricating a semiconductor device having a resin with warpage compensated structures
JP7130928B2 (ja) 半導体装置
JP4334296B2 (ja) 混成集積回路装置の製造方法
KR101204223B1 (ko) 전력 모듈 패키지 및 그 제조방법
JPWO2019021507A1 (ja) 半導体装置及び半導体モジュール
US20180040534A1 (en) Semiconductor module
JP5700092B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160309

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170109

R151 Written notification of patent or utility model registration

Ref document number: 6083399

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees