JP6082301B2 - 受信装置、及び送信リーク信号の除去方法 - Google Patents
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Description
[第1実施形態]
図1は、本実施形態に係る送受信装置における送信リーク信号のキャンセル回路の構成を示す概略ブロック図である。図1に示すように、キャンセル回路は、アンテナ11、共用器12、送信アンプ13、AGC(Automatic Gain Control)回路14、A/D(アナログ信号−ディジタル信号)変換器15、レプリカ信号生成部16、減算器17、検出部18、および遅延部19を備えている。
次に、本実施形態について説明する。図4は、本実施形態に係る送受信装置における送信リーク信号のキャンセル回路の構成を示す概略ブロック図である。図4に示すように、キャンセル回路は、アンテナ111、共用器112、送信アンプ113、AGC回路114、A/D変換器115、レプリカ信号生成部116、減算器117、検出部118、遅延部119、最適遅延量生成部150、およびスイッチ回路151を備えている。
)やCPU(Central Processing Unit)によりソフトウェアで実行するか又は、FPGA(Field Programmable Gate Array)等によりハードウェアで実装することにより実現できる。
(ステップS1)最適遅延量生成部150は、まず、各変数の初期化処理を行う。なお、ここでは、しきい値をTH、しきい値以上となる受信信号のサンプル数をP、しきい値以上となる受信信号の最小サンプル数をPmin、遅延時間をQとする。遅延時間Qは、遅延部119に設定する遅延時間(例えば、0〜255のステップ数で表す)である。この遅延時間Qは、初期値として例えば(Q=231)に設定しておく。
(ステップS3)最適遅延量生成部150は、図5に示したように、受信信号の平均振幅を基に、しきい値THを設定して、保存する。前述したように、しきい値THは、平均振幅に定数αを乗じることにより決定される。
(ステップS4)最適遅延量生成部150は、テストモードに設定する。なお、テストモードでは、スイッチ回路151がオフされ、外部の信号が受信されないようにしている。
(ステップS6)受信信号のサンプルの振幅を計測する。
(ステップS7)最適遅延量生成部150は、この受信信号のサンプルの振幅レベルEがステップS3で設定されたしきい値THより大きいかどうかを判定する。最適遅延量生成部150は、受信信号のサンプルの振幅レベルEがステップS3で設定されたしきい値THより大きい場合(ステップS7;YES)、ステップS8に進み、受信信号の振幅レベルEがしきい値THより小さい場合(ステップS7;NO)、ステップS9に進む。
(ステップS9)最適遅延量生成部150は、ステップS5で設定された計測時間が経過したか否かを判定する。最適遅延量生成部150は、計測時間が経過したと判定した場合(ステップS9;YES)、ステップS10に進み、計測時間が経過していない判定した場合(ステップS9;NO)、ステップS6に戻る。
ステップS6からステップS9の処理を繰り返すことで、所定の計測時間において、しきい値以上となる受信信号のサンプル数Pが計測されていく。
(ステップS12)最適遅延量生成部150は、しきい値以上となる受信信号のサンプル数Pをクリアする。
(ステップS13)最適遅延量生成部150は、遅延時間Qを「1」増加させる。
(ステップS16)最適遅延量生成部150は、ノーマルモードに切り替えて、処理を終了する。
図6にフローチャートで示したような処理を行うことで、このような遅延時間としきい値以上となる受信信号のサンプル数との関係を判定することができる。遅延時間と、しきい値以上となる受信信号のサンプル数とが図7に示すような関係で変化している場合には、しきい値以上となる受信信号のサンプル数が最小となる遅延時間「239」を、最適な遅延時間に設定することができる。
図8は、上述の最適遅延量生成部150により、アッテネータ121−1〜121−Nの切り替えタイミングと、メモリ133−1〜133−Nの切り替えタイミングとが最適に調整されたときの、受信信号(減算器117の出力に相当する)を測定したものである。図8に示すように、最適遅延量生成部150により、アッテネータ121−1〜121−Nの切り替えタイミングと、メモリ133−1〜133−Nの切り替えタイミングとを最適に調整することで、受信電力が増大する部分がなくなり、どの部分でも、送信リーク信号を確実に除去できる。
初期平均振幅測定部162は、受信信号の初期平均振幅を測定する。乗算器163は、初期平均振幅に所定の係数αを乗算して、図5に示したように、しきい値THを生成する。比較器164は、受信信号のサンプルの振幅レベルEとしきい値THとを比較し、振幅がしきい値以上となる受信信号のサンプルを判定する。
最小値ホールド部168は、カウンタ166のカウント値から、しきい値以上となる受信信号の最小サンプル数Pminを判定し、そのときのカウンタ167のカウント値から遅延時間Qを取り込み、最適な遅延設定値として出力する。
次に、上位制御部160は、タイマー165により計測時間を設定し、このタイマー165により設定される計測時間の間、比較器164により、受信信号の振幅Eとしきい値THとを比較し、カウンタ166により、しきい値TH以上となる受信信号のサンプル数Pを計数する。
カウンタ167が所定の遅延時間の範囲(例えば、「231」から「247」)だけカウントされたら、最小値ホールド部168は、しきい値以上となる受信信号の最小サンプル数Pminとなるときの遅延時間Qを取り込み、最適な遅延設定値として出力する。そして、上位制御部160は、モード設定部161をノーマルモードに設定する。
本実施形態では、メモリダンプを用いた最適遅延量の推定を行う。なお、構成図は、第2実施形態で説明した図4と同様である。
図10は、本実施形態に係るタップ係数とATT121切り替えタイミングのずれによるキャンセラ出力電力の一例を説明する図である。図11は、本実施形態に係るタップ係数の2つの切り替えタイミングによるキャンセラ出力電力の一例を説明する図である。図10および図11において、横軸は時間、縦軸はキャンセラ出力電力の大きさを表す。なお、図10は、図3の符号A1で示した波形部分の拡大図である。
図10(a)に示した例では、時刻t41のタイミングでタップ係数の切り替えが行われ、時刻t42のタイミングでATT121の利得の切り替えが行われる。この時刻t41から時刻t42の期間、符号g401に示すようにしきい値以上のキャンセラ出力電力が発生する。符号g401で示した電力は、時刻t41とt42との差によるキャンセル性能の劣化によって、しきい値を超えた電力の総和である。
図10(b)に示した例では、時刻t43のタイミングでATT121の利得の切り替えが行われ、時刻t44のタイミングでタップ係数の切り替えが行われる。この時刻t43から時刻t44の期間、符号g402に示すようにしきい値以上のキャンセラ出力電力が発生する。符号g402で示した電力は、時刻t43とt44との差によるキャンセル性能の劣化によって、しきい値を超えた電力の総和である。また、図10(a)および図10(b)に示したように、タップ係数の切り替えタイミングが、ATT121の利得の切り替えタイミングより早いか遅いかによって、しきい値を超える電力の出現タイミングが異なる。
図11(a)において、キャンセラ出力電力の波形(以下、電力波形という)g501は、タップ係数の切り替えタイミング(時刻t51)がATT121の利得の切り替えタイミング(時刻t52)より早い場合の電力波形である。また、電力波形g502は、タップ係数の切り替えタイミング(時刻t53)がATT121の利得の切り替えタイミング(時刻t52)より遅い場合の電力波形である。また、符号g511は、電力波形g501におけるキャンセル性能の劣化によってしきい値を超えた電力の総和であり、符号g512は、電力波形g502におけるキャンセル性能の劣化によってしきい値を超えた電力の総和である。図11(a)に示したように、最適遅延量の設定値は、タップ係数の切り替えタイミングがATT121の利得の切り替えタイミングより早い場合と遅い場合とを重ね合わせた両者の電力波形の境目になることが想定される。
図11(a)に示したように、最適と思われる遅延値から、前後に大きくずらした設定値でしきい値を超える電力が出現または消滅するタイミングを測定すれば、2ポイントの測定で最適値が推定できる。遅延設定値の精度を良くしたい場合は、上記の測定後に範囲を狭めて遅延設定値を切り替え、最適値を探索する。
図11(b)において、時刻t54は、タップ係数の切り替えタイミングであり、かつしきい値を超える電力の出現位置(時刻)でもある。時刻t55は、ATT121の利得の切り替えタイミングである。また、時刻t56は、しきい値以下に電力がなる消滅位置(時刻)である。図11(b)に示すように、ATT121の利得変化が緩やかな場合はその変化の特徴から出現または消滅位置を推定できるため、1ポイントの測定で最適値が推定可能になる。
図12は、本実施形態に係るメモリダンプを用いた最適遅延量の推定方法を説明する図である。図13は、本実施形態に係る最適値を推定する処理手順のフローチャートである。
図12において、横軸は、メモリアドレス、縦軸は、キャンセラ出力電力である。ここで、メモリアドレスとは、最適遅延量生成部150が、最適遅延量と思われる位置の前後を十分な時間観測できる長さで自部の記憶部の所定のアドレスから順次、記憶させた場合の記憶部におけるアドレスである。図12において、電力波形g601は、タップ係数の切り替えタイミング(時刻t61)がATT121の利得の切り替えタイミング(時刻t62)より早い場合の電力波形である。この設定をA設定という。
また、電力波形g602は、タップ係数の切り替えタイミング(時刻t63)がATT121の利得の切り替えタイミング(時刻t62)より遅い場合の電力波形である。この設定をB設定という。
(ステップS102)最適遅延量生成部150は、遅延値を増やしてATT121の利得の切り替えタイミングよりも遅くタップ係数が切り替えられるように、B設定として設定する。
(ステップS103)最適遅延量生成部150は、A設定におけるしきい値を超える電力の出現位置と消滅位置をメモリダンプ結果から判定し、アドレスをレジスタに格納する。
(ステップS104)最適遅延量生成部150は、B設定におけるしきい値を超える電力の出現位置と消滅位置をメモリダンプ結果から判定し、アドレスをレジスタに格納する。
(I)A設定の出現位置とB設定の出現位置の距離
(II)A設定の消滅位置とB設定の出現位置の距離
(III)A設定の消滅位置とB設定の消滅位置の距離
(ステップS106)最適遅延量生成部150は、ステップS105で求めた距離の内、最も短いものを選択する。
(ステップS108)最適遅延量生成部150は、A設定におけるしきい値を超える電力の消滅位置、またはB設定におけるしきい値を超える電力の出現位置が、ATT121の利得の切り替えタイミングと判定し、同じタイミングでタップ係数が切り替わるように最適遅延量を設定する。
(ステップS110)最適遅延量生成部150は、B設定の遅延量を過去の設定値よりも増やすことで、B設定における遅延量の再設定を行う。最適遅延量生成部150は、ステップS110の処理終了後、処理をステップS103に戻す。
図14は、比較例に係る送信リーク信号のキャンセル回路の例である。このようなキャンセル回路は、ディジタル信号で処理が行われため、図14に示すように、受信信号は、A/D変換器515によりアナログ信号からディジタル信号に変換されて処理される。また、レプリカ信号生成部516は、タップ係数更新値決定部531と、加算器532と、メモリ533と、FIRフィルタ536とから構成される。タップ係数更新値決定部531は、減算器517により送信リーク信号を除去した後の受信信号及び検出部518で検出された送信信号の検出信号を入力し、最小二乗法により、FIRフィルタ536の最適なタップ係数を決定する。
しかしながら、上述のように、A/D変換器515の前段にAGC回路514を設ける構成とすると、アッテネータ521−1〜521−Nを切り替えた直後で、送信リーク信号の除去能力が低下するという問題が生じてくる。
また、「コンピュータシステム」は、WWWシステムを利用している場合であれば、ホームページ提供環境(あるいは表示環境)も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ROM、CD−ROM等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
Claims (6)
- 受信信号に対する利得又は減衰を離散的に設定するAGC回路と、
送信リーク信号のレプリカ信号を形成し、前記受信信号から前記レプリカ信号を減算して前記受信信号中に含まれる送信リーク信号を除去するキャンセル回路と、を備え、
前記キャンセル回路は、前記AGC回路に設定する利得又は減衰に対応するフィルタのタップ係数を保持する複数のメモリと、前記メモリを切り替えるセレクタとを含み、
前記AGC回路の利得の切り替えに連動して、前記キャンセル回路のメモリを当該設定された利得又は減衰に対応するメモリに切り替えることを特徴とする受信装置。 - 前記AGC回路に設定する利得又は減衰を切り替えるタイミングと、前記メモリを切り替えるタイミングとのタイミング誤差を調整する遅延部を備える
ことを特徴とする請求項1に記載の受信装置。 - 前記遅延部の遅延時間を最適に設定する最適遅延量生成部を備え、
前記最適遅延量生成部は、遅延時間を順次増加又は減少させながら、所定の計測時間でのしきい値以上となる受信信号のサンプル数を遅延時間毎に計数し、前記しきい値以上となる受信信号のサンプル数が最小となる遅延時間を基に、最適な遅延時間を決定する
ことを特徴とする請求項2に記載の受信装置。 - 前記最適遅延量生成部は、
第1の遅延量と、前記第1の遅延量より遅延量が大きい第2の遅延量を設定し、前記第1の遅延量のときの前記しきい値以上となる電力の出現位置のタイミングと前記しきい値以下となる電力の消滅位置のタイミングとを取得し、前記第2の遅延量のときの前記しきい値以上となる電力の出現位置のタイミングと前記しきい値以下となる電力の消滅位置のタイミングとを取得し、前記第1の遅延量のときの前記出現位置と前記第2の遅延量のときの前記消滅位置との距離、および前記第1の遅延量のときの前記消滅位置と前記第2の遅延量のときの前記出現位置との距離を算出し、算出した前記距離に基づいて最適な遅延時間を決定する
ことを特徴とする請求項3に記載の受信装置。 - 受信信号を遮断するスイッチ回路を備え、
前記最適遅延量生成部は、前記最適な遅延時間を決定する間、前記スイッチ回路により受信信号を遮断する
ことを特徴とする請求項3または請求項4に記載の受信装置。 - 送信リーク信号のレプリカ信号を形成し、受信信号から前記レプリカ信号を減算して前記受信信号中に含まれる送信リーク信号を除去するキャンセル回路における送信リーク信号のキャンセル方法であって、
受信信号に対する利得又は減衰を離散的に設定するAGC回路を設けると共に、前記AGC回路に設定する利得又は減衰に対応するタップ係数を保持する複数のメモリと、前記メモリを切り替えるセレクタとを設け、
前記AGC回路の利得の切り替えに連動して、前記キャンセル回路のメモリを当該設定された利得又は減衰に対応するメモリに切り替える手順
を含むことを特徴とする送信リーク信号の除去方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013073231A JP6082301B2 (ja) | 2013-03-29 | 2013-03-29 | 受信装置、及び送信リーク信号の除去方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013073231A JP6082301B2 (ja) | 2013-03-29 | 2013-03-29 | 受信装置、及び送信リーク信号の除去方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014197808A JP2014197808A (ja) | 2014-10-16 |
JP6082301B2 true JP6082301B2 (ja) | 2017-02-15 |
Family
ID=52358324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013073231A Active JP6082301B2 (ja) | 2013-03-29 | 2013-03-29 | 受信装置、及び送信リーク信号の除去方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6082301B2 (ja) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3077427B2 (ja) * | 1992-12-21 | 2000-08-14 | 松下電器産業株式会社 | データ受信装置 |
JP2002335182A (ja) * | 2001-05-09 | 2002-11-22 | Hitachi Ltd | デジタル信号受信装置 |
JP2008028450A (ja) * | 2006-07-18 | 2008-02-07 | Brother Ind Ltd | 無線通信装置 |
WO2008048534A1 (en) * | 2006-10-17 | 2008-04-24 | Interdigital Technology Corporation | Transceiver with hybrid adaptive interference canceller for removing transmitter generated noise |
JP2009165112A (ja) * | 2007-12-12 | 2009-07-23 | Panasonic Corp | 無線回路装置 |
JP5166372B2 (ja) * | 2009-08-14 | 2013-03-21 | クゥアルコム・インコーポレイテッド | 送信漏れ信号除去用適応フィルタ |
JP5325752B2 (ja) * | 2009-12-07 | 2013-10-23 | 株式会社日立製作所 | 移動通信端末向けのモジュール及びそれを用いた移動通信端末 |
US8320868B2 (en) * | 2010-02-11 | 2012-11-27 | Mediatek Singapore Pte. Ltd. | Integrated circuits, communication units and methods of cancellation of intermodulation distortion |
-
2013
- 2013-03-29 JP JP2013073231A patent/JP6082301B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014197808A (ja) | 2014-10-16 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
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