JP6077526B2 - 超幅広バンドの真の時間遅延線 - Google Patents

Description

［０００１］ 本発明は、全体として真の時間遅延（ＴＴＤ）線、より特定的には、１つ又はより多くのアルキメデススパイラル遅延線(Ａｒｃｈｉｍｅｄｅａｎ ｓｐｉｒａｌ ｄｅｌａｙ ｌｉｎｅ)と、遅延線間の電気的及び／又は磁気的隔離作用を提供する構成要素とを含む、ＴＴＤ線回路に関する。

［０００２］ ＴＴＤ線は、ＲＦ信号のような電気信号を規定された時間、遅延させる電気装置である。標準的なＴＴＤ技術は、作動周波数及び／又は位相同調分離能の増加と共に、重量、損失及びコストが急速に増すデジタル式スイッチ付き伝送線部分を採用する。

［０００３］ ＴＴＤ線は、多数の電気回路及びシステム、特にブロードブーバンドシステムに採用されている。例えば、ＴＴＤ線は、ブロードバンドパルス電子システムに採用されており、この場合、ＴＴＤ線は、周波数に伴なう時間遅延及び周波数に伴なう線形位相の進行に対する不変性をもたらす。この用途において、ＴＴＤ線は、パルス式作動中、パルスのブロードバンド化のような、実質的に信号の歪み無しの広い瞬間的な信号のブロードバンドを許容する。

［０００４］ ＴＴＤ線は、また、ブロードバンド位相式アレーアンテナシステムにも採用されている。これら型式の位相式アレーは、アンテナビームの方向を所望の用途に応じて変更し又は走査することができる、ビームステアリングを可能にする。ビームの照射パターンが変化すると、異なるアンテナ要素のノードにおける受信した信号の位相も変化し、かかる変化は補正しなければならない。この目的のため、各アンテナ要素に対して位相シフターを提供することができる。従来の位相式アンテナアレーの周波数及びバンド幅は、アレー要素のバンド帯によって変化させ又は制限され、この場合、その制限は、アンテナビームを走査するため、位相シフターを使用することに起因する。位相シフターに代えてＴＴＤ線を採用し、伝送し且つ受信した信号を遅延させ位相制御を行なうことができる。ＴＴＤ線を使用すれば、アレーの各アンテナ要素にて理論的に周波的と独立的な時間遅延を提供することにより、バンド帯の制約を無くすことが可能となる。

［０００５］ ＴＴＤ利用の位相アレーの最も明確に有利な点は、ビームの斜視効果を解消する点である。ＴＴＤ利用の位相式アレーは、これら位相シフター利用の位相式アレーと比較して、全帯域にわたってアンテナの指向性の精度を失うことなく、極めて広いバンド幅にわたって色々な周波数にて同時に作動することが可能である。

［０００６］

ＴＴＤ線を提供するため、当該技術にて多数の技術及び設計が存在する。例えば、高温度の超伝導体遅延線構造体が開示されている。この型式の１つの特別な構造体は、互いに接触して単一のストリップ線回路を具体化する、対向側における薄いフィルムストリップを有する２つの基板を含み、この回路は、基板の間に空隙を提供する。しかし、この型式の設計は、全体的な信号損失を増加させる狭いＲＦ線幅を提供する。より幅の広いストリップ線が使用されたとき、５０オームシステムと相互接続するため格別に長いテーパー付きの変圧器部分が必要とされ、このことは、寸法及び損失を増大させ、設計を複雑化することになる。更に、反復的接点がＲＦトレース上にてのみ存在する点にて関連する製造上の問題点がある。また、累積的クロストーク及びフォワード／バックワードカップリングも問題となる。この設計は、また、典型的に、配備することがコスト高となり且つその他の構成要素及びシステムと一体化することが困難である。

［０００７］ 同軸状の遅延線も当該技術にて知られており、信号を遅延させ、ろ過し又は較正するため、電子システムにて古くから使用されている。同軸状の遅延線は、多くの異なる寸法にて提供し、且つ無数の設計のものに形成することができる。特定のフロントエンドの設計は、遅延線のみならず、システム全体のコスト、寸法、設計及び全体的な電気的性能を向上させることができる。しかし、同軸状の遅延線は、通常、平面状の一体化に適しておらず、機械的成形に弱く、且つ最も一般的に商業的に利用可能な同軸状のケーブルよりも大きい速度ファクタを有している。

［０００８］ その他の公知のＴＴＤ線は、定Ｒ遅延線、ベラクタ非線形伝送線（ＮＬＴＬ）同調可能遅延線、鉄電気基板同調可能遅延名線、誘電材充填導波管の遅延線、表面音響波（ＳＡＷ）遅延線、ＰＣＢ三次元同軸構造遅延線内の空気管、マイクロ電子機械システム（ＭＥＭＳ）同調可能伝送遅延線、メタ材料構造合成伝送遅延線、フォトニックス遅延線、共鳴構造遅延線及びデジタル時間遅延線を含む。

［０００９］ しかし、これらのＴＴＤ線の設計の各々は、１つ又はより多くの短所があり、こうした短所のため、ＴＴＤ線は、ブロードバンド位相式アレーアンテナシステムのような広帯域のバンドの用途には少なくとも幾分、不適当となる。例えば、定Ｒ遅延線は、通常、低いマイクロ波周波数バンドに制限されており、且つ極めて損失し易い。バラクタ（Ｖａｒａｃｔｏｒ） ＮＬＴＬ同調可能遅延線は、時間遅延範囲が狭いといった、バラクタに伴なう問題点を有しており、且つデジタル命令ワールドにおいて連続的であるため、同調が難しい。鉄電気基板の同調可能遅延線は、直線性に関して問題があり、極めて高電圧を必要とし、可変のインピーダンス及び戻り損失を有し、且つ望まれるように大きい遅延効果を提供することが困難である。誘電材充填の導波管遅延線は、通常、実用的な用途にとって極めて重く、且つ大型である。ＳＡＷ遅延線は、通常、高周波数にて具体化することが困難であり、過度に大きい信号損失があり、且つ製造が困難である。空気管同軸状構造遅延線は、通常、重く、且つ大型であり、実用的ではない。ＭＥＭｓ同調可能伝送線は、通常、遅延時間が極めて短く、信頼性に欠けることが多く、且つ高電圧を必要とする。メタ材料構造合成伝送線は、通常、バンドが極めて狭い。フォトニック遅延線は、通常、極めて多くの電力を必要とし、且つＲＦ損失が大きい。共鳴構造遅延線は、通常、広いバンド幅と大きい遅延効果の双方を同時に提供することは困難である。デジタル時間遅延線は、通常、電力消費量が大きい。

［００１０］

必要とされるのは、顕著な遅延、モノシリックな一体化のため製造の容易さ、多数ビット遅延の具体化の容易さ、低重量、少ないストローク、低フォワード／バックワードカップリング、低放射、小型の寸法、超幅広のバンド幅、低損失低コスト等のような、広帯域バンドの用途に望まれる品質の全てを提供するＴＴＤ線である。

基板上に組み立てたＴＴＤ線回路の斜視図である。 １つの基板上の第一のアルキメデススパイラル及び隣接する基板上の第二のアルキメデススパイラルを含む、ＴＴＤ線回路の斜視図である。 １つの基板上の第一のアルキメデススパイラル及び隣接する基板上の第二のアルキメデススパイラルを含む、別のＴＴＤ線回路の斜視図である。 既知の単一ビットスイッチ付きＴＴＤ線回路の概略線図である。 多数のウェハ上に提供された多数ビットスイッチ付きＴＴＤ線回路の断面図である。

［００１６］ ＴＴＤ線を対象とする本発明の実施の形態の以下の説明は、性質上、単に一例であり、何らの意味においても本発明又はその用途又は使用例を制限することを意図するものではない。

［００１７］ 図１は、基板１２を含む、ＴＴＤ線ミリ波集積回路（ＭＭＩＣ）１０の斜視図であり、この場合、基板１２は、通常、特定の用途に適した半導体材料にて出来た半導体基板である。基板１２の材料、基板１２の厚さ等は、特定の用途に合うよう選ばれよう。金属被覆したマイクロストリップ線１４が基板１２の上表面１６上に堆積され、且つアルキメデススパイラルの形状にて形成される。マイクロストリップ線１４の幅、マイクロストリップ線１４の材料、マイクロストリップ線１４の長さ、マイクロストリップ線１４の間の間隔等は、用途特有のものであり、特別の用途のため最適な性能を提供するようシミュレートすることができよう。これと代替的に、マイクロストリップ線１４をスロット線、ストリップライン又は任意のその他の適当な型式の伝送線として形成することも可能である。マイクロストリップ線１４は、線１４の両端に２つの外側ポート１８、２０を含み、この場合、ポート１８又は２０の一方は、入力ポートとし、ポート１８又は２０の他方は出力ポートである。入力ポート１８又は２０に提供された信号は、線１４に沿って出力ポート２０又は１８まで伝播し、且つ線１４を通じて適当な時間だけ遅延させる。このように、線１４の長さは、遅延の程度を規定する。

［００１８］ マイクロストリップ線１４は、ポート１８に対向した線１４の中心位置に内側ポート２６を有する第一の線部分２４と、また、ポート２０に対向し、且つポート１６に隣接する内側ポート３０を有する第二の線部分２８とに分離される。これら２つの線部分２４、２８は、互いに同心状である。その他の時間遅延部分のような、回路構成要素は、当業者に良く理解されるであろう理由のため、マイクロストリップ線１４の中心にてポート２６、２８に結合することができる。これと代替的に、ポート２６、３０は、線１４が連続的となるよう共に接続することも可能である。

［００１９］ 線部分２４、２８は、線１４の中心に巻くに伴ない、基本的に、互いに平行であるため、線部分２４、２８の間にて信号の損失を引き起こす信号のクロストークがある。換言すれば、遅延され、且つ線部分２４、２８に沿って下方に伝播する信号は、線部分２４、２８の間にて電磁的に結合され、このため、信号は線部分２４又は２８の一方から他方の線部分２４又は２８に伝送される結果、信号の強さは失われる。線部分２４、２８を互いから電気的に隔離し、且つクロストークを少なくするため、回路１０は、基板１２を通って伸びる線部分２４、２８の間に設けられた複数の金属導体３２を含む。この実施の形態において、導体３２は、基板１２の裏側に堆積させ且つ形成された接地面３４に電気的に配線された接地導体である。導体３２の金属は、これらの線部分間の信号の電磁的結合を乱し、このことは、線部分２４、２８間のクロストークを少なくし又は防止することになる。これらの導体は、また、空隙における共鳴を解消することにも役立つ。導体３２の数、導体３２の寸法、導体３２の間の間隔、導体３２の材料等は、通常、異なる回路に対して異なるものとなるであろうし、この場合、導体３２の色々なパラメータは、最適な性能を提供するよう設計されるであろう。

［００２０］ 図２は、上部半導体基板４２と、下部半導体基板４４とを含み、且つ空隙のようなその両者の間の隙間を含む、ＴＴＤ線ＭＭＩＣ ４０の斜視図である。回路４０の色々な構成要素及びパラメータは、回路１０について上述したように、特定の用途にあった設計とされよう。基板４２は透明とし又は透明でなくともよい、半導体基板であることを明確にするという目的のためにのみ、基板４２はこの図面にて透明にて示されている。回路４０は、上部基板４２の上面４８に形成され、且つ入力／出力ポート５０と、中央ポート５２とを有する第一のアルキメデススパイラル遅延線４６を含む。平面状の金属層５４は、上部基板４２の底面に堆積され、また、その底面に形成された中央穴５６を有している。第二のアルキメデススパイラル遅延線５８は、下部基板４４の上面６０に形成され、且つ入力／出力ポート６２と、中央ポート６４とを有している。空隙を伸びる相互接続部（ＩＣＩＣ）のような、導電線６６がポート５２にて遅延線４６に、また、ポート６４にて遅延線５８に電気的に接続され、且つ開口部５６を通って伸びており、このため、線４６及び線５６は、金属層５４により電気的に隔離されている。

［００２１］ この設計において、金属層５４は、遅延線４６、５８を磁気的に隔離し、超幅広のバンド遅延構造体を提供する。回路４０により規定された遅延長さは、線４６、５８の長さの組み合わせによって提供される。このように、線６４により接続される遅延線４６、５８の組み合わせは、アルキメデススパイラル設計により小型化された１本の遅延線であり、この場合、金属層５４は、磁気的隔離作用を提供し、信号がポート５０からポート６２まで伝播するとき、線４６、５８間の信号のクロストークを少なくし、バックワード／フォワードカップリング効果を減少させ、且つ放射を抑制する。

［００２２］ 図３は、ＴＴＤ線ＭＭＩＣ ４０と類似したＴＴＤ線ＭＭＩＣ ８０の斜視図であり、この場合、同様の要素は、同一の参照番号で表示してある。この実施の形態において、図２に示す第一及び第二のアルキメデススパイラル遅延線４６、５８は、アルキメデススパイラル遅延線８２、８４にてそれぞれ置換されており、これらの遅延線８２、８４は、基板４２、４４の中心に向けてそれぞれ巻かれ、次に、基板４２、４４の端縁に向けてそれぞれ戻り、ポート８６、８８にてそれぞれ終わる。線８２、８４の長さは増大しているため、ＭＭＩＣ ８０により提供された遅延効果もまた、ＭＭＩＣ ４０に比して大きい。導電線６６は、ポート８６、８８を同一の仕方にて電気的に結合する。

［００２３］ 図４は、当業者に知られた型式の単一ビットのスイッチ付きＴＴＤ線回路７０の概略図的な線図である。回路７０は、遅延路７２と、零基準遅延を提供する基準路７４とを含む。入力ポート７６における信号は、出力ポート７８まで移動し、信号がポート７２又は７４の何れかを通って移動するかに依存して、遅延時間に差が生じる。スイッチＳ_１−Ｓ_４は、信号を信号径路７２又は７４の何れか一方に沿って導き得るように互いに関係したスイッチ作用を行う。回路７０は、単一ビットスイッチ付きＴＴＤ線である。

［００２４］ 図５は、互いに空隙により隔てられた、上部ウェハ９２と、中間ウェハ９４と、下部ウェハ９６とを含む、多数ビットスイッチ付きＴＴＤ線ＭＭＩＣ９０の断面図である。上部ウェハ９２は、遅延線部分２４、２８（図１参照）を有する、上述した遅延線１４と同一又は類似した同心状のアルキメデススパイラルＴＴＤ線９８を含む。上部ウェハ９２は、裏側金属層１００と、該上部ウェハ９２を貫通して伸びる導体１０２（図５に示す如く、裏側金属層１００と導通）とを含み、該導体１０２の上端部は図１の場合と同様に上部ウェハ９２の上面で前記同心状の２つのＴＴＤ線９８間に位置する。中間ウェハ９４は、上部ウェハ９２から隔てられ、その間に空隙を形成し、この場合、この空隙を伸びる相互接続線（ＩＣＩＣ）１０４は、金属層１００を貫通して伸びて、後述する如く前記ＴＴＤ線９８を中間ウェハ９４の上面１０６の回路構成要素１０８、１１０、１１２に接続する。複数の回路要素１０８、１１０、１１２は、中間ウェハ９４の上面１０６にて組み立てられ、且つ図４に示したもののような任意の適当な又は既知の設計のスイッチ付き回路１１４、又は当業者に知られたその他の回路を形成する。スイッチ付き回路１１４は、ＩＣＩＣ１０４により適当な位置にて前記上部ウェハ９２上のＴＴＤ線９８に電気的に結合されている。中間ウェハ９４は、裏側金属被覆層１１６と、導体１１８とを含み、該導体１１８は中間ウエハ９４を貫通して伸び、裏側金属被覆層１１６と電気的に接触する。相互接続線（ＩＣＩＣ）１２０は、中間ウェハ９４と下部ウェハ９６との間の空隙を貫通して伸びて、前記回路構成要素１０８、１１０、１１２を後述する電力構成要素１２２に接続する。電力構成要素１２２は、下部ウェハ９６の上面１２４にて組み立てられ、また、金属層１２６がウェハ９６の裏側表面に設けられている。

［００２５］ 上述した回路１０、４０、８０、９０の各々は、当該技術にて知られたものに優る、真の時間遅延線の多数の利点を提供する。回路１０、４０、８０、９０のモノシリックな設計は、何らの複雑な遷移部分無しにて、その他のＭＭＩＣのフロントエンド回路と容易に一体化することを可能にする。遅延線を異なる層の上の多数の部分に区分することにより、放射、クロストーク及びフォワード／バックワードカップリング効果を顕著に減少させることができる。更に、回路１０、４０、８０、９０は、ＭＭＩＣの設計及び方法のため、何倍も厳しい許容公差及び遅延線を提供し、且つこの設計のため、遥かに小さい寸法を可能にする。更に、回路１０、４０、８０、９０は、ウェハ／回路の設計を色々な電気的性能とトレードオフするための最適化及び設計方法を実現する。回路１０、４０、８０、９０のＭＭＩＣ設計にて利用可能なウェハレベルの実装化（ＷＬＰ）は、ＤＣ近くから前例のないバンド幅のミリ波超バンドまで密閉的作動を可能にする。

［００２６］ 上記の説明は、単に一例としての実施の形態を説明したものに過ぎない。当業者は、この説明、添付図面及び請求の範囲から、以下の請求項に記載した本発明の思想及び範囲から逸脱せずに、種々の変更、改変例及び変形を為すことが可能であることが容易に理解されよう。以下は、当初請求項の記載である。
（請求項１）時間遅延回路において、
第一の端部と、第二の端部とを有する第一のアルキメデススパイラル遅延線と、
第一の端部と、第二の端部とを有する第二のアルキメデススパイラル遅延線と、
第一及び第二のアルキメデススパイラル遅延線に対して配置されて、第一及び第二のアルキメデススパイラル遅延線間を電気的及び／又は磁気的に隔離する電磁回路の隔離構成要素とを備える、時間遅延回路。
（請求項２）請求項１に記載の遅延回路において、
第一及び／又は第二のアルキメデススパイラル遅延線は、第一の基板の共通の表面に形成され、且つ互いに同心状である、時間遅延回路。
（請求項３）請求項２に記載の遅延回路において、
第一及び第二のアルキメデススパイラル遅延線は組み合わさって一本の遅延線を形成する、遅延回路。
（請求項４）請求項２に記載の遅延回路において、
第一のアルキメデススパイラル遅延線の第一の端部は、入力ポートであり、第二のアルキメデススパイラル遅延線の第二の端部は、出力ポートであり、
第一及び第二のアルキメデススパイラル遅延線の第二の端部は、電気的に結合される、遅延回路。
（請求項５）請求項４に記載の遅延回路において、
第一及び第二のアルキメデススパイラル遅延線の第二の端部は直結される、遅延回路。
（請求項６）請求項４に記載の遅延回路において、
第一及び第二のアルキメデススパイラル遅延線の第二の端部は、回路構成要素によって結合される、遅延回路。
（請求項７）請求項２に記載の遅延回路において、
電磁回路の隔離構成要素は、第一の基板を通って第一及び第二のアルキメデススパイラル旋遅延線の間の空隙間の相互接続部（ＩＣＩＣ）まで伸びる複数の基板貫通ラインであり、
該基板貫通ラインは、接地面を通じて浸食され、次に、ＩＣＩＣを通って別のウェハの遅延線部分に配線される、遅延回路。
（請求項８）請求項２に記載の遅延回路において、
第一の基板から隔てられて、第二の基板の表面に形成された多数ビットスイッチ付き回路を含む、第二の基板を更に備える、遅延回路。
（請求項９）請求項８に記載の遅延回路において、
第一及び第二の基板の間に空隙が形成され、前記遅延回路は、空隙を通って伸びる１つ又はより多くの空隙間の相互接続部を更に備え、且つ、接地面を通じてスイッチ付き回路と電気的に結合される、遅延回路。
（請求項１０）請求項１に記載の遅延回路において、
第一のアルキメデススパイラル遅延線は第一の基板の上面に形成され、
第二のアルキメデススパイラル遅延線は、第二の基板の上面に形成され、前記第一及び第二の基板は互いに隔てられ、前記第一及び第二のアルキメデススパイラル遅延線は、空隙間の相互接続部により互いに電気的に結合される、遅延回路。
（請求項１１）請求項１０に記載の遅延回路において、
電磁回路の隔離構成要素は、第一の基板の下面に形成された導電性平面であり、
該導電性平面は、空隙間の相互接続部が貫通して伸びる開口部を含む、遅延回路。
（請求項１２）請求項１０に記載の遅延回路において、
前記第一及び第二のスパイラル遅延線は第一及び第二の基板の中心位置又は第一及び第二の基板の外側位置にて終端となる、遅延回路。
（請求項１３）時間遅延回路において、
上面と、下面とを含む第一の半導体基板と、
第一の基板の上面に形成されて、第一の端部と、第二の端部とを有する第一の遅延線と、
第一の基板の下面に形成された、開口部を含む金属層と、
上面を含み、且つ第一の基板から隔てられて、その間に空隙を提供する第二の半導体基板と、
第二の基板の上面に形成され、第一及び第二の端部を有する第二の遅延線と、
第一及び第二の遅延線の第二の端部に電気的に結合され、且つ第一の基板を貫通して伸びる空隙間の相互接続部と、を備える、遅延回路。
（請求項１４）請求項１３に記載の遅延回路において、
第一及び第二の遅延線はスパイラル遅延線である、遅延回路。
（請求項１５）請求項１４に記載の遅延回路において、
第一のスパイラル遅延線は、第一の基板の外側位置から第一の基板の内側位置までら旋状に伸び、
第一の遅延線の第二の端部は、第一の基板のほぼ中心位置であり、第二のスパイラル遅延線は、第二の基板の外側位置から第二の基板の内側位置までら旋状に伸び、
第二の遅延線の第二の端部は、第二の基板のほぼ中心位置である、遅延回路。
（請求項１６）請求項１４に記載の遅延回路において、
第一のスパイラル遅延線は、第一の基板の外側位置から第一の基板の中心位置に向けて、次に、第一の遅延線の第二の端部が第一の基板のほぼ外端縁となる、第一の基板の外端縁に向けてら旋状に伸びて戻り、
第二の遅延線の第二のスパイラル遅延線は、第二の基板の外側位置から第二の基板の中心位置に向けて、次に、第二の遅延線の第二の端部が第二の基板のほぼ外端縁となる、第二の基板の外端縁に向けてら旋状に伸びて戻るようにした、遅延線回路。
（請求項１７）時間遅延回路において、
上面と、下面とを含む、第一の基板と、
第一の基板の上面に形成されて、第一の端部と、第二の端部とを含む遅延線と、
第一の基板の下面に形成された金属層と、
第一の基板を貫通して伸び、且つ遅延線に電気的に結合された複数の第一の基板貫通ラインと、
上面と、下面とを含む第二の基板であって、第一の基板から隔てられ、且つその間に空隙を画成する前記第二の基板と、
第二の基板の上面に形成された多数ビットスイッチ付き回路と、
多数ビットの回路と、第一の基板底面の金属層とに電気的に結合され、且つ空隙を貫通して伸びる複数の空隙間の相互接続部とを備える、時間遅延回路。
（請求項１８）請求項１７に記載の遅延回路において、
遅延線はスパイラル遅延線である、遅延回路。
（請求項１９）請求項１８に記載の遅延回路において、
遅延線は、第一及び第二の遅延線部分により形成される、遅延回路。
（請求項２０）請求項１９に記載の遅延回路において、
第一及び第二の遅延線部分の間にて第一の基板を貫通して伸び、且つ線部分間を磁気的に隔離する複数の第二の基板貫通ラインを更に備える、遅延回路。

Claims (8)

1. 時間遅延回路において、
   第一の基板（９２）であって、該第一の基板（９２）の平面上に同心状の第一及び第二のアルキメデススパイラル遅延線（９８）が形成され、且つ該第一の基板（９２）の前記平面とは反対側の面上に金属層（１００）が形成された前記第一の基板（９２）と、
   前記第一の基板（９２）を貫通して伸びて前記金属層（１００）に接続された複数の導体（１０２）であって、前記第一及び第二のアルキメデススパイラル遅延線（９８）間を電気的及び／又は磁気的に隔離する電磁回の隔離を提供する前記複数の導体（１０２）と、
   前記第一の基板（９２）に対して空隙により隔てられて配設された第二の基板（９４）であって、該第二の基板（９４）の平面上に形成されたスイッチ付き回路（１１４）を有する前記第二の基板（９４）と、
   前記空隙を伸び且つ前記金属層（１００）を貫通して伸びる一つ又は二つ以上の相互接続部（ＩＣＩＣ）（１０４）であって、前記スイッチ付き回路（１１４）と前記第一及び第二のアルキメデススパイラル遅延線（９８）とを接続する前記相互接続部（ＩＣＩＣ）（１０４）とを備える、遅延回路。
2. 時間遅延回路において、
   第一の端部と、第二の端部とを有し、且つ第一の基板（４２）の平面上に形成された第一のアルキメデススパイラル遅延線（４６、８２）と、
   第一の端部と、第二の端部とを有し、且つ第二の基板（４４）の平面上に形成された第二のアルキメデススパイラル遅延線（５８、８４）と、
   第一及び第二のアルキメデススパイラル遅延線（４６、８２；５８、８４）に対して配置されて、第一及び第二のアルキメデススパイラル遅延線（４６、８２；５８、８４）間を電気的及び／又は磁気的に隔離する電磁回路の隔離構成要素（５４）とを備え、
   前記第一及び第二の基板（４２、４４）は空隙により互いに隔てられ、
   前記第一及び第二のアルキメデススパイラル遅延線（４６、８２；５８、８４）は、前記空隙を伸びる相互接続部（６６）により互いに電気的に結合される、遅延回路。
3. 請求項１に記載の遅延回路において、
   電磁回路の隔離構成要素（５４）は、第一の基板（４２）の下面に形成された導電性平面（５４）であり、
   該導電性平面（５４）は、前記相互接続部（６６）が貫通して伸びる開口部（５６）を含む、遅延回路。
4. 請求項１に記載の遅延回路において、
   前記第一及び第二のアルキメデススパイラル遅延線（４６、８２；５８、８４）は第一及び第二の基板（４２、４４）の中心位置又は第一及び第二の基板（４２、４４）の外側位置にて終端となる、遅延回路。
5. 請求項１に記載の遅延回路において、
   第一及び第二のアルキメデススパイラル遅延線（２４、２８）は組み合わさって一本の遅延線（１４）を形成する、遅延回路。
6. 請求項１に記載の遅延回路において、
   第一のアルキメデススパイラル遅延線（２４）の第一の端部（１８）は、入力ポート（１８）であり、第二のアルキメデススパイラル遅延線（２８）の第一の端部（２０）は、出力ポート（２０）であり、
   第一及び第二のアルキメデススパイラル遅延線（２４、２８）の各第二の端部（２６、３０）は、電気的に結合される、遅延回路。
7. 請求項６に記載の遅延回路において、
   第一及び第二のアルキメデススパイラル遅延線（２４、２８）の第二の端部（２６、３０）は直結される、遅延回路。
8. 請求項６に記載の遅延回路において、
   第一及び第二のアルキメデススパイラル遅延線（２４、２８）の第二の端部（２６、３０）は、回路構成要素によって結合される、遅延回路。

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