JPH0626307U - 分布定数型電磁遅延線 - Google Patents

Abstract

(57)【要約】 【目的】 蛇行する導線路間に静電容量結合を生じさせ
ないで良好な遅延特性を得ることができる分布定数型電
磁遅延線を提供すること。 【構成】 セラミック等の基板１１の表面に蛇行するよ
うに導線路１３を形成すると共に、該基板１１の裏面の
前記導線路１３を設けた部分に対向する面にアースパタ
ーン１５を形成してなる分布定数型電磁遅延線１０であ
る。蛇行することによって隣接する導線路１３の間の基
板１１上に、該隣接する導線路１３間をシールドするシ
ールドパターン１７を設け、該シールドパターン１７と
前記アースパターン１５を電気的に接続する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、超高速信号を一定時間だけ遅延させる分布定数型電磁遅延線に関す るものである。

【０００２】

【従来技術】

図７は従来の分布定数型電磁遅延線８０を示す図であり、同図（ａ）は平面図 、同図（ｂ）は側面図、同図（ｃ）は裏面図である。同図に示すように従来の分 布定数型電磁遅延線８０は、セラミック基板８１の表面に細長い長尺の導体パタ ーンからなる導線路（ストリップラインパターンという）８３を蛇行するように 形成すると共にその両端に端子パターン８５，８７を形成し、またその裏面の前 記導線路８３を設けた部分に対向する面にアースパターン８９を形成して構成さ れていた。このような分布定数型電磁遅延線８０によれば、超高速信号を一定時 間だけ遅延させることが容易に行なえる。

【０００３】

【考案が解決しようとする課題】

しかしながら上記従来の分布定数型電磁遅延線８０においては、蛇行する導線 路８３間（例えば図６（ａ）に示す８３−１，８３−２間）に静電容量結合が生 じ、このため良好な遅延特性を得ることが難しかった。

【０００４】 本考案は上述の点に鑑みてなされたものであり、その目的は、蛇行する導線路 間に静電容量結合を生じさせないで良好な遅延特性を得ることができる分布定数 型電磁遅延線を提供することにある。

【０００５】

【課題を解決するための手段】

上記問題点を解決するため本考案は、セラミック等の基板の表面に蛇行するよ うに導線路を形成すると共に、該基板の裏面の前記導線路を設けた部分に対向す る面にアースパターンを形成してなる分布定数型電磁遅延線において、蛇行する ことによって隣接する導線路の間の基板上に、該隣接する導線路間をシールドす るシールドパターンを設け、該シールドパターンと前記アースパターンを電気的 に接続せしめて分布定数型電磁遅延線を構成した。

【０００６】

【作用】

蛇行することで隣接する導線路間がシールドパターンによってシールドされる 。これによって隣接する導線路間には静電容量結合が生じず、良好な遅延特性を 得ることができる。

【０００７】

【実施例】

以下、本考案の実施例を図面に基づいて詳細に説明する。 図１は本考案の第１実施例にかかる分布定数型電磁遅延線１０を示す図であり 、同図（ａ）は平面図、同図（ｂ）は側面図、同図（ｃ）は裏面図である。同図 に示すようにこの分布定数型電磁遅延線１０は、セラミック等の基板１１の表面 に蛇行するように細長い導体パターンからなる導線路１３を形成し、また該基板 １１の裏面の前記導線路１３を設けた部分に対向する面全体にアースパターン１ ５を形成し、さらに蛇行することによって隣接する導線路１３間の基板１１上に 、該導線路１３に触れないようにシールドパターン１７を設け、さらに該シール ドパターン１７と前記アースパターン１５を基板１１に設けた多数個のスルーホ ール２１によって電気的に接続せしめた。

【０００８】 以上のように構成すれば隣接する導線路１３間は、その間に設けたシールドパ ターン１７によってシールドされ、これによって隣接する導線路１３間には静電 容量結合が生じず、良好な遅延特性を得ることができる。

【０００９】 ところでパルス波形を伝送する場合や角度変調（ＦＭや位相変調）のかかった 信号を伝送しようとする場合は、位相のひずみが問題となるが、この位相ひずみ は前記分布定数型電磁遅延線の遅延特性が良好でない場合に生ずる。そしてこの ような位相ひずみは通常群遅延ひずみを測定することによって評価される。即ち 群遅延時間が周波数の変化に対して一定であれば、このような位相ひずみは生じ ず、これは分布定数型電磁遅延線の遅延特性が良好であることを示している。

【００１０】 ここで図２，図３はそれぞれ本考案にかかる分布定数型電磁遅延線１０と図７ に示す従来の分布定数型電磁遅延線８０を用いて群遅延ひずみ（周波数−群遅延 時間）を測定した測定結果を示す図である。

【００１１】 同図に示すように、導線路１３の両端を入力，出力とし、アースパターン１５ をアースし、出力の群遅延時間を測定すると、本考案にかかる分布定数型電磁遅 延線１０の方が、群遅延時間が１ｎｓで広い周波数帯域にわたって安定すること がわかった。これはつまり本考案にかかる分布定数型電磁遅延線１０の方がその 遅延特性が良好であることを示している。

【００１２】 次に図４，図５はそれぞれ本考案にかかる分布定数型電磁遅延線１０と図７に 示す従来の分布定数型電磁遅延線８０を用いて周波数−挿入損失特性を測定した 結果を示す図である。

【００１３】 同図に示すように本考案にかかる分布定数型電磁遅延線１０の方が、広い周波 数帯域にわたって挿入損失が一定で、その数値もあまり低下しないことがわかっ た。

【００１４】 上記実施例においては、シールドパターンとアースパターンを電気的に接続す るのにスルーホールを用いたが、本考案はこれに限られず、他の手段（例えば基 板の側面を介して両パターンを接続する等）でシールドパターンとアースパター ンを電気的に接続してもよい。

【００１５】 次に図６は本考案をさらに具体化した第２実施例を示す図であり、同図（ａ） は平面図、同図（ｂ）は裏面図である。同図に示すようにこの分布定数型電磁遅 延線３０も、基板３１の表面に蛇行するように細長い導線路３３を形成し、また 該基板３１の裏面の前記導線路３３を設けた部分に対向する面全体にアースパタ ーン３５を形成し、さらに蛇行することによって隣接する導線路３３間の基板３ １上に、該導線路３３に触れないようにシールドパターン３７を設け、該シール ドパターン３７と前記アースパターン３５を基板３１に設けた多数個のスルーホ ール４１によって電気的に接続せしめ、さらに導線路３３の両端と、アースパタ ーン３５及びシールドパターン３７の両端付近にそれぞれ金属板からなる端子４ ３，４５，４７，４９を取り付けて構成されている。これら端子４３，４５，４ ７，４９はそれぞれ他の図示しない基板に半田付けされる。

【００１６】 ここで基板３１はセラミックで構成され、導線路３３とシールドパターン３７ は銀パラジウムを印刷することで形成され、アースパターン３５は銀を印刷する ことによって形成され、さらに端子４３，４５は導線路３３に半田付けにて取り 付けられ、端子４７，４９はシールドパターン３７とアースパターン３５に半田 付けにて取り付けられている。なお端子４３，４５の裏面側は、ダミーのパター ン５１，５３に半田付けされている。

【００１７】

【考案の効果】

以上詳細に説明したように、本考案にかかる分布定数型電磁遅延線によれば、 蛇行することで隣接する導線路間がシールドパターンによってシールドされ、こ れによって隣接する導線路間には静電容量結合が生じず、良好な遅延特性を得る ことができるという優れた効果を有する。

【図面の簡単な説明】

【図１】本考案の第１実施例にかかる分布定数型電磁遅
延線１０を示す図である。

【図２】本考案にかかる分布定数型電磁遅延線１０を用
いて群遅延ひずみ（周波数−群遅延時間）を測定した測
定結果を示す図である。

【図３】図７に示す従来の分布定数型電磁遅延線８０を
用いて群遅延ひずみ（周波数−群遅延時間）を測定した
測定結果を示す図である。

【図４】本考案にかかる分布定数型電磁遅延線１０を用
いて周波数−挿入損失特性を測定した結果を示す図であ
る。

【図５】図７に示す従来の分布定数型電磁遅延線８０を
用いて周波数−挿入損失特性を測定した結果を示す図で
ある。

【図６】本考案の第２実施例を示す図である。

【図７】従来の分布定数型電磁遅延線８０を示す図であ
る。

【符号の説明】

１０，３０ 分布定数型電磁遅延線 １１，３１ 基板 １３，３３ 導線路 １５，３５ アースパターン １７，３７ シールドパターン ２１，４１ スルーホール

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 セラミック等の基板の表面に蛇行するよ
   うに導線路を形成すると共に、該基板の裏面の前記導線
   路を設けた部分に対向する面にアースパターンを形成し
   てなる分布定数型電磁遅延線において、 蛇行することによって隣接する導線路の間の基板上に、
   該隣接する導線路間をシールドするシールドパターンを
   設け、該シールドパターンと前記アースパターンを電気
   的に接続せしめたことを特徴とする分布定数型電磁遅延
   線。