JP6069182B2 - 表示装置 - Google Patents

Description

本発明は、所謂アクティブマトリクス方式によりアノードの発光駆動を行う表示駆動回路と、当該表示駆動回路を備えた蛍光表示管とを備えた表示装置に関する。

特開２００７−３２８２５５号公報 特開平１１−３３９６９９号公報 特開平１１−１７４９８９号公報

各種情報を表示するための表示装置として、蛍光表示管（ＶＦＤ：Vacuum Fluorescent Display）を用いた表示装置が知られている。
蛍光表示管は、真空容器内に少なくともフィラメント（直熱形カソード）とアノードとが配置され、フィラメントに直流や交流或いはパルス電圧を印加して加熱させることで熱電子を放出させ、熱電子をアノードに形成された蛍光体に衝突発光させることで所望のパターンが表示される。

蛍光表示管には、セグメントパターンの表示を行うのではなく、ドットマトリクス表示を行うものが存在し、さらに、ドットマトリクス表示を所謂アクティブマトリクス方式で行うものも存在する。以下、アクティブマトリクス方式が採用された蛍光表示管を「ＡＭＶＦＤ」と表記する。

ＡＭＶＦＤには、フィラメントから放出された電子を加速するためのグリッドが省略され、電極としてアノードとフィラメントの２極のみを有する所謂２極管構造のものが存在する。

また、ＡＭＶＦＤには、アノードが形成された表示部と表示部を駆動するコントロールＩＣを含む回路部とが一体的に形成されたものがある（例えば上記特許文献１を参照）。具体的には、ガラス基板上に回路部が形成され、この回路部の上部に対して表示部が形成されたものである。これにより、表示部の周囲に回路部を配置する場合よりも装置サイズの小型化が図られる。

また、ＡＭＶＦＤでは、さらなる小型化によりコスト削減を図るべく、表示部のドットピッチ（アノードの形成ピッチ）を狭めるということが行われている。例えば、所謂ファインドットピッチと称されるものでは、ドットピッチは０．２ｍｍ未満に縮小化されている。

ＡＭＶＦＤとしては、例えば車両用のヘッドアップディスプレイ（以下「ＨＵＤ」と表記）として用いられるものもあるが、ＨＵＤの場合、ＡＭＶＦＤの発光面（表示面）に表示されるパターンをユーザが直接目視するのではなく該発光面から発せられたパターンをフロントガラスやコンバイナー等の対象物に拡大投影して目視させるため、ＡＭＶＦＤ自体のサイズの小型化が可能である。
従って、特にＨＵＤ用途においては、コスト削減のためＡＭＶＦＤの狭ドットピッチ化（つまりシュリンク化）が進んでいる。

しかしながら、狭ドットピッチ化が進むと、隣接関係にあるアノード間で電位の干渉が生じやすくなり、オフドットの近傍に位置するオンドットが本来の輝度で発光しない所謂「パターン欠け」が発生し易くなる。具体的に、このパターン欠けは、オン期間のアノード（発光駆動電圧が印加されたアノード）の近傍に位置するオフ期間のアノード（発光駆動電圧が非印加とされたアノード）の電位によって、フィラメントから放出された電子がオン期間のアノードに到達し難くなることによって生じる。

このパターン欠けを抑制するために、２極管構造ではなくグリッドを形成した３極管構造を採用することが考えられる（上記特許文献２，３を参照）。すなわち、例えばアノードとフィラメントとの間にメッシュグリッドや平面グリッド（上記特許文献２）を形成して各アノードに電子が均等に分配されるようにするものである。

しかしながら、３極管構造を採用する場合は、グリッドを形成する分、２極管構造と比較してコストアップとなる。
また、メッシュグリッドについては、特に高輝度点灯時において熱変形してしまうため、そもそもＨＵＤ用途としてのＡＭＶＦＤが成立しないこととなる。
また、平面グリッドについては、グリッド配線を回路部としてのＩＣ（Integrated Circuit）上に作り込むことを要するため、ＩＣサイズの小型化が困難である。また、アノードを囲うように格子状のグリッドを形成するためアノードの狭ピッチ化が難しく、この点でもＩＣサイズの小型化が困難とされている。従って、平面グリッドの採用はコストアップに繋がる。

そこで、本発明は、上記した問題点を克服し、アクティブマトリクス方式によりアノードの発光駆動が為されるＡＭＶＦＤについて、２極管構造の採用を可能としてコスト削減を図りつつ、パターン欠けの抑制を図ることを目的とする。

本発明に係る第１の表示装置は、アノード電極と蛍光体層とを有するアノードが行方向及び列方向に複数配列された表示部と、前記蛍光体層を発光させるための電子を放出するフィラメントと、前記アノードごとに設けられたスイッチング素子を有し、アクティブマトリクス方式により前記アノードを駆動すると共に、前記アノードと前記スイッチング素子との接続点に対してｐｎｐ接合又はｎｐｎ接合を介して接続された電流注入用端子を有する表示駆動回路と、を備える蛍光表示管と、各前記電流注入用端子と接続された入力端子と、前記電流注入用端子に所定レベルの電流を流す電流注入部と、を備え、前記表示駆動回路は、ＰＷＭ信号による調光信号に基づき前記スイッチング素子のオン／オフ制御を行い、前記電流注入部は、前記調光信号に基づき前記入力端子への電流注入をオン／オフするものである。

上記のような電流注入用端子が設けられることで、該電流注入用端子を介して、アクティブマトリクス駆動のため設けられたスイッチング素子を介する経路とは別経路でアノードに電流を注入することが可能とされる。すなわち、発光駆動電圧が非印加とされたオフ期間のアノードに対して電流を流すことが可能とされる。

本発明に係る第２の表示装置は、アノード電極と蛍光体層とを有するアノードが行方向及び列方向に複数配列された表示部と、前記蛍光体層を発光させるための電子を放出するフィラメントと、前記アノードごとに設けられたスイッチング素子を有し、アクティブマトリクス方式により前記アノードを駆動すると共に、前記アノードと前記スイッチング素子との接続点に対してｐｎｐ接合又はｎｐｎ接合を介して接続された電流注入用端子を有する表示駆動回路と、を備える蛍光表示管と、各前記電流注入用端子と接続された入力端子と、前記電流注入用端子に所定レベルの電流を流す電流注入部と、を備え、前記電流注入部は、前記入力端子に対し抵抗素子を介して所定レベルの電圧を印加するものである。

これにより、オフ期間のアノードに電流を流すための構成が、抵抗素子を設けるという簡易な構成で実現される。

本発明に係る第３の表示装置は、アノード電極と蛍光体層とを有するアノードが行方向及び列方向に複数配列された表示部と、前記蛍光体層を発光させるための電子を放出するフィラメントと、前記アノードごとに設けられたスイッチング素子を有し、アクティブマトリクス方式により前記アノードを駆動すると共に、前記アノードと前記スイッチング素子との接続点に対してｐｎｐ接合又はｎｐｎ接合を介して接続された電流注入用端子を有する表示駆動回路と、を備える蛍光表示管と、各前記電流注入用端子と接続された入力端子と、前記電流注入用端子に所定レベルの電流を流す電流注入部と、を備え、前記電流注入部は、定電流回路を有し、前記定電流回路が生成した電流を前記入力端子に供給するものである。

定電流回路により、オフ期間のアノードに流れる電流レベルが一定とされる。

本発明に係る第４の表示装置は、アノード電極と蛍光体層とを有するアノードが行方向及び列方向に複数配列された表示部と、前記蛍光体層を発光させるための電子を放出するフィラメントと、前記アノードごとに設けられたスイッチング素子を有し、アクティブマトリクス方式により前記アノードを駆動すると共に、前記アノードと前記スイッチング素子との接続点に対してｐｎｐ接合を介して接続された電流注入用端子を有する表示駆動回路と、を備える蛍光表示管と、前記電流注入用端子に所定レベルの電流を流す電流注入部と、を備え、前記ｐｎｐ接合におけるエミッタ電位が、前記ｐｎｐ接合におけるベース電位よりも高くされたものである。

上記した本発明に係る第１、第２、第３、又は第４の表示装置においては、前記表示部の背面に前記表示駆動回路が一体的に形成されていることが望ましい。
これにより、表示部の周囲に表示駆動回路の配置スペースを確保する必要がない。

上記した本発明に係る第１、第２、第３、又は第４の表示装置においては、前記アノードの形成ピッチが０．２ｍｍ未満とされていることが望ましい。
アノードの形成ピッチが狭いため、表示駆動回路の小型化が可能である。

上記した本発明に係る第１、第２、第３、又は第４の表示装置においては、前記スイッチング素子がＭＯＳＦＥＴで構成され、前記電流注入用端子は、前記表示駆動回路を構成する半導体基板が有するｎ型領域にｐ型不純物がイオン注入される又は前記表示駆動回路を構成する半導体基板が有するｐ型領域にｎ型不純物がイオン注入されて形成されていることが望ましい。
上記構成によれば、電流注入用端子はスイッチング素子と同一基板上に形成可能となる。

上記した本発明に係る第２、第３、又は第４の表示装置においては、前記表示駆動回路は、ＰＷＭ信号による調光信号に基づき前記スイッチング素子のオン／オフ制御を行い、前記電流注入部は、前記調光信号に基づき前記入力端子への電流注入をオン／オフすることが望ましい。
これにより、ディミングの割合に応じてオフドットとしてのアノードに流される平均電流値が調整される。

上記した本発明に係る第１、第２、第３、又は第４の表示装置においては、前記電流注入部は、前記入力端子に０．１ｍＡ以上の電流を流すことが望ましい。
これにより、ｐｎｐ接合又はｎｐｎ接合を介してアノードに電流が確実に流される。

上記した本発明に係る第１、第２、第３、又は第４の表示装置においては、前記電流注入部は、前記入力端子に０．１ｍＡ〜１８ｍＡの電流を流すことが望ましい。
これにより、ｐｎｐ接合又はｎｐｎ接合を介してアノードに電流が確実に流されると共に、オフ期間のアノードの点灯による表示パターンのコントラスト低下が知覚されない程度に抑えられる。

上記した本発明に係る第１、第２、第３、又は第４の表示装置においては、前記電流注入部は、前記入力端子に０．１ｍＡ〜０．６ｍＡの電流を流すことが望ましい。
これにより、ｐｎｐ接合又はｎｐｎ接合を介してアノードに電流が流されると共に、オフ期間のアノードの非点灯状態が維持される。

上記した本発明に係る第１、第２、第３、又は第４の表示装置においては、前記電流注入部は、定電圧回路を有し、前記定電圧回路が生成した電圧を前記入力端子に印加することが望ましい。
この構成によっても、オフ期間のアノードに電流を流すことが可能とされる。

本発明によれば、発光駆動電圧が非印加とされたオフ期間のアノードに対して電流を流すことが可能となるため、オン期間のアノードの近傍に位置するオフ期間のアノードの電位を上昇させることができる。
従って、オン期間のアノードにより多くの電子を到達させることができ、グリッドを省略しても、パターン欠けの抑制を図ることができる。すなわち、２極管構造の採用を可能としてコスト削減を図りつつ、パターン欠けの抑制を図ることができる。

第１の実施の形態の表示装置内部の回路構成についての説明図である。 蛍光表示管の断面図である。 表示回路部内のアクティブマトリクス駆動に係る構成部分を抽出して示した図である。 パターン欠けが生じる原理についての説明図である。 パターン欠け抑制のための構成についての説明図である。 回路部におけるスイッチング素子が形成される基板部のみを断面図化して表した図でる。 入力端子に電流を流すことでアノードに電流が流された際の電位分布モデルを表した図である。 入力端子に所定レベルの電流を流すための構成についての説明図である。 多ドット点灯部分におけるパターン欠けについての説明図である。 多ドット点灯部分とそれに隣接するオフドット部分とについての電位分布モデルを表した図である。 同じく、多ドット点灯部分とそれに隣接するオフドット部分とについての電位分布モデルを表した図である。 第２の実施の形態の表示装置内部の回路構成についての説明図である。 第２の実施の形態における表示回路部内のアクティブマトリクス駆動に係る構成部分を抽出して示した図である。 第２の実施の形態における電流注入部５の構成例についての説明図である。

以下、本発明に係る実施の形態について説明する。
なお、説明は以下の順序で行う。

＜１．第１の実施の形態＞
［1-1．表示装置の全体構成］
［1-2．パターン欠けについて］
［1-3．パターン欠け抑制のための構成］
［1-4．第１の実施の形態のまとめ］
＜２．第２の実施の形態＞
［2-1．多ドット点灯部分のパターン欠けとディミング時の漏れ発光について］
［2-2．表示装置の構成］
［2-3．第２の実施の形態のまとめ］
＜３．変形例＞

＜１．第１の実施の形態＞
［1-1．表示装置の全体構成］

図１は、本発明に係る第１の実施の形態としての表示装置１内部の回路構成についての説明図である。
本実施の形態の表示装置１は、アクティブマトリクス方式の蛍光表示管（以下「ＡＭＶＦＤ」と表記）が採用された表示装置とされる。本例の表示装置１は、車両用のヘッドアップディスプレイ（以下「ＨＵＤ」）装置に適用されるものである。

図１に示すように、表示装置１は、ＣＰＵ（Central Processing Unit）２、蛍光表示管３、電源回路４、及び電流注入部５を備えている。

蛍光表示管３は、アクティブマトリクスＩＣ（ＩＣ：Integrated Circuit）３０、フィラメント３１、端子部３２、フィラメント端子Ｆ１，フィラメント端子Ｆ２、グランド端子Ｔgnd、アノード電圧端子Ｔvdd、及び入力端子Ｔｓを備えている。

アクティブマトリクスＩＣ３０には、コントロール回路部３０Ａ、表示回路部３０Ｂ、水平選択線ＨＬ、及び垂直データ線ＶＬが形成されている。これらコントロール回路部３０Ａ、表示回路部３０Ｂ、水平選択線ＨＬ、及び垂直データ線ＶＬは、図示しないアノード１０が表示回路部３０Ｂ上において行方向（水平方向）及び列方向（垂直方向）に複数配列されて形成された表示部３０Ｃをアクティブマトリクス方式で駆動するために設けられている。
なお、水平選択線ＨＬ及び垂直データ線ＶＬはそれぞれ実際には複数本あるが、ここでは図示の都合からそれら複数本を１本に纏めて示している。なお、以下、水平選択線ＨＬ、垂直データ線ＶＬと言ったときはこのように複数本が存在するうちの１本を指し示しているとする。
また、この図では図示の都合から正確に示されていないが、これら水平選択線ＨＬ及び垂直データ線ＶＬはそれぞれ表示回路部３０Ｂ内に配線されている。

ここで、図１では図示を省略しているが、本実施の形態における蛍光表示管３においては、アノード１０を有する表示部３０Ｃが、表示駆動回路であるアクティブマトリクスＩＣ３０の上部に対して一体的に形成されている。
この点を、図２に示す蛍光表示管３の断面図を参照して説明しておく。
図２に示されるように、蛍光表示管３においては、ガラス容器Ｇの底部を構成するガラス基板Ｇｄ上にアクティブマトリクスＩＣ３０が形成され、該アクティブマトリクスＩＣ３０上に表示部３０Ｃが形成されている。表示部３０Ｃには、複数のアノード１０が配列されている。表示部３０Ｃの上方には、フィラメント３１が形成されている。蛍光表示管３は、ガラス容器Ｇ内にこれらアクティブマトリクスＩＣ３０、表示部３０Ｃ、及びフィラメント３１が真空封止されて形成されている。なお、図２ではガラス容器Ｇの上面部を構成するガラス容器上面部Ｇｕも示しているが、図のようにガラス容器上面部Ｇｕはフィラメント３１のさらに上方に位置している。

表示部３０Ｃを構成する各アノード１０は、アノード電極上に蛍光体層が積層されて構成される。表示部３０Ｃは、複数のアノード電極が行方向及び列方向に配列された上に蛍光体層が積層されて形成されているものである。

本実施の形態において、表示部３０Ｃにおけるアノード１０の形成数（つまりドット数）は行方向×列方向＝１２８×６４＝８１９２とされている。
また、アノード１０の形成ピッチとしてのドットピッチは、所謂ファインドットピッチとして０．２ｍｍ未満に抑えられている。具体的に、本例におけるドットピッチは行方向及び列方向で共に０．１２ｍｍとされている。

また、図２を参照して分かるように、本実施の形態の蛍光表示管３には、フィラメント３１から放出される電子を加速させるためのグリッドが形成されておらず、表示部３０Ｃを構成するアノード１０とフィラメント３１との２極のみを電極として有した所謂２極管構造が採られている。

図３は、図１に示す表示回路部３０Ｂの内部構成を示している。なお、図３は、表示回路部３０Ｂの内部構成のうちアクティブマトリクス駆動に係る部分の構成のみを抽出して示すものである。また、図３では、表示部３０Ｃ内に形成されるアノード１０も併せて示している。
表示回路部３０Ｂには、表示部３０Ｃにおけるアノード１０の個々に対応させてスイッチング素子Ｑａが設けられている。本例の場合、スイッチング素子Ｑａ，Ｑａ・・・にはｐチャンネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が用いられる。スイッチング素子Ｑａ，Ｑａ・・・のドレインは、それぞれ対応するアノード１０に対して接続されている。スイッチング素子Ｑａ，Ｑａ・・・のソースにはアノード電圧Ｖｄｄが接続され、これによりスイッチング素子Ｑａ，Ｑａ・・・がオンされることでアノード１０，１０・・・にアノード電圧Ｖｄｄ（発光駆動電圧）が印加されるようになっている。

本例の場合、これらスイッチング素子Ｑａ，Ｑａ・・・のオン／オフ制御は、各スイッチング素子Ｑａごとに設けられた保持部１１により行われる。
図のように行方向に配列される保持部１１，１１・・・には、それぞれ対応する水平選択線ＨＬが接続されている。つまりこれにより、水平選択線ＨＬの選択により１ライン分の保持部１１，１１・・・を選択可能とされている。
また列方向に配列される保持部１１，１１・・・には、それぞれ対応する垂直データ線ＶＬが接続されている。

このような表示回路部３０Ｂにおいては、水平選択線ＨＬによって選択された保持部１１，１１・・・に対して垂直データ線ＶＬによるデータの書き込みが行われる。具体的に、各保持部１１には、水平選択線ＨＬの信号レベルがローレベルからハイレベルに立ち上がったタイミングで垂直データ線ＶＬの信号レベルに応じた値が書き込まれる。垂直データ線ＶＬの信号レベルがローレベルであれば「０」が、ハイレベルであれば「１」が保持部１１に書き込まれる。
保持部１１，１１・・・は、このように書き込まれたデータを対応するスイッチング素子Ｑａのゲートに出力する。例えば書き込まれたデータが「０」であればスイッチング素子Ｑａはオンとなり、「１」であればスイッチング素子Ｑａはオフ状態となる。
このようにして、アクティブマトリクス方式によるアノード１０，１０・・・の発光駆動が可能とされている。

ここで、上記の駆動手法によると、スイッチング素子Ｑａがオフとされる期間には、アノード１０に対して発光駆動電圧が非印加となる。すなわち、オフ期間におけるアノード１０は所謂オープン状態とされる。

説明を図１に戻す。
ＣＰＵ２は、外部から入力されたデータやコマンドに基づき、表示すべきパターンを表す表示データを生成すると共に、該表示データに基づくパターンを表示させるために蛍光表示管３に与えるべき各種の信号を生成する。具体的には、データ信号ＳＩ、クロックＣＬＫ、ラッチ信号ＬＡＴを生成する。

アクティブマトリクスＩＣ３０内のコントロール回路部３０Ａには、ＣＰＵ２により生成されたデータ信号ＳＩ、クロックＣＬＫ、ラッチ信号ＬＡＴが端子部３２を介して入力される。コントロール回路部３０Ａは、クロックＣＬＫ及びラッチ信号ＬＡＴに従ってシリアルデータによるデータ信号ＳＩの取り込み及びシリアル／パラレル変換を行う。
コントロール回路部３０Ａは、水平選択線ＨＬの各１本を順次選択（走査）すると共に、上記のようなシリアル／パラレル変換によって順次得られる個々のデータを複数の垂直データ線ＶＬのうち対応する垂直データ線ＶＬにそれぞれ出力する。これにより、アクティブマトリクス方式によりアノード１０，１０・・・を駆動して、ＣＰＵ２が生成した表示データに基づくパターンを表示させる。

フィラメント３１は、アノード１０，１０・・・に形成された蛍光体層を発光させるための電子を放出するために設けられ、電源回路４によって生成されるフィラメント電圧Ｅｆとしての交流電圧によって駆動される。
図のようにフィラメント３１は、その一端がフィラメント端子Ｆ１に、他端がフィラメント端子Ｆ２にそれぞれ接続され、電源回路４によってこれら端子Ｆ１，Ｆ２を介してフィラメント電圧Ｅｆが印加されることで駆動される。
本例の場合、フィラメント電圧Ｅｆは実効値１Ｖ程度の交流電圧とされ、グランド（０Ｖ）レベルに対する平均電圧が−３５Ｖとされている。

電源回路４は、フィラメント電圧Ｅｆと共に、アノード１０，１０・・・の発光駆動電圧としてのアノード電圧Ｖｄｄを生成する。
電源回路４には、アノード電圧源４Ａ、センタータップ電圧源４Ｂ、交流電圧源４Ｃ、及びトランスＴＲが設けられる。
図のように交流電圧源４Ｃは、トランスＴＲの一次巻線Ｎ１に対して並列に接続されている。トランスＴＲの二次巻線Ｎ２はその一端がフィラメント端子Ｆ１に、他端がフィラメント端子Ｆ２にそれぞれ接続されている。
トランスＴＲの二次巻線Ｎ２にはセンタータップが設けられ、該センタータップがセンタータップ電圧源４Ｂの負極側に接続されている。センタータップ電圧源４Ｂの正極側は接地点を介して蛍光表示管３のグランド端子Ｔgndに接続されている。
センタータップ電圧源４Ｂにより二次巻線Ｎ２のセンタータップに供給される直流電圧をセンタータップ電圧Ｖｃｔとする。このセンタータップ電圧Ｖｃｔは−３５Ｖに設定され、また、交流電圧源４Ｃは１Ｖの交流電圧を生成する。これにより、前述のように平均電圧が−３５Ｖとされるフィラメント電圧Ｅｆがフィラメント端子Ｆ１，Ｆ２を介してフィラメント３１に印加される。

アノード電圧源４Ａは、負極側が前述した接地点に接続され、正極側が蛍光表示管３に設けられたアノード電圧端子Ｔvddに接続されている。これにより、アノード電圧Ｖｄｄがアノード電圧端子Ｔvddを介して表示回路部３０Ｂに供給される。
本実施の形態の場合、アノード電圧Ｖｄｄは５．０Ｖの直流電圧とされる。

なお、本実施の形態の表示装置１はＨＵＤとして車両に設けられることから、表示装置１には１２Ｖ（或いは２４Ｖ）の直流電圧が電源電圧として与えられる。電源回路４内に示したアノード電圧源４Ａ、センタータップ電圧源４Ｂ、交流電圧源４Ｃは、このように表示装置１に入力される電源電圧に基づきアノード電圧Ｖｄｄ、センタータップ電圧Ｖｃｔ、交流電圧を生成する部分を概念的に表したものである。

電流注入部５は、所定レベルによる電流を蛍光表示管３に設けられた入力端子Ｔｓに流すために設けられる。
蛍光表示管３内には、入力端子Ｔｓに接続された電流注入用配線３Ｌが設けられ、入力端子Ｔｓに与えられた電流は当該電流注入用配線３Ｌを介して表示回路部３０Ｂ内に供給される。
なお、これら電流注入部５、入力端子Ｔｓ、電流注入用配線３Ｌについては後に改めて説明する。

［1-2．パターン欠けについて］

上記のように本実施の形態の表示装置１では、所謂ファインドットピッチによるＡＭＶＦＤとして、ドットピッチが０．１２ｍｍとされたＡＭＶＦＤが採用されている。
しかしながら、前述した通り、狭ドットピッチ化が進むと、隣接関係にあるアノード１０間で電位の干渉が生じやすくなり、所謂「パターン欠け」が発生し易くなる。前述のようにこのパターン欠けは、オン期間のアノード１０（発光駆動電圧が印加されたアノード１０）の近傍に位置するオフ期間のアノード１０（発光駆動電圧が非印加とされたアノード１０）の電位によって、フィラメント３１から放出された電子がオン期間のアノード１０に到達し難くなることによって生じる。

図４は、このようなパターン欠けが生じる原理についての説明図である。
図４において、図４Ａは、蛍光表示管３をアノード１０，１０・・・の配列面と直交する方向に切断した断面における電位分布モデルを表す。具体的に図４Ａは、紙面の中央に配置された１つのアノード１０のみがオン期間のアノード１０（以下「オンドット」とも表記する）とされ、その周囲のアノード１０，１０・・・がオフ期間のアノード１０（「オフドット」とも表記）とされた場合の電位分布モデルを表している。
図４Ｂは、図４Ａに示すＡ−Ａ’断面、すなわちオンドットの形成部分を切断した断面における電位分布モデルを表している。
なお、図４Ａにおける太線矢印は、電子の放出を模式的に表したものである。

先ず、前述のように、本例ではフィラメント電圧Ｅｆの平均電圧が−３５Ｖ、アノード電圧Ｖｄｄが５．０Ｖに設定されている。
オンドットとしてのアノード１０には５．０Ｖの電圧が印加されることから、オンドットの近傍の電位は他の部分（オフドット）よりも高い状態となる。
ここで、図中では、上記オンドットの近傍を除いた部分の最低電位がフィラメント電圧Ｅｆの平均電圧よりも若干低い−３６Ｖとなっているが、これは真空管特性によるものである。

ここで、本実施の形態の蛍光表示管３では、オフドットについては発光駆動電圧を非印加としている。従って、オフドットの電位をコントロールすることができない。
このため、オフドットの電位は、フィラメント電圧Ｅｆの平均電圧と同電位まで低下する（オフドットのチャージ）。このようなオフドットのチャージによって、オフドットに隣接するオンドットの近傍の電位の低下が生じる。具体的に、図４Ａの例では、図中「Ｘ」と示したオンドットの近傍部において電位が大きく低下していることが確認できる。

このようなオンドット近傍の電位低下が生じることで、フィラメント３１からオンドットへの電子の到達が妨げられる傾向となり、その結果、オフドット近傍のオンドットとしてのアノード１０が本来の輝度で発光しない「パターン欠け」が生じてしまう。

［1-3．パターン欠け抑制のための構成］

そこで、本実施の形態では、パターン欠けの抑制を図るべく、以下のような構成を採る。
図５は、パターン欠け抑制のための構成についての説明図であり、表示回路部３０Ｂに備えられたパターン欠けの抑制に係る要部の構成を抽出して示している。
なお、この図では既に先の図３で説明済みとなった部分については同一符号を付して説明を省略する。また、図５においては、表示回路部３０Ｂ内の構成と共に、表示部３０Ｃに形成されるアノード１０，１０・・・、及び入力端子Ｔｓも併せて示している。

先の図３において説明したように、表示回路部３０Ｂ内には、アクティブマトリクス駆動を実現するための構成として、アノード１０ごとに設けられたスイッチング素子Ｑａと、スイッチング素子Ｑａごとに設けられた保持部１１と、行方向に配列された複数の保持部１１，１１・・・ごとに設けられた水平選択線ＨＬ，ＨＬ・・・と、垂直方向に配列された複数の保持部１１，１１・・・ごとに設けられた垂直データ線ＶＬ，ＶＬ・・・とが備えられている。

このようなアクティブマトリクス駆動のための構成が採られた上で、本実施の形態の表示回路部３０Ｂには、入力端子Ｔｓに接続された電流注入用配線３Ｌと、アノード１０ごとに設けられ、電流注入用配線３Ｌと接続されたスイッチング素子Ｑｓ，Ｑｓ・・・とが設けられている。
本例において、スイッチング素子Ｑｓ，Ｑｓ・・・にはｐチャンネルＭＯＳＦＥＴが用いられる。
スイッチング素子Ｑｓ，Ｑｓ・・・のゲート及びソースは、電流注入用配線３Ｌに対して接続されている。スイッチング素子Ｑｓ，Ｑｓ・・・のドレインは、それぞれ、対応するアノード１０とスイッチング素子Ｑａのドレインとの接続点１２に対して接続されている。

図６は、図５に示した回路部について、スイッチング素子が形成される基板部のみを断面図化して表している。なお、この図６では図５に示していた水平選択線ＨＬ、垂直データ線ＶＬの図示は省略している。
図示するようにスイッチング素子Ｑａ及びＱｓは、同一の半導体基板１５内に形成されている。本実施の形態の場合、スイッチング素子Ｑａ及びＱｓは共にｐチャンネルＭＯＳＦＥＴとされるため、これらスイッチング素子Ｑａ及びＱｓは、ｐ型基板１５Ａ上にＮ−ｗｅｌｌ層１５Ｂを形成し、Ｎ−ｗｅｌｌ層１５Ｂに対してｐ型不純物をイオン注入してｐ型領域１５Ｐを形成することでソースとドレインが形成されている。スイッチング素子Ｑａ及びＱｓにおいて、２つのｐ型領域１５Ｐの間のｎ型領域（Ｎ−ｗｅｌｌ層１５Ｂの一部）の上部には、絶縁膜を介して電極が設けられ、これによりゲートが形成されている。

なお、本実施の形態の場合、半導体基板１５のＮ−ｗｅｌｌ層１５Ｂには、当該Ｎ−ｗｅｌｌ層１５Ｂの電位を固定するための端子１６が形成されている。端子１６は、Ｎ−ｗｅｌｌ層１５Ｂにｎ⁺領域（Ｎの比較的濃い領域）を形成して成る。この端子１６にはアノード電圧Ｖｄｄが接続され、これによってＮ−ｗｅｌｌ層１５Ｂの電位がアノード電圧Ｖｄｄに応じた電位で安定される。なお、ｎ⁺領域とするのは、所謂オーミック接触を実現するためである。

ここで、上記のような構成によると、電流注入用の入力端子Ｔｓと、これに接続された電流注入用配線３Ｌとは、スイッチング素子Ｑｓにおけるｐｎｐ接合を介して接続点１２に接続されていることになる。
この点より、アクティブマトリクス駆動のために設けられたスイッチング素子Ｑａを介する経路とは別の経路により、アノード１０に対して電流を流すことが可能とされることが分かる。すなわち、オフ期間のアノード１０に対して電流を流すことが可能とされる。
ここで、スイッチング素子Ｑｓのソース（ｐ型領域１５Ｐ）は、スイッチング素子Ｑａとアノード１０との接続点１２に対してｐｎｐ接合を介して接続された端子と捉えることができる。この端子は、ｐｎｐ接合を介して電流を流すための端子とみることができ、従って以下「電流注入用端子１４」と表記する。

本実施の形態の表示装置１では、上記のような構成を採った上で、電流注入用配線３Ｌ及びスイッチング素子Ｑｓを介して、各アノード１０に所定レベルによる電流を流す。具体的には、図１に示した電流注入部５により、入力端子Ｔｓに対して所定レベルによる電流を流す。

ここで、本発明者らが実験を行った結果、本例の表示装置１についてスイッチング素子Ｑｓ経由でアノード１０に電流を流すためには、入力端子Ｔｓに対して少なくとも０．１ｍＡ以上の電流を流せばよいことが判明した。
具体的に、実験では、本例の表示装置１のようにドット数＝１２８×６４＝８１９２ドット、アノード電圧Ｖｄｄ＝５．０Ｖ、フィラメント電圧Ｅｆの平均電圧＝−３５Ｖの条件下で入力端子Ｔｓに印加される電圧を徐々に上昇させていった結果、該電圧を５．２Ｖとしたときにスイッチング素子Ｑｓを介してアノード１０に電流が流れることを確認した。このとき、入力端子Ｔｓに流れる電流が上記の０．１ｍＡであった。
なお以下、電流注入部５の動作に伴い入力端子Ｔｓに印加される電圧を「電流注入用電圧ＶＦ」と表記する。

ここで、スイッチング素子ＱｓとしてのＭＯＳＦＥＴが飽和領域でのオン状態となってしまうと、電流が大量に流れる状態となるが、上記のような所定レベルによる電流注入用電圧ＶＦが配線３Ｌを介してゲート−ソース間に印加されたときには、ＭＯＳＦＥＴは線形領域で動作して内部インピーダンスが高い状態を保ったまま、ｐｎｐ接合を介して僅かに電流が流れる状態となる。本実施の形態では、このようにｐｎｐ接合を介して僅かに流れる電流、すなわちＢＩＰ（バイポーラ）動作によって僅かに流れる電流を利用して、オフ期間のアノード１０に電流を流すものである。

このとき、スイッチング素子Ｑｓを介して流れる電流としては、図６中の＜１＞で示すスイッチング素子Ｑｓのｐｎｐ接合を介して流れる電流のみでなく、＜２＞で示すスイッチング素子ＱｓのソースからＮ−ｗｅｌｌ層１５Ｂを介してｐ型基板１５Ａに流れる電流、及び＜３＞で示すスイッチング素子Ｑｓのソースから端子１６に対して流れる電流も生じる。なお、＜３＞の電流は、電流注入用端子１４とアノード電圧Ｖｄｄとの間に電流注入用端子１４をアノード、端子１６をカソードとして等価的に形成されるダイオードの順方向電流に相当するものである。

なおこのとき、電流注入用端子１４の電位は、アノード電圧Ｖｄｄのみでなく、電流注入用電圧ＶＦ、フィラメント電圧Ｅｆ、及びアノード１０−フィラメント３１間の抵抗（以下「内部抵抗」と表記）によって定まる。

図７は、入力端子Ｔｓに電流を流すことでアノード１０に電流が流された際の電位分布モデルを先の図４と同様に示している。
図４と比較して、オフ期間のアノード１０，１０・・・に対して電流が流される本実施の形態の場合には、オフドットで囲まれたオンドットの近傍（図中「Ｘ」）における電位が大幅に低下していることが確認できる。オフドットの周囲の電位は、図４の場合が−３６Ｖ程度であったのに対し、本例の場合は図のように−２９Ｖ程度に低減されている。このため、上記のようにオンドットの近傍の電位が大幅に低下するものである。
これにより、オフドットと隣接するオンドットに対してフィラメント３１からの電子がより多く到達し、パターン欠けの抑制が図られる。

このように本実施の形態の表示装置１においては、入力端子Ｔｓに対して０．１ｍＡ以上の電流を流すことによってパターン欠けの抑制を図ることができる。
なお、本例の場合、ドット数は８１９２であるため、上記のように入力端子Ｔｓに電流注入用電圧ＶＦ＝５．２Ｖを印加して０．１ｍＡの電流が流れるとき、アノード１０ごとに設けられた電流注入用端子１４を介して流れる電流は０．１ｍＡ÷８１９２≒０．００００１２ｍＡ＝１２ｎＡとなる。
従って、パターン欠けの抑制を図るにあたっては、電流注入用端子１４に１２ｎＡ以上の電流が流れればよい。

ここで、入力端子Ｔｓに流す電流レベルは、これを上げ過ぎてしまうと、スイッチング素子Ｑｓを介してアノード１０に流れる電流レベルが過大となり、オフ期間のアノード１０が点灯してしまう虞がある。すなわち、パターン欠けの抑制は図られるものの、本来点灯すべきでないアノード１０が点灯することにより表示パターンのコントラストが低下してしまう（所謂「背反の漏れ発光」）。

実験によると、オフ期間のアノード１０の点灯は、入力端子Ｔｓに流す電流のレベルを０．６ｍＡ（電流注入用電圧ＶＦ＝５．５Ｖ）としたときに生じることが確認された。
但し、電流レベルが１８ｍＡ（電流注入用電圧ＶＦ＝７．０Ｖ）程度までは、オフ期間のアノード１０が点灯するものの、表示パターンのコントラストの低下はほぼ視認することができなかった。
これらの点を考慮すると、入力端子Ｔｓに流す電流は、パターン欠けの抑制と表示パターンのコントラスト低下の実質的な防止とを図る上では、０．１ｍＡ〜１８ｍＡの範囲内に設定すればよいと言える。より好ましくは、０．１ｍＡ〜０．６ｍＡの範囲内に設定することで、パターン欠けの抑制と背反の漏れ発光自体の防止とが図られる。

なお、本例のようにドット数＝８１９２ドット、アノード電圧Ｖｄｄ＝５．０Ｖ、フィラメント電圧Ｅｆの平均電圧＝−３５Ｖとされた下では、電流注入用電圧ＶＦは、上記の０．１ｍＡ〜１８ｍＡの範囲に対応しては５．２Ｖ〜７．０Ｖとなり、０．１ｍＡ〜０．６ｍＡの範囲に対応しては５．２Ｖ〜５．５Ｖとなる。

図８は、入力端子Ｔｓに所定レベルの電流を流すための構成についての説明図であり、図８Ａ〜図８Ｃの各図では電流注入部５の内部構成をそれぞれ示している。
本実施の形態の表示装置１は車両用のＨＵＤに適用される表示装置とされるので、通常、表示装置１にはＤＣ１２Ｖの電源電圧が入力される。図８Ａ、図８Ｂでは、このように入力されるＤＣ１２Ｖの電源電圧を外部電圧Ｖｅｘｔと表している。

図８Ａの例では、電流注入部５が、入力端子Ｔｓと外部電圧Ｖｅｘｔとの間に直列に挿入された保護抵抗Ｒ１を備えている。この保護抵抗Ｒ１により、ＤＣ１２Ｖの外部電圧Ｖｅｘｔに基づく所定レベルの電流注入用電圧ＶＦが入力端子Ｔｓに印加される。
保護抵抗Ｒ１の抵抗値は、電流注入用電圧ＶＦの電圧レベルが前述した条件を満たすように設定すればよい。具体的に、保護抵抗Ｒ１の抵抗値は例えば６８ｋΩに設定する。この設定によると、電流注入用電圧ＶＦとして５．２Ｖの直流電圧が入力端子Ｔｓに印加される。

また、図８Ｂの例では、電流注入部５が、入力端子Ｔｓと外部電圧Ｖｅｘｔとの間に挿入された定電流回路５Ａを備える。前述のように、本実施の形態の表示装置１においては、パターン欠けの抑制のために、入力端子Ｔｓに０．１ｍＡ以上の電流が流されればよい。定電流回路５Ａは、外部電圧Ｖｅｘｔに基づき、０．１ｍＡ以上の所定レベルによる電流を出力するように構成されている。
本例における定電流回路５Ａは、図のように抵抗Ｒ２と抵抗Ｒ３との直列接続回路（分圧回路）と、スイッチング素子Ｑ１とを備える。この場合、スイッチング素子Ｑ１はｎチャンネルＭＯＳＦＥＴで構成され、ソースが入力端子Ｔｓに接続されている。スイッチング素子Ｑ１のドレインは、抵抗Ｒ２の一端と接続され、この接続点が外部電圧Ｖｅｘｔと接続されている。また、スイッチング素子Ｑ１のゲートは抵抗Ｒ２の他端と抵抗Ｒ３の一端との接続点（分圧点）に接続され、抵抗Ｒ３の他端は接地されている。
このような構成により、所謂バイアス回路が形成され、入力端子Ｔｓに対して外部電圧Ｖｅｘｔに応じた所定の一定レベルによる電流が流される。
なお、定電流を生成するための構成としては、例えばＭＯＳＦＥＴのゲート−ソース間をショートさせた構成や、ダイオードにより定電流を生成する構成なども挙げることができ、上記構成に限定されるものではない。

また、図８Ｃの例では、電流注入部５が定電圧回路５Ｂを備える。この定電圧回路５Ｂにより、パターン欠け抑制のための所定レベルの電流注入用電圧ＶＦ（例えば５．２Ｖ）を生成する。なお、本例の場合、定電圧回路５Ｂは、ＤＣ１２Ｖの外部電圧Ｖｅｘｔに基づき電流注入用電圧ＶＦを生成する。

なお、これら図８Ａ〜図８Ｃの構成からも理解されるように、入力端子Ｔｓに対しては、アノード１０のオン期間／オフ期間に関わらず、電流が流し続けられるものである。

［1-4．第１の実施の形態のまとめ］

以上のように本実施の形態の表示装置１は、アノード１０ごとに設けられたスイッチング素子Ｑａを有し、アクティブマトリクス方式によりアノード１０を駆動すると共に、アノード１０とスイッチング素子Ｑａとの接続点１２に対してｐｎｐ接合を介して接続された電流注入用端子１４（スイッチング素子Ｑｓのソース）を有する表示駆動回路（アクティブマトリクスＩＣ３０）を備えている。さらに、電流注入用端子１４に所定レベルの電流を流す電流注入部５を備えている。

上記のように電流注入用端子１４が設けられることで、この電流注入用端子１４を介して、アクティブマトリクス駆動のため設けられたスイッチング素子Ｑａを介する経路とは別経路でアノード１０に電流を注入することが可能となる。すなわち、発光駆動電圧が非印加とされたオフ期間のアノード１０に対して電流を流すことが可能とされる。
このようにオフ期間のアノード１０に対して電流を流すことが可能となるため、オン期間のアノード１０の近傍に位置するオフ期間のアノード１０の電位を上昇させることができる。従って、オン期間のアノード１０により多くの電子を到達させることができ、グリッドを省略しても、パターン欠けの抑制を図ることができる。すなわち、２極管構造の採用を可能としてコスト削減を図りつつ、パターン欠けの抑制を図ることできる。

また、本実施の形態では、各電流注入用端子１４と接続された入力端子Ｔｓを備えるようにしている。
この入力端子Ｔｓを介して、表示駆動回路の外部より電流注入用端子１４に電流を流すことができる。

さらに、本実施の形態では、表示部３０Ｃの背面に表示駆動回路を一体的に形成している。
これにより、表示部３０Ｃの周囲に表示駆動回路の配置スペースを確保する必要がなくなり、蛍光表示管３の小型化を図ることができ、コスト削減が図られる。

さらにまた、本実施の形態では、アノード１０の形成ピッチを０．２ｍｍ未満としている。アノード１０の形成ピッチが狭いため、表示駆動回路、特に表示回路部３０Ｂの小型化が可能であり、シュリンク化によるコスト削減が図られる。

加えて、本実施の形態では、スイッチング素子ＱａがＭＯＳＦＥＴで構成され、電流注入用端子１４は、表示駆動回路を構成する半導体基板１５が有するＮ−ｗｅｌｌ層１５Ｂ（ｎ型領域）にｐ型不純物がイオン注入されて形成されている。
これによれば、電流注入用端子１４はスイッチング素子Ｑａと同一基板上に形成可能となり、従って電流注入用端子１４を回路部作製のための半導体プロセスを利用して効率的に形成することができる。

また、本実施の形態では、電流注入部５が、入力端子Ｔｓに０．１ｍＡ以上の電流を流すようにしている。
これにより、ｐｎｐ接合を介してアノード１０に電流が確実に流される。すなわち、オフ期間のアノード１０に確実に電流が流され、パターン欠けを確実に抑制できる。

また、本実施の形態では、電流注入部５が、入力端子Ｔｓに０．１ｍＡ〜１８ｍＡの電流を流す。
これにより、ｐｎｐ接合を介してアノード１０に電流が確実に流されると共に、オフ期間のアノード１０の点灯による表示パターンのコントラスト低下が知覚されない程度に抑えられる。従って、パターン欠けを抑制しつつ、背反の漏れ発光の実質的な防止が図られる。

また、本実施の形態では、電流注入部５が、入力端子Ｔｓに０．１ｍＡ〜０．６ｍＡの電流を流す。
これにより、ｐｎｐ接合を介してアノード１０に電流が流されると共に、オフ期間のアノード１０の非点灯状態が維持される。従って、パターン欠けを抑制しつつ、背反の漏れ発光を防止できる。

さらに、本実施の形態では、電流注入部５が、入力端子に対し保護抵抗Ｒ１としての抵抗素子を介して所定レベルの電圧を印加するようにしている。
これにより、オフ期間のアノードに電流を流すための構成が、抵抗素子を設けるという簡易な構成で実現される。従って、パターン欠け抑制のための構成が簡易で済む。

或いは、電流注入部５については、定電流回路５Ａを有し、定電流回路５Ａが生成した電流を入力端子Ｔｓに供給するように構成することもできる。
定電流回路５Ａを設けることで、オフ期間のアノード１０に流れる電流レベルが一定とされる。
ここで、アノード１０に流れる電流レベルは、前述した内部抵抗に依存して定まることになるが、当該内部抵抗は、アクティブマトリクスＩＣ３０の個体ごとにばらつくものである。従って、定電流回路５Ａが設けられることで、オフ期間のアノード１０に流れる電流レベルが内部抵抗のばらつきに起因して変動してしまうことを防止できる。すなわち、個体ばらつきが生じる場合にも、パターン欠けを確実に抑制することができる。

或いは、電流注入部５については、定電圧回路５Ｂを有し、定電圧回路５Ｂが生成した電圧を入力端子Ｔｓに印加するように構成することもできる。
この構成によっても、オフ期間のアノード１０に電流を流すことができる。

＜２．第２の実施の形態＞
［2-1．多ドット点灯部分のパターン欠けとディミング時の漏れ発光について］

上記で説明してきたように、パターン欠けの抑制と漏れ発光によるコントラスト低下の抑制とのバランスを考慮すると、入力端子Ｔｓへの注入電流量は０．１ｍＡ〜１．８ｍＡ程度とすることが望ましく、漏れ発光自体の発生を防止する上では電流注入量は０．６ｍＡ以下とすることが望ましい。

しかしながら、漏れ発光の防止を意識して入力端子Ｔｓへの注入電流量を少なくしてしまうと、オンドットが比較的多く集まっている部分（以下「多ドット点灯部分」と表記）について、パターン欠けの抑制効果を十分に得られない虞がある。

図９は、多ドット点灯部分におけるパターン欠けについての説明図であり、図９Ａは電流注入用電圧ＶＦを５．４Ｖ（入力端子Ｔｓへの注入電流量＝０．４ｍＡ程度）に設定したとき、図９Ｂは電流注入用電圧ＶＦを７．０Ｖ（入力端子Ｔｓへの注入電流量＝１．８ｍＡ程度）に設定したときの多ドット点灯部分とそれに隣接するオフドット部分とをそれぞれ示している。
また、図１０、図１１は、それぞれ多ドット点灯部分とそれに隣接するオフドット部分とについての電位分布モデルを先の図４や図７と同様に示しており、図１０は電流注入用電圧ＶＦ＝５．４Ｖ、図１１は電流注入用電圧ＶＦ＝７．０Ｖとしたときの電位分布モデルをそれぞれ表している。

図１０に示すように、電流注入用電圧ＶＦ＝５．４Ｖ時には、入力端子Ｔｓへの電流注入により、オンドットの近傍に位置するオフドットの電位は−２９Ｖ程度となる。この場合には、パターン欠けの幅ｗｋは図９Ａに示すようにほぼ２ドット分の幅となる。
一方、図１１に示す電流注入用電圧ＶＦ＝７．０Ｖ時には、オンドットの近傍に位置するオフドットの電位が−２４Ｖ程度にまで上昇する。このため、多ドット点灯部分の外周部における電子が届きにくい部分の幅は１ドット強の幅に抑制される。このため、パターン欠けの幅ｗｋとしても図９Ｂに示すように１ドット強の幅に改善される。

このように、多ドット点灯部分についてのパターン欠けの抑制効果を十分に得るためには、入力端子Ｔｓへの注入電流量はできるだけ大きくすべきである。

しかしながら、蛍光表示管を有する表示装置としては、いわゆるディミングとしての調光を行うものがある。ディミング時にはオンドットの輝度が低く抑えられるため、上記のような多ドット点灯部分でのパターン欠け抑制を意図して入力端子Ｔｓへの注入電流量を大きく設定すると、相対的に漏れ発光が目立ち易くなり、オンドットとオフドットのコントラスト低下が視認され易くなる。

ここで、ディミングは、オンドットとしてのアノード１０のオフ期間の割合を制御して当該アノード１０の平均輝度を低下させることで行われる。すなわち、ディミング時におけるオンドットとしてのアノード１０は、所定周期でオン／オフを繰り返している。これに対し、先に説明した第１の実施の形態の表示装置１では、電流注入部５は入力端子Ｔｓに対して電流を流し続けている。このため、オフドットとしてのアノード１０には、ディミングに伴いオンドットとしてのアノード１０がオフとされている期間にも電流が流され続ける。
このようにディミング時にはオンドットがオフとされる期間にもオフドットに電流が流され続けるため、入力端子Ｔｓへの注入電流量をオフドットが漏れ発光を来す以上に大きくしていると、漏れ発光が目立ち易くなってしまう。

［2-2．表示装置の構成］

そこで、第２の実施の形態では、上記の問題点に鑑み以下の構成による表示装置５０を提案する。
図１２は、第２の実施の形態としての表示装置５０内部の回路構成についての説明図である。なお、以下の説明において、既にこれまでで説明済みとなった部分と同様となる部分については同一符号を付して説明を省略する。

表示装置５０は、第１の実施の形態の表示装置１と比較して、ＣＰＵ２に代えてＣＰＵ２’が、アクティブマトリクスＩＣ３０に代えてアクティブマトリクスＩＣ３０’が、電流注入部５に代えて電流注入部５’がそれぞれ設けられた点が異なる。

ＣＰＵ２’は、データ信号ＳＩ、クロックＣＬＫ、ラッチ信号ＬＡＴに加えてブランク信号ＢＫを生成・出力する点がＣＰＵ２と異なる。ブランク信号ＢＫは、例えば１周期が５ｍsec程度とされたＰＷＭ（Pulse Width Modulation）信号であり、ディミングの制御信号（調光信号）として機能する。具体的に、ブランク信号ＢＫはアノード１０の消灯期間を制御するための信号とされ、Ｈレベル（オン）がアノード１０の消灯を、Ｌレベル（オフ）がアノード１０の点灯を表す。
ＣＰＵ２’は、ディミングの割合（％）に応じてブランク信号ＢＫのオンデューティ、すなわちアノード１０の消灯期間のデューティ（割合）を調整する。具体的には、ディミングの割合を大きくする（アノード１０の輝度をより小さくする）ときはブランク信号ＢＫのオンデューティを大きくし、ディミングの割合を小さくする（アノード１０の輝度をより大きくする）ときはブランク信号ＢＫのオンデューティを小さくする。

ブランク信号ＢＫは、蛍光表示管３が有する端子部３２に供給されると共に、電流注入部５’にも供給される。

アクティブマトリクスＩＣ３０’は、表示回路部３０Ｂに代えて表示回路部３０Ｂ’が設けられた点がアクティブマトリクスＩＣ３０と異なる。また、端子部３２に供給されたブランク信号ＢＫがコントロール回路部３０Ａを経由して表示回路部３０Ｂ’に入力される点もアクティブマトリクスＩＣ３０と異なる。

図１３は、表示回路部３０Ｂ’内のアクティブマトリクス駆動に係る構成部分を抽出して示した図である。
表示回路部３０Ｂ’は、表示回路部３０Ｂと比較して、スイッチング素子ＱａごとにＡＮＤゲート回路５１が設けられた点が異なる。各ＡＮＤゲート回路５１は、それぞれ対応するスイッチング素子Ｑａのゲートと該スイッチング素子Ｑａに対応して設けられた保持部１１との間に挿入されている。
各ＡＮＤゲート回路５１の一方の入力端子にはそれぞれ対応する保持部１１の出力が供給され、他方の入力端子にはそれぞれブランク信号ＢＫの反転信号が供給される。各ＡＮＤゲート回路５１の出力はそれぞれ対応するスイッチング素子Ｑａのゲートに供給される。

このような構成により、各スイッチング素子Ｑａは、それぞれ対応する保持部１１からの出力がオンで且つブランク信号ＢＫがオフである場合にのみオンされる。従って、オンドットとしてのアノード１０、すなわち対応する保持部１１の出力がオンであるアノード１０について、ブランク信号ＢＫに基づくオン／オフ制御が可能とされている。すなわち、前述したディミングとしての調光制御が可能とされている。

図１２において、電流注入部５’は、ＣＰＵ２’から入力されたブランク信号ＢＫに基づき入力端子Ｔｓへの電流注入をオン／オフする。具体的に、電流注入部５’は、ブランク信号ＢＫがオン（アノード１０の消灯指示）のときには入力端子Ｔｓへの電流注入をオフし、ブランク信号ＢＫがオフ（アノード１０の点灯指示）のときには入力端子Ｔｓへの電流注入をオンする。

図１４は、電流注入部５’の構成例についての説明図である。
図１４Ａに示す第一の構成例は、先の図８Ａに示したように保護抵抗Ｒ１を介して外部電圧Ｖｅｘｔ（ＤＣ１２Ｖ）に基づく所定レベルの電流注入用電圧ＶＦを入力端子Ｔｓに印加する場合に対応した構成例である。
具体的に、この場合の電流注入部５’においては、ブランク信号ＢＫに基づき入力端子Ｔｓへの電流注入をオン／オフするためのスイッチ回路５’Ａが設けられている。スイッチ回路５’Ａは、例えばＮＰＮ型のバイポーラトランジスタで構成されたスイッチング素子Ｑ２と、抵抗Ｒ４及び抵抗Ｒ５を備えている。スイッチング素子Ｑ２のベースには、抵抗Ｒ４を介してブランク信号ＢＫが入力される。スイッチング素子Ｑ２のコレクタは、保護抵抗Ｒ１と入力端子Ｔｓとの接続点に接続され、エミッタは接地されている。抵抗Ｒ５は、スイッチング素子Ｑ２のベース−エミッタ間に挿入されている。
上記のようなスイッチ回路５’Ａにより、入力端子Ｔｓに対する外部電圧Ｖｅｘｔと保護抵抗Ｒ１とに基づく電圧印加が、ブランク信号ＢＫのオン／オフに同期してオン／オフされる。すなわち、入力端子Ｔｓへの電流注入が、ブランク信号ＢＫのオン／オフに同期してオン／オフされる。具体的には、ブランク信号ＢＫがオンであるとスイッチング素子Ｑ２がオンとなることで入力端子Ｔｓへの電流注入がオフされ、ブランク信号ＢＫがオフであるとスイッチング素子Ｑ２がオフとなることで入力端子Ｔｓへの電流注入がオンとなる。

一方、図１４Ｂに示す第二の構成例は、先の図８Ｂに示したように定電流回路５Ａにより入力端子Ｔｓに所定レベルによる電流を流す場合に対応した構成例である。
この場合の電流注入部５’においては、定電流回路５Ａによる出力電流をブランク信号ＢＫに基づきオン／オフするようにスイッチ回路５’Ａが設けられている。この場合のスイッチ回路５’Ａが有するスイッチング素子Ｑ２は、コレクタが定電流回路５Ａと入力端子Ｔｓとの接続点に接続され、ベースには抵抗Ｒ４を介してブランク信号ＢＫが入力される。
この第二の構成例によっても、上記の第一の構成例と同様に入力端子Ｔｓへの電流注入がブランク信号ＢＫのオン／オフに同期してオン／オフされる。

［2-3．第２の実施の形態のまとめ］

上記のように第２の実施の形態の表示装置５０においては、表示駆動回路（アクティブマトリクスＩＣ３０’）は、ＰＷＭ信号による調光信号（ブランク信号ＢＫ）に基づきスイッチング素子Ｑａのオン／オフ制御を行い、電流注入部５’は、調光信号に基づき入力端子Ｔｓへの電流注入をオン／オフしている。

これにより、ディミングの割合に応じてオフドットとしてのアノード１０に流される平均電流値が調整される。具体的には、ディミングの割合が大きくなるに従ってオフドットとしてのアノード１０に流される平均電流値が小さくなるように調整される。
従って、漏れ発光が目立ち易くなるディミング時に対応してオフドットとしてのアノード１０に流される平均電流値を小さくできるため、入力端子Ｔｓに注入する電流のレベルを大きく設定しても、ディミング時の漏れ発光を目立ち難くできる。この結果、多ドット点灯部分でのパターン欠けの抑制と、ディミング時における漏れ発光によるコントラスト低下の抑制との両立を図ることができる。

なお、上記では、ブランク信号ＢＫのオン／オフと入力端子Ｔｓへの電流注入のオン／オフを同期させる場合を例示したが、ディミング時における漏れ発光を抑制するにあたっては、ブランク信号ＢＫのオンデューティが大きくなる（つまりディミングの割合が大きくなる）ことに応じて入力端子Ｔｓへの電流注入のオンデューティを小さくすればよく、ブランク信号ＢＫのオン／オフと入力端子Ｔｓへの電流注入のオン／オフは必ずしも同期させる必要はない。

＜３．変形例＞

以上、本発明に係る実施の形態について説明したが、本発明は、上記により説明した具体例に限定されるべきものではなく、本発明の範囲を逸脱しない範囲において多様な変形例を採り得る。
例えば、これまでの説明では、スイッチング素子Ｑａ及びＱｓとしてｐチャンネルＭＯＳＦＥＴを用いるものとしたが、ｎチャンネルＭＯＳＦＥＴを用いることもできる。その場合、電流注入用端子１４としては、半導体基板１５が有するｐ型領域にｎ型不純物をイオン注入して形成することになる。
本発明における電流注入用端子は、半導体基板が有するｎ型領域にｐ型不純物がイオン注入される、又は半導体基板が有するｐ型領域にｎ型不純物がイオン注入されて形成されたものであればよい。
なお、スイッチング素子ＱｓがｎチャンネルＭＯＳＦＥＴとされる場合、電流注入用端子１４は接続点１２に対してｎｐｎ接合を介して接続されることになる。このように電流注入用端子１４が接続点１２に対してｎｐｎ接合を介して接続される場合であっても、入力端子Ｔｓに所定レベルの電流を流すことでオフ期間のアノード１０に電流を流すことができる。

また、これまでの説明では、電流注入用端子を、ＭＯＳＦＥＴによるスイッチング素子Ｑｓのソースとして形成する場合を例示したが、これまでの説明からも理解されるように、本発明の電流注入用端子としては、アクティブマトリクス駆動のために設けられたスイッチング素子とアノードとの接続点に対してｐｎｐ接合又はｎｐｎ接合を介して接続されたものであればよく、必ずしもＭＯＳＦＥＴの一部として構成される必要はない。すなわち、スイッチング素子Ｑｓのゲートを省略した構成としても、電流注入用端子としての機能を得ることができるものである。

また、これまでの説明では、保護抵抗Ｒ１や定電流回路５Ａ、定電圧回路５Ｂ、スイッチ回路５’Ａが蛍光表示管３の外部に設けられた場合を例示したが、これら保護抵抗Ｒ１、定電流回路５Ａ、定電圧回路５Ｂ、スイッチ回路５’Ａについては蛍光表示管３内に設けることもできる。

また、これまでの説明では、本発明が車両用のＨＵＤに適用される場合を例示したが、本発明としては、車両用のＨＵＤ以外の他の表示装置に対しても適用できるものである。

１，５０…表示装置、２…ＣＰＵ、３…蛍光表示管、３０，３０’…アクティブマトリクスＩＣ、３０Ａ…コントロール回路部、３０Ｂ，３０Ｂ’…表示回路部、３０Ｃ…表示部、３Ｌ…電流注入用配線、１２…接続点、１４…電流注入用端子、１５…半導体基板、Ｑａ…スイッチング素子、Ｑｓ…スイッチング素子、３１…フィラメント、１０…アノード、５，５’…電流注入部、Ｒ１…保護抵抗、５Ａ…定電流回路、Ｔｓ…入力端子、５’Ａ…スイッチ回路

Claims (12)

1. アノード電極と蛍光体層とを有するアノードが行方向及び列方向に複数配列された表示部と、
   前記蛍光体層を発光させるための電子を放出するフィラメントと、
   前記アノードごとに設けられたスイッチング素子を有し、アクティブマトリクス方式により前記アノードを駆動すると共に、前記アノードと前記スイッチング素子との接続点に対してｐｎｐ接合又はｎｐｎ接合を介して接続された電流注入用端子を有する表示駆動回路と、を備える蛍光表示管と、
   各前記電流注入用端子と接続された入力端子と、
   前記電流注入用端子に所定レベルの電流を流す電流注入部と、を備え、
   前記表示駆動回路は、
   ＰＷＭ信号による調光信号に基づき前記スイッチング素子のオン／オフ制御を行い、
   前記電流注入部は、
   前記調光信号に基づき前記入力端子への電流注入をオン／オフする
   表示装置。
2. アノード電極と蛍光体層とを有するアノードが行方向及び列方向に複数配列された表示部と、
   前記蛍光体層を発光させるための電子を放出するフィラメントと、
   前記アノードごとに設けられたスイッチング素子を有し、アクティブマトリクス方式により前記アノードを駆動すると共に、前記アノードと前記スイッチング素子との接続点に対してｐｎｐ接合又はｎｐｎ接合を介して接続された電流注入用端子を有する表示駆動回路と、を備える蛍光表示管と、
   各前記電流注入用端子と接続された入力端子と、
   前記電流注入用端子に所定レベルの電流を流す電流注入部と、を備え、
   前記電流注入部は、
   前記入力端子に対し抵抗素子を介して所定レベルの電圧を印加する
   表示装置。
3. アノード電極と蛍光体層とを有するアノードが行方向及び列方向に複数配列された表示部と、
   前記蛍光体層を発光させるための電子を放出するフィラメントと、
   前記アノードごとに設けられたスイッチング素子を有し、アクティブマトリクス方式により前記アノードを駆動すると共に、前記アノードと前記スイッチング素子との接続点に対してｐｎｐ接合又はｎｐｎ接合を介して接続された電流注入用端子を有する表示駆動回路と、を備える蛍光表示管と、
   各前記電流注入用端子と接続された入力端子と、
   前記電流注入用端子に所定レベルの電流を流す電流注入部と、を備え、
   前記電流注入部は、
   定電流回路を有し、前記定電流回路が生成した電流を前記入力端子に供給する 表示装置。
4. アノード電極と蛍光体層とを有するアノードが行方向及び列方向に複数配列された表示部と、
   前記蛍光体層を発光させるための電子を放出するフィラメントと、
   前記アノードごとに設けられたスイッチング素子を有し、アクティブマトリクス方式により前記アノードを駆動すると共に、前記アノードと前記スイッチング素子との接続点に対してｐｎｐ接合を介して接続された電流注入用端子を有する表示駆動回路と、を備える蛍光表示管と、
   前記電流注入用端子に所定レベルの電流を流す電流注入部と、を備え、
   前記ｐｎｐ接合におけるエミッタ電位が、前記ｐｎｐ接合におけるベース電位よりも高くされた
   表示装置。
5. 前記表示部の背面に前記表示駆動回路が一体的に形成されている
   請求項１乃至請求項４の何れかに記載の表示装置。
6. 前記アノードの形成ピッチが０．２ｍｍ未満とされている
   請求項５に記載の表示装置。
7. 前記スイッチング素子がＭＯＳＦＥＴで構成され、
   前記電流注入用端子は、
   前記表示駆動回路を構成する半導体基板が有するｎ型領域にｐ型不純物がイオン注入される又は前記表示駆動回路を構成する半導体基板が有するｐ型領域にｎ型不純物がイオン注入されて形成されている
   請求項１乃至請求項６の何れかに記載の表示装置。
8. 前記表示駆動回路は、
   ＰＷＭ信号による調光信号に基づき前記スイッチング素子のオン／オフ制御を行い、
   前記電流注入部は、
   前記調光信号に基づき前記入力端子への電流注入をオン／オフする
   請求項２乃至請求項４の何れかに記載の表示装置。
9. 前記電流注入部は、
   前記入力端子に０．１ｍＡ以上の電流を流す
   請求項１乃至請求項８の何れかに記載の表示装置。
10. 前記電流注入部は、
    前記入力端子に０．１ｍＡ〜１８ｍＡの電流を流す
    請求項９に記載の表示装置。
11. 前記電流注入部は、
    前記入力端子に０．１ｍＡ〜０．６ｍＡの電流を流す
    請求項９に記載の表示装置。
12. 前記電流注入部は、
    定電圧回路を有し、前記定電圧回路が生成した電圧を前記入力端子に印加する
    請求項１又は請求項４に記載の表示装置。

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