JP6068992B2 - 半導体装置の作製方法 - Google Patents

半導体装置の作製方法 Download PDF

Info

Publication number
JP6068992B2
JP6068992B2 JP2013008870A JP2013008870A JP6068992B2 JP 6068992 B2 JP6068992 B2 JP 6068992B2 JP 2013008870 A JP2013008870 A JP 2013008870A JP 2013008870 A JP2013008870 A JP 2013008870A JP 6068992 B2 JP6068992 B2 JP 6068992B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
insulating film
oxide
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013008870A
Other languages
English (en)
Other versions
JP2013175711A (ja
JP2013175711A5 (ja
Inventor
山崎　舜平
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013008870A priority Critical patent/JP6068992B2/ja
Publication of JP2013175711A publication Critical patent/JP2013175711A/ja
Publication of JP2013175711A5 publication Critical patent/JP2013175711A5/ja
Application granted granted Critical
Publication of JP6068992B2 publication Critical patent/JP6068992B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/426—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)
  • Electroluminescent Light Sources (AREA)
  • Physical Vapour Deposition (AREA)

Description

半導体装置及び半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含むアモルファス酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物）からなる半導体層を用いたトランジスタが開示されている（特許文献１参照）。
特開２０１１−１８１８０１号公報
酸化物半導体において酸素欠損はドナーとなり、酸化物半導体中にキャリアである電子を生成する。トランジスタのチャネル形成領域を含む酸化物半導体に酸素欠損が多く存在すると、チャネル形成領域中に電子を生じさせてしまい、トランジスタのしきい値電圧をマイナス方向に変動させる要因となる。
酸化物半導体膜を含むトランジスタを有する半導体装置において、安定した電気的特性を付与し、高信頼性化を達成することを目的の一とする。
また、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
より高性能な半導体装置を実現するため、微細化されたトランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することを目的の一とする。
酸化物半導体膜、ゲート絶縁膜、及びゲート電極層が順に積層され、ゲート電極層の側面に側壁絶縁層が設けられたトランジスタを有する半導体装置において、該側壁絶縁層は酸素過剰領域を有する。該側壁絶縁層は、第１の絶縁膜を形成し、第１の絶縁膜に酸素ドープ処理を行った後、第１の絶縁膜上に第２の絶縁膜を形成し、第１の絶縁膜及び第２の絶縁膜の積層をエッチングすることによって形成される。
酸素ドープ処理によって、第１の絶縁膜において、少なくとも１ヶ所以上、該第１の絶縁膜の化学量論的組成を超える酸素が存在する酸素過剰領域を設けることができる。側壁絶縁層を、酸素過剰領域が設けられた第１の絶縁膜上に第２の絶縁膜を積層して形成するため、側壁絶縁層内に酸素過剰領域を含ませることができる。また、該酸素ドープ処理により、第１の絶縁膜下に設けられたゲート絶縁膜及び酸化物半導体膜にも酸素を供給することもできる。
酸素過剰領域は第１の絶縁膜と第２の絶縁膜の間近傍（又は第１の絶縁膜の膜中）に設けられるので、酸化物半導体膜及びゲート絶縁膜側の第１の絶縁膜の膜厚は薄く、第２の絶縁膜は第１の絶縁膜より厚くして、側壁絶縁層として機能できる程度に調節することが好ましい。例えば、第１の絶縁膜の膜厚は２０ｎｍ以上５０ｎｍ以下（代表的には３０ｎｍ）程度、第２の絶縁膜の膜厚は２００ｎｍ以上５００ｎｍ以下（代表的には３７０ｎｍ）とすればよい。
酸素を過剰に詰め込まれ、かつ酸化物半導体膜及びゲート絶縁膜に近接する領域に該過剰な酸素を含む側壁絶縁層は、ゲート絶縁膜及び酸化物半導体膜からの酸素の脱離を防止し、酸化物半導体膜及びゲート絶縁膜への有効な酸素供給層として機能する。
側壁絶縁層内において、酸化物半導体膜及びゲート絶縁膜に近接する領域に貯蔵された過剰酸素は、ゲート絶縁膜及び酸化物半導体膜へ効率よく供給することができる。よって、半導体装置において、寄生チャネル発生の抑制、及び酸化物半導体膜中及び界面の酸素欠損の補填を行うことが可能となる。また、酸素ドープ処理後に熱処理を行って、酸素過剰領域から酸化物半導体膜及びゲート絶縁膜への酸素の供給することができる。
酸化物半導体膜、ゲート絶縁膜、及び酸素過剰領域を有する側壁絶縁層上に、酸素の放出を防止するバリア膜（保護膜）を設けることが好ましい。
例えば、酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。よって、酸化アルミニウム膜を該バリア膜として設けると、作製工程中及び作製後において、電気的特性の変動要因となる水素、水分などの不純物の酸化物半導体膜及び側壁絶縁層への混入、及び酸化物半導体膜及び側壁絶縁層からの放出を防止するバリア膜として機能させることができる。
本明細書で開示する発明の構成の一形態は、酸化物絶縁膜上に設けられたチャネル形成領域を含む酸化物半導体膜と、酸化物半導体膜上にゲート絶縁膜と、ゲート絶縁膜上にゲート電極層と、ゲート絶縁膜の上面の一部、及びゲート電極層の側面を覆う側壁絶縁層と、酸化物半導体膜と電気的に接続するソース電極層及びドレイン電極層とを有し、側壁絶縁層は酸化物半導体膜と接する第１の絶縁膜と、第１の絶縁膜上に第１の絶縁膜より膜厚の厚い第２の絶縁膜とを含んでおり、側壁絶縁層は第１の絶縁膜に酸素ドープ処理を行い、酸素ドープ処理を行った第１の絶縁膜と接して第２の絶縁膜を設けることで、側壁絶縁層は層中に酸素過剰領域を含む半導体装置である。
本発明の他の一形態は、上記構成において、ソース電極層及びドレイン電極層が、酸化物半導体膜、及び側壁絶縁層に接する半導体装置である。
本明細書で開示する発明の構成の一形態は、酸化物絶縁膜を形成し、酸化物絶縁膜上に酸化物半導体膜を形成し、酸化物半導体膜上にゲート絶縁膜を形成し、ゲート絶縁膜上に酸化物半導体膜と重なるゲート電極層を形成し、ゲート絶縁膜及びゲート電極層上に第１の絶縁膜を形成し、第１の絶縁膜に酸素ドープ処理を行い、酸素ドープ処理を行った第１の絶縁膜上に第２の絶縁膜を形成し、酸素ドープ処理を行った第１の絶縁膜及び第２の絶縁膜をエッチングして、ゲート電極層の側面を覆う側壁絶縁層を形成し、酸化物半導体膜と電気的に接続するソース電極層及びドレイン電極層を形成する半導体装置の作製方法である。
バリア膜として、金属膜（代表的にはアルミニウム膜）を形成し、金属膜に酸素ドープ処理を行うことによって形成する金属酸化膜（代表的には酸化アルミニウム膜）を用いることができる。該酸素ドープ処理により、金属膜下に設けられた側壁絶縁層にも酸素を供給することもできる。
なお、「酸素ドープ」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素ドープ処理において、酸素を含むガスに希ガスを含ませてもよい。
酸素ドープ処理は処理条件により、直接酸素ドープ処理に曝される膜だけでなく、該膜の下に設けられた膜にも酸素をドープすることができる。
上記構成において、第１の酸化物絶縁膜及び第２の酸化物絶縁膜を、成膜ガスを用いる成膜方法により形成することができる。例えば、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。
また、半導体装置を構成する、下地となる酸化物絶縁膜、酸化物半導体膜、ゲート絶縁膜、第１の絶縁膜、第２の絶縁膜に水素若しくは水分を放出させる加熱処理（脱水化又は脱水素化処理）を行ってもよい。
また、ゲート電極層をマスクとして酸化物半導体膜に自己整合的にドーパント（不純物元素）を導入し、酸化物半導体膜においてチャネル形成領域を挟んでチャネル形成領域より抵抗が低く、ドーパント（不純物元素）を含む低抵抗領域を形成することができる。ドーパントは、酸化物半導体膜の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
チャネル長方向にチャネル形成領域を挟んで低抵抗領域を含む酸化物半導体膜を有することにより、該トランジスタはオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
本発明の一形態は、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、酸化物半導体でチャネル形成領域が形成される、トランジスタ若しくはトランジスタを含んで構成される回路を有する半導体装置に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
酸化物半導体膜を含むトランジスタを有する半導体装置において、安定した電気的特性を付与し、高信頼性化を達成することができる。
酸化物半導体膜を含むトランジスタを有する半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することができる。
半導体装置の一形態を説明する平面図及び断面図。 半導体装置の作製方法の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を説明する断面図。 半導体装置の一形態を示す断面図、平面図及び回路図。 半導体装置の一形態を示す回路図及び斜視図。 半導体装置の一形態を示す断面図及び平面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置及び半導体装置の作製方法の一形態を説明する断面図。
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有するトランジスタを示す。
トランジスタはチャネル形成領域が１つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート型でもよい。
図１（Ａ）乃至（Ｃ）に示すトランジスタ４４０ａは、トップゲート構造のトランジスタの一例である。図１（Ａ）は、トランジスタ４４０ａの平面図であり、図１（Ｂ）は、図１（Ａ）のＸ−Ｙにおける断面図であり、図１（Ｃ）は、図１（Ａ）のＶ−Ｗにおける断面図である。なお、図１（Ａ）及び図１（Ｃ）では煩雑になることを避けるため、トランジスタ４４０ａの構成要素の一部を省略して図示している。
チャネル長方向の断面図である図１（Ｂ）に示すように、トランジスタ４４０ａを含む半導体装置は、酸化物絶縁膜４３６が設けられた絶縁表面を有する基板４００上に、チャネル形成領域４０９、低抵抗領域４０４ａ、４０４ｂを含む酸化物半導体膜４０３、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、ゲート絶縁膜４０２、ゲート電極層４０１、ゲート電極層４０１の側面に接して設けられ、第１の絶縁膜４１２ａ、４１２ｂと第２の絶縁膜４１４ａ、４１４ｂとの積層で構成された酸素過剰領域を含む側壁絶縁層、絶縁膜４１３、絶縁膜４０７、及び層間絶縁膜４１５を有する。
側壁絶縁層の作製工程において、第１の絶縁膜４１２（４１２ａ、４１２ｂ）は表面に酸素ドープ処理を行われており、図１（Ａ）乃至（Ｃ）に示すように、第２の絶縁膜４１４（４１４ａ、４１４ｂ）は、酸素ドープ処理の行われた第１の絶縁膜４１２（４１２ａ、４１２ｂ）上に積層されている。よって、側壁絶縁層は酸素過剰領域を有している。
酸素過剰領域は第１の絶縁膜４１２ａ、４１２ｂと第２の絶縁膜４１４ａ、４１４ｂの間近傍（又は第１の絶縁膜の膜中）に設けられるので、酸化物半導体膜４０３及びゲート絶縁膜４０２側の第１の絶縁膜４１２ａ、４１２ｂの膜厚は薄く、第２の絶縁膜４１４ａ、４１４ｂは第１の絶縁膜より厚くして、側壁絶縁層として機能できる程度に調節することが好ましい。例えば、第１の絶縁膜４１２ａ、４１２ｂの膜厚は２０ｎｍ以上５０ｎｍ以下（代表的には３０ｎｍ）程度、第２の絶縁膜４１４ａ、４１４ｂの膜厚は２００ｎｍ以上５００ｎｍ以下（代表的には３７０ｎｍ）とすればよい。
酸素を過剰に詰め込まれ、かつ酸化物半導体膜４０３及びゲート絶縁膜４０２に近接する領域に該過剰な酸素を含む側壁絶縁層は、酸化物半導体膜４０３及びゲート絶縁膜４０２からの酸素の脱離を防止し、酸化物半導体膜４０３及びゲート絶縁膜４０２への有効な酸素供給層として機能する。
側壁絶縁層内において、酸化物半導体膜４０３及びゲート絶縁膜４０２に近接する領域に貯蔵された過剰酸素は、酸化物半導体膜４０３及びゲート絶縁膜４０２へ効率よく供給することができる。よって、酸化物半導体膜４０３中及び界面の酸素欠損の補填を行うことが可能となる。
酸化物半導体膜４０３、ゲート絶縁膜４０２、及び酸素過剰領域を有する側壁絶縁層上に、酸素の放出を防止するバリア膜（保護膜）を設けることが好ましい。
本実施の形態では、バリア膜として絶縁膜４０７を設けている。バリア膜としては、酸化アルミニウム膜を含む膜を好適に用いることができる。また、バリア膜として酸化アルミニウム膜の下、又は上に、酸化チタン膜、酸化ニッケル膜、酸化モリブデン膜、又は酸化タングステン膜を積層した積層膜を設けてもよい。
酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。よって、酸化アルミニウム膜を該バリア膜として設けると、作製工程中及び作製後において、電気的特性の変動要因となる水素、水分などの不純物の酸化物半導体膜及び側壁絶縁層への混入、及び酸化物半導体膜及び側壁絶縁層からの放出を防止するバリア膜として機能させることができる。
なお、バリア膜として機能する絶縁膜４０７として用いる酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすると、トランジスタ４４０ａに安定な電気的特性を付与することができるため、好ましい。膜密度はラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−Ｒａｙ Ｒｅｆｌｅｃｔｉｏｎ）によって測定することができる。
チャネル幅方向の断面図であるに示すように、酸化物半導体膜４０３の側端部はゲート絶縁膜４０２に覆われ、ゲート絶縁膜４０２上には酸素供給層である酸素過剰領域を有する側壁絶縁層（第１の絶縁膜４１２ａ、第２の絶縁膜４１４ｂ）が設けられている。さらに、酸化物半導体膜４０３、ゲート絶縁膜４０２、側壁絶縁層は酸素放出を防止するバリア膜として機能する絶縁膜４０７に覆われている。よって、酸化物半導体膜４０３の側端部において酸素の放出を防止し、酸素の供給により酸素欠損の補填を行うことができる。よって、寄生チャネルの発生を抑制することができる。
なお、ゲート電極層４０１をマスクとして酸化物半導体膜４０３に自己整合的にドーパントを導入し、酸化物半導体膜４０３においてチャネル形成領域４０９を挟んでチャネル形成領域４０９より抵抗が低く、ドーパントを含む低抵抗領域４０４ａ、４０４ｂを形成する。ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物（不純物元素）である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
チャネル長方向にチャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０４ｂを含む酸化物半導体膜４０３を有することにより、該トランジスタ４４０ａはオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能となる。
酸化物半導体膜４０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。または、微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の結晶部を有する結晶−非晶質混相構造の酸化物半導体を有している。
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜は、完全な非晶質ではない。ＣＡＡＣ−ＯＳ膜は、例えば、結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体を有している。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界、結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
酸化物半導体膜４０３の膜厚は、１ｎｍ以上３０ｎｍ以下（好ましくは５ｎｍ以上１０ｎｍ以下）とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。また、酸化物半導体膜４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
酸化物半導体膜４０３は、複数の酸化物半導体層が積層された構造でもよい。例えば、酸化物半導体膜４０３を、第１の酸化物半導体層と第２の酸化物半導体層の積層として、第１の酸化物半導体層と第２の酸化物半導体層に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第２の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体層と第２の酸化物半導体層の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体膜４０３の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体膜４０３を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。
また、酸化物半導体膜４０３を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
図２（Ａ）乃至（Ｆ）にトランジスタ４４０ａを有する半導体装置の作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に酸化物絶縁膜４３６を形成する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
また、基板４００として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体膜４０３を含むトランジスタ４４０ａを直接作製してもよいし、他の作製基板に酸化物半導体膜４０３を含むトランジスタ４４０ａを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体膜を含むトランジスタ４４０ａとの間に剥離層を設けるとよい。
酸化物絶縁膜４３６としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を用いて形成することができる。
酸化物絶縁膜４３６は、単層でも積層でもよい。例えば、基板４００上に酸化シリコン膜、Ｉｎ−Ｈｆ−Ｚｎ系酸化物膜、酸化物半導体膜４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｚｒ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｚｒ−Ｚｎ系酸化物膜、酸化物半導体膜４０３を順に積層してもよいし、基板４００上に酸化シリコン膜、Ｉｎ：Ｇｄ：Ｚｎ＝１：１：１の原子数比のＩｎ−Ｇｄ−Ｚｎ系酸化物膜、酸化物半導体膜４０３を順に積層してもよい。
本実施の形態では酸化物絶縁膜４３６としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。
また、酸化物絶縁膜４３６と基板４００との間に窒化物絶縁膜を設けてもよい。窒化物絶縁膜は、プラズマＣＶＤ法又はスパッタリング法等により、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、又はこれらの混合材料を用いて形成することができる。
酸化物絶縁膜４３６は、酸化物半導体膜４０３と接するため、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、酸化物絶縁膜４３６として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。このような酸化物絶縁膜４３６を用いることで、酸化物半導体膜４０３に酸素を供給することができ、特性を良好にすることができる。酸化物半導体膜４０３へ酸素を供給することにより、膜中の酸素欠損を補填することができる。
例えば、酸素の供給源となる酸素を多く（過剰に）含む酸化物絶縁膜４３６を酸化物半導体膜４０３と接して設けることによって、該酸化物絶縁膜４３６から酸化物半導体膜４０３へ酸素を供給することができる。酸化物半導体膜４０３及び酸化物絶縁膜４３６を少なくとも一部が接した状態で加熱処理を行うことによって酸化物半導体膜４０３への酸素の供給を行ってもよい。
酸化物絶縁膜４３６において酸化物半導体膜４０３が接して形成される領域に、平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライエッチング処理、プラズマ処理を用いることができる。
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物絶縁膜４３６の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物絶縁膜４３６表面の凹凸状態に合わせて適宜設定すればよい。
平坦化処理は、例えば、酸化物絶縁膜４３６として用いる酸化シリコン膜表面に化学的機械研磨法により研磨処理（研磨条件：ポリウレタン系研磨布、シリカ系スラリー、スラリー温度室温、研磨圧０．００１ＭＰａ、研磨時回転数（テーブル／スピンドル）６０ｒｐｍ／５６ｒｐｍ、研磨時間０．５分）を行い、酸化シリコン膜表面における平均面粗さ（Ｒａ）を約０．１５ｎｍとすればよい。
次に、酸化物絶縁膜４３６上に酸化物半導体膜４０３を形成する。
酸化物半導体膜４０３の形成工程において、酸化物半導体膜４０３に水素、又は水がなるべく含まれないようにするために、酸化物半導体膜４０３の成膜の前処理として、スパッタリング装置の予備加熱室で酸化物絶縁膜４３６が形成された基板を予備加熱し、基板及び酸化物絶縁膜４３６に吸着した水素、水分などの不純物を脱離し排気することが好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
また、酸化物絶縁膜４３６を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、酸化物絶縁膜４３６に水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。
酸化物半導体膜４０３は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜４０３を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜４０３と接する絶縁膜（酸化物半導体膜４０３を包みこむように設けられる複数の絶縁膜）は、過剰酸素を含む絶縁膜とすることが好ましい。
なお、本実施の形態において、酸化物半導体膜４０３を、スパッタリング法で作製するためのターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を成膜する。
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。
酸化物半導体膜４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板４００上に酸化物半導体膜４０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜４０３に含まれる不純物の濃度を低減できる。
また、酸化物絶縁膜４３６と酸化物半導体膜４０３とを大気に解放せずに連続的に形成することが好ましい。酸化物絶縁膜４３６と酸化物半導体膜４０３とを大気に曝露せずに連続して形成すると、酸化物絶縁膜４３６表面に水素や水分などの不純物が吸着することを防止することができる。
酸化物半導体膜４０３は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体膜に加工して形成することができる。
また、島状の酸化物半導体膜４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、酸化物半導体膜のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工してもよい。例えば、ＩＧＺＯ膜をＩＣＰエッチング法により、エッチング（エッチング条件：エッチングガス（ＢＣｌ３：Ｃｌ２＝６０ｓｃｃｍ：２０ｓｃｃｍ）、電源電力４５０Ｗ、バイアス電力１００Ｗ、圧力１．９Ｐａ）し、島状に加工することができる。
酸化物半導体膜４０３において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタ４４０ａの製造工程において、これらの不純物が混入または酸化物半導体膜４０３表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜４０３表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜４０３表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜４０３の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜４０３のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜４０３の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜４０３に、過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理を行ってもよい。加熱処理の温度は、３００℃以上７００℃以下、または基板の歪み点未満とする。加熱処理は減圧下又は窒素雰囲気下などで行うことができる。例えば、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜４０３に対して窒素雰囲気下４５０℃において１時間の加熱処理を行う。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を入れ、数分間加熱した後、基板を不活性ガス中から出すＧＲＴＡを行ってもよい。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
また、加熱処理で酸化物半導体膜４０３を加熱した後、同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたは一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜４０３を高純度化及びＩ型（真性）化することができる。
なお、脱水化又は脱水素化のための加熱処理を行うタイミングは、膜状の酸化物半導体膜形成後でも、島状の酸化物半導体膜４０３形成後でもよい。
また、脱水化又は脱水素化のための加熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
脱水化又は脱水素化のための加熱処理を、酸化物半導体膜４０３として島状に加工される前、膜状の酸化物半導体膜が酸化物絶縁膜４３６を覆った状態で行うと、酸化物絶縁膜４３６に含まれる酸素が加熱処理によって放出されるのを防止することができるため好ましい。
酸化物半導体膜４０３は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜４０３の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜４０３中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
また、酸化物半導体膜４０３と接する絶縁膜（酸化物絶縁膜４３６、ゲート絶縁膜４０２、絶縁膜４０７）も水素などの不純物が十分に除去されることが好ましい。具体的には酸化物半導体膜４０３と接する絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
水素若しくは水分を酸化物半導体から除去し、不純物が極力含まれないように高純度化し、酸素を供給して酸素欠損を補填することによりＩ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い酸化物半導体とすることができる。そうすることにより、酸化物半導体のフェルミ準位（Ｅｆ）を真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。よって、該酸化物半導体膜をトランジスタに用いることで、酸素欠損に起因するトランジスタのしきい値電圧Ｖｔｈのばらつき、しきい値電圧のシフトΔＶｔｈを低減することができる。
次いで、酸化物半導体膜４０３を覆うゲート絶縁膜４４２を形成する。
なお、ゲート絶縁膜４４２の被覆性を向上させるために、酸化物半導体膜４０３表面にも上記平坦化処理を行ってもよい。特にゲート絶縁膜４４２として膜厚の薄い絶縁膜を用いる場合、酸化物半導体膜４０３表面の平坦性が良好であることが好ましい。
ゲート絶縁膜４４２の膜厚は、１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁膜４４２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
ゲート絶縁膜４４２の材料として、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコンなどの材料を用いて形成することができる。ゲート絶縁膜４４２は、酸化物半導体膜４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４４２は、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜４４２として、酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。本実施の形態では、ゲート絶縁膜４４２として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜４４２として用いることで、酸化物半導体膜４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜４４２は、作製するトランジスタのサイズやゲート絶縁膜４４２の段差被覆性を考慮して形成することが好ましい。
また、ゲート絶縁膜４４２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜４４２は、単層構造としても良いし、積層構造としても良い。
また、ゲート絶縁膜４４２を水素（水や水酸基を含む）などの不純物が低減され、かつ酸素過剰な状態とするために、ゲート絶縁膜４４２に水素（水や水酸基を含む）を除去（脱水化または脱水素化）するための加熱処理（脱水化または脱水素化処理）及び／又は酸素ドープ処理を行ってもよい。脱水化または脱水素化処理と、酸素ドープ処理は複数回行ってもよく、両方を繰り返し行ってもよい。
本実施の形態では、ゲート絶縁膜４４２に、２００℃以上４００℃以下で加熱しながらマイクロ波を用いた酸素プラズマ処理を行う。該処理によって、ゲート絶縁膜４４２は高密度化し、ゲート絶縁膜４４２の脱水化または脱水素化処理、酸素ドープ処理を行うことができる。
次にゲート絶縁膜４４２上に導電膜及び絶縁膜の積層を形成し、該導電膜及び該絶縁膜をエッチングして、ゲート電極層４０１及び絶縁膜４１３の積層を形成する。
ゲート電極層４０１の材料としては、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１は、単層構造としてもよいし、積層構造としてもよい。
また、ゲート電極層４０１の材料としては、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ゲート絶縁膜４４２と接するゲート電極層４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタの電気的特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
絶縁膜４１３は、代表的には窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜４１３は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
次に、ゲート電極層４０１及び絶縁膜４１３をマスクとして酸化物半導体膜４０３にドーパントを導入し、低抵抗領域４０４ａ、４０４ｂを形成する（図２（Ａ）参照）。
ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物元素である。ドーパントとしては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、ガリウム（Ｇａ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
ドーパントは、注入法により、他の膜（例えばゲート絶縁膜４４２）を通過して、酸化物半導体膜４０３に導入することもできる。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。その際には、ドーパントの単体のイオンあるいはフッ化物、塩化物のイオンを用いると好ましい。
ドーパントの導入工程は、加速電圧、ドーズ量などの注入条件、また通過させる膜の膜厚を適宜設定して制御すればよい。本実施の形態では、ドーパントとしてリンを用いて、イオン注入法でリンイオンの注入を行う。なお、ドーパントのドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。
低抵抗領域におけるドーパントの濃度は、５×１０１８／ｃｍ３以上１×１０２２／ｃｍ３以下であることが好ましい。
ドーパントを導入する際に、基板４００を加熱しながら行ってもよい。
なお、酸化物半導体膜４０３にドーパントを導入する処理は、複数回行ってもよく、ドーパントの種類も複数種用いてもよい。
また、ドーパントの導入処理後、加熱処理を行ってもよい。加熱条件としては、温度３００℃以上７００℃以下、好ましくは３００℃以上４５０℃以下で１時間、酸素雰囲気下で行うことが好ましい。また、窒素雰囲気下、減圧下、大気（超乾燥エア）下で加熱処理を行ってもよい。
本実施の形態では、イオン注入法により酸化物半導体膜４０３に、リン（Ｐ）イオンを注入する。なお、リン（Ｐ）イオンの注入条件は加速電圧３０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２とする。
酸化物半導体膜４０３をＣＡＡＣ−ＯＳ膜とした場合、ドーパントの導入により、一部非晶質化する場合がある。
よって、チャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０４ｂが設けられた酸化物半導体膜４０３が形成される。
次に、ゲート電極層４０１及び絶縁膜４１３上に第１の絶縁膜４４３を形成する（図２（Ｂ）参照）。第１の絶縁膜４４３は膜厚２０ｎｍ以上５０ｎｍ以下（好ましくは２５ｎｍ以上４０ｎｍ以下）とすればよい。
第１の絶縁膜４４３は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができ、単層でも積層でもよい。第１の絶縁膜４４３は、プラズマＣＶＤ法又はスパッタリング法、又は成膜ガスを用いたＣＶＤ法を用いることができる。ＣＶＤ法としては、ＬＰＣＶＤ法、プラズマＣＶＤ法などを用いることができ、また他の方法としては、塗布膜なども用いることができる。
本実施の形態では、第１の絶縁膜４４３として、プラズマＣＶＤ法により形成した、膜厚３０ｎｍの酸化窒化シリコン膜を用いる。
次いで、第１の絶縁膜４４３に対して、酸素４３１を導入する処理（酸素ドープ処理）を行う。これによって、酸素過剰領域を有する第１の絶縁膜４４４が形成される（図２（Ｃ）参照）。
酸素４３１には、少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかが含まれている。
第１の絶縁膜４４３への酸素４３１の導入は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素４３１の導入は、基板４００の全面を一度に処理してもよいし、例えば、線状のイオンビームを用いてもよい。線状のイオンビームを用いる場合には、基板又はイオンビームを相対的に移動（スキャン）させることで、第１の絶縁膜４４３全面に酸素４３１を導入することができる。
酸素４３１の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。
また、例えば、イオン注入法で酸素の導入を行う場合、酸素４３１のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましく、酸素ドープ処理後の第１の絶縁膜４４４中の酸素の含有量は、第１の絶縁膜４４４の化学量論的組成を超える程度とするのが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域は、第１の絶縁膜４４４の一部に存在していればよい。なお、酸素の注入深さは、注入条件により適宜制御すればよい。また、該酸素ドープ処理により、第１の絶縁膜４４３下に設けられたゲート絶縁膜４４２及び酸化物半導体膜４０３にも酸素を供給することもできる。
さらに第１の絶縁膜４４４上に第２の絶縁膜４４８を形成する（図２（Ｄ）参照）。第２の絶縁膜４４８は第１の絶縁膜４４３と同様な材料及び方法で形成すればよいが、第２の絶縁膜４４８は第１の絶縁膜４４３より膜厚が厚く、２００ｎｍ以上５００ｎｍ以下とすればよい。また、第２の絶縁膜４４８にも酸素ドープ処理を行ってもよい。
本実施の形態では、第２の絶縁膜４４８として、プラズマＣＶＤ法により形成した、膜厚３７０ｎｍの酸化窒化シリコン膜を用いる。
第１の絶縁膜４４４及び第２の絶縁膜４４８をエッチングして第１の絶縁膜４１２ａ、４１２ｂ、及び第２の絶縁膜４１４ａ、４１４ｂが積層された側壁絶縁層を形成する。エッチングは異方性エッチングである。
第１の絶縁膜４１２ａ、４１２ｂ及び第２の絶縁膜４１４ａ、４１４ｂが積層された側壁絶縁層は、酸素過剰領域が設けられた第１の絶縁膜４４４上に第２の絶縁膜４４８を積層し、エッチングすることで形成するため、側壁絶縁層内に酸素過剰領域を含ませることができる。
さらに、ゲート電極層４０１、絶縁膜４１３、第１の絶縁膜４１２ａ、４１２ｂ、及び第２の絶縁膜４１４ａ、４１４ｂをマスクとして、ゲート絶縁膜４４２をエッチングし、ゲート絶縁膜４０２を形成する（図２（Ｅ）参照）。
酸素を過剰に詰め込まれ、かつ酸化物半導体膜４０３及びゲート絶縁膜４４２に近接する領域に該過剰な酸素を含む側壁絶縁層は、酸化物半導体膜４０３及びゲート絶縁膜４４２からの酸素の脱離を防止し、酸化物半導体膜４０３及びゲート絶縁膜４４２への有効な酸素供給層として機能する。
酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上に保護絶縁膜となる緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）を設けることができる。
本実施の形態では、酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上に絶縁膜４０７を形成する。
絶縁膜４０７は、単層でも積層でもよく、少なくとも酸化アルミニウム膜を含むことが好ましい。
酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ４４０ａに安定な電気的特性を付与することができる。また、酸化アルミニウム膜は、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、酸化アルミニウム膜を用いる場合には、ＡｌＯｘ（ただし、ｘ＞１．５）とすればよい。
絶縁膜４０７として用いる酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高い。
従って、絶縁膜４０７は、作製工程中及び作製後において、電気的特性の変動要因となる水素、水分などの不純物の酸化物半導体膜４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜４０３からの放出を防止する保護膜として機能する。さらに酸化アルミニウム膜は、接して設けられる酸化物半導体膜４０３へ酸素の供給も行うことができる。
絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、又は蒸着法等により成膜することができる。また、絶縁膜４０７として金属膜に酸化処理を行うことによって得られる金属酸化膜を用いてもよい。本実施の形態では、アルミニウム膜に酸素ドープ処理を行うことによって得られる酸化アルミニウム膜を用いる。
酸化アルミニウム膜以外に、絶縁膜４０７としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、又は酸化ガリウム膜などの無機絶縁膜などを用いることができる。また、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、又は金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。
絶縁膜４０７形成後、温度３００℃以上５００℃以下（例えば、４００以上４５０℃以下）で熱処理を行ってもよい。該熱処理により、側壁絶縁層の酸素過剰領域に含まれる酸素を酸化物半導体膜４０３の端部に拡散し、酸化物半導体膜４０３の端部から進入させることができる。さらにゲート絶縁膜４０２中にも該酸素を拡散させ、酸化物半導体膜４０３とゲート絶縁膜４０２との界面を改質することができる。また、側壁絶縁層である過剰酸素を有する第１の絶縁膜４１２ａ、４１２ｂは酸化物半導体膜４０３のチャネル形成領域４０９の非常に近くに設けられているため、側壁絶縁層の該酸素は、チャネル形成領域４０９にも供給することができる。よって、側壁絶縁層の酸素過剰領域に含まれる酸素を酸化物半導体膜４０３及びゲート絶縁膜４０２へ供給し、酸素欠損の補填を行うことができる。
絶縁膜４０７上に層間絶縁膜４１５を形成する。層間絶縁膜４１５は、絶縁膜４０７と同様な材料及び方法を用いて形成することができる。本実施の形態では、層間絶縁膜４１５はトランジスタ４４０ａにより生じる凹凸を平坦化できる膜厚で形成する。層間絶縁膜４１５としては、ＣＶＤ法により形成した酸化窒化シリコン膜、又はスパッタリング法により形成した酸化シリコン膜を用いることができる。
また、トランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、平坦化絶縁膜を形成してもよい。
層間絶縁膜４１５、及び絶縁膜４０７に酸化物半導体膜４０３に達する開口を形成し、開口にソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。ソース電極層４０５ａ、ドレイン電極層４０５ｂを用いて他のトランジスタや素子と接続させ、様々な回路を構成することができる。
ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
例えば、ソース電極層４０５ａ、及びドレイン電極層４０５ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。
以上の工程で、本実施の形態のトランジスタ４４０ａを有する半導体装置を作製することができる（図２（Ｆ）参照）。
図３（Ａ）乃至（Ｄ）、及び図４（Ａ）乃至（Ｃ）に、他の構成のトランジスタ４４０ｂ、４４０ｃ、４４０ｄ、４４０ｅ、４４０ｆ、４４０ｇ、４４０ｈの例を示す。
トランジスタ４４０ｂ、４４０ｃ、４４０ｄ、４４０ｅにおいて、ソース電極層４０５ａ、及びドレイン電極層４０５ｂは、露出した酸化物半導体膜４０３上面、及び側壁絶縁層（第１の絶縁膜４１２ａ、４１２ｂと第２の絶縁膜４１４ａ、４１４ｂ）と接して設けられている。よって、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極層４０１との距離は、側壁絶縁層のチャネル長方向の幅となり、より微細化が達成できる他、作製工程においてよりばらつきなく制御することができる。
このように、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極層４０１との距離を短くすることができるため、ソース電極層４０５ａ又はドレイン電極層４０５ｂと酸化物半導体膜４０３とが接する領域（コンタクト領域）、及びゲート電極層４０１間の抵抗が減少し、トランジスタ４４０ｂ、４４０ｃ、４４０ｄ、４４０ｅのオン特性を向上させることが可能となる。
また、図３（Ａ）（Ｂ）において、絶縁膜４０７は、層間絶縁膜４１５、ソース電極層４０５ａ、ドレイン電極層４０５ｂ、側壁絶縁層（第１の絶縁膜４１２ａ、４１２ｂと第２の絶縁膜４１４ａ、４１４ｂ）、絶縁膜４１３と接して設けられている。
トランジスタ４４０ｂ、４４０ｃは作製工程において、ゲート電極層４０１、絶縁膜４１３、及び側壁絶縁層（第１の絶縁膜４１２ａ、４１２ｂと第２の絶縁膜４１４ａ、４１４ｂ）上に設けられた導電膜を切削（研削、研磨）することによって除去し導電膜を分断することによって、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する。切削（研削、研磨）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を好適に用いることができる。
トランジスタ４４０ｄは作製工程において、ゲート電極層４０１、絶縁膜４１３、及び側壁絶縁層（第１の絶縁膜４１２ａ、４１２ｂ、及び第２の絶縁膜４１４ａ、４１４ｂ）上に設けられた導電膜をフォトリソグラフィ工程を用いたレジストマスクによってエッチングすることによってソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する。
トランジスタ４４０ｅは作製工程において、ゲート電極層４０１、絶縁膜４１３、及び側壁絶縁層（第１の絶縁膜４１２ａ、４１２ｂ、及び第２の絶縁膜４１４ａ、４１４ｂ）上に設けられた導電膜を、フォトリソグラフィ工程を用いたレジストマスクを徐々に後退させながらエッチングすることによってソース電極層４０５ａ及びドレイン電極層４０５ｂを形成する。
トランジスタ４４０ｆは、ソース電極層４０５ａ、ドレイン電極層４０５ｂを酸化物半導体膜４０３のゲート絶縁膜４０２と重畳しない領域に設ける。側壁絶縁層から露出した領域の酸化物半導体膜４０３に接して金属膜（アルミニウム膜、チタン膜など）を形成し、熱処理により酸化物半導体膜４０３中に金属元素を拡散させることにより低抵抗化し、ソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。なお、ソース電極層４０５ａ、ドレイン電極層４０５ｂを形成後、金属膜は除去する。
トランジスタ４４０ｇは、ゲート電極層４０１の側壁に側壁絶縁層を設けており、さらに、ソース電極層４０５ａとドレイン電極層４０５ｂとが酸化物半導体膜４０３の側面で接して電気的に接続する例である。ソース電極層４０５ａ及びドレイン電極層４０５ｂと、酸化物半導体膜４０３との電気的なコンタクト領域をゲート電極層４０１と近づけることができるため、トランジスタのオン特性向上に効果的である。
トランジスタ４４０ｈは、酸素過剰領域を有する側壁絶縁層を覆って、バリア性の高い絶縁膜を用いた側壁絶縁層を積層する。図４（Ｃ）に示すように第１の絶縁膜４１２ａ、４１２ｂ、及び第２の絶縁膜４１４ａ、４１４ｂの積層からなる側壁絶縁層を形成後、該側壁絶縁層を覆ってバリア性の高い絶縁膜を形成し、該絶縁膜に異方性エッチングを行い、絶縁膜４１７ａ、４１７ｂを形成する。第１の絶縁膜４１２ａ、４１２ｂ、及び第２の絶縁膜４１４ａ、４１４ｂ、及び絶縁膜４１７ａ、４１７ｂをマスクにゲート絶縁膜４０２をエッチングし、酸化物半導体膜４０３（低抵抗領域４０４ａ、４０４ｂ）及び絶縁膜４１７ａ、４１７ｂと接してソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。バリア性の高い絶縁膜４１７ａ、４１７ｂを設けることで、第１の絶縁膜４１２ａ、４１２ｂ、及び第２の絶縁膜４１４ａ、４１４ｂの酸素過剰領域に含まれる酸素の放出を防止することができる。
以上のように、酸化物半導体膜を含むトランジスタ４４０ａ乃至４４０ｇを有する半導体装置において、安定した電気的特性を付与し、高信頼性化を達成することができる。
酸化物半導体膜を含むトランジスタを有する半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することができる。
（実施の形態２）
本実施の形態では、酸化物半導体膜４０３の一部を非晶質化させ、酸化物半導体膜のチャネル形成領域４０９から非晶質領域４４５ａ、４４５ｂに水素を引き寄せて固定化させ、チャネル形成領域の水素を極力除去する。
なお、実施の形態１とは、側壁絶縁層を作製する工程までは同一であるため、ここでは説明を省略することとする。
まず、実施の形態１に従って図２（Ｅ）と同じ状態を得る。なお、図１２（Ａ）は、図２（Ｅ）と同一である。
なお、図２（Ｃ）に示したドーパントの導入により、酸化物半導体膜４０３の一部が非晶質化した場合は、熱処理を行って結晶性を高める。例えば、ドーパントの導入処理により、ゲート電極層４０１と重なっていない酸化物半導体膜において、上層が非晶質となるが、下層はドーパントが添加されず、結晶成分が保持されたままの状態となることがある。このように一部非晶質化した場合には、加熱処理を行って非晶質化された領域を再結晶化させて、酸化物半導体膜４０３の結晶性を高めることが好ましい。加熱処理により、チャネル形成領域４０９を挟んで低抵抗領域４０４ａ、４０４ｂが設けられ、且つ、結晶性の高い酸化物半導体膜４０３とすることができる。
ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物元素である。ドーパントとしては、１５族元素（代表的にはリン（Ｐ）、砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ガリウム（Ｇａ）窒素（Ｎ）、アルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上を用いることができる。
図２（Ｅ）と同じ状態を得た後、露出した低抵抗領域４０４ａ、４０４ｂの一部を非晶質化させる処理を行う。非晶質化させる処理の一つとして、アルゴンプラズマまたは酸素プラズマに曝してもよい。また、ドーパントを含むプラズマに曝してもよい。プラズマによって酸素や、アルゴンや、ドーパントが添加される表面からの深さよりも十分に酸化物半導体膜４０３が厚い場合、プラズマに曝すことによって、露出した低抵抗領域４０４ａ、４０４ｂの表層のみが非晶質領域４４５ａ、４４５ｂとなり、それ以外の領域は結晶成分が保持されたままの状態となる（図１２（Ｂ）参照）。非晶質領域４４５ａ、４４５ｂを設けることにより、図１２（Ｂ）中の点線矢印に示した方向に水素が引き寄せられ、非晶質領域４４５ａ、４４５ｂに水素を引き寄せて固定化させ、チャネル形成領域の水素を極力除去することができる。
また、露出した低抵抗領域４０４ａ、４０４ｂの一部を非晶質化させる処理の際、絶縁膜４１３及び第２の絶縁膜４１４ａ、４１４ｂは、ゲート電極層４０１をプラズマから保護する上で重要である。
また、露出した低抵抗領域４０４ａ、４０４ｂの一部を非晶質化させる処理の他の方法の一つとして、イオン注入装置またはイオンプラズマ装置を用いてアルゴンや酸素やドーパントの添加を行うこともできる。
次に、酸化物半導体膜４０３、ゲート絶縁膜４０２、ゲート電極層４０１上に保護絶縁膜となる緻密性の高い無機絶縁膜（代表的には酸化アルミニウム膜）として、絶縁膜４０７を形成する。
絶縁膜４０７の形成以降は、実施の形態１と同一であるため、ここでは詳細な説明を省略することとする。
以上の工程で、本実施の形態のトランジスタ４４０ｉを有する半導体装置を作製することができる（図１２（Ｃ）参照）。
また、上記工程の工程数を削減するため、露出した低抵抗領域４０４ａ、４０４ｂの一部を非晶質化させる処理の他の方法の一つとして、ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用いる導電膜の成膜時に、高い電力パワーでスパッタリングを行って導電膜の形成プロセスを用いてもよい。この場合、露出した低抵抗領域４０４ａ、４０４ｂの一部を導電膜の成膜条件によって非晶質とすることができるため、工程数を増加することなく酸化物半導体膜の一部を非晶質とすることができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
図５は、半導体装置の構成の一例である。図５（Ａ）に、半導体装置の断面図を、図５（Ｂ）に半導体装置の平面図を、図５（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。
図５（Ａ）及び図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１で示すトランジスタ４４０ｂと同様な構造を有する例である。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態１に示すようなトランジスタをトランジスタ１６２に用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図５（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０を覆うように絶縁層１２８、及び絶縁層１３０が設けられている。なお、トランジスタ１６０において、ゲート電極１１０の側面に側壁絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。トランジスタ１６０を覆うように絶縁膜を２層形成する。トランジスタ１６２および容量素子１６４の形成前の処理として、該絶縁膜２層にＣＭＰ処理を施して、平坦化した絶縁層１２８、絶縁層１３０を形成し、同時にゲート電極１１０の上面を露出させる。
絶縁層１２８、絶縁層１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層１２８、絶縁層１３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。
また、ポリイミド、アクリル、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層１２８、絶縁層１３０を形成してもよい。
なお、本実施の形態において、絶縁膜１２８として窒化シリコン膜、絶縁層１３０として酸化シリコン膜を用いる。
絶縁層１３０表面において、酸化物半導体膜１４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁層１３０表面の平均面粗さは０．１５ｎｍ以下）絶縁層１３０上に酸化物半導体膜１４４を形成する。
図５（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体膜１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
トランジスタ１６２は、該作製工程において、ゲート電極１４８、及び側壁絶縁層（第１の絶縁膜１３６ａ、１３６ｂ、第２の絶縁膜１３８ａ、１３８ｂ）上に設けられた導電膜を化学的機械研磨法により除去する工程を用いて、ソース電極層及びドレイン電極層として機能する電極層１４２ａ、１４２ｂを形成する。電極層１４２ａ、１４２ｂは、側壁絶縁層（第１の絶縁膜１３６ａ、１３６ｂ、第２の絶縁膜１３８ａ、１３８ｂ）の側面、及び酸化物半導体膜１４４と接する。
該側壁絶縁層は酸素過剰領域を有しており、第１の絶縁膜１３６ａ、１３６ｂを形成し、第１の絶縁膜１３６ａ、１３６ｂに酸素ドープ処理を行った後、第１の絶縁膜１３６ａ、１３６ｂ上に第２の絶縁膜１３８ａ、１３８ｂを形成し、第１の絶縁膜１３６ａ、１３６ｂ及び第２の絶縁膜１３８ａ、１３８ｂの積層をエッチングすることによって形成される。
酸素過剰領域は第１の絶縁膜１３６ａ、１３６ｂと第２の絶縁膜１３８ａ、１３８ｂの間近傍（又は第１の絶縁膜１３６ａ、１３６ｂの膜中）に設けられるので、酸化物半導体膜及びゲート絶縁膜側の第１の絶縁膜１３６ａ、１３６ｂの膜厚は薄く、第２の絶縁膜１３８ａ、１３８ｂは第１の絶縁膜１３６ａ、１３６ｂより厚くして、側壁絶縁層として機能できる程度に調節することが好ましい。例えば、第１の絶縁膜１３６ａ、１３６ｂの膜厚は２０ｎｍ以上５０ｎｍ以下（代表的には３０ｎｍ）程度、第２の絶縁膜１３８ａ、１３８ｂの膜厚は２００ｎｍ以上５００ｎｍ以下（代表的には３７０ｎｍ）とすればよい。
酸素を過剰に詰め込まれ、かつ酸化物半導体膜１４４及びゲート絶縁膜１４６に近接する領域に該過剰な酸素を含む側壁絶縁層は、ゲート絶縁膜１４６及び酸化物半導体膜１４４からの酸素の脱離を防止し、酸化物半導体膜１４４及びゲート絶縁膜１４６への有効な酸素供給層として機能する。
側壁絶縁層内において、酸化物半導体膜１４４及びゲート絶縁膜１４６に近接する領域に貯蔵された過剰酸素は、ゲート絶縁膜１４６及び酸化物半導体膜１４４へ効率よく供給することができる。よって、半導体装置において、寄生チャネル発生の抑制、及び酸化物半導体膜１４４中及び界面の酸素欠損の補填を行うことが可能となる。また、酸素ドープ処理後に熱処理を行って、酸素過剰領域からゲート絶縁膜１４６及び酸化物半導体膜１４４への酸素の供給することができる。
また、トランジスタ１６２は、ソース電極層又はドレイン電極層として機能する電極層１４２ａ、１４２ｂと酸化物半導体膜１４４が接する領域（コンタクト領域）と、ゲート電極１４８との距離を短くすることができるため、電極層１４２ａ、１４２ｂと酸化物半導体膜１４４とが接する領域（コンタクト領域）、及びゲート電極１４８間の抵抗が減少し、トランジスタ１６２のオン特性を向上させることが可能となる。
電極層１４２ａ、１４２ｂの形成工程におけるゲート電極１４８上の導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを歩留まりよく作製することができる。
トランジスタ１６２上には、層間絶縁膜１３５、絶縁膜１５０が単層または積層で設けられている。本実施の形態では、絶縁膜１５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１６２に安定な電気的特性を付与することができる。
また、層間絶縁膜１３５及び絶縁膜１５０を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１５３が設けられており、電極層１４２ａと、層間絶縁膜１３５と、絶縁膜１５０と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。そして、絶縁膜１５２上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。図５（Ａ）には図示しないが、配線１５６は、絶縁膜１５０、絶縁膜１５２及びゲート絶縁膜１４６などに形成された開口に形成された電極を介して電極層１４２ｂと電気的に接続される。ここで、該電極は、少なくともトランジスタ１６２の酸化物半導体膜１４４の一部と重畳するように設けられることが好ましい。
図５（Ａ）及び図５（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体膜１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
なお、電極層１４２ｂ及び配線１５６の電気的接続は、電極層１４２ｂ及び配線１５６を直接接触させて行ってもよいし、電極層１４２ｂ及び配線１５６の間の絶縁膜に電極を設けて、該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
次に、図５（Ａ）及び図５（Ｂ）に対応する回路構成の一例を図５（Ｃ）に示す。
図５（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
図５（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、実施の形態１又は実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図６及び図７を用いて説明を行う。
図６（Ａ）は、半導体装置の回路構成の一例を示し、図６（Ｂ）は半導体装置の一例を示す概念図である。まず、図６（Ａ）に示す半導体装置について説明を行い、続けて図６（Ｂ）に示す半導体装置について、以下説明を行う。
図６（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
次に、図６（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図６（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図６（Ｂ）に示す半導体装置について、説明を行う。
図６（Ｂ）に示す半導体装置は、上部に記憶回路として図６（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
図６（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図６（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
次に、図６（Ａ）に示したメモリセル２５０の具体的な構成について図７を用いて説明を行う。
図７は、メモリセル２５０の構成の一例である。図７（Ａ）に、メモリセル２５０の断面図を、図７（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図７（Ａ）は、図７（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。
図７（Ａ）及び図７（Ｂ）に示すトランジスタ１６２は、実施の形態１又は実施の形態２で示した構成と同様な構成とすることができる。
絶縁層１３０上に設けられたトランジスタ１６２上には、絶縁膜２５６が単層または積層で設けられている。また、絶縁膜２５６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層２６２が設けられており、電極層１４２ａと、層間絶縁膜１３５と、絶縁膜２５６と、導電層２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極として機能する。
トランジスタ１６２および容量素子２５４の上には絶縁膜２５８が設けられている。そして、絶縁膜２５８上には配線２６０が設けられ、その配線２６０はメモリセル２５０と隣接するメモリセル２５０を接続するために設けられている。。図示しないが、配線２６０は、絶縁膜２５６及び絶縁膜２５８などに形成された開口を介してトランジスタ１６２の電極層１４２ｂと電気的に接続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線２６０と電極層１４２ｂとを電気的に接続してもよい。なお、配線２６０は、図６（Ａ）の回路図におけるビット線ＢＬに相当する。
図７（Ａ）及び図７（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。
図７（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図８乃至図１１を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図８（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図８（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
図９に携帯機器のブロック図を示す。図９に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図１０に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１０に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
図１１に電子書籍のブロック図を示す。図１１はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１１のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

Claims (3)

  1. 酸化物半導体膜と、
    ゲート電極と、
    前記酸化物半導体膜と、前記ゲート電極との間のゲート絶縁膜と、
    前記ゲート電極の側面の、絶縁膜と、を有し、
    前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜の外側の第２の絶縁膜とを有する半導体装置の作製方法であって、
    前記ゲート電極を覆って、前記第１の絶縁膜を形成する第１の工程と、
    前記第１の絶縁膜に、酸素を導入する第２の工程と、を有し、
    前記第２の工程において、Ｏ２ガス、Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、又はＮＯ２ガスと、希ガスとを含有させた供給ガスを用い、
    前記第２の工程を経て、前記第１の絶縁膜の酸素濃度は、前記第２の絶縁膜の酸素濃度よりも高くなることを特徴とする半導体装置の作製方法。
  2. 酸化物半導体膜と、
    ゲート電極と、
    前記酸化物半導体膜と、前記ゲート電極との間のゲート絶縁膜と、
    前記ゲート電極の側面の、絶縁膜と、を有し、
    前記絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜の外側の第２の絶縁膜とを有する半導体装置の作製方法であって、
    前記ゲート電極を覆って、前記第１の絶縁膜を形成する第１の工程と、
    前記第１の絶縁膜と、前記ゲート電極と重なっていない前記ゲート絶縁膜と、前記ゲート電極と重なっていない前記酸化物半導体膜とに、酸素を導入する第２の工程と、を有し、
    前記第２の工程において、Ｏ２ガス、Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、又はＮＯ２ガスと、希ガスとを含有させた供給ガスを用い、
    前記第２の工程を経て、前記第１の絶縁膜の酸素濃度は、前記第２の絶縁膜の酸素濃度よりも高くなることを特徴とする半導体装置の作製方法。
  3. 請求項１又は請求項２において、
    前記希ガスは、アルゴンガスを有することを特徴とする半導体装置の作製方法。
JP2013008870A 2012-01-26 2013-01-22 半導体装置の作製方法 Active JP6068992B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013008870A JP6068992B2 (ja) 2012-01-26 2013-01-22 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012014049 2012-01-26
JP2012014049 2012-01-26
JP2013008870A JP6068992B2 (ja) 2012-01-26 2013-01-22 半導体装置の作製方法

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2015060767A Division JP6023836B2 (ja) 2012-01-26 2015-03-24 半導体装置の作製方法
JP2016251483A Division JP6310050B2 (ja) 2012-01-26 2016-12-26 半導体装置、及び半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2013175711A JP2013175711A (ja) 2013-09-05
JP2013175711A5 JP2013175711A5 (ja) 2015-12-03
JP6068992B2 true JP6068992B2 (ja) 2017-01-25

Family

ID=48869498

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2013008870A Active JP6068992B2 (ja) 2012-01-26 2013-01-22 半導体装置の作製方法
JP2015060767A Active JP6023836B2 (ja) 2012-01-26 2015-03-24 半導体装置の作製方法
JP2016251483A Expired - Fee Related JP6310050B2 (ja) 2012-01-26 2016-12-26 半導体装置、及び半導体装置の作製方法
JP2018047414A Active JP6487088B2 (ja) 2012-01-26 2018-03-15 半導体装置の作製方法

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2015060767A Active JP6023836B2 (ja) 2012-01-26 2015-03-24 半導体装置の作製方法
JP2016251483A Expired - Fee Related JP6310050B2 (ja) 2012-01-26 2016-12-26 半導体装置、及び半導体装置の作製方法
JP2018047414A Active JP6487088B2 (ja) 2012-01-26 2018-03-15 半導体装置の作製方法

Country Status (2)

Country Link
US (3) US9006733B2 (ja)
JP (4) JP6068992B2 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2013161878A (ja) * 2012-02-02 2013-08-19 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
US9859114B2 (en) 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
US20130221345A1 (en) 2012-02-28 2013-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US9293599B2 (en) 2013-05-20 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI605587B (zh) 2015-11-02 2017-11-11 聯華電子股份有限公司 半導體元件及其製造方法
US10700212B2 (en) 2016-01-28 2020-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method thereof
WO2017182910A1 (ja) * 2016-04-22 2017-10-26 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US10685983B2 (en) 2016-11-11 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
WO2018092007A1 (ja) * 2016-11-17 2018-05-24 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
WO2018163012A1 (ja) * 2017-03-10 2018-09-13 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US20210125988A1 (en) * 2017-03-13 2021-04-29 Semiconductors Energy Laboratory Co., Ltd. Semiconductor Device and Method for Manufacturing Semiconductor Device
KR20190133024A (ko) * 2017-03-31 2019-11-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2018197994A1 (en) 2017-04-28 2018-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
WO2018211368A1 (ja) * 2017-05-19 2018-11-22 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN107818991B (zh) * 2017-10-23 2020-06-05 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板
JP7093673B2 (ja) * 2018-05-15 2022-06-30 株式会社半導体エネルギー研究所 半導体装置
WO2020031031A1 (ja) * 2018-08-09 2020-02-13 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
US11426818B2 (en) 2018-08-10 2022-08-30 The Research Foundation for the State University Additive manufacturing processes and additively manufactured products
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
WO2020229915A1 (ja) 2019-05-10 2020-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN116097401A (zh) * 2020-08-19 2023-05-09 株式会社半导体能源研究所 绝缘膜的改性方法及半导体装置的制造方法
JP7743738B2 (ja) * 2021-09-14 2025-09-25 富士電機株式会社 半導体装置の製造方法
TWI813217B (zh) * 2021-12-09 2023-08-21 友達光電股份有限公司 半導體裝置及其製造方法

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07302912A (ja) * 1994-04-29 1995-11-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) * 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008112909A (ja) * 2006-10-31 2008-05-15 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
WO2008132894A1 (en) * 2007-04-13 2008-11-06 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing display device, and soi substrate
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US7982272B2 (en) * 2008-03-26 2011-07-19 Advanced Lcd Technologies Development Center Co., Ltd. Thin-film semiconductor device and method for manufacturing the same
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5185357B2 (ja) * 2009-12-17 2013-04-17 株式会社半導体エネルギー研究所 半導体装置
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8530310B2 (en) * 2009-12-31 2013-09-10 Globalfoundries Singapore Pte. Ltd. Memory cell with improved retention
US9391209B2 (en) 2010-02-05 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN109560140A (zh) 2010-02-05 2019-04-02 株式会社半导体能源研究所 半导体装置
JP5520084B2 (ja) 2010-03-03 2014-06-11 富士フイルム株式会社 電界効果型トランジスタの製造方法
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011145467A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012015436A (ja) * 2010-07-05 2012-01-19 Sony Corp 薄膜トランジスタおよび表示装置
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
US20170243900A1 (en) 2017-08-24
JP6310050B2 (ja) 2018-04-11
JP6023836B2 (ja) 2016-11-09
JP2013175711A (ja) 2013-09-05
JP2015146444A (ja) 2015-08-13
JP2018117144A (ja) 2018-07-26
JP6487088B2 (ja) 2019-03-20
US9006733B2 (en) 2015-04-14
JP2017098563A (ja) 2017-06-01
US20150214342A1 (en) 2015-07-30
US20130193493A1 (en) 2013-08-01
US9614062B2 (en) 2017-04-04
US9997545B2 (en) 2018-06-12

Similar Documents

Publication Publication Date Title
JP7753504B2 (ja) 半導体装置
JP6487088B2 (ja) 半導体装置の作製方法
JP6016532B2 (ja) 半導体装置
JP6254347B2 (ja) 半導体装置
JP6026839B2 (ja) 半導体装置
JP2020031219A (ja) 半導体装置
JP6022880B2 (ja) 半導体装置及び半導体装置の作製方法
JP6050662B2 (ja) 半導体装置及び半導体装置の作製方法
JP6106376B2 (ja) 半導体装置
JP6049479B2 (ja) 半導体装置
JP6088852B2 (ja) 半導体装置の作製方法、及び半導体装置
JP2025185022A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151014

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151014

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161125

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161226

R150 Certificate of patent or registration of utility model

Ref document number: 6068992

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250