JP6063136B2 - Dcモータ用スイッチング素子の制御装置及び方法 - Google Patents
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Description
特に、スイッチング素子のオフする時間がオンする時間よりも常に長いため、2つの素子に対してスイッチング状態を切り替えるようにするゲート信号を同時に加える場合、2つの素子が導通して所望しない短絡事故が発生して電力損失が生じることがある。
デッドタイムは、アップ/ダウン信号のカウント数により決定する。
また、一対で動作するスイッチング素子間に適用されるデッドタイム区間は、相異なる一対で動作するスイッチング素子間に適用されるデッドタイム区間よりもさらに短時間で制御する。
第1に、半導体チップの内部にオンチップハードウェアの回路設計により集積化してデッドタイム区間を制御することにより、従来のマイコンによるソフトウェア制御が不要となり、システム及びソフトウェアロードを最適化することができる。
図1は、本発明の一実施形態によるDCモータ制御用半導体チップ及びその回路構成を示す概略図であり、図2は本発明によるFET素子を制御するための回路構成図である。
また、四角形ボックスの外部には内部回路のハーフブリッジにそれぞれ接続するPチャネルMOSFET15とNチャネルMOSFET15が構成され、PチャネルMOSFET15とNチャネルMOSFET15が一対で動作し、PチャネルMOSFET15はDCモータ16に直接接続してDCモータ16を制御することができる。
本発明の一実施形態では、内部のデッドタイム区間を4bitに設定し、外部のデッドタイム区間を8bitに設定することができる。
図3は、本発明の一実施形態によるデッドタイムを制御するタイミングダイヤグラムであり、図4は本発明の一実施形態によるデッドタイム制御アルゴリズムである。
次に、クロック発生器22で発生した24Hzのクロック信号を分周器23により4分周して6Hzの周波数を使用する(S100,S110)。
また、アップカウンター25とダウンカウンター25は左右対称に設計するが、これはカウンターによる計算を容易に制御するためである。
従って、ハードウェアの回路設計が単純になり、容易に制御することができる。
図3に示すように、検出器24で検出されたアップ/ダウン信号(down counter/up counter enable signal)は、0を基準として左右対称するように設計され、カウントされる数が高い数から低くなるダウンカウンター区間と、カウントされる数が低い数から高くなるアップカウンター区間に分けられる。
さらに、入力されたPWMデューティーが変化しても内部/外部のデッドタイム区間を制御することができる。
11;MCU
12;電圧レギュレーター
13;FETゲートドライバ
14;増幅器
15;MOSFET
16;DCモータ
20;デッドタイム制御部
21;リセット(reset)装置
22;クロック発生器
23;分周器
24;検出器
25;カウンター
26;時間遅延部
27,28;MOSFET
27a;第1MOSFET
27b;第2MOSFET
28a;第3MOSFET
28b;第4MOSFET
40;クロック信号
41;信号波形
Claims (7)
- DCモータ用スイッチング素子の制御装置であって、
半導体チップ(10)の内部に装着され、ハーフブリッジで前記半導体チップ(10)の内部回路を構成する第1スイッチング素子と、
前記半導体チップ(10)に設置され、前記第1スイッチング素子の動作時、デッドタイム区間を制御してゲート信号を前記第1スイッチング素子に直接送信し、前記半導体チップの外部に装着されDCモータ(16)に直結する第2スイッチング素子を駆動するデッドタイム制御部(20)と、を含んで構成され、
前記内部回路を構成する前記第1スイッチング素子は、前記内部回路の外部に備えられる前記第2スイッチング素子を構成するPチャネルMOSFETとNチャネルMOSFETに接続されており、前記PチャネルMOSFETと前記NチャネルMOSFETは、一対で動作され、前記PチャネルMOSFETは、前記DCモータ(16)と直接接続されて前記DCモータ(16)を制御することを特徴とするDCモータ用スイッチング素子の制御装置。 - 前記第1スイッチング素子は、一対で動作するMOSFET(27,28)であることを特徴とする請求項1に記載のDCモータ用スイッチング素子の制御装置。
- 前記デッドタイム制御部(20)は、一定の周波数のクロック信号を発生するクロック発生器(22)と、前記クロック信号(40a)の周波数を分周し分周されたクロック信号(40b)を生成する分周器(23)と、前記分周器(23)に入力されるクロック信号(40a)と分周されたクロック信号(40b)の位相差を検出してアップ信号またはダウン信号を生成する検出器(24)と、前記アップ信号または前記ダウン信号をカウントするカウンター(25)と、前記カウンター(25)の値から生成される制御ビットによってデッドタイムを制御するためにオン信号の時間を遅延させる時間遅延部(26)で構成されて、2つのスイッチング素子間にデッドタイムを適用することを特徴とする請求項1に記載のDCモータ用スイッチング素子の制御装置。
- DCモータ用スイッチング素子の制御方法であって、
クロック信号(40)を発生する段階と、
前記クロック信号(40)を分周器(23)により分周する段階と、
前記分周器(23)に入力されるクロック信号(40a)と分周されたクロック信号(40b)の位相差を検出してアップ信号またはダウン信号を発生させる段階と、
前記アップ信号または前記ダウン信号をカウントして制御ビットを発生する段階と、
前記制御ビットに基づいて一対で動作する2つのスイッチング素子のスイッチング切り替え時にオン信号を遅延する方式で内部デッドタイムと外部デッドタイムを適用して相補的なスイッチング動作を行う段階と、を含んで構成され、前記内部デッドタイムは、内部回路からそれぞれ一対で動作する第1および第2のMOSFET(27a、27b)、または第3および第4のMOSFET(28a、28b)が同時に動作することを防止するように制御されて、前記外部デッドタイムは、第1および第2のMOSFET(27a、27b)のいずれかと、第3および第4のMOSFET(28a、28b)のいずれかが同時に動作することを防止するように制御されることを特徴とするDCモータ用スイッチング素子の制御方法。 - 前記アップ信号をカウントするアップカウンター(25)と前記ダウン信号をカウントするダウンカウンター(25)は、互いに対称するように設計されて同じ範囲でカウントすることを特徴とする請求項4に記載のDCモータ用スイッチング素子の制御方法。
- 前記デッドタイムは、前記アップ信号または前記ダウン信号のカウント数により決定することを特徴とする請求項4に記載のDCモータ用スイッチング素子の制御方法。
- 一対で動作するスイッチング素子間、すなわち第1のMOSFET(27a)と第2のMOSFET(27b)間または第3のMOSFET(28a)と第4のMOSFET(28b)間に適用されるデッドタイム区間は、相異なる対で動作するスイッチング素子間すなわち第1のMOSFET(27a)と第3のMOSFET(28a)間または第2のMOSFET(27b)と第4のMOSFET(28b)間に適用されるデッドタイム区間よりもさらに短時間で制御することを特徴とする請求項4に記載のDCモータ用スイッチング素子の制御方法。
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