JP6041262B2 - 半導体モジュール - Google Patents
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Description
本発明は、半導体モジュールに関する。
半導体チップ、特にパワー素子においては、ますますの高電流、高密度化が進展し、この素子を実装したパワーモジュールなどでは、性能指数として単位体積当たりのパワー密度が年々増加している。また、近年、SiCやGaNなどのワイドギャップ半導体が、低い順電流抵抗と高速スイッチング性能、高温動作などの特徴をもち、従来のシリコン半導体の性能を大きく上回ることが明らかになりつつある。
従来のパワー素子は、大きな電流密度を得るため、例えば図１及び図２のような縦型構造を持つ。図１はソースードレイン端子にゲート端子が備わった基本的な３端子パワー素子の図を示し、パワーチップ本体２００の表面側にソース電極２０１とゲート電極２０２があり、裏面はドレイン電極２０３となっている。図２はアノード-カソードの２端子パワー用ダイオードの図を示し、パワーダイオードチップ本体２０４の表面側にアノード電極２０５、裏面側にカソード電極２０６がある。
上記構造を持つパワー素子（又はパワーチップ）の実装では、例えば図３に示すように、まず、チップ裏面側にて、絶縁基板２０７上に設けられた銅などでなる配線等の基板側電極２０８上に、はんだ２０９を用いて、ドレイン電極２０３をリフローによってダイボンドする。チップ表面側では、その配線が単一の電極ではないので、アルミニウム線などによるワイヤーボンド２１０を用いている（例えば特許文献１）。ワイヤーの代わりにリボン線や銅の板（ブスバー）やリードを用いることもある。この実装方法は、配線によるチップへの熱膨張によるストレスを緩和でき、また、実装プロセスおよび実動作時の熱環境に対しても耐久性を確保することができることから、広く実用化されている。
一方、この方式によると、パワー素子が基板２０７の平面方向にのみ実装される、つまり二次元実装されるため、チップ表面側の配線が空間的に広がって配線密度が低いためチップ表面側に大きなスペースを必要とすることと、放熱方向が基板２０７側のみの一方向であるため、パワーモジュールの高パワー密度化が困難である弱点を持っている。また、空間的に広がりを持つ配線では浮遊のインダクタンスやキャパシタンス成分が大きくなり、パワー回路の損失の増大につながっている。
そこで、本出願人は、ワイヤーボンドなどの配線を用いない半導体チップの両面実装法を提案している。この両面実装法では、半導体チップの一方の電極面をフリップチップ法により加圧、加熱して第一のモジュール基板に接合（拡散接合）し、半導体チップの他方の電極面をはんだ等のリフロー法により第二のモジュール基板に接合する。
これによれば、半導体チップを２枚のモジュール基板で挟んだサンドイッチ構造の半導体モジュールとなることから、両モジュール基板を熱的に均一化することで、従来の片側冷却に起因する熱的変形による使用制限を大幅に低減でき、例えば従来のパワーモジュールの限界温度（Si デバイスの限界温度）175℃〜200℃を超えた、200℃以上の高温領域で使用できる可能性を得ている。
しかしながら、２枚のモジュール基板は、各々の基板表面に半導体チップの電極と接合する表面配線層を有しており、この表面配線層の熱膨張率が基板の熱膨張率よりも高い場合がある。例えば、表面配線層には、銅などの高電気伝導性の金属が用いられ、基板には、200℃以上などといった高温での使用に耐え得る絶縁材として、SiN系（Si2N3）やAlNなどが用いられ、互いに熱膨張率が約一桁異なる（SiN：4ppm、Cu：17ppm）。このため、例えば半導体チップの実装時や動作時に温度が昇降した際に、表面配線層と基板の熱膨張率の差により、モジュール基板全体が撓んだり、表面配線層が大きく膨縮して、モジュール基板の表面配線層と半導体チップの電極との接合部に大きな熱応力が生じ負荷がかかり得る。
本発明は、かかる点に鑑みてなされたものであり、パワー素子などの半導体チップを一対のモジュール基板で挟んだ構造の半導体モジュールにおいて、実装時や動作時の温度変化による、半導体チップの電極とモジュール基板の表面配線層との接合部の劣化等の影響を抑制することをその目的とする。
上記目的を達成するための本発明は、両電極面にそれぞれ電極を備えた半導体チップと、前記半導体チップの各電極面にそれぞれ配置され、電極を有する表面配線層を基板表面に備えた一対のモジュール基板と、を有し、前記半導体チップの各電極面の電極は、対向する前記モジュール基板の表面配線層の電極に接合されており、少なくともいずれかの前記モジュール基板の表面配線層の電極には、溝が形成され、前記モジュール基板の基板裏面には、裏面配線層が形成され、前記半導体チップの少なくともいずれかの電極面には、面積の異なる複数の電極が形成され、前記表面配線層の電極の溝は、前記面積の小さい電極と前記表面配線層の電極との接合部分の近傍に形成されている、半導体モジュールである。なお、「裏面配線層」には、配線パターンのない単なる板状のものも含まれる。
また、本発明は、両電極面にそれぞれ電極を備えた半導体チップと、前記半導体チップの各電極面にそれぞれ配置され、電極を有する表面配線層を基板表面に備えた一対のモジュール基板と、を有し、前記半導体チップの各電極面の電極は、対向する前記モジュール基板の表面配線層の電極に接合されており、少なくともいずれかの前記モジュール基板の表面配線層の電極には、溝が形成され、前記モジュール基板の基板裏面には、裏面配線層が形成され、前記半導体チップは、固相−固相接合用の電極を備えた第一の電極面と、リフロー接合用の電極を備えた第二の電極面を有し、前記一対のモジュール基板は、前記固相−固相接合用の電極とフリップチップにより接合された表面配線層の電極を備える第一のモジュール基板と、前記リフロー接合用の電極とはんだリフローにより接合された表面配線層の電極を備える第二のモジュール基板からなる、半導体モジュールである。なお、前記半導体チップの少なくともいずれかの電極面には、面積の異なる複数の電極が形成され、前記表面配線層の電極の溝は、前記面積の小さい電極が接合された前記表面配線層の電極に形成されていてもよい。
また、本発明は、両電極面にそれぞれ電極を備えた半導体チップと、前記半導体チップの各電極面にそれぞれ配置され、電極を有する表面配線層を基板表面に備えた一対のモジュール基板と、を有し、前記半導体チップの各電極面の電極は、対向する前記モジュール基板の表面配線層の電極に接合されており、少なくともいずれかの前記モジュール基板の表面配線層の電極には、溝が形成され、前記モジュール基板の基板裏面には、裏面配線層が形成され、前記半導体チップは、固相−固相接合用の電極を備えた第一の電極面と、リフロー接合用の電極を備えた第二の電極面を有し、前記一対のモジュール基板は、前記固相−固相接合用の電極とフリップチップにより接合された表面配線層の電極を備える第一のモジュール基板と、前記リフロー接合用の電極とはんだリフローにより接合された表面配線層の電極を備える第二のモジュール基板からなる、半導体モジュールである。なお、前記半導体チップの少なくともいずれかの電極面には、面積の異なる複数の電極が形成され、前記表面配線層の電極の溝は、前記面積の小さい電極が接合された前記表面配線層の電極に形成されていてもよい。
上記半導体モジュールにおいて、前記裏面配線層は、基板露出部分の面積と配線部分の面積との比が前記表面配線層と同じになるように形成されていてもよい。
前記裏面配線層には、基板露出部分の面積と配線部分の面積との比が前記表面配線層と同じになるような配線パターンが形成されていてもよい。
前記裏面配線層には、基板露出部分の面積と配線部分の面積との比が前記表面配線層と同じになるような格子状の溝が形成されてもよい。
前記裏面配線層は、配線部分の体積が前記表面配線層と同じになるように厚みが調整されていてもよい。
前記半導体チップは、パワー素子であってもよい。
以下、図面を参照して本発明の一実施形態について説明する。図４は、本実施形態にかかる半導体モジュール１の構成の一例を示す模式図である。
図４に示す半導体モジュール１は、半導体チップとしてのパワー素子１０と、パワー素子１０の各電極面にそれぞれ配置された一対のモジュール基板１１、１２を有している。
パワー素子１０は、例えばJFET,MOSFET,IGBTなどであり、第一の電極面２０に複数の電極、例えばゲート電極３０とソース電極３１を有し、第二の電極面２１にドレイン電極３２を有している。
図５に示すように第一の電極面２０のゲート電極３０とソース電極３１は、互いに絶縁されている。ゲート電極３０に流す電流は、ソース電極３１に流す電流より小さくてよいので、ゲート電極３０の面積は、ソース電極３１に比べて例えば１／２０程度に小さくなっている。ゲート電極３０とソース電極３１は、例えば数十ミクロン程度の距離で分離されている。一方、第二の電極面２１のドレイン電極３２は、例えば第二の電極面２１のほぼ全面にわたり形成されている。
ゲート電極３０とソース電極３１は、固相−固相接合用の電極であり、例えばSiCチップ表面にNi、Ti、Ag、Pt、Pd、Alなどの金属元素によりオーミックコンタクトを形成し、さらに、その上にAu、Ag、Pt、Pd、Ni、Cu、Snなどの固相−固相接合金属をペーストなどの手法により形成することによって構成されている。
図４に示すドレイン電極３２は、リフロー接合用の電極であり、例えばSiCチップ表面にNi、Ti、Ag、Pt、Pd、Alなどの金属元素によりオーミックコンタクトを形成し、その上にAu-Sn、Au-Ge、Au-Si、Zn-Alなどの例えば200℃以上のデバイス動作温度に対応する高温鉛フリーはんだによるリフロー可能な金属を形成することによって構成されている。
第一のモジュール基板１１は、パワー素子１０の第一の電極面２０側に配置されている。第一のモジュール基板１１は、絶縁性の基板４０を有し、その基板４０の表面には、複数の基板電極５０、５１を有する表面配線層５２が形成されている。この基板電極５０、５１を含む表面配線層５２の材質には、例えば銅などの高い電気伝導性を有する金属が用いられている。また、基板４０の材質には、SiN系（Si2N3）、AlNなどが用いられている。
パワー素子１０のゲート電極３０とソース電極３１は、第一のモジュール１１の基板電極５０、５１にそれぞれ接合されている。このゲート電極３０及びソース電極３１と基板電極５０、５１との接合は、高い位置合わせ精度を実現できるフリップチップ法により行われている。具体的には、パワー素子１０のゲート電極３０とソース電極３１と、第一のモジュール基板１１の基板電極５０、５１を位置合わせし、加圧、加熱、超音波振動等を適宜与えて固相−固相反応により電極接合する。すなわち、この接合方式は、固相−固相によるもので、拡散により接合する方法を用いる。この方法の特徴としては、例えば金−金の熱圧着法によれば、200℃程度での接合の後に300℃に熱せられても接合強度などが変化しないことにある。この場合、接合中に液相の状態がないため、正確な位置合わせが可能となる。この接合は、微細で隣の電極との間が狭いゲート電極３０の接合に有利である。なお、この接合においては、多数のパワー素子を仮止め段階で接合し、その後、すべてのパワー素子の接合の固相−固相反応を同時に進行させる方法を採ってもよい。
以上のようにゲート電極３０に接合される基板電極５０には、他の部分より厚みが薄くなった溝５５が形成されている。溝５５は、後述する応力緩和を実現することのできる位置にて、より具体的には例えばゲート電極３０と基板電極５０との接合部分の外方向近傍に、あるいは接合時にゲート電極３０の外縁付近に位置するように基板電極５０表面に形成される。溝５５の形状は、任意に選択でき、例えばゲート電極３０の外側を囲むように形成されていてもよい。後述するこの溝５５による応力緩和を一層有効にするためには、溝５５のエッジ部分をできるだけ切り立ったシャープな形状、例えば垂直にすることも好ましい。
第二のモジュール基板１２は、パワー素子１０の第二の電極面２１側に配置されている。第二のモジュール基板１２は、絶縁性の基板６０を有し、その基板６０の表面には、基板電極６１を有する表面配線層６２が形成されている。この基板電極６１を含む表面配線層６２の材質には、例えば銅などの高い電気伝導性を有する金属が用いられている。また、基板６０の材質には、SiN系（Si2N3）、AlNなどが用いられている。
パワー素子１０のドレイン電極３２は、第二のモジュール１２の基板電極６１に接合されている。このドレイン電極３２と基板電極６１との接合は、リフロー法により行われている。具体的には、パワー素子１０のドレイン電極３２と、第二のモジュール基板１２の基板電極６１を位置合わせし、ドレイン電極３２或いは基板電極６１にはんだペーストを塗布し、リフロー工程によりダイボンド接合を行う。また、このはんだペーストに代えてペースト状の固相-固相反応材料（たとえば、金属粒子ペースト）などを塗布し、加圧予備焼結の後にリフロー加熱による本焼結する方法も可能である。
第一のモジュール基板１１と第二のモジュール基板１２の基板裏面には、それぞれ裏面配線層７０、７１が形成されている。例えば裏面配線層７０、７１の材質には、表面配線層５２、６２と同じ材質、例えば銅が用いられている。例えば裏面配線層７０、７１には、基板露出部分と配線部分ができる所定の配線パターンが形成されている。裏面配線層７０、７１の配線パターンは、基板露出部分の総面積と配線部分の総面積との比が、各モジュール基板１１、１２の表面配線層５２、６２と同じになるように形成されている。なお、この配線パターンの構成は、特に限定されるものではない。
次に、上述の半導体モジュール１の作用について説明する。半導体モジュール１の実装時あるいは動作時には、モジュール温度が上昇する。この温度は、ときに２００℃以上になる。このとき、第一のモジュール基板１１の表面配線層５２を構成する銅などの熱膨張率が、基板４０を構成するSiNなどの熱膨張率より著しく大きいため、図６に例示するように表面配線層５２が基板４０の表面に沿って外側に膨張しようとする。表１は、銅、SiNそれぞれの熱膨張率及びヤング率を示す。
このとき、表面配線層５２は、その基板４０側が拘束されているため、表面側が大きく膨張しようとする。仮に表面配線層５２の基板電極５０に溝５５が形成されていないと、表面配線層５２のズレ幅が大きくなったり、ゲート電極３０の熱応力が増大したりする。これにより、基板電極５０とゲート電極３０との接合部に大きな負荷がかかる。特にゲート電極３０の接合部は、接合面積が小さいため、影響を受け易く、例えば切断の恐れもある。
しかしながら、図７に示すように、本実施の形態では、基板電極５０に上述した溝５５が形成されているため、基板電極５０を含む表面配線層５２の表面のズレが溝５５で分断あるいは吸収され、また、ゲート電極３０の熱応力も緩和されるため、基板電極５０とゲート電極３０との接合部にかかる負荷が軽減される。
また、第一のモジュール基板１１と第二のモジュール１２の表面配線層５２、６２の熱膨張率と、基板４０、６０の熱膨張率が異なっているため、仮にモジュール基板１１、１２それぞれの片面にのみ配線層が形成されていると、温度上昇した際にモジュール基板全体が撓む可能性があるが、本実施の形態では、第一のモジュール基板１１と第二のモジュール基板１２の基板４０、６０の裏面に配線層、つまり裏面配線層７０、７１が形成されているため、表面層と裏面層の応力が相殺され、各モジュール基板１１、１２の全体の撓みが抑制される。
以上のように本実施の形態によれば、パワー素子１０が一対のモジュール基板１１、１２で挟まれたサンドイッチ構造（もしくは三層構造とも呼ぶ）の半導体モジュール１において、モジュール基板１１の表面配線層５２の基板電極５０に溝５５が形成され、且つモジュール基板１１、１２の基板４０、６０裏面に裏面配線層７０、７１が形成されているので、実装時又は動作時の温度変化による、パワー素子１０の電極とモジュール基板１１の電極の接合部の劣化等をより一層抑制できる。
また、裏面配線層７０、７１には、基板露出部分の面積と配線部分の面積との比が表面配線層５２、６２と同じになるように配線パターンが形成されているので、裏面配線層７０と表面配線層５２の熱膨縮バランス、裏面配線層７１と表面配線層６２の熱膨縮バランスが取れ、モジュール基板１１、１２の熱による変形を効果的に抑制できる。
また、本実施の形態では、表面配線層５２の溝５５が、面積の小さいゲート電極３０が接合された基板電極５０に形成されている。面積の小さいゲート電極３０は、基板電極５０との接合部の面積が小さく、また、ソース電極３１との間の隙間も狭いため、溝５５を設けることにより基板電極５０の熱膨縮による横ズレや、それにより生じる熱応力を抑制することで、ゲート電極３０の基板電極５０との接続性や、ゲート電極３０とソース電極３１との絶縁性を確保できる。
また、本実施の形態の半導体モジュール１は、パワー素子１０のゲート電極３０とソース電極３１が、高い位置精度を有するフリップチップにより、第一のモジュール基板１１の表面配線層５２の基板電極５０と接合されている。かかる場合、溝５５や裏面配線層７０、７１により表面配線層５２の膨張やモジュール基板１１、１２の撓みを抑制することによって、実装時のゲート電極３０の位置ずれを防止し、高い位置精度の実装を実現できる。
本実施の形態における半導体チップは、使用時に高温になるパワー素子１０であるので、パワー素子１０の電極とモジュール基板１１、１２の電極との接合部の熱的影響を飛躍的に低減できる。
なお、上記実施の形態において、裏面配線層７０、７１の配線パターンは、図８に示すようにそれぞれ表面配線層５２、６２の配線パターンと同じものであってもよい。
また、上記実施の形態における裏面配線層７０、７１には、図９に示すように、基板露出部分の面積と配線部分の面積との比が表面配線層５２、６２と同じになるような格子状の溝８０が形成されるようにしてもよい。かかる場合、例えば裏面配線層７０、７１が銅板で構成され、当該銅板の表面に格子状の切欠き線が形成されてもよい。こうすることによって、表面配線層５２、６２と熱膨張バランスが取れた裏面配線層７０、７１を簡単に形成できる。
また、上記実施の形態における裏面配線層７０、７１は、図１０に示すように、配線部分の体積が表面配線層５２、６２と同じになるように厚みが調整されていてもよい。かかる場合、表面配線層５２、６２に基板露出部分がある分、裏面配線層７０、７１の厚みを薄くする。こうすることによって、表面配線層５２、６２と熱膨張バランスが取れた裏面配線層７０、７１を簡単に形成できる。
例えば以上の実施の形態において、溝５５は、表面配線層５２において、ゲート電極３０が接合される基板電極５０に設けられていたが、ソース電極３１と接合される基板電極５１に設けられていてもよい。またパワー素子１０を挟んで反対側のモジュール基板１２の表面配線層６２において、ドレイン電極３２と接合される基板電極６１に、溝が設けられていてもよい。勿論、これらの全てに設けられていてもよい。この場合の溝の位置や形状は、応力緩和を実現できるように適宜選択すれば良く、例えば上述した溝５５と同様なものとすることができる。
また、以上の実施の形態の説明では、パワー素子１０がモジュール基板１１、１２の間に一つであったが、複数個あってもよい。また、パワー素子１０が複数配置される場合、ゲート電極３０及びソース電極３１の第一の電極面２０が、上に向けられているものと下に向けられているものがあってもよい。かかる場合の実装例を図１１に示す。先ず、二つのパワー素子１０ａ、１０ｂのゲート電極３０及びソース電極３１がフリップチップ法により下の基板モジュール１００の基板電極５０、５１に接合され、残りの一つのパワー素子１０ｃのゲート電極３０及びソース電極３１がフリップチップ法により上の基板モジュール１０１の基板電極５０、５１に接合される（図１１の（ａ）参照）。次に、二つのパワー素子１０ａ、１０ｂのドレイン電極３２が、上の基板モジュール１０１の基板電極６１にはんだリフロー１０２により接合され、残りの一つのパワー素子１０ｃのドレイン電極３２が、下の基板モジュール１００の基板電極６１にはんだリフロー１０２により接合される（図１１の（ｂ）、（ｃ）参照）。
以上の実施の形態では、一方にフリップチップ法、他方にリフロー法を用いてパワー素子１０の電極とモジュール基板１１、１２の基板電極を接合していたが、電極同士を接合するものであれば、各々の接合において他の接合法を用いてもよい。
パワー素子１０の構造は、上記実施の形態のものに限られず、他の構成のものであってもよい。また、半導体チップは、パワー素子に限られず、本発明は、ＬＥＤ等で用いられる他の半導体チップにも適用できる。
参考までに、ゲート電極３０と基板電極５０の接合部の熱変形による影響を低減するため、図１２に示すように、基板電極５０を９０°程度曲げた構造にしてもよい。
以上、添付図面を参照しながら本発明の好適な実施の形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
１ 半導体モジュール
１０ パワー素子
１１ 第一のモジュール基板
１２ 第二のモジュール基板
２０ 第一の電極面
２１ 第二の電極面
３０ ゲート電極
３１ ソース電極
３２ ドレイン電極
４０ 基板
５０、５１ 基板電極
５２ 表面配線層
５５ 溝
６０ 基板
６１ 基板電極
６２ 表面配線層
７０、７１ 裏面配線層
１０ パワー素子
１１ 第一のモジュール基板
１２ 第二のモジュール基板
２０ 第一の電極面
２１ 第二の電極面
３０ ゲート電極
３１ ソース電極
３２ ドレイン電極
４０ 基板
５０、５１ 基板電極
５２ 表面配線層
５５ 溝
６０ 基板
６１ 基板電極
６２ 表面配線層
７０、７１ 裏面配線層
Claims (8)
- 両電極面にそれぞれ電極を備えた半導体チップと、
前記半導体チップの各電極面にそれぞれ配置され、電極を有する表面配線層を基板表面に備えた一対のモジュール基板と、を有し、
前記半導体チップの各電極面の電極は、対向する前記モジュール基板の表面配線層の電極に接合されており、
少なくともいずれかの前記モジュール基板の表面配線層の電極には、溝が形成され、
前記モジュール基板の基板裏面には、裏面配線層が形成され、
前記半導体チップの少なくともいずれかの電極面には、面積の異なる複数の電極が形成され、
前記表面配線層の電極の溝は、前記面積の小さい電極と前記表面配線層の電極との接合部分の近傍に形成されている、半導体モジュール。 - 両電極面にそれぞれ電極を備えた半導体チップと、
前記半導体チップの各電極面にそれぞれ配置され、電極を有する表面配線層を基板表面に備えた一対のモジュール基板と、を有し、
前記半導体チップの各電極面の電極は、対向する前記モジュール基板の表面配線層の電極に接合されており、
少なくともいずれかの前記モジュール基板の表面配線層の電極には、溝が形成され、
前記モジュール基板の基板裏面には、裏面配線層が形成され、
前記半導体チップは、固相−固相接合用の電極を備えた第一の電極面と、リフロー接合用の電極を備えた第二の電極面を有し、
前記一対のモジュール基板は、前記固相−固相接合用の電極とフリップチップにより接合された表面配線層の電極を備える第一のモジュール基板と、前記リフロー接合用の電極とはんだリフローにより接合された表面配線層の電極を備える第二のモジュール基板からなる、半導体モジュール。 - 前記半導体チップの少なくともいずれかの電極面には、面積の異なる複数の電極が形成され、
前記表面配線層の電極の溝は、前記面積の小さい電極が接合された前記表面配線層の電極に形成されている、請求項２に記載の半導体モジュール。 - 前記裏面配線層は、基板露出部分の面積と配線部分の面積との比が前記表面配線層と同じになるように形成されている、請求項１〜３のいずれかに記載の半導体モジュール。
- 前記裏面配線層には、基板露出部分の面積と配線部分の面積との比が前記表面配線層と同じになるような配線パターンが形成されている、請求項４に記載の半導体モジュール。
- 前記裏面配線層には、基板露出部分の面積と配線部分の面積との比が前記表面配線層と同じになるような格子状の溝が形成されている、請求項４に記載の半導体モジュール。
- 前記裏面配線層は、配線部分の体積が前記表面配線層と同じになるように厚みが調整されている、請求項１〜３のいずれかに記載の半導体モジュール。
- 前記半導体チップは、パワー素子である、請求項１〜７のいずれかに記載の半導体モジュール。
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