JP6032823B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP6032823B2 JP6032823B2 JP2014537949A JP2014537949A JP6032823B2 JP 6032823 B2 JP6032823 B2 JP 6032823B2 JP 2014537949 A JP2014537949 A JP 2014537949A JP 2014537949 A JP2014537949 A JP 2014537949A JP 6032823 B2 JP6032823 B2 JP 6032823B2
- Authority
- JP
- Japan
- Prior art keywords
- side electrode
- semiconductor layer
- type semiconductor
- electrode
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 101
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000000034 method Methods 0.000 claims description 67
- 239000011347 resin Substances 0.000 claims description 20
- 229920005989 resin Polymers 0.000 claims description 20
- 230000001681 protective effect Effects 0.000 claims description 19
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000001459 lithography Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000003980 solgel method Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000003973 paint Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
- H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
- H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
- H01L33/385—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending at least partially onto a side surface of the semiconductor body
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Led Device Packages (AREA)
- Led Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Wire Bonding (AREA)
Description
本発明は、搭載部材上に実装された半導体素子の上部側にｐ型半導体層とｎ型半導体層が形成された半導体装置及びその製造方法に関する発明である。
従来の半導体素子は、搭載部材（回路基板、リードフレーム等）にダイボンドした後に、該半導体素子側の電極部と搭載部材側の電極部との間をワイヤボンディングで配線するのが一般的である。
しかし、特許文献１（特許第３９９２０３８号公報）に記載されているように、ワイヤボンディングを行うときの機械的なストレスによって不良が発生する可能性があるため、ワイヤボンディングに代わる接続信頼性の高い実装構造を低コストで実現することを目的として、配線基板上に搭載した半導体素子の周囲に樹脂材料の液をディスペンサで吐出して硬化させて、半導体素子の上面と配線基板の表面との間を傾斜面でつなぐ樹脂スロープを形成した後、半導体素子上面の電極部と配線基板の電極部との間を接続する配線の経路に沿ってインクジェット等の液滴吐出法で導電性インクを吐出して配線を形成することが提案されている。
しかし、目標とする形状の樹脂スロープを形成するために、樹脂材料の充填精度等の技術的要求が高く、樹脂材料が電極を覆い隠して電極との導通が取れなくなってしまったり、配線の下地の段差を十分に低減できず、成膜した配線が断線しやすくなることがある。また、左右非対称の形状の半導体素子の場合は、形成する樹脂スロープの形状を左右で各々調整しなければならず、段差を低減するプロセスが難しくなる。このような問題が生まれる根本的な原因は、現在の半導体素子の電極がワイヤボンディングを前提として形成されており、半導体素子の表面に配線を成膜することを想定して製造されていないためである。
上記課題を解決するために、本発明は、搭載部材上に実装された半導体素子の上部側にｐ型半導体層とｎ型半導体層が形成された半導体装置において、前記半導体素子は、前記ｐ型半導体層が前記ｎ型半導体層より高い位置に形成されていると共に、前記ｐ型半導体層に導通するｐ側電極と前記ｎ型半導体層に導通するｎ側電極とがほぼ同一高さで、且つ、前記ｐ側電極が前記ｐ型半導体層より低い位置に形成され、前記半導体素子の前記ｐ側電極及び前記ｎ側電極と前記搭載部材の電極部との間を傾斜面でつなぐ樹脂スロープが形成され、前記樹脂スロープ上に前記ｐ側電極及び前記ｎ側電極と前記搭載部材の電極部とを接続する配線が形成された構成となっている。この構成では、ｐ側電極とｎ側電極とがほぼ同一高さであるため、配線の下地をなだらかにするプロセス（樹脂スロープを形成するプロセス）が容易となり、配線の下地の段差を低減しやすくなる。これにより、配線を成膜しやすくなり、成膜法で接続信頼性の高い配線を形成できる。
この場合、ｐ型半導体層がｎ型半導体層（ｎ側電極）よりも高いことを考慮して、ｐ側電極がｎ側電極とほぼ同一高さの位置まで延びるように形成すれば良い。
本発明は、ｐ側電極とｎ側電極を、それぞれ半導体素子の側面に沿ってその下端まで一体に延びるように形成して搭載部材の電極部に接触させるようにしても良い。このようにすれば、半導体素子を搭載部材上に実装したときに、ｐ側電極とｎ側電極を搭載部材の電極部に配線を使用せずに直接接続することができる。
この構成の半導体素子を製造する場合は、１枚のウエハに複数の半導体素子を形成すると共に、各半導体素子の間にスルーホールを形成し、半導体素子の表面及びスルーホールの内周面のうちｐ側電極及びｎ側電極に対する絶縁が必要な部分に絶縁保護膜を形成した後、ｐ側電極及びｎ側電極を形成した上で、ウエハをスルーホールの中心線に沿ってダイシングして各半導体素子に分割するようにすれば良い。
以下、本発明を実施するための形態を半導体素子であるＬＥＤ素子を実装した半導体装置に適用して具体化した２つの実施例１，２を説明する。
本発明の実施例１を図１乃至図８に基づいて説明する。
まず、図１及び図５を用いて本実施例１のＬＥＤ素子１１の構造と実装構造を説明する。ＬＥＤ素子１１は、基材１２上に、ｎ型半導体層１３、発光層１４、ｐ型半導体層１５等を順に成膜して形成され、ｐ型半導体層１５上に透明電極１６が形成されている。ＬＥＤ素子１１の表面のうち、ｐ側電極１７及びｎ側電極１８等に対する絶縁が必要な部分に絶縁保護膜１９が形成されている。
まず、図１及び図５を用いて本実施例１のＬＥＤ素子１１の構造と実装構造を説明する。ＬＥＤ素子１１は、基材１２上に、ｎ型半導体層１３、発光層１４、ｐ型半導体層１５等を順に成膜して形成され、ｐ型半導体層１５上に透明電極１６が形成されている。ＬＥＤ素子１１の表面のうち、ｐ側電極１７及びｎ側電極１８等に対する絶縁が必要な部分に絶縁保護膜１９が形成されている。
ｐ側電極１７は、その一部が透明電極１６上に形成されることで該透明電極１６を介してｐ型半導体層１５に導通し、ｎ側電極１８は、ｎ型半導体層１３上に形成されることで、ｎ型半導体層１３に導通している。
この場合、ｐ型半導体層１５がｎ型半導体層１３（ｎ側電極１８）よりも高いことを考慮して、ｐ側電極１７がｎ側電極１８とほぼ同一高さの位置まで延びるように形成されている。これにより、ｐ側電極１７とｎ側電極１８とがほぼ同一高さで、且つ、ｐ側電極１７がｐ型半導体層１５より低い位置に形成された構成となっている。
以上のように構成したＬＥＤ素子１１の実装構造の一例を図１を用いて説明する。本例では、搭載部材である回路基板２１上にＬＥＤ素子１１をダイボンディングする。このＬＥＤ素子１１の周囲には、流動性の樹脂材料をディスペンサで吐出して、ＬＥＤ素子１１の上面と回路基板２１の上面との間を傾斜面でつなぐ絶縁性の樹脂スロープ２２を形成する。
この後、インクジェット、ディスペンサ等の液滴吐出法により導電性のインク（Ａｇ等の導体粒子を含むインク）を樹脂スロープ２２上に吐出して、配線２３，２４のパターンをＬＥＤ素子１１の各電極１７，１８と回路基板２１上面の電極部２５，２６とに跨がって描画し、これを乾燥して焼成して、ＬＥＤ素子１１の各電極１７，１８と回路基板２１上面の電極部２５，２６との間を配線２３，２４で接続する。
次に、図２乃至図８を用いて本実施例１のＬＥＤ素子１１の製造方法を説明する。
ＬＥＤ素子１１は、１枚のウエハ３１（図８に一部分のみ図示）に碁盤目状に多数形成され、最終的に、１枚のウエハ３１がカットラインでダイシングされて多数のＬＥＤ素子１１に分割される。ここでは、ＬＥＤ素子１１の最小限の構成を例にして、製造プロセスを説明する。実際には、犠牲層、バッファ層、クラッド層、コンタクト層等の機能を持った層が複数存在するが、本発明は電極構造を目的とする形状に形成する技術思想であり、半導体製造プロセスは、電極構造とそれに関連する部分を除いて、公知技術と同様の方法を使用すれば良い。
ＬＥＤ素子１１は、１枚のウエハ３１（図８に一部分のみ図示）に碁盤目状に多数形成され、最終的に、１枚のウエハ３１がカットラインでダイシングされて多数のＬＥＤ素子１１に分割される。ここでは、ＬＥＤ素子１１の最小限の構成を例にして、製造プロセスを説明する。実際には、犠牲層、バッファ層、クラッド層、コンタクト層等の機能を持った層が複数存在するが、本発明は電極構造を目的とする形状に形成する技術思想であり、半導体製造プロセスは、電極構造とそれに関連する部分を除いて、公知技術と同様の方法を使用すれば良い。
図２に示すように、基材１２上に、ｎ型半導体層１３、発光層１４、ｐ型半導体層１５等を順に成膜した後、発光層１４とｐ型半導体層１５を、リソグラフィ技術、エッチング技術を使用して部分的に取り除いて、ｎ型半導体層１３の上面の一部を露出させた状態にする。この後、リソグラフィ技術、エッチング技術を使用して、ｐ型半導体層１５の上面に、透光性と導電性を持つ透明電極１６を形成する。
この後、絶縁保護膜形成工程に進み、図３に示すように、リソグラフィ技術、エッチング技術を使用して、ＬＥＤ素子１１の表面のうち、ｐ側電極１７及びｎ側電極１８等に対する絶縁が必要な部分にＳｉＯ2 等の絶縁保護膜１９をＣＶＤ（化学気相蒸着）により形成する。尚、絶縁保護膜１９の成膜方法は、ＣＶＤに限定されず、スパッタリング等のＰＶＤ（物理気相蒸着）、スプレー、フレキソ等の印刷手法、ディスペンサ、インクジェット等の液滴吐出方法、ゾルゲル法、熱酸化、絶縁性シート貼付等の手法を用いても良い。
また、絶縁保護膜１９のパターンニングも、フォトリソグラフィに限定されず、電子、
イオン、Ｘ線によるマスク有り又はマスク無しのリソグラフィによるレジストマスク、メタルマスク、テープ等のマスクを使用する方法や、成膜範囲を直接制御する方法や、転写を使用しても良い。また、マスク無しで、一旦、ＬＥＤ素子１１の表面全体に絶縁保護膜１９を形成した後に、レジスト又はメタル等のマスクを使用するか、または、エッチング物の接触範囲を微小制御して、溶剤を用いたウェットエッチングや、電子、イオン、レーザ等を用いたドライエッチングや、機械での切削や研磨により絶縁保護膜１９を部分的にエッチングして形成しても良い。
イオン、Ｘ線によるマスク有り又はマスク無しのリソグラフィによるレジストマスク、メタルマスク、テープ等のマスクを使用する方法や、成膜範囲を直接制御する方法や、転写を使用しても良い。また、マスク無しで、一旦、ＬＥＤ素子１１の表面全体に絶縁保護膜１９を形成した後に、レジスト又はメタル等のマスクを使用するか、または、エッチング物の接触範囲を微小制御して、溶剤を用いたウェットエッチングや、電子、イオン、レーザ等を用いたドライエッチングや、機械での切削や研磨により絶縁保護膜１９を部分的にエッチングして形成しても良い。
この後、電極形成工程に進み、図４に示すように、リソグラフィ技術、エッチング技術を使用して、ＬＥＤ素子１１の表面にｐ側電極１７とｎ側電極１８をスパッタリングにより形成する。ｐ側電極１７の一部を透明電極１６上に形成することで、該ｐ側電極１７を該透明電極１６を介してｐ型半導体層１５に導通させ、ｎ側電極１８をｎ型半導体層１３上に形成することで、該ｎ側電極１８をｎ型半導体層１３に導通させる。ｐ側電極１７をｎ側電極１８とほぼ同一高さの位置まで延びるように形成する。
各電極１７，１８の材料は、金、銀等の金属又はそれらの合金、ＩＴＯ等の透明導電材料、微小の導電材料の粒子を分散させた塗料等を使用しても良い。各電極１７，１８の成膜方法は、蒸着等のＰＶＤ（物理気相蒸着）、スプレー、フレキソ等の印刷手法、ディスペンサ、インクジェット等の液滴吐出方法、ゾルゲル法、熱酸化、導電性シート貼付等の手法を用いても良い。また、１つの成膜方法で成膜が不十分の場合は、複数の成膜方法を組み合わせて使用しても良い。各電極１７，１８のパターンニングは、絶縁保護膜１９のパターンニングと同様の手法を用いれば良い。
各電極１７，１８は、ワイヤボンディングのパッドが無い形状に形成しても良いし、ワイヤボンディングのパッドが有る形状に形成しても良い。ワイヤボンディングのパッド無しの場合は、ＬＥＤ素子１１の発光層１４から放射される光を遮る各電極１７，１８の面積を縮小できる利点があり、発光層１４から放射される光が各電極１７，１８で遮られる割合が最小となるように、各電極１７，１８を最小面積、最小厚みとするように形成することができる。一方、ワイヤボンディングのパッド有りの場合は、ＬＥＤ素子１１の各電極１７，１８と回路基板２１上面の電極部２５，２６との間を接続する配線手段として、図１に示すような液滴吐出法による配線２３，２４のパターンニングと、ワイヤボンディングのどちらも使用可能となり、ＬＥＤ素子１１の配線方法をユーザーが選択できる利点がある。
電極形成工程終了後に、ダイシング工程に進み、多数のＬＥＤ素子１１を形成したウエハ３１をカットライン（図８参照）でダイシングして個々のＬＥＤ素子１１に分割する。
この後、面取り工程に進み、図５に示すように、ダイシングによる切断面の上端角部を面取りする。面取りしたエッジが鋭いと、配線２３，２４が断線しやすくなるため、このエッジを丸く形成した方が良い。各電極１７，１８に接続する配線２３，２４の下地の段差をより少なくするために、面取りした部分に各電極１７，１８につながる電極（導電膜）を形成しても良い。面取りは衝撃によるクラックを緩和するための工程であるが、必須ではなく、省略しても良い。
また、図６に示すように、ＬＥＤ素子１１の下部側の基材１２の部分を剥離又は切削により除去してＬＥＤ素子１１の高さを低くするようにしても良い。
以上説明した本実施例１のＬＥＤ素子１１は、ｐ型半導体層１５がｎ型半導体層１３（ｎ側電極１８）よりも高い構成でありながら、ｐ型半導体層１５に導通するｐ側電極１７とｎ型半導体層１３に導通するｎ側電極１８とがほぼ同一高さとなっているため、配線２
３，２４の下地である樹脂スロープ２２が左右対称の形状となって、樹脂スロープ２２を形成するプロセスが容易となり、配線２３，２４の下地の段差を低減しやすくなる。これにより、配線２３，２４を成膜しやすくなり、成膜法で接続信頼性の高い配線２３，２４を形成できる。しかも、ＬＥＤ素子１１の製造工程で、配線２３，２４の信頼性の対策を行うことができるため、ＬＥＤ素子１１の製造と配線２３，２４の形成を総合的に考えて、無駄な工程や技術要求を減らすことができる。
３，２４の下地である樹脂スロープ２２が左右対称の形状となって、樹脂スロープ２２を形成するプロセスが容易となり、配線２３，２４の下地の段差を低減しやすくなる。これにより、配線２３，２４を成膜しやすくなり、成膜法で接続信頼性の高い配線２３，２４を形成できる。しかも、ＬＥＤ素子１１の製造工程で、配線２３，２４の信頼性の対策を行うことができるため、ＬＥＤ素子１１の製造と配線２３，２４の形成を総合的に考えて、無駄な工程や技術要求を減らすことができる。
次に、図９乃至図１５を用いて本発明の実施例２を説明する。但し、上記実施例１と実質的に同一の部分については同一符号を付して説明を省略又は簡単化し、主として異なる部分を説明する。
本実施例２において、上記実施例１と異なる部分は、電極構造と実装構造である。
本実施例２では、ＬＥＤ素子１１のｐ側電極３５とｎ側電極３６を、それぞれＬＥＤ素子１１の側面に沿ってその下端まで一体に延びるように形成して回路基板２１の電極部２５，２６に接触させるようにしている。具体的には、ＬＥＤ素子１１の側面には、ＬＥＤ素子１１の製造時にスルーホール３７をダイシングにより半割りして形成された２本の半割り溝３７ａが形成され、該２本の半割り溝３７ａに絶縁保護膜３８を介してｐ側電極３５とｎ側電極３６が各半割り溝３７ａの下端まで延びるように形成されている。
本実施例２では、ＬＥＤ素子１１のｐ側電極３５とｎ側電極３６を、それぞれＬＥＤ素子１１の側面に沿ってその下端まで一体に延びるように形成して回路基板２１の電極部２５，２６に接触させるようにしている。具体的には、ＬＥＤ素子１１の側面には、ＬＥＤ素子１１の製造時にスルーホール３７をダイシングにより半割りして形成された２本の半割り溝３７ａが形成され、該２本の半割り溝３７ａに絶縁保護膜３８を介してｐ側電極３５とｎ側電極３６が各半割り溝３７ａの下端まで延びるように形成されている。
この電極構造により、本実施例２では、図９に示すように、ＬＥＤ素子１１を回路基板２１上に実装したときに、ｐ側電極３５とｎ側電極３６が回路基板２１の電極部２５，２６に接触した状態となり、この状態でｐ側電極３５とｎ側電極３６を回路基板２１の電極部２５，２６に導電性接着剤４０や半田等で接続すれば良い。
次に、図１０乃至図１５を用いて本実施例２のＬＥＤ素子１１の製造方法を説明する。
ＬＥＤ素子１１は、１枚のウエハ３１（図８に一部分のみ図示）に碁盤目状に多数形成され、最終的に、１枚のウエハ３１がカットラインでダイシングされて多数のＬＥＤ素子１１に分割される。
ＬＥＤ素子１１は、１枚のウエハ３１（図８に一部分のみ図示）に碁盤目状に多数形成され、最終的に、１枚のウエハ３１がカットラインでダイシングされて多数のＬＥＤ素子１１に分割される。
前記実施例１と同様の方法で、透明電極形成工程まで実行した後、スルーホール形成工程に進み、図１０及び図１１に示すように、ウエハ３１の各ＬＥＤ素子１１間のうちのダイシングのカットライン上の位置に、スルーホール３７をＣＯ2 レーザ等によりウエハ３１を貫通するように形成する。各スルーホール３７の中心は、ダイシングのカットラインと一致している。尚、スルーホール３７の穴明け加工は、ＣＯ2 レーザに限定されず、ＣＯ2 以外のエキシマ等のレーザ、イオン、電子、機械での切削加工を用いても良い。
この後、絶縁保護膜形成工程に進み、図１２に示すように、リソグラフィ技術、エッチング技術を使用して、ＬＥＤ素子１１の表面及びスルーホール３７の内周面のうち、ｐ側電極３５及びｎ側電極３６等に対する絶縁が必要な部分にＳｉＯ2 等の絶縁保護膜３８をＣＶＤ（化学気相蒸着）により形成する。
この後、電極形成工程に進み、図１３に示すように、リソグラフィ技術、エッチング技術を使用して、ＬＥＤ素子１１の表面とスルーホール３７の内周面にｐ側電極３５とｎ側電極３６をスパッタリングにより形成する。各電極３５，３６は、前記実施例１と同様に、スパッタリング以外の方法で形成しても良い。
この後、ダイシング工程に進み、多数のＬＥＤ素子１１を形成したウエハ３１をカットライン（スルーホール３７の中心線）に沿ってダイシングして、図１４及び図１５に示す構造のＬＥＤ素子１１に分割する。これにより、各ＬＥＤ素子１１の両側面にそれぞれ半
割り溝３７ａが形成され、各半割り溝３７ａの内周面に絶縁保護膜３８を介して各電極３５，３６が各半割り溝３７ａの下端まで延びるように形成される。
割り溝３７ａが形成され、各半割り溝３７ａの内周面に絶縁保護膜３８を介して各電極３５，３６が各半割り溝３７ａの下端まで延びるように形成される。
この後、面取り工程に進み、各ＬＥＤ素子１１のダイシングによる切断面の上端角部を面取りする。面取りは衝撃によるクラックを緩和するための工程であるが、必須ではなく、省略しても良い。また、ＬＥＤ素子１１の下部側の基材１２の部分を剥離又は切削により除去してＬＥＤ素子１１の高さを低くするようにしても良い。
以上説明した本実施例２によれば、ＬＥＤ素子１１のｐ側電極３５とｎ側電極３６を、それぞれＬＥＤ素子１１の側面に沿ってその下端まで延びるように形成しているため、ＬＥＤ素子１１を回路基板２１上に実装したときに、ｐ側電極３５とｎ側電極３６が回路基板２１の電極部２５，２６に接触した状態となり、この状態でｐ側電極３５とｎ側電極３６を回路基板２１の電極部２５，２６に導電性接着剤４０や半田等で接続することができる。このため、ＬＥＤ素子１１の各電極３５，３６と回路基板２１上面の電極部２５，２６との間を接続する配線や樹脂スロープの形成が不要となり、ＬＥＤ素子１１の実装工程を簡略化できる。
但し、本発明は、必ずしも、ＬＥＤ素子１１のｐ側電極３５とｎ側電極３６をＬＥＤ素子１１の側面の下端まで延ばす必要はなく、各電極３５，３６がＬＥＤ素子１１の側面の所定高さまで延びた構成としても良い。この場合は、スルーホール３７がウエハ３１を貫通する必要はない。ＬＥＤ素子１１の各電極３５，３６をＬＥＤ素子１１の側面の下端まで延ばさない場合でも、最小限の樹脂スロープの形成により配線下地の段差を低減することができ、樹脂材料が電極３５，３６を覆い隠して電極３５，３６との導通が取れなくなってしまう可能性も低い。
尚、本発明は、上記各実施例１，２に限定されず、ＬＥＤ素子の基材や各半導体層、電極の形状は、「導通する」、「ｐｎ接合が起きている」等の各用途の目的を満たせば良く、また、各用途によっては、より良い形状を採用しても良い。
また、上記各実施例１，２では、ＬＥＤ素子１１を回路基板２１上に搭載するようにしたが、搭載部材の凹部内にＬＥＤ素子１１を搭載するようにしても良い。
その他、本発明は、ＬＥＤ素子等の発光素子に限定されず、それ以外の半導体素子に適用して実施できる等、要旨を逸脱しない範囲内で種々変更して実施できることは言うまでもない。
１１…ＬＥＤ素子（半導体素子）、１２…基材、１３…ｎ型半導体層、１４…発光層、１５…ｐ型半導体層、１６…透明電極、１７…ｐ側電極、１８…ｎ側電極、１９…絶縁保護膜、２１…回路基板、２２…樹脂スロープ、２３，２４…配線、２５，２６…電極部、３１…ウエハ、３５…ｐ側電極、３６…ｎ側電極、３７…スルーホール、３７ａ…半割り溝、３８…絶縁保護膜、４０…導電性接着剤
Claims (8)
- 搭載部材上に実装された半導体素子の上部側にｐ型半導体層とｎ型半導体層が形成された半導体装置において、
前記半導体素子は、前記ｐ型半導体層が前記ｎ型半導体層より高い位置に形成されていると共に、前記ｐ型半導体層に導通するｐ側電極と前記ｎ型半導体層に導通するｎ側電極とがほぼ同一高さで、且つ、前記ｐ側電極が前記ｐ型半導体層より低い位置に形成され、 前記半導体素子の前記ｐ側電極及び前記ｎ側電極と前記搭載部材の電極部との間を傾斜面でつなぐ樹脂スロープが形成され、
前記樹脂スロープ上に前記ｐ側電極及び前記ｎ側電極と前記搭載部材の電極部とを接続する配線が形成されていることを特徴とする半導体装置。 - 前記ｐ側電極が前記ｎ側電極とほぼ同一高さの位置まで延びるように形成されていることを特徴とする請求項１に記載の半導体装置。
- 搭載部材上に実装された半導体素子の上部側にｐ型半導体層とｎ型半導体層が形成された半導体装置において、
前記半導体素子は、前記ｐ型半導体層が前記ｎ型半導体層より高い位置に形成されていると共に、前記ｐ型半導体層に導通するｐ側電極と前記ｎ型半導体層に導通するｎ側電極とがほぼ同一高さで、且つ、前記ｐ側電極が前記ｐ型半導体層より低い位置に形成され、 前記半導体素子の前記ｐ側電極と前記ｎ側電極は、それぞれ前記半導体素子の側面に沿ってその下端まで一体に延びるように形成されて前記搭載部材の電極部に接触していることを特徴とする半導体装置。 - 前記半導体素子の側面には、該半導体素子の製造時にスルーホールをダイシングにより半割りして形成された２本の半割り溝が形成され、該２本の半割り溝に前記ｐ側電極と前記ｎ側電極が形成されていることを特徴とする請求項３に記載の半導体装置。
- 前記半導体素子は、発光素子であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
- 前記ｐ側電極と前記ｎ側電極は、ワイヤボンディングのパッドの無い形状に形成されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
- 請求項１乃至６のいずれかに記載の半導体装置を製造する方法において、
前記半導体素子の表面のうち前記ｐ側電極及び前記ｎ側電極に対する絶縁が必要な部分に絶縁保護膜を形成した後、前記ｐ側電極及び前記ｎ側電極を形成することを特徴とする半導体装置の製造方法。 - 請求項４に記載の半導体装置を製造する方法において、
１枚のウエハに複数の半導体素子を形成すると共に、各半導体素子の間にスルーホールを形成し、前記半導体素子の表面及び前記スルーホールの内周面のうち前記ｐ側電極及び前記ｎ側電極に対する絶縁が必要な部分に絶縁保護膜を形成した後、前記ｐ側電極及び前記ｎ側電極を形成した上で、前記ウエハを前記スルーホールの中心線に沿ってダイシングして各半導体素子に分割することを特徴とする半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2012/074883 WO2014049774A1 (ja) | 2012-09-27 | 2012-09-27 | 半導体素子の電極構造及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2014049774A1 JPWO2014049774A1 (ja) | 2016-08-22 |
| JP6032823B2 true JP6032823B2 (ja) | 2016-11-30 |
Family
ID=50387239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014537949A Active JP6032823B2 (ja) | 2012-09-27 | 2012-09-27 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6032823B2 (ja) |
| WO (1) | WO2014049774A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9437782B2 (en) * | 2014-06-18 | 2016-09-06 | X-Celeprint Limited | Micro assembled LED displays and lighting elements |
| JP2017059752A (ja) * | 2015-09-18 | 2017-03-23 | 豊田合成株式会社 | 発光装置とその製造方法 |
| CN109983392B (zh) * | 2016-12-09 | 2021-02-23 | 应用材料公司 | 准直led光场显示器 |
| CN111509097B (zh) * | 2020-06-30 | 2020-10-20 | 华引芯（武汉）科技有限公司 | 一种大功率半导体发光器件及其制备方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3303154B2 (ja) * | 1994-09-30 | 2002-07-15 | ローム株式会社 | 半導体発光素子 |
| JPH10294493A (ja) * | 1997-02-21 | 1998-11-04 | Toshiba Corp | 半導体発光デバイス |
| JP3641122B2 (ja) * | 1997-12-26 | 2005-04-20 | ローム株式会社 | 半導体発光素子、半導体発光モジュール、およびこれらの製造方法 |
| JPH11204519A (ja) * | 1998-01-08 | 1999-07-30 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
| JP2003188263A (ja) * | 2001-12-17 | 2003-07-04 | Sharp Corp | 半導体集積回路チップの製造方法とその半導体集積回路チップを用いた半導体パッケージ |
| JP4214704B2 (ja) * | 2002-03-20 | 2009-01-28 | 日亜化学工業株式会社 | 半導体素子 |
| CN101032034A (zh) * | 2004-06-30 | 2007-09-05 | 克里公司 | 用于封装发光器件的芯片级方法和芯片级封装的发光器件 |
| KR100999784B1 (ko) * | 2010-02-23 | 2010-12-08 | 엘지이노텍 주식회사 | 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지 |
-
2012
- 2012-09-27 JP JP2014537949A patent/JP6032823B2/ja active Active
- 2012-09-27 WO PCT/JP2012/074883 patent/WO2014049774A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| WO2014049774A1 (ja) | 2014-04-03 |
| JPWO2014049774A1 (ja) | 2016-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4630680B2 (ja) | 半導体素子の製造方法およびインクジェット記録ヘッドの製造方法 | |
| JP6107117B2 (ja) | 固体装置及びその製造方法 | |
| JP4970739B2 (ja) | 複数の電流拡張層を有するオプトエレクトロニクス素子およびその製造方法 | |
| JP6032823B2 (ja) | 半導体装置及びその製造方法 | |
| JP6029821B2 (ja) | 発光素子パッケージ及びその製造方法 | |
| CN106449924B (zh) | 一种光热电分离的倒装led芯片及其制作方法 | |
| TWI283040B (en) | Drop generator die processing | |
| JP2008140873A (ja) | フリップチップ実装されたｉｉｉ−ｖ族半導体素子およびその製造方法 | |
| CN106113941A (zh) | 用于喷墨记录头的基板 | |
| KR20150014353A (ko) | 발광 다이오드 | |
| JP2010153742A (ja) | 貫通電極付基板、発光デバイス及び貫通電極付基板の製造方法 | |
| KR102091842B1 (ko) | 발광 다이오드 및 그것을 제조하는 방법 | |
| KR101023665B1 (ko) | 반도체 발광소자의 제조 방법 | |
| JP2005038892A (ja) | 半導体発光装置およびその製造方法 | |
| KR102103882B1 (ko) | 발광 다이오드 및 그것을 갖는 발광 다이오드 모듈 | |
| US20180315891A1 (en) | Optoelectronic component | |
| US10388824B2 (en) | Method for producing light-emitting device | |
| JP6037545B2 (ja) | Ｌｅｄパッケージ及びその製造方法 | |
| JP2008265164A (ja) | インクジェット記録ヘッド用の基板およびその製造方法 | |
| KR102002618B1 (ko) | 발광 다이오드 | |
| US20210082795A1 (en) | Semiconductor device packages and method for manufacturing the same | |
| JP6102408B2 (ja) | 発光装置、及びその製造方法 | |
| US10325842B2 (en) | Substrate for packaging a semiconductor device package and a method of manufacturing the same | |
| JP2010283204A (ja) | 半導体装置の製造方法 | |
| KR102002617B1 (ko) | 발광 다이오드 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160803 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160922 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161019 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161021 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6032823 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |