JP6027855B2 - 不揮発性メモリ素子を含む多値論理装置 - Google Patents
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Description
110 変換ユニット
113 比較ユニット
115 デコーダ
120 書き込み/読み取りユニット
123 書き込みユニット
125 読み取りユニット
130 制御部
140 レベル回復ユニット
150 ラッチ
Claims (35)
- マルチレベル信号を、複数の部分信号に変換するように構成された変換ユニットと、
前記複数の部分信号をそれぞれ保存する複数の不揮発性メモリ素子と、を含み、
前記複数の不揮発性メモリ素子それぞれに保存された前記複数の部分信号それぞれのビット数は、前記マルチレベル信号のビット数より少なく、
前記マルチレベル信号のレベル別区間の境界と対応する複数の区間信号から、前記マルチレベル信号を復元して出力するように構成されたレベル回復ユニットをさらに含むことを特徴とする多値論理装置。 - 前記複数の部分信号それぞれは、1ビット信号であり、
前記複数の不揮発性メモリ素子それぞれは、前記1ビット信号を保存するSLC(single level cell)不揮発性メモリ素子であることを特徴とする請求項1に記載の多値論理装置。 - 書き込み信号によって、前記複数の部分信号を前記複数の不揮発性メモリ素子それぞれに保存するように構成された書き込みユニットをさらに含むことを特徴とする請求項1に記載の多値論理装置。
- 前記複数の部分信号に基づいて、前記複数の不揮発性メモリ素子の抵抗を変化させるための前記書き込み信号を生成し、前記書き込み信号を、前記書き込みユニットに伝達するように構成された制御部をさらに含むことを特徴とする請求項3に記載の多値論理装置。
- 前記書き込みユニットは、前記複数の不揮発性メモリ素子と連結された複数の電圧印加ユニットを含み、
前記複数の電圧印加ユニットは、前記複数の不揮発性メモリ素子それぞれの抵抗を変化させるように構成されたことを特徴とする請求項3に記載の多値論理装置。 - 前記複数の電圧印加ユニットそれぞれは、
前記複数の不揮発性メモリ素子それぞれの抵抗を、第1状態に変化させるように構成された第1状態電圧印加ユニットと、
前記複数の不揮発性メモリ素子それぞれの前記抵抗を、第2状態に変化させるように構成された第2状態電圧印加ユニットを含むことを特徴とする請求項5に記載の多値論理装置。 - 読み取り信号によって、前記マルチレベル信号を出力するように構成された読み取りユニットをさらに含むことを特徴とする請求項1に記載の多値論理装置。
- 前記読み取りユニットは、
前記複数の不揮発性メモリ素子とそれぞれ連結された複数の電流生成ユニットを含み、
前記複数の電流生成ユニットそれぞれは、前記複数の不揮発性メモリ素子に保存された前記複数の部分信号それぞれに基づいて、前記マルチレベル信号の部分を出力するように構成されたことを特徴とする請求項7に記載の多値論理装置。 - 前記複数の電流生成ユニットそれぞれは、前記読み取りユニットの出力端と、前記複数の不揮発性メモリ素子それぞれとの間に連結されたことを特徴とする請求項8に記載の多値論理装置。
- 前記複数の電流生成ユニットそれぞれは、前記複数の不揮発性メモリ素子それぞれに流れる電流に基づいて、前記マルチレベル信号の前記部分を出力するように構成された電流ミラー回路を含むことを特徴とする請求項9に記載の多値論理装置。
- 前記複数の不揮発性メモリ素子は、アレイ状に配列されたことを特徴とする請求項1に記載の多値論理装置。
- 前記変換ユニットは、
前記マルチレベル信号のレベル別区間の境界と対応する複数の区間信号を生成するように構成された比較ユニットと、
前記複数の区間信号を基に、前記複数の部分信号を生成するように構成されたデコーダと、を含むことを特徴とする請求項1に記載の多値論理装置。 - 前記複数の部分信号は、二進信号であり、
前記デコーダは、前記複数の区間信号を基に、前記二進信号を生成するように構成された二進デコーダを含むことを特徴とする請求項12に記載の多値論理装置。 - マルチレベル信号を、複数の部分信号に変換するように構成された変換ユニットと、
前記複数の部分信号をそれぞれ保存する複数の不揮発性メモリ素子と、を含み、
前記複数の不揮発性メモリ素子それぞれに保存された前記複数の部分信号それぞれのビット数は、前記マルチレベル信号のビット数より少なく、
前記変換ユニットは、
前記マルチレベル信号のレベル別区間の境界と対応する複数の区間信号を生成するように構成された比較ユニットと、
前記複数の区間信号を基に、前記複数の部分信号を生成するように構成されたデコーダと、を含み、
前記複数の区間信号から、前記マルチレベル信号を復元して出力するように構成されたレベル回復ユニットをさらに含むことを特徴とする多値論理装置。 - 前記レベル回復ユニットは、クロック信号によって活性化され、前記マルチレベル信号を出力するように構成されたことを特徴とする請求項14に記載の多値論理装置。
- 前記レベル回復ユニットは、前記区間信号によって流れる電流に基づいて、前記マルチレベル信号を出力するように構成された電流ミラー回路を含むことを特徴とする請求項14に記載の多値論理装置。
- マルチレベル信号の第1部分と対応する第1部分信号を保存する第1不揮発性メモリ素子と、
前記マルチレベル信号の第2部分と対応する第2部分信号を保存する第2不揮発性メモリ素子と、を含み、
前記第1部分信号及び前記第2部分信号それぞれのビット数は、前記マルチレベル信号のビット数より少なく、
前記マルチレベル信号を、複数の部分信号に変換するように構成された変換ユニットは、
前記マルチレベル信号のレベル別区間の境界と対応する複数の区間信号を生成するように構成された比較ユニットと、
前記複数の区間信号を基に、前記第1部分信号と前記第2部分信号を生成するように構成されたデコーダと、を含み、
前記複数の区間信号から、前記マルチレベル信号を復元して出力するように構成されたレベル回復ユニットをさらに含むことを特徴とする多値論理装置。 - 前記第1部分信号及び第2部分信号それぞれは、1ビット信号であり、
前記第1不揮発性メモリ素子及び第2不揮発性メモリ素子それぞれは、前記1ビット信号を保存するSLC(single level cell)不揮発性メモリ素子であることを特徴とする請求項17に記載の多値論理装置。 - 前記マルチレベル信号を、前記第1部分信号及び前記第2部分信号に変換するように構成された変換ユニットと、
書き込み信号によって、前記第1部分信号及び前記第2部分信号を、前記第1不揮発性メモリ素子及び前記第2不揮発性メモリ素子にそれぞれ保存するように構成された書き込みユニットと、をさらに含むことを特徴とする請求項17に記載の多値論理装置。 - 前記書き込みユニットは、
前記第1部分信号を前記第1不揮発性メモリ素子に保存するように構成された第1電圧印加ユニットと、
前記第2部分信号を前記第2不揮発性メモリ素子に保存するように構成された第2電圧印加ユニットと、を含むことを特徴とする請求項19に記載の多値論理装置。 - 前記第1電圧印加ユニットは、
前記第1不揮発性メモリ素子の抵抗をセット抵抗に変化させるように構成された第1セット電圧印加ユニットと、
前記第1不揮発性メモリ素子の前記抵抗をリセット抵抗に変化させるように構成された第1リセット電圧印加ユニットと、を含み、
前記第2電圧印加ユニットは、
前記第2不揮発性メモリ素子の抵抗をセット抵抗に変化させるように構成された第2セット電圧印加ユニットと、
前記第2不揮発性メモリ素子の前記抵抗をリセット抵抗に変化させるように構成された第2リセット電圧印加ユニットと、を含むことを特徴とする請求項20に記載の多値論理装置。 - 前記第1部分信号がロー状態である場合、前記第1リセット電圧印加ユニットが活性化され、前記第1不揮発性メモリ素子の抵抗がリセット抵抗に変化し、
前記第1部分信号がハイ状態である場合、前記第1セット電圧印加ユニットが活性化され、前記第1不揮発性メモリ素子の抵抗がセット抵抗に変化し、
前記第2部分信号がロー状態である場合、前記第2リセット電圧印加ユニットが活性化され、前記第2不揮発性メモリ素子の抵抗がリセット抵抗に変化し、
前記第2部分信号がハイ状態である場合、前記第2セット電圧印加ユニットが活性化され、前記第2不揮発性メモリ素子の抵抗がセット抵抗に変化することを特徴とする請求項21に記載の多値論理装置。 - 読み取り信号によって、前記マルチレベル信号を出力するように構成された読み取りユニットをさらに含むことを特徴とする請求項17に記載の多値論理装置。
- 前記読み取りユニットは、
前記第1不揮発性メモリ素子に保存された前記第1部分信号に基づいて、前記マルチレベル信号の前記第1部分を出力するように構成された第1電流生成ユニットと、
前記第2不揮発性メモリ素子に保存された前記第2部分信号に基づいて、前記マルチレベル信号の前記第2部分を出力するように構成された第2電流生成ユニットと、を含むことを特徴とする請求項23に記載の多値論理装置。 - 前記第1電流生成ユニットは、前記読み取りユニットの出力端と、前記第1不揮発性メモリ素子との間に連結され、
前記第2電流生成ユニットは、前記読み取りユニットの前記出力端と、前記第2不揮発性メモリ素子との間に連結されたことを特徴とする請求項24に記載の多値論理装置。 - 前記第1電流生成ユニットは、前記第1不揮発性メモリ素子に流れる電流に基づいて、前記マルチレベル信号の前記第1部分を出力するように構成された第1電流ミラー回路を含み、
前記第2電流生成ユニットは、前記第2不揮発性メモリ素子に流れる電流に基づいて、前記マルチレベル信号の前記第2部分を出力するように構成された第2電流ミラー回路を含むことを特徴とする請求項25に記載の多値論理装置。 - 第1マルチレベル信号の第1部分と対応する第1部分信号を保存する第1不揮発性メモリ素子と、
前記第1マルチレベル信号の第2部分と対応する第2部分信号を保存する第2不揮発性メモリ素子と、
第2マルチレベル信号の第3部分と対応する第3部分信号を保存する第3不揮発性メモリ素子と、
前記第2マルチレベル信号の第4部分と対応する第4部分信号を保存する第4不揮発性メモリ素子と、を含み、
前記第1部分信号及び前記第2部分信号それぞれのビット数は、前記第1マルチレベル信号のビット数より少なく、
前記第3部分信号及び前記第4部分信号それぞれのビット数は、前記第2マルチレベル信号のビット数より少なく、
前記第1マルチレベル信号および前記第2マルチレベル信号を、複数の部分信号に変換するように構成された変換ユニットは、
前記第1マルチレベル信号および前記第2マルチレベル信号のレベル別区間の境界と対応する複数の区間信号を生成するように構成された比較ユニットと、
前記複数の区間信号を基に、前記第1部分信号、前記第2部分信号、前記第3部分信号、前記第4部分信号を生成するように構成されたデコーダと、を含み、
前記複数の区間信号から、前記第1マルチレベル信号および前記第2マルチレベル信号を復元して出力するように構成されたレベル回復ユニットをさらに含むことを特徴とする多値論理装置。 - 前記第1不揮発性メモリ素子ないし前記第4不揮発性メモリ素子は、アレイ状に配列されたことを特徴とする請求項27に記載の多値論理装置。
- 書き込み信号及び選択信号によって、前記第1部分信号ないし前記第4部分信号を、前記第1不揮発性メモリ素子ないし前記第4不揮発性メモリ素子にそれぞれ保存するように構成された書き込みユニットをさらに含むことを特徴とする請求項27に記載の多値論理装置。
- 前記書き込みユニットは、
前記選択信号が第1状態である場合、前記第1部分信号及び前記第2部分信号を、前記第1不揮発性メモリ素子及び前記第2不揮発性メモリ素子にそれぞれ保存し、
前記選択信号が第2状態である場合、前記第3部分信号及び前記第4部分信号を、前記第3不揮発性メモリ素子及び前記第4不揮発性メモリ素子にそれぞれ保存することを特徴とする請求項29に記載の多値論理装置。 - 読み取り信号によって、前記第1マルチレベル信号及び前記第2マルチレベル信号のうち、選択信号によって選択された一つを出力するように構成された読み取りユニットをさらに含むことを特徴とする請求項27に記載の多値論理装置。
- 前記読み取りユニットは、
前記第1不揮発性メモリ素子に保存された前記第1部分信号、または前記第3不揮発性メモリ素子に保存された前記第3部分信号に基づいて、前記第1マルチレベル信号の前記第1部分、または前記第2マルチレベル信号の前記第3部分を出力するように構成された第1電流生成ユニットと、
前記第2不揮発性メモリ素子に保存された前記第2部分信号、または前記第4不揮発性メモリ素子に保存された前記第4部分信号に基づいて、前記第1マルチレベル信号の前記第2部分、または前記第2マルチレベル信号の前記第4部分を出力するように構成された第2電流生成ユニットと、を含むことを特徴とする請求項31に記載の多値論理装置。 - 前記選択信号が第1状態である場合、
前記第1電流生成ユニットは、前記第1不揮発性メモリ素子に保存された前記第1部分信号に基づいて、前記第1マルチレベル信号の前記第1部分を出力し、
前記第2電流生成ユニットは、前記第2不揮発性メモリ素子に保存された前記第2部分信号に基づいて、前記第1マルチレベル信号の前記第2部分を出力し、
前記選択信号が第2状態である場合、
前記第1電流生成ユニットは、前記第3不揮発性メモリ素子に保存された前記第3部分信号に基づいて、前記第2マルチレベル信号の前記第3部分を出力し、
前記第2電流生成ユニットは、前記第4不揮発性メモリ素子に保存された前記第4部分信号に基づいて、前記第2マルチレベル信号の前記第4部分を出力することを特徴とする請求項32に記載の多値論理装置。 - 前記複数のメモリ素子内に、前記複数の部分信号を保存するように構成された書き込みユニットと、
前記マルチレベル信号を出力するために、前記複数の部分信号を組み合わせるように構成された読み取りユニットと、
前記複数の部分信号に基づいて、前記書き込みユニット及び前記読み取りユニットを制御するように構成された制御ユニットと、をさらに含むことを特徴とする請求項1に記載の多値論理装置。 - 前記書き込みユニットは、前記複数の部分信号に基づいて、前記複数のメモリ素子の抵抗を変化させるように構成されたことを特徴とする請求項34に記載の多値論理装置。
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