CN103117090A - 具有非易失性存储器件的多值逻辑器件 - Google Patents

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Abstract

本申请提供一种具有改善的可靠性的多值逻辑器件，包括：转换单元，被配置成把多级信号转换为多个部分信号；和多个非易失性存储器件，被配置成分别存储所述多个部分信号，其中，被分别存储在所述多个非易失性存储器件中的所述多个部分信号中的每一个的比特数均小于所述多级信号的比特数。

Description

具有非易失性存储器件的多值逻辑器件
相关申请的交叉引用
本申请要求2011年11月16日在韩国知识产权局递交的No.10-2011-0119776韩国专利申请的优先权，其公开通过引用被全部包含于此。
技术领域
至少一个示范性实施例涉及多值逻辑器件，更具体地，涉及具有非易失性存储器件的多值逻辑器件。
背景技术
由于多值逻辑器件（multi-valued logic device）需要大量的触发器和锁存器以便处理多级信号（multi level signal），所以逻辑电路的大小和功耗量都增大了。此外，如果存储器件被用来存储多级数据，则存储器件的可靠性可能降低，并且具有超过3比特的大级数的存储器件可能不易实现。
发明内容
提供了容易实施并且可靠的多值逻辑器件。
其它方面将在下面的描述中被部分给出，并且，从下面的描述将会部分清晰，或者，可以通过实践示范性实施例而习得。
根据示范性实施例，一种多值逻辑器件包括：转换单元，被配置成把多级信号转换为多个部分信号；和多个非易失性存储器件，被配置成把所述多个部分信号分别存储，其中，被分别存储在所述多个非易失性存储器件中的所述多个部分信号中的每一个的比特数均小于所述多级信号的比特数。
在至少一个示范性实施例中，所述多个部分信号中的每一个均可以是1比特信号，并且，所述多个非易失性存储器件中的每一个均可以是被配置成存储1比特信号的单层单元（single level cell，SLC）非易失性存储器件。
在至少一个示范性实施例中，所述多值逻辑器件还可以包括写单元，所述写单元被配置成根据写信号把所述多个部分信号分别存储在所述多个非易失性存储器件中。
在至少一个示范性实施例中，所述多值逻辑器件还可以包括控制单元，所述控制单元被配置成产生所述写信号，并把所述写信号传送到所述写单元，所述写信号基于所述多个部分信号改变所述多个非易失性存储器件的电阻。
在至少一个示范性实施例中，所述写单元可以包括连接到所述多个非易失性存储器件的多个电压施加单元，并且所述多个电压施加单元可以被配置成分别改变所述多个非易失性存储器件的电阻。
在至少一个示范性实施例中，所述多个电压施加单元中的每一个均可以包括：第一状态电压施加单元，被配置成把所述多个非易失性存储器件中的每一个的电阻改变到第一状态；和第二状态电压施加单元，被配置成把所述多个非易失性存储器件中的每一个的电阻改变到第二状态。
在至少一个示范性实施例中，所述多值逻辑器件还可以包括读单元，所述读单元被配置成根据读信号输出所述多级信号。
在至少一个示范性实施例中，所述读单元可以包括分别连接到所述多个非易失性存储器件的多个电流产生单元，并且，所述多个电流产生单元中的每一个均可以被配置成基于存储在所述多个非易失性存储器件中的所述多个部分信号中的每一个，输出所述多级信号的部分。
在至少一个示范性实施例中，所述多个电流产生单元中的每一个均可以被连接在所述读单元的输出端子和所述多个非易失性存储器件中的每一个之间。
在至少一个示范性实施例中，所述多个电流产生单元中的每一个均可以包括电流镜电路，所述电流镜电路被配置成基于在所述多个非易失性存储器件的每一个中流动的电流，输出所述多级信号的部分。
在至少一个示范性实施例中，所述多个非易失性存储器件可以按阵列对齐。
在至少一个示范性实施例中，所述转换单元可以包括：比较单元，被配置成产生多个周期信号，所述周期信号对应于所述多级信号的级之间的边界；和解码器，被配置成基于所述多个周期信号产生所述多个部分信号。
在至少一个示范性实施例中，所述多个部分信号可以是二进制信号，并且所述解码器可以包括被配置成基于所述多个周期信号产生所述二级制信号的二进制解码器。
在至少一个示范性实施例中，所述多值逻辑器件还可以包括级恢复单元，所述级恢复单元被配置成使用所述多个周期信号恢复并输出所述多级信号。
在至少一个示范性实施例中，所述级恢复单元可以被配置成根据时钟信号激活以便输出所述多级信号。
在至少一个示范性实施例中，所述级恢复单元可以包括电流镜电路，所述电流镜电路被配置成基于根据所述周期信号流动的电流，输出所述多级信号。
根据另一示范性实施例，一种多值逻辑器件包括：第一非易失性存储器件，被配置成存储对应于多级信号的第一部分的第一部分信号；和第二非易失性存储器件，被配置成存储对应于所述多级信号的第二部分的第二部分信号，其中，所述第一和第二部分信号的每一个的比特数均小于所述多级信号的比特数。
在至少一个示范性实施例中，所述第一和第二部分信号的每一个均可以是1比特信号，并且所述第一和第二非易失性存储器件均可以是用于存储1比特信号的单层单元（SLC）非易失性存储器件。
在至少一个示范性实施例中，所述多值逻辑器件还可以包括：转换单元，被配置成把所述多级信号转换为所述第一和第二部分信号；和写单元，被配置成根据写信号把所述第一和第二部分信号分别存储在所述第一和第二非易失性存储器件中。
在至少一个示范性实施例中，所述写单元可以包括：第一电压施加单元，被配置成把所述第一部分信号存储在所述第一非易失性存储器件中；和第二电压施加单元，被配置成把所述第二部分信号存储在所述第二非易失性存储器件中。
在至少一个示范性实施例中，所述第一电压施加单元可以包括：第一置位电压施加单元，被配置成把所述第一非易失性存储器件的电阻改变到置位电阻；和第一复位电压施加单元，被配置成把所述第一非易失性存储器件的电阻改变到复位电阻；以及，所述第二电压施加单元可以包括：第二置位电压施加单元，被配置成把所述第二非易失性存储器件的电阻改变到置位电阻；和，第二复位电压施加单元，被配置成把所述第二非易失性存储器件的电阻改变到复位电阻。
在至少一个示范性实施例中，如果所述第一部分信号处于低状态，则所述第一复位电压施加单元可以被激活，从而所述第一非易失性存储器件的电阻可以被改变到复位电阻；如果所述第一部分信号处于高状态，则所述第一置位电压施加单元可以被激活，从而所述第一非易失性存储器件的电阻可以被改变到置位电阻；如果所述第二部分信号处于低状态，则所述第二复位电压施加单元可以被激活，从而所述第二非易失性存储器件的电阻可以被改变到复位电阻；以及，如果所述第二部分信号处于高状态，则所述第二置位电压施加单元可以被激活，并且所述第二非易失性存储器件的电阻可以被改变到置位电阻。
在至少一个示范性实施例中，所述多值逻辑器件还可以包括读单元，所述读单元被配置成根据读信号输出所述多级信号。
在至少一个示范性实施例中，所述读单元可以包括：第一电流产生单元，被配置成基于存储在所述第一非易失性存储器件中的所述第一部分信号，输出所述多级信号的所述第一部分；和，第二电流产生单元，被配置成基于存储在所述第二非易失性存储器件中的所述第二部分信号，输出所述多级信号的所述第二部分。
在至少一个示范性实施例中，所述第一电流产生单元可以被连接在所述读单元的输出端子和所述第一非易失性存储器件之间，并且所述第二电流产生单元可以被连接在所述读单元的所述输出端子和所述第二非易失性存储器件之间。
在至少一个示范性实施例中，所述第一电流产生单元可以包括被配置成基于在所述第一非易失性存储器件中流动的电流输出所述多级信号的所述第一部分的第一电流镜电路，并且，所述第二电流产生单元可以包括被配置成基于在所述第二非易失性存储器件中流动的电流输出所述多级信号的所述第二部分的第二电流镜电路。
根据另一个示范性实施例，一种多值逻辑器件包括：第一非易失性存储器件，被配置成存储对应于第一多级信号的第一部分的第一部分信号；第二非易失性存储器件，被配置成存储对应于所述第一多级信号的第二部分的第二部分信号；第三非易失性存储器件，被配置成存储对应于第二多级信号的第一部分的第三部分信号；和，第四非易失性存储器件，被配置成存储对应于所述第二多级信号的第二部分的第四部分信号，其中，所述第一和第二部分信号的每一个的比特数均小于所述第一多级信号的比特数，并且其中，所述第三和第四部分信号的每一个的比特数均小于所述第二多级信号的比特数。
在至少一个示范性实施例中，所述第一到第四非易失性存储器件可以按阵列形式对齐。
在至少一个示范性实施例中，所述多值逻辑器件还可以包括写单元，所述写单元被配置成根据写信号和选择信号把所述第一到第四部分信号分别存储在所述第一到第四非易失性存储器件中。
在至少一个示范性实施例中，如果所述选择信号处于第一状态，则所述写单元可以把所述第一和第二部分信号分别存储在所述第一和第二非易失性存储器件中，以及，如果所述选择信号处于第二状态，则所述写单元可以把所述第三和第四部分信号分别存储在所述第三和第四非易失性存储器件中。
在至少一个示范性实施例中，所述多值逻辑器件还可以包括读单元，所述读单元被配置成输出根据选择信号、根据读信号选择的所述第一和第二多级信号其中之一。
在至少一个示范性实施例中，所述读单元可以包括：第一电流产生单元，被配置成基于存储在所述第一非易失性存储器件中的所述第一部分信号或者存储在所述第三非易失性存储器件中的所述第三部分信号，输出所述第一多级信号的所述第一部分或者所述第二多级信号的所述第一部分；和第二电流产生单元，被配置成基于存储在所述第二非易失性存储器件中的所述第二部分信号或者存储在所述第四非易失性存储器件中的所述第四部分信号，输出所述第一多级信号的所述第二部分或者所述第二多级信号的所述第二部分。
在至少一个示范性实施例中，如果所述选择信号处于第一状态，则所述第一电流产生单元可以基于存储在所述第一非易失性存储器件中的所述第一部分信号，输出所述第一多级信号的所述第一部分，并且所述第二电流产生单元可以基于存储在所述第二非易失性存储器件中的所述第二部分信号，输出所述第一多级信号的所述第二部分；以及，如果所述选择信号处于第二状态，则所述第一电流产生单元可以基于存储在所述第三非易失性存储器件中的所述第三部分信号，输出所述第二多级信号的所述第一部分，并且所述第二电流产生单元可以基于存储在所述第四非易失性存储器件中的所述第四部分信号，输出所述第二多级信号的所述第二部分。
在至少一个示范性实施例中，所述多值逻辑器件还包含：写单元，被配置成把所述多个部分信号存储在所述多个存储器件中；读单元，被配置成组合所述多个部分信号以输出所述多级信号；和控制单元，被配置成基于所述多个部分信号控制所述写单元和所述读单元。
在至少一个示范性实施例中，所述写单元被配置成基于所述多个部分信号改变所述多个存储器件的电阻。
附图说明
结合附图，从下面对示范性实施例的描述，这些和/或其他方面将变得清晰并且更容易理解，在附图中：
图1是根据示范性实施例的多值逻辑器件的框图；
图2是图1中所示的多值逻辑器件的写/读单元和控制单元的详细框图；
图3是根据另一示范性实施例的多值逻辑器件的框图；
图4是根据另一示范性实施例的多值逻辑器件的框图；
图5是图4中所示的多值逻辑器件的写/读单元的一部分的详细电路图；
图6和图7是示出激活图5中所示的第一电压施加单元的电路图；
图8是示出激活图5中所示的第一电流产生单元的电路图；
图9是示出输入图3中所示的多值逻辑器件的输入信号以及从多值逻辑器件的级恢复单元输出的第一输出信号的图；
图10是示出存储在图3中所示的多值逻辑器件中的第二部分信号和第一部分信号的图；
图11图示了示出输入到图4中所示的多值逻辑器件的输入信号（上图）、时钟信号（中图）和根据时钟信号从多值逻辑器件的级恢复单元输出的第一输出信号（下图）的图；
图12图示了示出输入到图4中所示的多值逻辑器件的输入信号（上图）、写和读信号（中图）和根据写和读信号从多值逻辑器件的读单元输出的第二输出信号（下图）的图；
图13是根据另一示范性实施例的多值逻辑器件的框图；和
图14是根据另一示范性实施例的多值逻辑器件的电路图。
具体实施方式
现在将详细参考附图中图示的示范性实施例，其中，相同的参考数字通篇指示相同的元件。就此而言，示范性实施例可以具有不同的形式，并且不应被理解为限于这里给出的描述。因此，下面只是通过参考附图描述实施例来说明示范性实施例的方面。
这里给出的示范性实施例中所使用的术语可以具有技术上通常已知的含义。例如，“至少一个”可以意味着一个或更多个，或者，一个或多个数目。
这里使用的术语仅仅是为了描述具体实施例的目的，并非旨在限制。如这里使用的那样，预期单数形式“一”、“一种”和“该”也包括复数形式，除非上下文明确地另有指示。还将会理解，当在本说明书中使用时，术语“包含”、“包括”规定存在所陈述的部件、步骤、操作和/或元件，但是不排除存在或者添加一个或更多个其他的部件、步骤、操作、元件和/或其组。
将会理解，尽管这里可能使用术语第一、第二、第三等来描述各种元件、部件和/或部分，但是，这些元件、部件和/或部分不应受这些术语限制。这些术语仅用来将一个元件、部件或部分与另一元件、部件或部分加以区别。因此，下面讨论的第一元件、部件或部分可以被称为第二元件、部件或部分而不偏离示范性实施例的范围。
在下面的说明书中，一种多值逻辑器件可以被定义为用于处理具有三级或更多级的信号（此后称为多级信号）的器件。即，根据示范性实施例的多值逻辑器件可以被定义为用于处理具有大于二的级数的多级信号的器件，二也就是被双值逻辑器件处理的信号的级数（例如高电平和低电平）。
而且，在下面的说明书中，把信号存储在非易失性存储器件中可以指非易失性存储器件中流动的电流信号的存储。例如，非易失性存储器件的电阻根据施加于该非易失性存储器件的电压改变为高或者低电阻。在这种情况下，如果期望（或者，预先确定的）电压被施加于该非易失性存储器件，则在该非易失性存储器件中流动的电流可以被改变为低或者高电流。
为了把高状态信号存储在非易失性存储器件中，非易失性存储器件的电阻必须被改变到低电阻状态。如果期望（或者，预先确定的）电压被施加于处于低电阻状态的非易失性存储器件，则在非易失性存储器件中流动的电流可能是高电流，因此会对应于高状态信号。同样地，为了把低状态信号存储在非易失性存储器件中，非易失性存储器件的电阻必须被改变到高电阻状态。如果期望（或者，预先确定的）电压被施加于处于高电阻状态的非易失性存储器件，则在非易失性存储器件中流动的电流可能是低电流，因此会对应于低状态信号。
图1是根据示范性实施例的多值逻辑器件100a的框图。
参考图1，多值逻辑器件100a可以是用于根据写信号W存储多级信号并根据读信号/W输出所存储的多级信号的器件，并且可以包括转换单元110、例如第一和第二非易失性存储器件NV1和NV2的多个非易失性存储器件、写/读单元120、控制单元130、级恢复单元140和锁存器150。
转换单元110可以被配置成把输入的多级信号转换为多个部分信号，例如第一和第二部分信号S0和S1。第一和第二部分信号S0和S1可以对应于多级信号的部分，因此可以包括多级信号的部分信息。第一和第二部分信号S0和S1的每一个均可以是具有期望（或者，预先确定的）比特数的二进制信号，并且第一和第二部分信号S0和S1的每一个的比特数均可以小于多级信号的比特数。
例如，如果多值逻辑器件100a被设计成处理具有四级的多级信号（例如具有0微安、10微安、20微安和30微安四个电流值的多级信号），则多级信号的比特数是2。在这种情况下，多级信号可以被转换为两个1比特二进制部分信号。又例如，如果多值逻辑器件100a被设计成处理具有16级的多级信号（例如具有0微安、10微安…140微安和150微安16个电流值的多级信号），则多级信号的比特数是4。在这种情况下，多级信号可以被转换为四个1比特二进制部分信号或者两个2比特二进制部分信号。因此，第一和第二部分信号S0和S1的每一个的比特数可以小于多级信号的比特数。
第一和第二非易失性存储器件NV1和NV2可以分别存储第一和第二部分信号S0和S1。在这种情况下，第一和第二非易失性存储器件NV1和NV2的每一个均可以存储具有比多级信号的比特数小的比特数的信号。即，如果被多值逻辑器件100a处理的多级信号的比特数是m，并且要被存储在第一和第二非易失性存储器件NV1和NV2的每一个中的信号的最大比特数是n，则可以满足n<m。即，第一和第二非易失性存储器件NV1和NV2的每一个均可以是n比特多层单元（multi level cell，MLC）非易失性存储器件（这里1<n<m），或者是1比特单层单元（SLC）非易失性存储器件。尽管图1中未示出，但是多个非易失性存储器件可以按阵列形式对齐，并且下面将参考图13提供其详细描述。
应该注意，多值逻辑器件100a被配置成把具有比多级信号的比特数小的比特数的部分信号存储在非易失性存储器件中。如果（例如3比特或者更多比特）多级信号必须被存储在非易失性存储器件中，则对应于多级信号的（例如3比特或者更多比特）MLC非易失性存储器件可能不易实施。此外，即使当通过使用这样的非易失性存储器件实施了多值逻辑器件时，非易失性存储器件的可靠性也可能降低，因此不易实现稳定的操作。
但是，根据示范性实施例的多值逻辑器件100a被配置成把具有比多级信号的比特数小的比特数的部分信号存储在非易失性存储器件中。即，多值逻辑器件100a可以把具有比所要求的多级信号的比特数（例如3比特或更多比特）小的比特数（例如，2比特或者更少比特）的部分信号存储在非易失性存储器件中。因此，通过使用MLC非易失性存储器件或者甚至SLC非易失性存储器件，可以容易并且可靠地实施多值逻辑器件100a，每一所述MLC非易失性存储器件均具有比多级信号小的比特数。
写/读单元120可以把多级信号以第一和第二部分信号S0和S1的形式存储在第一和第二非易失性存储器件NV1和NV2中，并且可以读取存储在第一和第二非易失性存储器件NV1和NV2中的第一和第二部分信号S0和S1,以便输出多级信号。为此目的，写/读单元120可以包括根据写信号W操作的写单元123和根据读信号/W操作的读单元125。
写单元123可以被配置成根据写信号W把第一和第二部分信号S0和S1存储在第一和第二非易失性存储器件NV1和NV2中。如上所述，第一和第二部分信号S0和S1中的每一个被转换单元110从多级信号转换，并具有比多级信号的比特数小的比特数。写单元123可以包括对应连接到第一和第二非易失性存储器件NV1和NV2的多个电压施加单元（未示出）。下面将参考图2详细地描述电压施加单元。
读单元125可以根据读信号/W读取存储在第一和第二非易失性存储器件NV1和NV2中的第一和第二部分信号S0和S1，并且可以基于所读取的第一和第二部分信号S0和S1输出多级信号。由于第一和第二部分信号S0和S1对应于多级信号的部分，因此所读取的第一和第二部分信号S0和S1对应于多级信号的部分信息，因此可以基于所读取的第一和第二部分信号S0和S 1来恢复多级信号。读单元125可以包括对应连接到第一和第二非易失性存储器件NV1和NV2的多个电流产生单元（未示出）。下面将参考图2详细地描述电流产生单元。
控制单元130可以控制写/读单元120。更具体地，控制单元130可以基于第一和第二部分信号S0和S1，产生写信号W并将其传送到写单元123，以使多级信号的信息被存储在第一和第二非易失性存储器件NV1和NV2中。而且，控制单元130可以产生读信号/W并将其传送到读单元125，以使多级信号被写/读单元120输出。下面将参考图2详细地描述由控制单元130产生的写信号W和读信号/W。
可选地，转换单元110可以包括比较单元113和解码器115。比较单元113可以被配置成产生对应于多级信号的级周期之间的边界的多个周期信号，并且解码器115可以被配置成基于所述周期信号产生第一和第二部分信号S0和S1。
例如，如果多值逻辑器件100a被设计成处理具有四级的多级信号（例如具有0微安、10微安、20微安和30微安四个电流值的多级信号），则多级信号可以具有四个级周期。更具体地，级周期可以包括从0微安到5微安的第一周期、从5微安到15微安的第二周期、从15微安到25微安的第三周期，以及超过25微安的第四周期。
在这种情况下，比较单元113可以被配置成产生对应于这四个级周期（第一到第四周期）之间的边界的三个周期信号。换句话说，这三个周期信号可以代表这四个级周期之间的边界（第一和第二周期之间的边界、第二和第三周期之间的边界、以及第三和第四周期之间的边界）。
周期信号可以被表示为格雷码（gray code），并且比较单元113可以产生对应于多级信号的p个级周期之间的p-1个周期信号。如果多级信号的比特数是n，则多级信号可以具有2n个级周期。根据示范性实施例，比较单元113可以产生与多级信号的2n个级周期之间的边界对应的2n-1个周期信号。
解码器115可以基于周期信号产生第一和第二部分信号S0和S1，并且所产生的第一和第二部分信号S0和S1可以被存储在第一和第二非易失性存储器件NV1和NV2中。第一和第二部分信号S0和S1可以是例如二进制信号，并且，在这种情况下，解码器115可以是被配置成基于周期信号产生二进制信号的二进制解码器。此外，如果周期信号被表示为格雷码，则二进制解码器可以基于格雷码产生二进制信号。下面将参考图4详细地描述用于接收格雷码作为周期信号并输出二进制信号作为部分信号的二进制解码器的例子。
级恢复单元140可以被配置成通过使用周期信号来恢复和输出多级信号。从级恢复单元140输出的多级信号可被用于内部使用。即，被级恢复单元140恢复的多级信号可被传送到多值逻辑器件100a中的另一逻辑块（未示出）。级恢复单元140可以包括电流镜电路（未示出），以便通过使用周期信号恢复多级信号。下面将参考图4详细地描述电流镜电路。
锁存器150可以存储周期信号，并且可以响应于时钟信号把周期信号传送到级恢复单元140。更具体地，由比较单元113产生的周期信号可以被存储在锁存器150中，并且锁存器150可以响应于时钟信号把周期信号传送到级恢复单元140。因此，级恢复单元140可以根据时钟信号被激活以便输出多级信号。
图2是图1中所示的多值逻辑器件100a的写/读单元120和控制单元130的详细框图。
参考图1和图2，写单元123可以包括分别连接到第一和第二非易失性存储器件NV1和NV2的第一和第二电压施加单元W1和W2。第一和第二电压施加单元W1和W2可以把电压（例如，置位或者复位电压）施加到第一和第二非易失性存储器件NV1和NV2，以使第一和第二非易失性存储器件NV1和NV2存储第一和第二部分信号S0和S1。所述电压可以改变第一和第二非易失性存储器件NV1和NV2的电阻。
读单元125可以包括分别连接到第一和第二非易失性存储器件NV1和NV2的第一和第二电流产生单元R1和R2。第一和第二电流产生单元R1和R2可以被配置成分别基于存储在第一和第二非易失性存储器件NV1和NV2中的第一和第二部分信号S0和S1，输出多级信号的部分。由于部分信号S0和S1形成多级信号，所以如果部分信号S0和S1被输出并被组合，则多级信号可被输出。因此，第一和第二电流产生单元R1和R2可分别被连接在读单元125的输出端子与第一和第二非易失性存储器件NV1和NV2之间。第一和第二电流产生单元R1和R2中的每一个均可以包括电流镜电路（未示出），以便通过使用第一和第二部分信号S0和S1来恢复多级信号的部分。下面将参考图8详细地描述电流镜电路。
例如，如果多值逻辑器件100a被设计成处理具有四级的多级信号（例如具有0微安、10微安、20微安和30微安四个电流值的多级信号），则转换单元110可以从所述2比特多级信号产生两个1比特部分信号（例如第一和第二部分信号S0和S1），并且可以把这两个1比特部分信号传送到控制单元130，如表1中所示。
[表1]
Figure BDA00002393415300121
控制单元130可以基于第一和第二部分信号S0和S1，产生用于控制第一和第二电压施加单元W1和W2的写信号W，并可以把写信号W传送到写单元123。
写单元123的第一电压施加单元W1可以把第一电压施加于第一非易失性存储器件NV1，以使第一非易失性存储器件NV1存储第一部分信号S0。而且，写单元123的第二电压施加单元W2可以把第二电压施加于第二非易失性存储器件NV2，以使第二非易失性存储器件NV2存储第二部分信号S1。第一和第二电压施加单元W1和W2可以分别包括第一状态（复位）和第二状态（置位）电压施加单元（未示出）。下面将参考图6和图7详细地描述第一状态和第二状态电压施加单元。
控制单元130可以产生读信号/W并将其传送到读单元125，以便基于第一和第二部分信号S0和S1输出多级信号。
读单元125的第一电流产生单元R1可以被配置成基于存储在第一非易失性存储器件NV1中的第一部分信号S0而输出多级信号的第一部分。而且，读单元125的第二电流产生单元R2可以被配置成基于存储在第二非易失性存储器件NV2中的第二部分信号S1而输出多级信号的第二部分。第一电流产生单元R1可以包括第一电流镜电路（未示出），以便输出多级信号的第一部分，并且第二电流产生单元R2可以包括第二电流镜电路（未示出），以便输出多级信号的第二部分。
图3是根据另一示范性实施例的多值逻辑器件100b的框图。多值逻辑器件100b可以是修改自图1和图2中所示的多值逻辑器件100a。这里将不提供重复的描述。
参考图3，如上面相对于图1和图2所描述的那样，多值逻辑器件100b可以包括转换单元110、第一和第二非易失性存储器件NV1和NV2、写/读单元120、控制单元130、级恢复单元140和锁存器150。上面相对于图1和图2详细地描述了这些元件，因此这里将不描述了。
多值逻辑器件100b可以根据操作信号存储输入信号IIN，即多级信号，并且可以输出所存储的输入信号IIN作为第一和第二输出信号IOUT1和IOUT2。更具体地，控制单元130可以基于操作信号以及从解码器115接收的第一和第二部分信号S0和S1来产生写信号W，以便存储多级信号。由于写信号W所致，m比特多级信号可以以n比特部分信号（这里n<m）的形式被存储在第一和第二非易失性存储器件NV1和NV2中。
控制单元130可以基于操作信号产生读信号/W，以便输出多级信号。由于读信号/W所致，存储在第一和第二非易失性存储器件NV1和NV2中的第一和第二部分信号S0和S1可被读取。可以基于所读取的第一和第二部分信号S0和S1，输出多级信号的部分。从而，多级信号可被输出。
从解码器115输出的第一和第二部分信号S0和S 1可被用于内部使用。即，从解码器115输出的第一和第二部分信号S0和S1可被传送到多值逻辑器件100b中的其它逻辑块（未示出）。
图4是根据另一示范性实施例的多值逻辑器件100c的框图。多值逻辑器件100c可以修改自图1到图3中示出的多值逻辑器件100a和100b。这里将不提供重复的描述。
参考图4，多值逻辑器件100c可以包括转换单元110、第一和第二非易失性存储器件NV1和NV2、写/读单元120、控制单元130、级恢复单元140和锁存器150。上面相对于图1到图3描述了这些元件的各个操作。
此后，i)接收和把多级信号存储在非易失性存储器件中的过程，ii)从级恢复单元输出多级信号的过程，和iii)通过使用存储在非易失性存储器件中的部分信号输出多级信号的过程，现在将参考图4描述。
如果多值逻辑器件100c被设计成处理具有四级的多级信号（例如具有0微安、10微安、20微安和30微安四个电流值的多级信号），则转换单元110的比较单元113可以通过使用四级（即2比特）多级信号产生第一到第三周期信号M1到M3，如表2中所示。可选地，比较单元113可以响应于锁存器150的时钟信号CK来产生第一到第三周期信号M1到M3。
[表2]
  多级信号   第一周期信号M1   第二周期信号M2   第三周期信号M3
  0(微安)   1   1   1
  10(微安)   0   1   1
  20(微安)   0   0   1
  30(微安)   0   0   0
晶体管NTR0的栅极电压可以和多级信号的电流值成比例。因此，如果多级信号具有从0微安到5微安的电流值（这里，IB=10微安），则晶体管NTR1、NTR2和NTR3被截止，并且从而比较单元113输出处于高状态的第一到第三周期信号M1到M3。
如果多级信号具有从5微安到15微安的电流值（这里，IB=10微安），则只有具有最低容量（x3）的晶体管NTR1被导通，并且具有较高容量（x5、x15）的其他晶体管NTR2和NTR3被截止。因此，比较单元113输出处于低状态的第一周期信号M1，并输出处于高状态的第二和第三周期信号M2和M3。
如果多级信号具有从15微安到25微安的电流值（这里，IB=10微安），则具有低容量（x3、x5）的晶体管NTR1和NTR2被导通，并且具有最高容量（x15）的晶体管NTR3被截止。因此，比较单元113输出处于低状态的第一和第二周期信号M1和M2，并输出处于高状态的第三周期信号M3。
如果多级信号具有超过25微安的电流值（这里，IB=10微安），则晶体管NTR1、NTR2和NTR3被导通。因此，比较单元113输出处于低状态的第一到第三周期信号M1到M3。
由比较单元113产生的第一到第三周期信号M1到M3可以被锁存器150的第一反相器组IG1反相，然后可以作为信号N1、N2和N3被传送到解码器115。以这种方式，解码器115可以基于第一到第三周期信号M1到M3，产生第一和第二部分信号S0和S1。例如，通过执行如公式1和2中表示的逻辑运算，表2中所示的第一到第三周期信号M1到M3可以产生出第一和第二部分信号S0和S1。
Figure BDA00002393415300151
S 0 = N 1 N &OverBar; 2 + N 1 N 3
[公式2]
S1＝N2
作为执行如公式1和2中所表示的逻辑运算的结果，可以获得如表3中所示的第一和第二部分信号S0和S1。
[表3]
Figure BDA00002393415300153
应该注意，表3中所示的第一和第二部分信号S0和S1和表1中所示的第一和第二部分信号S0和S1相同。
此后，控制单元130可以接收并把第一和第二部分信号S0和S1分别存储在第一和第二非易失性存储器件NV1和NV2中。控制单元130可以接收写信号W，并且可以通过使用第一和第二部分信号S0和S1，通过执行如公式3、4和5中所表示的逻辑运算，产生用于控制第一和第二电压施加单元W1和W2的控制信号A、B、C和D。
[公式3]
A = WS &OverBar;
[公式4]
B = W S &OverBar;
[公式5]
C = D = B &OverBar;
作为执行如公式3、4和5中所表示的逻辑运算的结果，可以获得如表4中所示的控制信号A、B、C和D。控制信号A、B、C和D可以被传送到第一和第二电压施加单元W1和W2，并且第一和第二电压施加单元W1和W2可以基于写信号W和控制信号A、B、C和D，改变第一和第二非易失性存储器件NV1和NV2的电阻。作为改变第一和第二非易失性存储器件NV1和NV2的电阻的结果，在第一和第二非易失性存储器件NV1和NV2中流动的电流被改变。所述电流可以对应于第一和第二部分信号S0和S1。最终，第一和第二部分信号S0和S1被分别存储在第一和第二非易失性存储器件NV1和NV2中。
[表4]
  部分信号   A   B   C   D   非易失性存储器件中流动的电流
  0   1   1   0   0   0(具有高电阻的非易失性存储器件)
  1   0   0   1   1   1(具有低电阻的非易失性存储器件)
例如，如果解码器115获得了如表3中所示的第一和第二部分信号S0和S1，则控制单元130可以产生写信号W和用于控制第一电压施加单元W1的控制信号A1、B1、C1和D1，以及写信号W和用于控制第二电压施加单元的控制信号A2、B2、C2和D2。第一和第二电压施加单元W1和W2可以如表5中所示改变第一和第二非易失性存储器件NV1和NV2的电阻。
[表5]
Figure BDA00002393415300162
Figure BDA00002393415300171
注意，作为改变第一非易失性存储器件NV1的电阻的结果，在第一非易失性存储器件NV1中流动的电流等于第一部分信号S0，并且，作为改变第二非易失性存储器件NV2的电阻的结果，在第二非易失性存储器件NV2中流动的电流等于第二部分信号S1。如上面所讨论的那样，至少一个示范性实施例包括把2比特多级信号转换为1比特的第一和第二部分信号S0和S1、并把第一和第二部分信号S0和S1存储在第一和第二非易失性存储器件NV1和NV2中的过程。
尽管假设了2比特多级信号被转换为1比特部分信号并且该部分信号被存储在非易失性存储器件中的情况来提供上面的描述，但是，多级信号和部分信号的比特数不限于此。3比特或者更多比特的多级信号可被处理，并且部分信号不限于1比特信号。即，示范性实施例不限于此，只要存储在非易失性存储器件中的每一部分信号的比特数小于多级信号的比特数即可。
由比较单元113产生的第一到第三周期信号M1到M3可以被锁存器150的第一反相器组IG1反相，可以被锁存器150的第二反相器组IG2再次反相，然后可以被传送到级恢复单元140。被传送到级恢复单元140的第一到第三周期信号M1到M3被反相两次，因此可以具有和第一到第三周期信号M1到M3的级类似的级。因此，电流镜电路MR0可以基于因第一到第三周期信号M1到M3（或者具有和第一到第三周期信号M1到M3的级类似的级的信号）所致在晶体管PTR1、PTR2和PTR3中流动的电流，输出第一输出信号IOUT1（即多级信号）。
例如，如果第一到第三周期信号M1到M3分别具有1、1和1的值，则晶体管PTR1、PTR2和PTR3被截止。因此，在晶体管PTR1、PTR2和PTR3中流动的电流是0微安。由于晶体管NTR4的栅极电压Vo和晶体管PTR1、PTR2和PTR3的电流量成比例，并且电流量之和为0微安，所以晶体管NTR4和NTR5的栅极电压Vo是非常低的电压。因此，在晶体管NTR5中流动的电流是0微安，因而可以输出具有0微安电流值的第一输出信号IOUT1。
如果第一到第三周期信号M1到M3分别具有0、1和1的值，则晶体管PTR2和PTR3被截止，并且晶体管PTR1被导通。因此，在晶体管PTR2和PTR3中流动的电流是0微安，并且在晶体管PTR1中流动的电流是10微安（这里，IB=10微安）。由于晶体管NTR4的栅极电压Vo和晶体管PTR1、PTR2和PTR3的电流量成比例，并且电流量之和为10微安，所以晶体管NTR4和NTR5的栅极电压Vo是低电压。因此，在晶体管NTR5中流动的电流是10微安，因而可以输出具有10微安电流值的第一输出信号IOUT1。
如果第一到第三周期信号M1到M3分别具有0、0和1的值，则晶体管PTR3被截止，并且晶体管PTR1和PTR2被导通。因此，在晶体管PTR3中流动的电流是0微安，并且在晶体管PTR1和PTR2中流动的电流是10微安（这里，IB=10微安）。由于晶体管NTR4的栅极电压Vo和晶体管PTR1、PTR2和PTR3的电流量成比例，并且电流量之和为20微安，所以晶体管NTR4和NTR5的栅极电压Vo是高电压。因此，在晶体管NTR5中流动的电流是20微安，因而可以输出具有20微安电流值的第一输出信号IOUT1。
如果第一到第三周期信号M1到M3分别具有0、0和0的值，则晶体管PTR1、PTR2和PTR3被导通。因此，在晶体管PTR1、PTR2和PTR3中流动的电流是10微安（这里，IB=10微安）。由于晶体管NTR4的栅极电压Vo和晶体管PTR1、PTR2和PTR3的电流量成比例，并且电流量之和为30微安，所以晶体管NTR4和NTR5的栅极电压Vo是非常高的电压。因此，在晶体管NTR5中流动的电流是30微安，因而可以输出具有30微安电流值的第一输出信号IOUT1。
这样，对应于具有0微安、10微安、20微安和30微安的电流值的输入信号IIN（即多级信号），级恢复单元140可以输出具有0微安、10微安、20微安和30微安的电流值的第一输出信号IOUT1。可选地，比较单元113可以被根据锁存器150的时钟信号CK激活，以便把输入信号IIN改变为第一到第三周期信号M1到M3，并且级恢复单元140可以根据锁存器150的时钟条信号（clock bar signal）/CK被激活，以便输出第一输出信号IOUT1。如上所述，至少一个示范性实施例包括把2比特多级信号转换为第一到第三周期信号M1到M3，即格雷码，并从级恢复单元140输出第一到第三周期信号M1到M3的过程。
尽管假设了2比特多级信号被转换为周期信号，即格雷码，并且从级恢复单元的电流镜电路输出的情况来提供上面的描述，但是示范性实施例不限于上面的配置，并且可以被实施为其他配置。
控制单元130可以响应于读信号/W产生用于控制第一和第二电流产生单元R1和R2的控制信号A、B、C和D。由于/W=1并且W=0，作为如公式3、4和5中所表示那样操作控制单元130的结果，可以获得如表6中所示的控制信号A、B、C和D。
[表6]
  部分信号   读信号/W   A   B   C   D
  0   0   1   0   1   1
  1   0   1   0   1   1
第一和第二电流产生单元R1和R2可以从控制单元130接收读信号/W和控制信号A、B、C和D，并且可以读取存储在第一和第二非易失性存储器件NV1和NV2中的第一和第二部分信号S0和S1。因此，多级信号可被输出。
第一电流产生单元R1可以被连接在读单元125的输出端子和第一非易失性存储器件NV1之间。在至少一个示范性实施例中，第一电流产生单元R1可以读取存储在第一非易失性存储器件NV1中的第一部分信号S0，因此多级信号的第一部分I1可被输出。更具体地，在第一非易失性存储器件NV1中流动的电流可以根据第一非易失性存储器件NV1的电阻值被传送到第一电流镜电路MR1，并且所传送的电流可被作为多级信号的第一部分I1输出。
同样地，第二电流产生单元R2可以被连接在读单元125的输出端子和第二非易失性存储器件NV2之间。在至少一个示范性实施例中，第二电流产生单元R2可以读取存储在第二非易失性存储器件NV2中的第二部分信号S1，因此多级信号的第二部分I2可被输出。更具体地，在第二非易失性存储器件NV2中流动的电流可以根据第二非易失性存储器件NV2的电阻值被传送到第二电流镜电路MR2，并且所传送的电流可被作为多级信号的第一部分I2输出。
从第一和第二电流产生单元R1和R2输出的第一和第二部分I1和I2可被组合，并作为第二输出信号IOUT2，即多级信号输出。
例如，如果第二部分信号S1具有值‘0’，并且第一部分信号S0具有值‘0’，则第一和第二非易失性存储器件NV1和NV2具有高电阻。因此，在第一和第二非易失性存储器件NV1和NV2中流动的电流可以具有较低值。具有较低值的电流被传送到第一和第二电流镜电路MR1和MR2。因此，具有0微安电流值的第二输出信号IOUT2可被第一和第二输出晶体管OTR1和OTR2输出。
如果第二部分信号S1具有值‘0’，并且第一部分信号S0具有值‘1’，则第一非易失性存储器件NV1具有低电阻，并且第二非易失性存储器件NV2具有高电阻。因此，在第一非易失性存储器件NV1中流动的电流可以具有较高值，并且在第二非易失性存储器件NV2中流动的电流可以具有较低值。具有较高值的电流被传送到第一电流镜电路MR1，具有较低值的电流被传送到第二电流镜电路MR2。因此，第一输出晶体管OTR1可以输出具有10微安电流值的第一部分I1，并且第二输出晶体管OTR2可以输出具有0微安电流值的第二部分I2。最终，具有10微安电流值的第二输出信号IOUT2可从读单元125的输出端子被输出。
如果第二部分信号S1具有值‘1’，并且第一部分信号S0具有值‘0’，则第一非易失性存储器件NV1具有高电阻，并且第二非易失性存储器件NV2具有低电阻。因此，在第一非易失性存储器件NV1中流动的电流可以具有较低值，并且在第二非易失性存储器件NV2中流动的电流可以具有较高值。具有较低值的电流被传送到第一电流镜电路MR1，并且具有较高值的电流被传送到第二电流镜电路MR2。因此，第一输出晶体管OTR1可以输出具有0微安电流值的第一部分I1，并且第二输出晶体管OTR2（注意，第二输出晶体管OTR2具有比第一输出晶体管OTR1的容量大两倍的容量）可以输出具有20微安电流值的第二部分I2。最终，具有20微安电流值的第二输出信号IOUT2可从读单元125的输出端子被输出。
如果第二部分信号S1具有值‘1’，并且第一部分信号S0具有值‘1’，则第一和第二非易失性存储器件NV1和NV2具有低电阻。因此，在第一和第二非易失性存储器件NV1和NV2中流动的电流可以具有较高值。具有较高值的电流被传送到第一和第二电流镜电路MR1和MR2。因此，第一输出晶体管OTR1可以输出具有10微安电流值的第一部分I1，并且第二输出晶体管OTR2（注意，第二输出晶体管OTR2具有比第一输出晶体管OTR1的容量大两倍的容量）可以输出具有20微安电流值的第二部分I2。最终，具有30微安电流值的第二输出信号IOUT2可从读单元125的输出端子被输出。
如上面所讨论的那样，描述了由读单元125读取分别存储在第一和第二非易失性存储器件NV1和NV2中的第一和第二部分信号S0和S1，并输出第二输出信号IOUT2，即多级信号的过程。尽管是在假设2比特多级信号被基于1比特部分信号输出的情况下提供了上面的描述，但是，多级信号和部分信号的比特数不限于此。
图5是图4中所示的多值逻辑器件100c的写/读单元120的一部分的详细电路图。更具体地，图5是第一非易失性存储器件NV1、第一电压施加单元W1和第一电流产生单元R1的详细电路图。
参考图5，第一电压施加单元W1可以包括第一状态电压施加单元RW和第二状态电压施加单元SW，第一状态电压施加单元RW也被称为复位状态电压施加单元，第二状态电压施加单元SW也被称为置位状态电压施加单元。
第一状态电压施加单元RW可以被配置成把第一非易失性存储器件NV1的电阻改变到第一状态（例如，复位状态，或者高电阻状态）。第二状态电压施加单元SW可以被配置成把第一非易失性存储器件NV1的电阻改变到第二状态（例如，置位状态，或者低电阻状态）。
当2比特多级信号被转换为1比特的第一和第二部分信号S0和S1，并且第一和第二部分信号S0和S1被存储在第一和第二非易失性存储器件NV1和NV2中时，第一电压施加单元W1可以操作为把第一部分信号S0存储在第一非易失性存储器件NV1中。更具体地，如果要被存储在第一非易失性存储器件NV中的第一部分信号S0处于低状态，则第一状态电压施加单元RW可被激活，因此第一非易失性存储器件NV1的电阻可以改变到复位电阻（即高电阻）。如果第一部分信号S0处于高状态，则第二状态电压施加单元SW可被激活，因此，第一非易失性存储器件NV1的电阻可以改变到置位电阻。
尽管在图5中未示出，但是将会理解，和第一电压施加单元W1一样，连接到图4中示出的第二非易失性存储器件NV2的第二电压施加单元W2也可以包括第一状态电压施加单元和第二状态电压施加单元，第一状态电压施加单元也被称为复位状态电压施加单元，第二状态电压施加单元也被称为置位状态电压施加单元。
图6和图7是示出激活图5中所示的第一电压施加单元W1的电路图。图8是示出激活图5中所示的第一电流产生单元R1的电路图。
参考图6，如果第一部分信号S0具有值‘0’，则控制单元130可以产生满足W=1的写信号W，并且可以通过执行如公式3到公式5（见表4）中所表示的逻辑运算来产生满足A1＝1、B1=1、C1=0并且D1=0的第一控制信号A1、B1、C1和D1。包括晶体管STR1和STR2的第二状态电压施加单元SW被关闭，因为A1＝1并且D1=0，并且，包括晶体管RTR1和RTR2的第一状态电压施加单元RW被导通，因为B1=1并且C1=0。因此，如RTR1和RTR2之间的粗线所指示，电压VDDH可沿第一方向被施加，并且从而第一非易失性存储器件NV1可被编程到复位状态（即，高电阻状态）。
参考图7，如果第一部分信号S0具有值‘1’，则控制单元130可以产生满足W=1的写信号W，并且可以通过执行如公式3到公式5（见表4）中所表示的逻辑运算来产生满足A1＝0、B1=0、C1＝1并且D1=1的第一控制信号A1、B1、C1和D1。包括晶体管RTR1和RTR2的第一状态电压施加单元RW被关闭，因为C1=1并且B1=0，并且，包括晶体管STR1和STR2的第二状态电压施加单元SW被导通，因为A1=0并且D1=1。因此，如STR1和STR2之间的粗线所指示，电压VDDH可沿与第一方向相反的方向被施加，并且从而第一非易失性存储器件NV1可被编程到置位状态（即，低电阻状态）。
参考图8，为了执行读操作，控制单元130可以产生满足/W=1的读信号/W，并且可以产生满足A1=1、B1=0、C1＝1和D1＝1(见表6)的第一控制信号A1、B1、C1和D1。晶体管STR1、RTR1和STR2被截止，因为A1=1、B 1=0且C1＝1，并且，晶体管STR2被导通，因为D1＝1。而且，由于读信号/W，驱动晶体管XTR1被导通，因此第一电流镜电路MR1工作。
由于晶体管STR2被导通，因此电流在第一非易失性存储器件NV1和偏置电阻器RBIAS之间流动，偏置电阻器RBIAS被连接在电压线VDD与连接到晶体管STR2的地之间。电流被第一电流镜电路MR1放大（或者，衰减），并被作为多级信号的第一部分I1输出。第一部分I1可以如公式6中所表示那样定义。
[公式6]
I 1 = M V G - V GS R BIAS + R NVM
这里，M是电流镜电路MR0的电流镜比例，并且VGS是晶体管的阈值电压。当计算第一部分I1时，由于除了第一非易失性存储器件NV1的电阻值以外的所有值都是常数，所以第一部分I1可以根据第一非易失性存储器件NV1的电阻值改变。
例如，如果第一非易失性存储器件NV1具有高电阻，则第一部分I1具有低值（即‘0’）。在另一方面，如果第一非易失性存储器件NV1具有低电阻，则第一部分I1具有高值（即‘1’）。
尽管在图5和图8中未示出，但是将会理解，像第一电流产生单元R1一样，连接到图4中示出的第二非易失性存储器件NV2的第二电流产生单元R2也可以从控制单元130接收读信号/W和第二控制信号A2、B2、C2和D2，并且可以读取存储在第二非易失性存储器件NV2中的第二部分信号S1，因此，多级信号的第二部分I2可以被输出。
图9是示出输入例如图3中所示的多值逻辑器件110b的输入信号IIN以及从多值逻辑器件110b的级恢复单元140输出的第一输出信号IOUT1的图。图10是示出存储在例如图3中所示的多值逻辑器件110b中的第二部分信号S1和第一部分信号S0的图。
参考图3和图9，级恢复单元140可以接收输入信号IIN，即多级信号，并且可以输出第一输出信号IOUT1，即对应于输入信号IIN的多级信号。而且，参考图10，多值逻辑器件110b可以接收输入信号IIN，即多级信号，可以通过使用输入信号IIN来产生第一和第二部分信号S0和S1，并且可以把第一和第二部分信号S0和S1存储在第一和第二非易失性存储器件NV1和NV2中。
例如，当多值逻辑器件110b被设计成处理具有四级的多级信号（例如具有0微安、10微安、20微安和30微安四个电流值的多级信号）时，如果输入信号IIN具有0-5微安的电流值，则级恢复单元140可以输出具有0微安电流值的第一输出信号IOUT1。而且，具有值‘0’的第二部分信号S1可被作为高电阻存储在第二非易失性存储器件NV2中，并且具有值‘0’的第一部分信号S0可被作为高电阻存储在第一非易失性存储器件NV1中。
如果输入信号IIN具有5-15微安的电流值，则级恢复单元140可以输出具有10微安电流值的第一输出信号IOUT1。而且，具有值‘0’的第二部分信号S1可被作为高电阻存储在第二非易失性存储器件NV2中，并且具有值‘1’的第一部分信号S0可被作为低电阻存储在第一非易失性存储器件NV1中。
如果输入信号IIN具有15-25微安的电流值，则级恢复单元140可以输出具有20微安电流值的第一输出信号IOUT1。而且，具有值‘1’的第二部分信号S1可被作为低电阻存储在第二非易失性存储器件NV2中，并且具有值‘0’的第一部分信号S0可被作为高电阻存储在第一非易失性存储器件NV1中。
如果输入信号IIN具有大约大于25微安的电流值，则级恢复单元140可以输出具有30微安电流值的第一输出信号IOUT1。而且，具有值‘1’的第二部分信号S1可被作为低电阻存储在第二非易失性存储器件NV2中，并且具有值‘1’的第一部分信号S0可被作为低电阻存储在第一非易失性存储器件NV1中。
如图9和图10中所示，根据示范性实施例的多值逻辑器件可以存储具有比多级信号的比特数（例如，2比特）小的比特数（例如，1比特）的部分信号。因此，通过使用分别具有较小比特数的MLC非易失性存储器件或者甚至SLC非易失性存储器件，可以容易并且可靠地实施多值逻辑器件。
图11图示了示出输入到图4中所示的多值逻辑器件110c的输入信号IIN（上图）、时钟信号CK（中图）和根据时钟信号CK从多值逻辑器件110c的级恢复单元140输出的第一输出信号IOUT1（下图）的图。
参考图4和图11，当输入信号IIN的电流值被增大时，级恢复单元140可以在时钟信号CK的下降沿输出具有和输入信号IIN的电流值对应的电流值的第一输出信号IOUT1。
如果输入信号IIN具有0微安的电流值，则输入信号IIN根据时钟信号CK的第一上升沿被传送到比较单元113，并且由比较单元113产生的第一到第三周期信号M1到M3被存储在锁存器150中。此后，级恢复单元140被根据时钟信号CK的第一下降沿驱动，并且具有0微安电流值的第一输出信号IOUT1可从级恢复单元140输出。
同样地，如果输入信号IIN具有10微安、20微安和30微安的电流值，则输入信号IIN根据时钟信号CK的上升沿被传送到比较单元113，并且由比较单元113产生的第一到第三周期信号M1到M3被存储在锁存器150中。此后，级恢复单元140被根据时钟信号CK的下降沿驱动，并且具有10微安、20微安和30微安的电流值的第一输出信号IOUT1可从级恢复单元140输出。
如图11中所示，根据示范性实施例的多值逻辑器件可以把从级恢复单元140输出的第一输出信号IOUT1（即多级信号）用于内部使用。此外，由于从级恢复单元140输出的第一输出信号IOUT1可以根据时钟信号CK的操作被传送到其它逻辑块（未示出），所以可以执行多值逻辑器件的同步操作。
图12图示了示出输入到图4中所示的多值逻辑器件110c的输入信号IIN（上图）、写信号W和读信号/W（中图），以及根据写信号W和读信号/W从多值逻辑器件110c的读单元125输出的第二输出信号IOUT2（下图）的图。
参考图4和图12，读信号/W可以是写信号W的反相信号。因此，如果W=1，则执行写操作，并且，如果/W=1则执行读操作。
如果输入信号IIN具有0微安的电流值，则在写信号W处于第一高电平（即W=1）时，具有‘0’值的第二部分信号S1可以被第二电压施加单元W2作为高电阻存储在第二非易失性存储器件NV2中。而且，具有‘0’值的第一部分信号S0可以被第一电压施加单元W1作为高电阻存储在第一非易失性存储器件NV1中。此后，在写信号W处于第一低电平的同时，读信号/W被激活（即/W=1），存储在第二非易失性存储器件NV2（即高电阻）和第一非易失性存储器件NV1（即高电阻）中的第二部分信号S1（即‘0’）和第一部分信号S0（即‘0’）分别被第二电流产生单元R2和第一电流产生单元R1读取，因此，具有0微安电流值的第二输出信号IOUT2可从读单元125的输出端子输出。
如果输入信号IIN具有10微安的电流值，则在写信号W处于第二高电平（即W=1）时，具有‘0’值的第二部分信号S1可以被第二电压施加单元W2作为高电阻存储在第二非易失性存储器件NV2中。而且，具有‘1’值的第一部分信号S0可以被第一电压施加单元W1作为低电阻存储在第一非易失性存储器件NV1中。此后，在写信号W处于第二低电平的同时，读信号/W被激活（即/W=1），并且存储在第二非易失性存储器件NV2（即高电阻）和第一非易失性存储器件NV1（即低电阻）中的第二部分信号S1（即‘0’）和第一部分信号S0（即‘1’）分别被第二电流产生单元R2和第一电流产生单元R1读取。因此，具有10微安电流值的第二输出信号IOUT2可从读单元125的输出端子输出。
如果输入信号IIN具有20微安的电流值，则在写信号W处于第三高电平（即W=1）时，具有‘1’值的第二部分信号S1可以被第二电压施加单元W2作为低电阻存储在第二非易失性存储器件NV2中。而且，具有‘0’值的第一部分信号S0可以被第一电压施加单元W1作为高电阻存储在第一非易失性存储器件NV1中。此后，在写信号W处于第三低电平的同时，读信号/W被激活（即/W=1），并且存储在第二非易失性存储器件NV2（即低电阻）和第一非易失性存储器件NV1（即高电阻）中的第二部分信号S1（即‘1’）和第一部分信号S0（即‘0’）分别被第二电流产生单元R2和第一电流产生单元R1读取。因此，具有20微安电流值的第二输出信号IOUT2可从读单元125的输出端子输出。
如果输入信号IIN具有30微安的电流值，则在写信号W处于第四高电平（即W=1）时，具有‘1’值的第二部分信号S1可以被第二电压施加单元W2作为低电阻存储在第二非易失性存储器件NV2中。而且，具有‘1’值的第一部分信号S0可以被第一电压施加单元W1作为低电阻存储在第一非易失性存储器件NV1中。此后，在写信号W处于第四低电平的同时，读信号/W被激活（即/W=1），并且存储在第二非易失性存储器件NV2（即低电阻）和第一非易失性存储器件NV1（即低电阻）中的第二部分信号S1（即‘1’）和第一部分信号S0（即‘1’）分别被第二电流产生单元R2和第一电流产生单元R1读取。因此，具有30微安电流值的第二输出信号IOUT2可从读单元125的输出端子输出。
如图12中所示，根据示范性实施例的多值逻辑器件可以通过使用分别具有较小的比特数的MLC非易失性存储器件存储多级信号，并且可以在期望的定时输出该多级信号。
图13是根据另一示范性实施例的多值逻辑器件的框图。根据示范性实施例的多值逻辑器件可修改自图3中所示的多值逻辑器件100b。这里将不提供重复的描述。
参考图13，多值逻辑器件还可以包括非易失性存储器阵列MA，其中，例如第一到第四非易失性存储器件NV1到NV4的多个非易失性存储器件按阵列对齐。
非易失性存储器阵列MA可以包括多个非易失性存储器件组，例如第一和第二非易失性存储器件MG1和MG2。第一和第二非易失性存储器件MG1和MG2可以分别存储与第一多级信号的第一和第二部分对应的第一和第二部分信号S0和S1，以及与第二多级信号的第一和第二部分对应的第三和第四部分信号S2和S3。可以根据选择信号（例如地址信号）来选择非易失性存储器阵列MA中的第一和第二非易失性存储器件组MG1和MG2。
例如，第一和第二非易失性存储器件NV1和NV2可被用来把具有10微安电流值的第一多级信号的第一和第二部分存储在具有四级的多级信号中（例如具有0微安、10微安、20微安和30微安四个电流值的多级信号）。在这种情况下，包括第一和第二非易失性存储器件NV1和NV2的第一非易失性存储器件组MG1可根据选择信号被选择。写操作被执行，因此第二非易失性存储器件NV2可以处于高电阻状态（即，可以存储具有‘0’值的第二部分信号S1），并且，第一非易失性存储器件NV1可以处于低电阻状态（即，可以存储具有‘1’值的第一部分信号S0）。
而且，第三和第四非易失性存储器件NV3和NV4可被用来把具有30微安电流值的第二多级信号的第一和第二部分存储在具有四级的多级信号中（例如具有0微安、10微安、20微安和30微安四个电流值的多级信号）。在这种情况下，包括第三和第四非易失性存储器件NV3和NV4的第二非易失性存储器件组MG2可根据选择信号被选择。写操作被执行，因此第四非易失性存储器件NV4可以处于低电阻状态（即，可以存储具有‘1’值的第四部分信号S3），并且，第三非易失性存储器件NV3可以处于高电阻状态（即，可以存储具有‘0’值的第三部分信号S2）。
图14是根据另一示范性实施例的多值逻辑器件的电路图。根据示范性实施例的多值逻辑器件可以修改自图13中所示的多值逻辑器件。这里将不提供重复的描述。
参考图14，多值逻辑器件可以根据写信号存储第一和第二多级信号，可以根据选择信号选择第一和第二多级信号其中之一，并且可以根据读信号输出被选择的多级信号。为此，多值逻辑器件可以包括多个非易失性存储器件（例如第一到第四非易失性存储器件NV1到NV4）、写单元123和读单元125。上面针对图1到图13详细地描述了这些元件，因此这里将不再描述。
写单元123可以被配置成根据写信号和选择信号，把第一到第四部分信号S0到S3分别存储在第一到第四非易失性存储器件NV1到NV4中。
例如，为了存储第一多级信号（例如具有0微安电流值的信号），第一选择信号线SEL1可被激活，从而第一和第二电压施加单元W1和W2可以工作。
在这种情况下，第一非易失性存储器件组MG1的第一非易失性存储器件NV1可以存储与第一多级信号的第一部分对应的第一部分信号S0（例如‘0’），并且，第一非易失性存储器件组MG1的第二非易失性存储器件NV2可以存储与第一多级信号的第二部分对应的第二部分信号S1（例如‘0’）。
而且，为了存储第二多级信号（例如具有40微安电流值的信号），第二选择信号线SEL2可被激活，从而第三和第四电压施加单元W3和W4可以工作。
在这种情况下，第二非易失性存储器件组MG2的第三非易失性存储器件NV3可以存储与第二多级信号的第一部分对应的第三部分信号S2（例如‘1’），并且，第二非易失性存储器件组MG2的第四非易失性存储器件NV4可以存储与第二多级信号的第二部分对应的第四部分信号S3（例如‘1’）。
如上面相对于图1和图2所述，第一和第二部分信号S0和S1的每一个的比特数均小于第一多级信号的比特数。同样地，第三和第四部分信号S2和S3的每一个的比特数均小于第二多级信号的比特数。因此，多值逻辑器件可被容易且可靠地实施。
第一和第二选择信号线SEL1和SEL2可相互连接，并且第一或第二选择信号线SEL1或SEL2可根据选择信号的电平被激活。即，如果选择信号处于第一状态，则第一选择信号线SEL1可被激活，并且，如果选择信号处于第二状态，则第二选择信号线SEL2可被激活。
读单元125可被配置成根据读信号，输出根据选择信号选择的第一和第二多级信号其中之一。
读单元125的第一电流产生单元R1可被配置成基于存储在第一非易失性存储器件NV1中的第一部分信号S0或者存储在第三非易失性存储器件NV3中的第三部分信号S2，输出第一多级信号的第一部分或者输出第二多级信号的第一部分。而且，读单元125的第二电流产生单元R2可被配置成基于存储在第二非易失性存储器件NV2中的第二部分信号S1或者存储在第四非易失性存储器件NV4中的第四部分信号S3，输出第一多级信号的第二部分或者输出第二多级信号的第二部分。
例如，为了输出第一多级信号（例如，具有0微安电流值的信号），第一选择信号线SEL1可被激活。这里，第一非易失性存储器件组MG1的第一和第二非易失性存储器件NV1和NV2可被读取。
在这种情况下，第一电流产生单元R1可以基于存储在第一非易失性存储器件NV1中的第一部分信号S0（例如‘0’），输出第一多级信号的第一部分（即，0微安），并且，第二电流产生单元R2可以基于存储在第二非易失性存储器件NV2中的第二部分信号S1（例如‘0’），输出第一多级信号的第二部分（即，0微安）。
同时，为了输出第二多级信号（例如，具有30微安电流值的信号），第二选择信号线SEL2可被激活。这里，第二非易失性存储器件组MG2的第三和第四非易失性存储器件NV3和NV4可被读取。
在这种情况下，第一电流产生单元R1可以基于存储在第三非易失性存储器件NV3中的第三部分信号S2（例如‘1’），输出第二多级信号的第一部分（即，10微安），并且，第二电流产生单元R2可以基于存储在第四非易失性存储器件NV4中的第四部分信号S3（即‘1’），输出第二多级信号的第二部分（即，20微安）。
在至少一个示范性实施例中，非易失性存储器件可以使电阻存储器单元，例如相变随机存取存储器（phase-change random access memory，PRAM）或者电阻随机存取存储器（resistive random access memory，RRAM）单元，或者，可以使纳米浮栅存储器（nano floating gate memory，NFGM）、聚合物随机存取存储器（polymer random access memory，PoRAM）、磁随机存取存储器（magnetic random access memory，MRAM)、铁电随机存取存储器（ferroelectric random access memory，FeRAM），或者快闪存储器单元。此外，尽管上面描述了使用非易失性存储器件的多值逻辑器件，但是示范性实施例不限于此。即，代替非易失性存储器件，多值逻辑器件可以使用易失性存储器单元，例如动态随机存取存储器（DRAM）或者静态随机存取存储器（SRAM）单元。
应该注意，这里描述的示范性实施例只应以描述性意义考虑，而非为了限制的目的。在每一示范性实施例内对特征或者方面的描述通常应该被认为适用于其他示范性实施例中的其他类似的特征或者方面。

Claims (35)

1.一种多值逻辑器件，包含：
转换单元，被配置成把多级信号转换为多个部分信号；和
多个非易失性存储器件，被配置成把所述多个部分信号分别存储，
其中，被分别存储在所述多个非易失性存储器件中的所述多个部分信号中的每一个的比特数均小于所述多级信号的比特数。
2.如权利要求1所述的多值逻辑器件，其中，所述多个部分信号中的每一个均是1比特信号，以及
所述多个非易失性存储器件中的每一个均是被配置成存储1比特信号的单层单元（SLC）非易失性存储器件。
3.如权利要求1所述的多值逻辑器件，还包含：
写单元，被配置成根据写信号把所述多个部分信号分别存储在所述多个非易失性存储器件中。
4.如权利要求3所述的多值逻辑器件，还包含：
控制单元，被配置成产生所述写信号，并把所述写信号传送到所述写单元，所述写信号基于所述多个部分信号改变所述多个非易失性存储器件的电阻。
5.如权利要求3所述的多值逻辑器件，其中：
所述写单元包括多个连接到所述多个非易失性存储器件的电压施加单元，并且所述多个电压施加单元被配置成分别改变所述多个非易失性存储器件的电阻。
6.如权利要求5所述的多值逻辑器件，其中，所述多个电压施加单元中的每一个均包括：
第一状态电压施加单元，被配置成把所述多个非易失性存储器件中的每一个的电阻改变到第一状态；和
第二状态电压施加单元，被配置成把所述多个非易失性存储器件中的每一个的电阻改变到第二状态。
7.如权利要求1所述的多值逻辑器件，还包含：
读单元，被配置成根据读信号输出所述多级信号。
8.如权利要求7所述的多值逻辑器件，其中，所述读单元包括分别连接到所述多个非易失性存储器件的多个电流产生单元，并且，所述多个电流产生单元中的每一个均被配置成基于存储在所述多个非易失性存储器件中的所述多个部分信号中的每一个，输出所述多级信号的部分。
9.如权利要求8所述的多值逻辑器件，其中，所述多个电流产生单元中的每一个均被连接在所述读单元的输出端子和所述多个非易失性存储器件中的每一个之间。
10.如权利要求9所述的多值逻辑器件，其中，所述多个电流产生单元中的每一个均包括电流镜电路，所述电流镜电路被配置成基于在所述多个非易失性存储器件的每一个中流动的电流，输出所述多级信号的部分。
11.如权利要求1所述的多值逻辑器件，其中，所述多个非易失性存储器件按阵列对齐。
12.如权利要求1所述的多值逻辑器件，其中，所述转换单元包括：
比较单元，被配置成产生多个周期信号，所述周期信号对应于所述多级信号的级之间的边界；和
解码器，被配置成基于所述多个周期信号产生所述多个部分信号。
13.如权利要求12所述的多值逻辑器件，其中，所述多个部分信号是二进制信号，并且所述解码器包括被配置成基于所述多个周期信号产生所述二级制信号的二进制解码器。
14.如权利要求12所述的多值逻辑器件，还包含：
级恢复单元，被配置成使用所述多个周期信号恢复并输出所述多级信号。
15.如权利要求14所述的多值逻辑器件，其中，所述级恢复单元被配置成根据时钟信号激活以便输出所述多级信号。
16.如权利要求14所述的多值逻辑器件，其中，所述级恢复单元包括电流镜电路，所述电流镜电路被配置成基于根据所述周期信号流动的电流，输出所述多级信号。
17.一种多值逻辑器件，包含：
第一非易失性存储器件，被配置成存储对应于多级信号的第一部分的第一部分信号；和
第二非易失性存储器件，被配置成存储对应于所述多级信号的第二部分的第二部分信号，
其中，所述第一部分信号和第二部分信号的每一个的比特数均小于所述多级信号的比特数。
18.如权利要求17所述的多值逻辑器件，其中，所述第一部分信号和第二部分信号的每一个均是1比特信号，并且所述第一非易失性存储器件和第二非易失性存储器件均是被配置成存储1比特信号的单层单元（SLC）非易失性存储器件。
19.如权利要求17所述的多值逻辑器件，还包含：
转换单元，被配置成把所述多级信号转换为所述第一和第二部分信号；和
写单元，被配置成根据写信号把所述第一和第二部分信号分别存储在所述第一非易失性存储器件和第二非易失性存储器件中。
20.如权利要求19所述的多值逻辑器件，其中，所述写单元包括：
第一电压施加单元，被配置成把所述第一部分信号存储在所述第一非易失性存储器件中；和
第二电压施加单元，被配置成把所述第二部分信号存储在所述第二非易失性存储器件中。
21.如权利要求20所述的多值逻辑器件，其中
所述第一电压施加单元包括，
第一置位电压施加单元，被配置成把所述第一非易失性存储器件的电阻改变到置位电阻；和
第一复位电压施加单元，被配置成把所述第一非易失性存储器件的电阻改变到复位电阻；以及
所述第二电压施加单元包括，
第二置位电压施加单元，被配置成把所述第二非易失性存储器件的电阻改变到置位电阻；和
第二复位电压施加单元，被配置成把所述第二非易失性存储器件的电阻改变到复位电阻。
22.如权利要求21所述的多值逻辑器件，其中
如果所述第一部分信号处于低状态，则所述第一复位电压施加单元被激活，并且所述第一非易失性存储器件的电阻被改变到复位电阻，
如果所述第一部分信号处于高状态，则所述第一置位电压施加单元被激活，并且所述第一非易失性存储器件的电阻被改变到置位电阻，
如果所述第二部分信号处于低状态，则所述第二复位电压施加单元被激活，并且所述第二非易失性存储器件的电阻被改变到复位电阻，以及
如果所述第二部分信号处于高状态，则所述第二置位电压施加单元被激活，并且所述第二非易失性存储器件的电阻被改变到置位电阻。
23.如权利要求17所述的多值逻辑器件，还包含：
读单元，被配置成根据读信号输出所述多级信号。
24.如权利要求23所述的多值逻辑器件，其中，所述读单元包含：
第一电流产生单元，被配置成基于存储在所述第一非易失性存储器件中的所述第一部分信号，输出所述多级信号的第一部分；和
第二电流产生单元，被配置成基于存储在所述第二非易失性存储器件中的所述第二部分信号，输出所述多级信号的第二部分。
25.如权利要求24所述的多值逻辑器件，其中
所述第一电流产生单元被连接在所述读单元的输出端子和所述第一非易失性存储器件之间，并且所述第二电流产生单元被连接在所述读单元的所述输出端子和所述第二非易失性存储器件之间。
26.如权利要求25所述的多值逻辑器件，其中
所述第一电流产生单元包括被配置成基于在所述第一非易失性存储器件中流动的电流输出所述多级信号的第一部分的第一电流镜电路，以及，所述第二电流产生单元包括被配置成基于在所述第二非易失性存储器件中流动的电流输出所述多级信号的第二部分的第二电流镜电路。
27.一种多值逻辑器件，包含：
第一非易失性存储器件，被配置成存储对应于第一多级信号的第一部分的第一部分信号；
第二非易失性存储器件，被配置成存储对应于所述第一多级信号的第二部分的第二部分信号；
第三非易失性存储器件，被配置成存储对应于第二多级信号的第一部分的第三部分信号；和
第四非易失性存储器件，被配置成存储对应于所述第二多级信号的第二部分的第四部分信号，
其中，所述第一部分信号和第二部分信号的每一个的比特数均小于所述第一多级信号的比特数，并且，所述第三部分信号和第四部分信号的每一个的比特数均小于所述第二多级信号的比特数。
28.如权利要求27所述的多值逻辑器件，其中，所述第一非易失性存储器件到第四非易失性存储器件按阵列对齐。
29.如权利要求27所述的多值逻辑器件，还包含：
写单元，被配置成根据写信号和选择信号把所述第一部分信号到第四部分信号分别存储在所述第一非易失性存储器件到第四非易失性存储器件中。
30.如权利要求29所述的多值逻辑器件，其中，所述写单元被配置成：如果所述选择信号处于第一状态，则把所述第一部分信号和第二部分信号分别存储在所述第一非易失性存储器件和第二非易失性存储器件中，以及，如果所述选择信号处于第二状态，则把所述第三部分信号和第四部分信号分别存储在所述第三非易失性存储器件和第四非易失性存储器件中。
31.如权利要求27所述的多值逻辑器件，还包含：
读单元，被配置成根据选择信号并根据读信号输出所述第一多级信号和第二多级信号其中之一。
32.如权利要求31所述的多值逻辑器件，其中，所述读单元包含：
第一电流产生单元，被配置成基于存储在所述第一非易失性存储器件中的所述第一部分信号或者存储在所述第三非易失性存储器件中的所述第三部分信号，输出所述第一多级信号的第一部分或者所述第二多级信号的第一部分，和
第二电流产生单元，被配置成基于存储在所述第二非易失性存储器件中的所述第二部分信号或者存储在所述第四非易失性存储器件中的所述第四部分信号，输出所述第一多级信号的所述第二部分或者所述第二多级信号的所述第二部分。
33.如权利要求32所述的多值逻辑器件，其中，
如果所述选择信号处于第一状态，则所述第一电流产生单元基于存储在所述第一非易失性存储器件中的所述第一部分信号，输出所述第一多级信号的所述第一部分，并且所述第二电流产生单元基于存储在所述第二非易失性存储器件中的所述第二部分信号，输出所述第一多级信号的所述第二部分；以及
如果所述选择信号处于第二状态，则所述第一电流产生单元基于存储在所述第三非易失性存储器件中的所述第三部分信号，输出所述第二多级信号的所述第一部分，并且所述第二电流产生单元基于存储在所述第四非易失性存储器件中的所述第四部分信号，输出所述第二多级信号的所述第二部分。
34.如权利要求1所述的多值逻辑器件，还包含：
写单元，被配置成把所述多个部分信号存储在所述多个存储器件中，
读单元，被配置成组合所述多个部分信号以输出所述多级信号，和
控制单元，被配置成基于所述多个部分信号控制所述写单元和所述读单元。
35.如权利要求34所述的多值逻辑器件，其中，所述写单元被配置成基于所述多个部分信号改变所述多个存储器件的电阻。
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