JP6025295B2

JP6025295B2 - 化合物半導体装置

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Publication number: JP6025295B2
Application number: JP2010144080A
Authority: JP
Inventors: 陽一鎌田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2010-06-24
Filing date: 2010-06-24
Publication date: 2016-11-16
Anticipated expiration: 2030-06-24
Also published as: JP2012009615A

Description

本発明は、化合物半導体装置に関する。

化合物半導体装置、特にＧａＮ系化合物半導体を主な材料とした高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）は、耐圧が高く、高速動作が可能である。そして、ＧａＮ系ＨＥＭＴが実用化され始めている。従来のＧａＮ系ＨＥＭＴでは、ゲート電極に、マルチフィンガーゲート構造とよばれる構造が採用されている。この構造では、複数のゲート電極が互いに平行に配置され、これらが、ゲートパッドに接続されたゲート配線に共通接続されている。

しかしながら、近年、ＧａＮ系ＨＥＭＴ内において、高周波動作時のゲート電極の電位に、位置による位相差が生じやすくなっている。即ち、電気信号の遅延が発生しやすくなっている。

特開平７−２８３２３５号公報特開平１０−１５４８１６号公報特開平８−３０７２２３号公報

本発明の目的は、ゲート電極の電位の位相差を抑制することができる化合物半導体装置を提供することにある。

化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、互いに平行な方向に延びる第１のゲート配線及び第２のゲート配線と、前記第１のゲート配線と前記第２のゲート配線との間に設けられ、平面視で前記第１のゲート配線及び前記第２のゲート配線が延びる方向から傾斜した方向に延びるドレイン配線と、前記電子供給層上方に形成され、前記第１のゲート配線に接続された複数の第１のゲート電極と、前記電子供給層上方に形成され、前記ドレイン配線を間に挟んで前記第１のゲート電極と対向し、前記第２のゲート配線に接続された複数の第２のゲート電極と、前記複数の第１のゲート電極の間及び前記複数の第２のゲート電極の間に設けられ、前記ドレイン配線に接続された複数のドレイン電極と、前記第１のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側の端部に接続された第１のゲートパッドと、前記第２のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側の端部に接続された第２のゲートパッドと、が設けられている。前記第１のゲート電極のゲート幅は、前記第１のゲートパッドから離間するほど小さくなっており、前記第２のゲート電極のゲート幅は、前記第２のゲートパッドから離間するほど小さくなっている。

上記の化合物半導体装置等によれば、各ゲート電極に適切に信号が伝達されるため、ゲート電極の電位の位相差を抑制することができる。

第１の実施形態に係る化合物半導体装置の電極の位置関係を示す平面図である。第１の実施形態に係る化合物半導体装置の電極の位置関係を示す俯瞰図である。第１の実施形態に係る化合物半導体装置の構造を示す断面図である。比較例の電極の位置関係を示す平面図である。シミュレーションの結果を示す図である。第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。同じく、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。第１の実施形態の変形例の電極の位置関係を示す平面図である。第１の実施形態の他の変形例の電極の位置関係を示す平面図である。参考例に係る化合物半導体装置の電極の位置関係を示す平面図である。参考例に係る化合物半導体装置の電極の位置関係を示す俯瞰図である。参考例に係る化合物半導体装置の構造を示す断面図である。参考例に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。同じく、参考例に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａは、第１の実施形態に係る化合物半導体装置の電極の位置関係を示す平面図であり、図１Ｂは、第１の実施形態に係る化合物半導体装置の電極の位置関係を示す俯瞰図であり、図１Ｃは、第１の実施形態に係る化合物半導体装置の構造を示す断面図である。図１Ｃ（ａ）は、図１Ａ中のＩ−Ｉ線に沿った断面を示し、図１Ｃ（ｂ）は、図１中のＩＩ−ＩＩ線に沿った断面を示している。

第１の実施形態では、図１Ｃに示すように、例えば半絶縁性のＳｉＣ基板等の基板１上に、バッファ層２、電子走行層３、電子供給層４、及びキャップ層１０がこの順で形成されている。バッファ層２及び電子走行層３としては、例えば意図的に不純物のドーピングを行っていないＧａＮ層（ｉ−ＧａＮ層）が用いられ、これらの総厚さは３μｍ程度である。バッファ層２は、基板１の表面に存在する格子欠陥の電子走行層３への伝播を防止している。電子供給層４には、例えばｉ−ＡｌＧａＮ層とその上に形成されたｎ−ＡｌＧａＮ層が含まれている。ｉ−ＡｌＧａＮ層は意図的に不純物のドーピングを行っていないＡｌ_0.25Ｇａ_0.75Ｎ層であり、その厚さは５ｎｍ程度である。ｎ−ＡｌＧａＮ層はＳｉが５×１０¹⁸ｃｍ^-3程度の濃度でドーピングされたｎ型のＡｌ_0.25Ｇａ_0.75Ｎ層であり、その厚さは３０ｎｍ程度である。キャップ層１０としては、例えばＳｉが２×１０¹⁸ｃｍ^-3程度の濃度でドーピングされたｎ型のＧａＮ層（ｎ−ＧａＮ層）が用いられ、その厚さは１０ｎｍ程度である。なお、各ＡｌＧａＮ層におけるＡｌとＧａとの割合は特に限定されない。

キャップ層１０上に複数のゲート電極５ｇが形成されている。ゲート電極５ｇには、例えばＮｉ膜及びその上に形成されたＡｕ膜が含まれている。Ｎｉ膜の厚さは３０ｎｍ程度であり、Ａｕ膜の厚さは１００ｎｍ程度である。各ゲート電極５ｇは、図１Ａ及び図１Ｂに示すように、互いに平行に配置されている。また、各ゲート電極５ｇの一端はゲート配線９ｇに共通接続されており、各ゲート電極５ｇは、ゲート配線９ｇを基準として同一の方向に延びている。このように、ゲート配線９ｇ及び複数のゲート電極５ｇは、平面視で櫛歯状に配置されている。更に、ゲート配線９ｇには、電気信号が入力されるゲートパッド８ｇが接続されており、ゲート電極５ｇのゲート幅（長手方向の長さ）は、当該ゲート電極５ｇが接続されたゲート配線９ｇ上の位置がゲートパッド８ｇから離間するほど短くなっており、ゲートパッド８ｇからゲート電極５ｇの先端までの信号経路の長さが略均一になっている。

また、隣り合うゲート電極５ｇの間では、キャップ層１０に、電子供給層４を露出する開口部１０ｓ及び１０ｄが交互に形成されている。開口部１０ｓ内にソース電極５ｓが形成され、開口部１０ｄ内にドレイン電極５ｄが形成されている。ソース電極５ｓ及びドレイン電極５ｄには、例えばＴｉ膜及びその上に形成されたＡｌ膜が含まれている。Ｔｉ膜の厚さは３０ｎｍ程度であり、Ａｌ膜の厚さは３００ｎｍ程度である。更に、Ａｌ膜上にＡｕ膜が形成されていることが好ましい。図１Ａ及び図１Ｂに示すように、ソース電極５ｓ及びドレイン電極５ｄは、ゲート電極５ｇと平行に配置されている。また、各ソース電極５ｓの一端はソース配線９ｓに共通接続されており、各ソース電極５ｓは、ソース配線９ｓを基準として同一の方向に延びている。更に、ソース配線９ｓには、ソースパッド８ｓが接続されている。ソース電極５ｓのゲート幅方向の寸法は、それが隣接するゲート電極５ｇのゲート幅に応じて変化している。また、各ドレイン電極５ｄの一端はドレイン配線９ｄに共通接続されており、各ドレイン電極５ｄは、ドレイン配線９ｄを基準として同一の方向に延びている。更に、ドレイン配線９ｄには、ドレインパッド８ｄが接続されている。ドレイン電極５ｄのゲート幅方向の寸法は一定になっている。

また、ソース電極５ｓ及びドレイン電極５ｄを覆うシリコン窒化膜６が形成されている。シリコン窒化膜６には開口部６ｇが形成されており、開口部６ｇの内側にゲート電極５ｇが位置している。シリコン窒化膜６の厚さは１０ｎｍ〜８００ｎｍ程度（例えば１００ｎｍ）である。更に、ゲート電極５ｇを覆う保護膜７がシリコン窒化膜６上に形成されている。保護膜７としては、例えばシリコン窒化膜が用いられる。ゲートパッド８ｇ、ソースパッド８ｓ、及びドレインパッド８ｄは、保護膜７及びシリコン窒化膜６から露出している。

このように構成された第１の実施形態では、ゲートパッド８ｇからゲート電極５ｇの先端までの信号経路の長さが略均一になっているため、ゲートパッド８ｇに入力された電気信号は、ほぼ同時に各ゲート電極５ｇまで伝達される。従って、高周波動作時においても、ゲート電極５ｇ間に電位の位相差を生じにくくすることができ、電気信号の遅延を抑制することができる。

ここで、本願発明者が行ったシミュレーションについて説明する。このシミュレーションでは、図１Ａ〜図１Ｃに示す構造のＧａＮ系ＨＥＭＴ（実施例）、及び図２に示すＧａＮ系ＨＥＭＴ（比較例）について、電気信号の遅延を計算した。なお、図２に示すように、比較例のＧａＮ系ＨＥＭＴには、実施例と同様に、ゲート電極５５ｇ、ゲート配線５９ｇ、ゲートパッド５８ｇ、ソース電極５５ｓ、ソース配線５９ｓ、ソースパッド５８ｓ、ドレイン電極５５ｄ、ドレイン配線５９ｄ、及びドレインパッド５８ｄ等を設けた。実施例と相違している点は、ゲート電極５５ｇのゲート幅が略均一であり、ソース電極５５ｓのゲート幅方向の寸法が略均一であることである。このような構造は従来の構造と同等である。なお、実施例におけるゲートパッド８ｇに最も近くに位置するゲート電極５ｇのゲート幅は０．５ｍｍとし、ゲートパッド８ｇから最も遠くに位置するゲート電極５ｇのゲート幅は０．２ｍｍとした。また、これら２個のゲート電極５ｇの間隔は０．３ｍｍとした。その一方で、比較例におけるゲート電極５５ｇのゲート幅は全て０．５ｍｍとした。また、ゲートパッド５８ｇに最も近くに位置するゲート電極５５ｇとゲートパッド５８ｇから最も遠くに位置するゲート電極５５ｇとの間隔は０．３ｍｍとした。そして、５０ＧＨｚの高周波動作を行った場合の電気信号の変化をシミュレーションした。この結果を図３に示す。図３（ａ）は実施例のシミュレーション結果を示し、図３（ｂ）は比較例のシミュレーション結果を示す。図３（ａ）及び（ｂ）中の実線は、ゲートパッドに最も近くに位置するゲート電極の電気信号を示し、破線は、ゲートパッドから最も遠くに位置するゲート電極の電気信号を示している。

図３（ｂ）に示すように、比較例では、１．９ｒａｄもの位相差が生じるという結果が得られたのに対し、実施例では、ほんの０．０４ｒａｄの位相差しか生じないという結果が得られた。

次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図４Ａ及び図４Ｂは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。なお、図４Ａは、図１Ａ中のＩ−Ｉ線に沿った断面を示し、図４Ｂは、図１中のＩＩ−ＩＩ線に沿った断面を示している。

先ず、図４Ａ（ａ）及び図４Ｂ（ａ）に示すように、基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：metal organic vapor phase epitaxy）法により、バッファ層２、電子走行層３、電子供給層４、及びキャップ層１０をこの順で形成する。

次いで、図４Ａ（ｂ）及び図４Ｂ（ｂ）に示すように、キャップ層１０に開口部１０ｓ及び１０ｄを形成する。開口部１０ａ及び１０ｄは、例えば、不活性ガス及びＣｌ₂ガス等の塩素系ガスを用いたドライエッチングにより形成することができる。なお、開口部１０ｓ及び１０ｄの深さに関し、キャップ層１０の一部を残してもよく、また、電子供給層４の一部を除去してもよい。つまり、開口部１０ｓ及び１０ｄの深さはキャップ層１０の厚さと一致している必要はない。その後、開口部１０ｓ内にソース電極５ｓを形成し、開口部１０ｄ内にドレイン電極５ｄを形成する。ソース電極５ｓ及びドレイン電極５ｄは、例えばリフトオフ法により形成することができる。図４Ｂ（ｂ）に示す領域には、開口部１０ｓ及びソース電極５ｓは形成しない。

続いて、図４Ａ（ｃ）及び図４Ｂ（ｃ）に示すように、全面にシリコン窒化膜６を形成する。

次いで、図４Ａ（ｄ）に示すように、シリコン窒化膜６にゲート電極用の開口部６ｇを形成する。開口部６ｇは、例えばドライエッチング、ウェットエッチング又はイオンミリングにより形成することができる。図４Ｂ（ｄ）に示す領域には、開口部６ｇを形成しない。

その後、図４Ａ（ｅ）に示すように、シリコン窒化膜６上に、ゲート電極５ｇを形成する領域を開口する開口部１０１ｇが設けられた下層レジストパターン１０１を形成する。更に、下層レジストパターン１０１上に、ゲート電極５ｇを形成する領域を開口する開口部１０２ｇが設けられた上層レジストパターン１０２を形成する。図４Ｂ（ｅ）に示す領域には、開口部１０１ｇ及び１０２ｇは設けられない。

続いて、図４Ａ（ｆ）に示すように、下層レジストパターン１０１及び上層レジストパターン１０２の多層レジストパターンをマスクとして用いて、Ｎｉ及びＡｕの蒸着を行うことにより、ゲート電極５ｇを形成する。Ｎｉ及びＡｕの蒸着の結果、上層レジストパターン１０２上に、導電膜１０３が形成される。図４Ｂ（ｆ）に示す領域には、開口部１０１ｇ及び１０２ｇが存在しないため、ゲート電極５ｇは形成されない。

次いで、図４Ａ（ｇ）及び図４Ｂ（ｇ）に示すように、下層レジストパターン１０１及び上層レジストパターン１０２を除去する。下層レジストパターン１０１及び上層レジストパターン１０２の除去に伴って導電膜１０３も除去される。

その後、図４Ａ（ｈ）及び図４Ｂ（ｈ）に示すように、全面に保護膜７を形成する。そして、必要に応じてパッド開口部等を形成して、ＧａＮ系ＨＥＭＴ（化合物半導体装置）を完成させる。

なお、ゲートパッド８ｇから各ゲート電極５ｇの先端までの信号経路の長さが完全に一致している必要はなく、ゲートパッド８ｇから離間するほどゲート電極５ｇが短くなっていれば、従来の技術と比較して、電気信号の遅延を抑制することが可能である。

また、ソース電極５ｓのゲート幅方向の寸法が、ドレイン電極５ｄのように一定であってもよい。図５に示すように、ドレイン電極５ｄのゲート幅方向の寸法も、それが隣接するゲート電極５ｇのゲート幅に応じて変化していてもよい。更に、図６に示すように、ドレイン配線９ｄの両側からドレイン電極５ｄが延び、ドレイン配線９ｄの両側にゲート電極５ｇ及びソース電極５ｓ等が設けられていてもよい。また、ソース電極５ｓのゲート幅方向の寸法が一定となり、ドレイン電極５ｄのゲート幅方向の寸法が、それが隣接するゲート電極５ｇのゲート幅に応じて変化していてもよい。

（参考例）
次に、参考例について説明する。図７Ａは、参考例に係る化合物半導体装置の電極の位置関係を示す平面図であり、図７Ｂは、参考例に係る化合物半導体装置の電極の位置関係を示す俯瞰図であり、図７Ｃは、参考例に係る化合物半導体装置の構造を示す断面図である。図７Ｃ（ａ）は、図７Ａ中のＩ−Ｉ線に沿った断面を示し、図７Ｃ（ｂ）は、図７中のＩＩ−ＩＩ線に沿った断面を示している。

参考例では、図７Ｃに示すように、第１の実施形態と同様に、基板１上に、バッファ層２、電子走行層３、電子供給層４、及びキャップ層１０がこの順で形成されている。

キャップ層１０上に複数のゲート電極２５ｇが形成されている。ゲート電極２５ｇには、例えばＮｉ膜及びその上に形成されたＡｕ膜が含まれている。Ｎｉ膜の厚さは３０ｎｍ程度であり、Ａｕ膜の厚さは１００ｎｍ程度である。各ゲート電極２５ｇは、図７Ａ及び図７Ｂに示すように、互いに平行に配置されている。また、各ゲート電極２５ｇの一端はゲート配線２９ｇに共通接続されており、各ゲート電極２５ｇは、ゲート配線２９ｇを基準として同一の方向に延びている。このように、ゲート配線２９ｇ及び複数のゲート電極２５ｇは、平面視で櫛歯状に配置されている。更に、ゲート配線２９ｇには、電気信号が入力されるゲートパッド２８ｇが接続されている。ゲート電極２５ｇのゲート幅は一定になっている。その一方で、ゲートパッド２８ｇから第ｎ番目に近く位置するゲート電極２５ｇでは、Ｎｉ膜及びＡｕ膜の積層体２５ｇｇがｎ個積層されている。このため、ゲート電極２５ｇの厚さは、当該ゲート電極２５ｇが接続されたゲート配線２９ｇ上の位置がゲートパッド２８ｇから離間するほど厚くなっている。また、ゲートパッド２８ｇの厚さは、最も厚いゲート電極２５ｇの厚さと同程度である。

また、参考例では、ソース電極５ｓのゲート幅方向の寸法が、ゲート電極２５ｇのゲート幅方向の寸法と同様に、一定となっている。ソース電極５ｓ、ソース配線９ｓ、ソースパッド８ｓ、ドレイン電極５ｄ、ドレイン配線９ｄ、及びドレインパッド８ｄの構造は、上記のソース電極５ｓのゲート幅方向の寸法を除き、第１の実施形態と同様である。また、第１の実施形態と同様に、シリコン窒化膜６及び保護膜７が形成されている。

このように構成された参考例では、ゲートパッド２８ｇから離間するほどゲート電極２５ｇが厚くなっており、ゲート電極２５ｇの抵抗が低くなっている。このため、ゲートパッド２８ｇに入力された電気信号は、ほぼ同時に各ゲート電極２５ｇまで伝達される。従って、高周波動作時においても、ゲート電極２５ｇ間に電位の位相差を生じにくくすることができ、電気信号の遅延を抑制することができる。

次に、参考例に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図８Ａ及び図８Ｂは、参考例に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。なお、図８Ａは、図７Ａ中のＩ−Ｉ線に沿った断面を示し、図８Ｂは、図７中のＩＩ−ＩＩ線に沿った断面を示している。

先ず、図８Ａ（ａ）及び図８Ｂ（ａ）に示すように、第１の実施形態と同様にして、開口部６ｇの形成までの処理を行う。次いで、第１の実施形態におけるゲート電極５ｇの形成と同様にして、下から第１段目の積層体２５ｇｇを開口部６ｇ内に形成する。

その後、図８Ｂ（ｂ）に示すように、シリコン窒化膜６上に、下から第２段目の積層体２５ｇｇを形成する領域を開口する開口部１０１ｇが設けられた下層レジストパターン１０１を形成する。更に、下層レジストパターン１０１上に、下から第２段目の積層体２５ｇｇを形成する領域を開口する開口部１０２ｇが設けられた上層レジストパターン１０２を形成する。図８Ａ（ｂ）に示す領域には、開口部１０１ｇ及び１０２ｇは設けられない。

続いて、図８Ｂ（ｃ）に示すように、下層レジストパターン１０１及び上層レジストパターン１０２の多層レジストパターンをマスクとして用いて、Ｎｉ及びＡｕの蒸着を行うことにより、下から第２段目の積層体２５ｇｇを形成する。Ｎｉ及びＡｕの蒸着の結果、上層レジストパターン１０２上に、導電膜１０３が形成される。図８Ａ（ｃ）に示す領域には、開口部１０１ｇ及び１０２ｇが存在しないため、下から第２段目の積層体２５ｇｇは形成されない。

次いで、図８Ａ（ｄ）及び図８Ｂ（ｄ）に示すように、下層レジストパターン１０１及び上層レジストパターン１０２を除去する。下層レジストパターン１０１及び上層レジストパターン１０２の除去に伴って導電膜１０３も除去される。

その後、図８Ａ（ｂ）及び図８Ｂ（ｂ）〜図８Ａ（ｄ）及び図８Ｂ（ｄ）に示す工程を、形成しようとする積層体２５ｇｇが下から第何段目かという点を考慮して開口部１０１ｇ及び１０２ｇを設ける位置を調整しながら繰り返す。この結果、図８Ａ（ｅ）及び図８Ｂ（ｅ）に示すように、所定の数の積層体２５ｇｇからなる各ゲート電極２５ｇが形成される。

続いて、図８Ａ（ｆ）及び図８Ｂ（ｆ）に示すように、全面に保護膜７を形成する。そして、必要に応じてパッド開口部等を形成して、ＧａＮ系ＨＥＭＴ（化合物半導体装置）を完成させる。

なお、第１の実施形態及び参考例のいずれにおいても、ゲート電極５ｇ又は２５ｇの形成後に、２００℃〜６００℃（例えば２５０℃）の窒素雰囲気中で４０分間程度の熱処理を行ってもよい。ゲート電極５ｇ又は２５ｇの形成を、蒸着法以外の成膜方法により行ってもよい。

更に、シリコン窒化膜６に代えて他の絶縁膜が用いられてもよい。ゲート電極５ｇ及び２５ｇ、ソース電極５ｓ並びにドレイン電極５ｄの材料は上述のものに限定されない。

また、第１の実施形態及び参考例が組み合わされていてもよい。つまり、ゲートパッドから離間するほど、ゲート幅が短く、かつゲート電極が高くなっていてもよい。

５ｇ、２５ｇ：ゲート電極
５ｓ：ソース電極
５ｄ：ドレイン電極
８ｇ、２８ｇ：ゲートパッド
８ｓ：ソースパッド
８ｄ：ドレインパッド
９ｇ、２９ｇ：ゲート配線
９ｓ：ソース配線
９ｄ：ドレイン配線

Claims

基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
互いに平行な方向に延びる第１のゲート配線及び第２のゲート配線と、
前記第１のゲート配線と前記第２のゲート配線との間に設けられ、平面視で前記第１のゲート配線及び前記第２のゲート配線が延びる方向から傾斜した方向に延びるドレイン配線と、
前記電子供給層上方に形成され、前記第１のゲート配線に接続された複数の第１のゲート電極と、
前記電子供給層上方に形成され、前記ドレイン配線を間に挟んで前記第１のゲート電極と対向し、前記第２のゲート配線に接続された複数の第２のゲート電極と、
前記複数の第１のゲート電極の間及び前記複数の第２のゲート電極の間に設けられ、前記ドレイン配線に接続された複数のドレイン電極と、
前記第１のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側の端部に接続された第１のゲートパッドと、
前記第２のゲート配線の平面視で前記ドレイン配線との間隔が大きくなる側の端部に接続された第２のゲートパッドと、
を有し、
前記第１のゲート電極のゲート幅は、前記第１のゲートパッドから離間するほど小さくなっており、
前記第２のゲート電極のゲート幅は、前記第２のゲートパッドから離間するほど小さくなっていることを特徴とする化合物半導体装置。
前記第１のゲートパッドから前記第１のゲート電極の先端までの信号経路の長さ及び前記第２のゲートパッドから前記第２のゲート電極の先端までの信号経路の長さは、前記複数の第１のゲート電極及び前記複数の第２のゲート電極の間で略等しいことを特徴とする請求項１に記載の化合物半導体装置。
前記複数の第１のゲート電極の間に配置された複数の第１のソース電極と、
前記複数の第２のゲート電極の間に配置された複数の第２のソース電極と、
を有し、
前記複数の第１のソース電極のゲート幅方向の寸法は、前記第１のゲートパッドから離間するほど小さくなっており、
前記複数の第２のソース電極のゲート幅方向の寸法は、前記第２のゲートパッドから離間するほど小さくなっていることを特徴とする請求項１又は２に記載の化合物半導体装置。