JP6012550B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP6012550B2 JP6012550B2 JP2013128516A JP2013128516A JP6012550B2 JP 6012550 B2 JP6012550 B2 JP 6012550B2 JP 2013128516 A JP2013128516 A JP 2013128516A JP 2013128516 A JP2013128516 A JP 2013128516A JP 6012550 B2 JP6012550 B2 JP 6012550B2
- Authority
- JP
- Japan
- Prior art keywords
- solder
- metal plate
- semiconductor element
- semiconductor device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Wire Bonding (AREA)
Description
特に、半導体素子の裏面電極を電極にはんだ付けする工程では、はんだ付用治具を用いて、電極及び半導体素子の位置決めを行い、リフロー炉にてはんだを加熱溶融し、凝固することにより、半導体素子と電極とをはんだ付けしていた。
即ち、本発明の一態様における半導体装置の製造方法は、裏面電極に超音波振動にて接合した第1はんだ及び第2はんだを有する半導体素子と、上記第1はんだを収容する凹部を有する金属板とを、上記第1はんだの一部を上記凹部に収容して配置する工程と、配置後、上記第2はんだを溶融させ上記半導体素子と上記金属板とをはんだ接合する工程と、を備え、上記第1はんだは、上記第2はんだの固相線より高い固相線を有することを特徴とする。
まず、本発明の実施の形態1における半導体装置製造方法によって製造される半導体装置の構成について、図1及び図2を用いて説明する。図1は本実施の形態1における半導体装置1のはんだ付け工程前の概略断面図であり、図2は半導体装置1のはんだ付け工程後の概略断面図である。
本実施の形態1における半導体装置101は、半導体素子2と、第1はんだ4と、第2はんだ6と、金属板8とを備えている。
半導体素子2は、例えば、単結晶シリコンなどからなる半導体ウエハに、種々の半導体素子又は半導体集積回路を形成した後、必要に応じて半導体ウエハの裏面研削を行い、ダイシングなどによって当該半導体ウエハを各半導体素子2に分離したものである。本実施の形態1では、半導体素子2は、IGBTあるいはMOSFET、ダイオードとして構成可能であり、例えば、SiあるいはSiCで構成されている。また、半導体素子2の上面には表面電極(不図示)が、下面には裏面電極3が構成されており、上記表面電極及び裏面電極3は、金属膜であり、例えばAl/Ti/Ni/Au膜あるいはAlSi/Ti/Ni/Au膜で形成されている。
本実施の形態1では、上述のように第1はんだ4及び第2はんだ6は、共にボール状の樽型形状であるが、この形状に限定されず、例えば直方体あるいは立方体であっても良い。
このような収容動作により、金属板8に対する半導体素子2の位置決めが可能となる。
図2に示すように、本実施の形態1の半導体装置101は、はんだ付け工程後には、半導体素子2と、第1はんだ4と、第2はんだ6と、金属板8とで構成される。
最初に、半導体素子2の裏面電極3への第1はんだ4及び第2はんだ6の形成動作について、図4から図9を参照して説明する。ここで、図4は半導体素子2への第1はんだ4の形成動作を示すフローチャートであり、図5は半導体素子2への第2はんだ6の形成動作を示すフローチャートであり、図6は図4のフローに対応した、製造装置動作の概略を示す図であり、図8は図5のフローに対応した、製造装置動作の概略を示す図である。
図4のステップS11では、図6の(a)に示すように、製造装置におけるステージ10に半導体素子2を、裏面電極3を上にした状態で固定する。ステージ10への半導体素子2の固定は、後述の超音波振動14が裏面電極3に対して第1はんだ4及び第2はんだ6に確実に印加されるために行われ、例えば、ステージ10に接続した吸引装置10Aによる半導体素子2の吸引によって行う。
次に、図4のステップS12では、図6の(b)に示すように、製造装置におけるコレット11により、吸引口11aを介して第1はんだ4を吸引保持する。コレット11には駆動装置12が接続されており、この駆動装置12によって、吸引動作、並びに、後述の、移動動作、荷重印加動作、及び超音波振動動作の各動作が行われる。
次に、図4のステップS14では、図6の(d)に示すように、コレット11に保持され裏面電極3の所定位置に配置された第1はんだ4に対して、コレット11の駆動装置12によって、垂直方向下向きの荷重13を付加しながら水平方向の超音波振動14を印加する。本実施の形態1では、一例として、荷重13は40N、超音波振動14は40kHzを使用したが、これらに限定されず、第1はんだ4の合金組成、大きさ及び形状に依存して設定することができる。
また、裏面電極3に対する第1はんだ4の接合強度は、本実施の形態1では、例えば5N程度である。このように第1はんだ4を接合することによって、裏面電極3の金属膜を損傷することなく第1はんだ4を裏面電極3に固定することができる。
図5のステップS22では、図8の(b)に示すように、コレット11により、吸引口11aを介して第2はんだ6を吸引保持する。
次に、図5のステップS23では、図8の(c)に示すように、コレット11にて吸引保持した第2はんだ6を半導体素子2の裏面電極3の規定位置に配置する。
次に、図5のステップS25では、図8の(e)に示すように、コレット11で第2はんだ6を吸引した状態で、コレット11を半導体素子2とは反対側である上方へ引き上げ、コレット11を第2はんだ6から離脱させる。その際、第2はんだ6に突起部7が形成される。コレット11の離脱を第2はんだ6を吸引した状態で行うことにより、上述の第1はんだ4の場合と同様に、裏面電極3への第2はんだ6の接合状態の良否を判定することができる。
以上の動作を繰り返すことで、裏面電極3の規定箇所に規定数の第2はんだ6を接合することができる。本実施の形態1では、例えば図9に示すように、45個の第2はんだ6を裏面電極3に接合した。
まず、金属板8を準備する。金属板8は予め規定形状及び大きさに加工されている。
次に、金属板8に凹部9を形成する。本実施の形態1における凹部9の形成方法は、例えばフライス加工により行うが、これに限定されず、以下に説明する形状を有する凹部9を形成可能な方法であれば良い。上記フライス加工では、フライス盤に、第1はんだ4の直径に等しい、直径がR1であるツール17を装着する。ツール17には、例えばエンドミルあるいは正面フライスを用いる。
次に、ツール17を回転させながら、金属板8の規定位置にツール17を押し当てる。ツール17の押し当て形成する深さ16は、第1はんだ4の直径R1から第2はんだ6の直径R2を減算した値である。ツール17を深さ16まで押し当てた後、ツール17を引き上げる。
以上のようにすることで、金属板8に凹部9が形成される。
尚、凹部9の開口径15及び深さ16は、上述に限定されず、第1はんだ4を収容可能で、かつ、第1はんだ4の突起部5及び第2はんだ6の突起部7が金属板8に接触するように形成されていれば良い。
図12の(a)に示すように、第1はんだ4及び第2はんだ6を形成した半導体素子2の裏面電極3を金属板8に対向させて、第1はんだ4が金属板8の凹部9内に入るように、半導体素子2と金属板8とを配置する。第1はんだ4の凹部9への収容により、金属板8と半導体素子2との位置決めがなされる。
まず、図13の(a)〜(d)に示す、本実施の形態1で用いるはんだ付け装置20について、簡単に説明する。
はんだ付け装置20は、例えば、搬送装置21と、予熱炉22と、本加熱炉23と、冷却炉24とで構成されている。ここで、搬送装置21は、モータなどの駆動装置21aに接続されており、はんだ付けされる構造体を搬送可能なように構成されている。尚、はんだ付けされる構造体として、第1はんだ4及び第2はんだ6を形成し第1はんだ4の一部を凹部9に収容した半導体素子2及び金属板8を有する半導体装置101が相当する。予熱炉22は、予熱装置22aが接続されており、はんだ付けされる構造体の予熱を行う。また、予熱炉22の炉内は、酸素還元雰囲気、例えば水素ガスあるいは蟻酸ガスなどで満たされている。本加熱炉23は、加熱装置23aが接続されており、はんだ付けされる構造体におけるはんだを溶融可能に構成されている。冷却炉24は、冷却装置24aが接続されており、はんだ付け後の構造体の冷却を行う。
半導体装置101を搬送装置21上に配置し、搬送装置21の駆動装置21aを動作させることにより、はんだ付装置20の予熱炉22に半導体装置101を搬入する。予熱炉22に投入された半導体装置101は、予熱炉22の予熱装置22aにより予熱温度に加熱され、予熱炉22内の酸素還元雰囲気で、第1はんだ4、第2はんだ6、金属板8、及び半導体素子2の裏面電極3における酸化膜が除去される。
次に、半導体装置101は、搬送装置21によって、予熱炉22から本加熱炉23に搬入される。本加熱炉23では、加熱装置23aによって半導体装置101を,第2はんだ6の固相線以上かつ第1はんだ4の固相線未満の温度で加熱する。
次に、半導体装置101は搬送装置21によって冷却炉24から搬出され、はんだ付け工程は終了する。
<変形例1>
実施の形態1では、金属板8の凹部9は、ツール17を取り付けたフライス盤によって円柱状に形成したが、図14の(b)に示すように円錐状の凹部9Aに形成しても良い。円錐状の凹部9Aを形成する手段としては、例えば図14の(a)に示すように、ドリルビット25をフライス盤に取り付け、ドリルビット25の先端を金属板8に接触させることで行う。このようにして円錐状の凹部9Aを形成することにより、凹部9Aの壁面91と金属板8の表面81との角度が円柱状の場合に比して緩やかになる。その結果、第2はんだ6が凹部9Aに濡れ広がり易くなり、はんだ付け性を向上させることができるという効果がある。
また、金属板8の凹部9について、図15の(b)に示すように、半球状の凹部9Bに形成しても良い。半球状の凹部9Bを形成する手段として、例えば図15の(a)に示すように、先端が球状であるツール26をプレス機に取り付け、金属板8にプレスすることによって行う。このようにして半球状の凹部9Bを形成することにより、凹部形成に要する時間を、上述の円柱状及び円錐状の場合に比べて短くすることができ、生産性の向上を図ることができる。
また上述の実施の形態1では、金属板8の凹部9を円柱状に形成し、凹部9に第1はんだ4を収容していたが、図16の(b)に示すように、第1はんだ4における突起部5のみを収容するような凹部9Cを形成してもよい。このような凹部9Cは、例えば図16の(a)に示すように、第1はんだ4の突起部5の直径と同じ又は僅かに大きい直径を有するエンドミル27をフライス盤に取り付け、金属板8を加工することで形成可能である。凹部9Cによれば、第1はんだ4の突起部5と凹部9Cとで半導体素子2の位置が決定されるため、上述の凹部9、9A、9Bに比べて高精度に半導体素子2の位置決めが可能である。
上述の実施の形態1では、コレット11に形成された一つの吸引口11aで第1はんだ4を1個保持し、半導体素子2の裏面電極3に1個ずつ接合しているが、図17の(b)に示すように、複数の吸引口11aを形成したコレット11−2を用いて複数の第1はんだ4を保持し、荷重13及び超音波振動14を印加して、複数の第1はんだ4を同時に裏面電極3に接合しても良い。尚、図17の(a)、(c)〜(f)は、それぞれ既に参照した図6の(a)、(c)〜(f)にそれぞれ対応する。
当該変形例4では、4つの吸引口11aが形成されたコレット11−2にて、まず、4つの第1はんだ4を吸引保持する(図17の(b))。次に、図17の(c)に示すように、コレット11−2により吸引保持した各第1はんだ4を半導体素子2の裏面電極3の所定の位置に配置する。次に、図17の(d)に示すように、それぞれの第1はんだ4に垂直方向下向きの荷重13を付加しながら水平方向の超音波振動14を印加する。次に、図17の(e)に示すように、コレット11−2で各第1はんだ4を吸引した状態で、コレット11−2を上方に引き上げることにより、コレット11−2と各第1はんだ4とが離れると共に、それぞれの第1はんだ4に突起部5が形成され、裏面電極3に4個の第1はんだ4が接合される(図17の(f))。
尚、ここでは、4個の吸引口11aを有するコレット11−2を用いて、4個の第1はんだ4を同時に裏面電極3に接合したが、2又は3個、あるいは5個以上の吸引口11aを有するコレットを用いて、2又は3個、あるいは5個以上の第1はんだ4を同時に裏面電極3に接合しても良い。
変形例4は第1はんだ4に関するものであったが、第2はんだ6に関しても同様の構成を採ることができる。即ち、図18の(b)に示すように、複数の吸引口11aを形成したコレット11−2を用いて複数の第2はんだ6を保持し、荷重13及び超音波振動14を印加して、複数の第2はんだ6を同時に裏面電極3に接合しても良い。尚、図18の(a)、(c)〜(f)は、それぞれ既に参照した図8の(a)、(c)〜(f)にそれぞれ対応する。
当該変形例5では、例えば、図18の(b)に示すように、まず5つの吸引口11aが形成されたコレット11−2にて、5つの第2はんだ6を吸引保持する。次に、図18の(c)に示すように、コレット11−2により吸引保持した各第2はんだ6を半導体素子2の裏面電極3の所定の位置に配置する。次に、図18の(d)に示すように、それぞれの第2はんだ6に垂直方向下向きの荷重13を付加しながら水平方向の超音波振動14を印加する。次に、図18の(e)に示すように、コレット11−2で第2はんだ6を吸引したまま、コレット11−2を上方に引き上げることにより、コレット11−2と各第2はんだ6とが離れると共に、それぞれの第2はんだ6に突起部7が形成される。これにより図18の(f)に示すように、裏面電極3に5個の第2はんだ6が接合される。
このように構成することで、半導体素子2の裏面電極3に複数個の第2はんだ6を同時に接合することができる。よって、第2はんだ6の接合工数が減少し、生産性を向上させることがきる。
次に、本発明の実施の形態2による半導体装置の製造方法について説明する。この実施の形態2による半導体装置の製造方法は、上述した実施の形態1と比べて、第2はんだは板状形状であり、半導体素子2の裏面電極3ではなく金属板8に形成する点で相違する。これらの相違点について、図19及び図20を参照して以下に詳しく説明する。尚、実施の形態1にて説明した部材及び工程と同一又は同様の部材及び工程については、ここでの説明を省略する。
また、はんだ付け工程において、第2はんだ61の下面つまり金属板8に接する面には複数の溝28が形成されているため、はんだ付け装置20の予熱炉22において、酸素還元ガスが溝28内部に侵入する。その結果、第2はんだ61と金属板8とが接する部分において、第2はんだ61及び金属板8の酸化膜が除去され易くなり、はんだ付けの信頼性を確保することが可能となる。
次に、本発明の実施の形態3による半導体装置の製造方法について説明する。この実施の形態3による半導体装置の製造方法は、上述した実施の形態1の場合と比べて、第1はんだ4を半導体素子2に接合する工程を、ダイシング前の半導体ウエハ29の状態で行う点で相違する。この相違点について、図21及び図22を参照して以下に詳しく説明する。尚、実施の形態1にて説明した部材及び工程と同一又は同様の部材及び工程については、ここでの説明を省略する。
次に、図21の(d)に示すように、各第1はんだ4に垂直方向下向きの荷重13を付加しながら水平方向の超音波振動14を印加する。ここでは、例えば、荷重13は40N、超音波振動14は40kHzを使用したが、これに限定されず、第1はんだ4の合金組成、大きさ、形状によって適宜設定すればよい。
以上のようにして、裏面電極3の所定箇所に所定個数の第1はんだ4を接合する。
次に、図21の(f)に示すように、第2はんだ6に垂直方向下向きの荷重13を付加しながら水平方向の超音波振動14を印加する。ここでは、例えば、荷重13は40N、超音波振動14は40kHzを使用したが、本条件に限定されず、第2はんだ6の合金組成、大きさ、形状に応じて適宜設定すればよい。
以上のようにして、図21の(g)に示すように、半導体ウエハ29の裏面電極3の所定箇所に所定個数の第2はんだ6を接合する。なお、本実施の形態では、半導体ウエハ29の裏面電極3に第2はんだ6を1個ずつ超音波振動にて接合したが、コレット11に複数の吸引口11aを形成し、複数の第2はんだ6を吸引保持し、同時に複数の第2はんだ6を超音波にて接合しても良い。
このように、第1はんだ4及び第2はんだ6を複数の半導体素子2にまとめて接合することができるため、さらに生産性を向上させることができる。
9 凹部。
Claims (5)
- 裏面電極に超音波振動にて接合した第1はんだ及び第2はんだを有する半導体素子と、上記第1はんだを収容する凹部を有する金属板とを、上記第1はんだの一部を上記凹部に収容して配置する工程と、
配置後、上記第2はんだを溶融させ上記半導体素子と上記金属板とをはんだ接合する工程と、を備え、
上記第1はんだは、上記第2はんだの固相線より高い固相線を有する、
ことを特徴とする半導体装置の製造方法。 - 裏面電極に超音波振動にて接合した第1はんだを有する半導体素子と、上記第1はんだを収容する凹部及び超音波振動にて接合した第2はんだを有する金属板とを、上記第1はんだの一部を上記凹部に収容して配置する工程と、
配置後、上記第2はんだを溶融させ上記半導体素子と上記金属板とをはんだ接合する工程と、
を備え、
上記第1はんだは、上記第2はんだの固相線より高い固相線を有する、
ことを特徴とする半導体装置の製造方法。 - 上記第1はんだは、裏面電極の4箇所以上に接合される、請求項1又は2に記載の半導体装置の製造方法。
- 上記半導体素子と上記金属板とをはんだ接合する工程は、第2はんだの固相線以上の温度、かつ、第1はんだの固相線以下の温度で行う、請求項1又は2に記載の半導体装置の製造方法。
- 裏面電極を有する半導体素子と、
上記裏面電極に超音波振動にて接合される第1はんだと、
上記裏面電極に対向して配置され、上記第1はんだの一部を収容する凹部を有する金属板と、
上記裏面電極又は上記金属板に超音波振動にて接合され、溶融して上記半導体素子と上記金属板とをはんだ接合する第2はんだと、を備え、
上記第1はんだは、上記第2はんだの固相線より高い固相線を有する、
ことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013128516A JP6012550B2 (ja) | 2013-06-19 | 2013-06-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013128516A JP6012550B2 (ja) | 2013-06-19 | 2013-06-19 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015005559A JP2015005559A (ja) | 2015-01-08 |
JP6012550B2 true JP6012550B2 (ja) | 2016-10-25 |
Family
ID=52301240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013128516A Expired - Fee Related JP6012550B2 (ja) | 2013-06-19 | 2013-06-19 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6012550B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11121495A (ja) * | 1997-10-16 | 1999-04-30 | Ricoh Co Ltd | 半導体装置製造方法 |
JPH11214414A (ja) * | 1998-01-23 | 1999-08-06 | Rohm Co Ltd | 半導体icの製造方法 |
JP3574894B2 (ja) * | 1999-11-18 | 2004-10-06 | 松下電工株式会社 | 半導体装置のフリップチップ実装構造 |
JP4186055B2 (ja) * | 2003-04-17 | 2008-11-26 | ソニー株式会社 | 電子部品装置及び電子部品の製造方法 |
-
2013
- 2013-06-19 JP JP2013128516A patent/JP6012550B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2015005559A (ja) | 2015-01-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9087778B2 (en) | Joining method and semiconductor device manufacturing method | |
JP2003188294A (ja) | 電子部品の製造方法 | |
JP4085768B2 (ja) | 上部電極、パワーモジュール、および上部電極のはんだ付け方法 | |
JP2007005707A (ja) | 部品接合方法および部品接合用治具 | |
JP7215206B2 (ja) | 半導体装置の製造方法 | |
JP2010097963A (ja) | 回路基板及びその製造方法、電子部品モジュール | |
JP2006339174A (ja) | 半導体装置 | |
JP6012550B2 (ja) | 半導体装置及びその製造方法 | |
JP2008085149A (ja) | 半導体装置およびその配線接合方法,摩擦攪拌接合装置 | |
JP4483514B2 (ja) | 金属ケース付き電子部品の製造方法および製造装置 | |
JP2011228604A (ja) | 回路基板の製造方法及び回路基板 | |
JP5889160B2 (ja) | 電子機器の製造方法 | |
JP2018085421A (ja) | 半導体装置 | |
JP2010147068A (ja) | パワーモジュール用基板の製造方法 | |
JP2009253058A (ja) | パッケージ基板の切削方法 | |
JP2015186810A (ja) | はんだ接合方法、ldモジュールの製造方法、および、はんだ接合装置 | |
JP5887907B2 (ja) | パワーモジュール用基板の製造方法および製造装置 | |
CN108620736B (zh) | 焊料接合结构、焊料接合方法以及焊料接合用辅具 | |
JP4992760B2 (ja) | 半導体装置の実装方法 | |
JP6418530B2 (ja) | 半導体装置の製造方法及び製造用治具 | |
WO2019171835A1 (ja) | 半導体装置の製造方法 | |
JP2005183561A (ja) | 半導体装置の製造方法 | |
JP2006286796A (ja) | 実装方法 | |
JP2001053097A (ja) | スタッドバンプ形成方法 | |
JP2011108947A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20151014 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160624 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160628 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160802 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160823 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160920 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6012550 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |