JP6001475B2 - 配線基板 - Google Patents

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Description

本発明は、固体撮像素子等のイメージセンサ素子を搭載するための配線基板に関するものである。
従来、固体撮像素子等のイメージセンサ素子を搭載するための配線基板として、複数の絶縁層と導体層とを交互に多層に積層して成る多層配線基板が用いられている。
図7(a)、(b)に従来の配線基板30を示す。従来の配線基板30は、複数の絶縁層21が積層されて成る絶縁基板の表面および絶縁層21間に配線導体22を配設して成る。各絶縁層を挟んで上下に位置する配線導体22同士は、絶縁層21を貫通する貫通孔21a内に充填された貫通導体23により所望のもの同士が互いに電気的に接続されている。絶縁層21は熱硬化性樹脂層中にガラスクロスが埋設された樹脂系絶縁材料からなる。熱硬化性樹脂としてはアリル変性ポリフェニレンエーテル樹脂が好適に使用される。また、配線導体22は、銅箔から成る。配線導体22は、転写法により絶縁層21の表面に埋入されている。貫通導体23は、導電ペーストの硬化物から成る。さらに最表層の絶縁層21および配線導体22の表面には配線導体22の一部を露出させるソルダーレジスト層24が形成されている。
配線基板30の上面は、イメージセンサ素子Eを搭載するための搭載面30aとなっている。イメージセンサ素子Eは、搭載面30a上にエポキシ樹脂等の接着材を介して接着固定される。搭載面30aの外側には、イメージセンサ素子Eの電極Tと電気的に接続されるボンディングパッド25が配線導体22の一部により形成されている。イメージセンサ素子Eの電極Tとボンディングパッド25とは、ボンディングワイヤ26により接続される。
配線基板30の下面は、例えばCTスキャン装置等の撮像装置内の回路基板Bに実装するための接続面30bとなっている。接続面30bには、回路基板Bの実装パッドMと電気的に接続するための接続パッド27が配線導体22の一部により形成されている。これらの接続パッド27は、絶縁基板21の内部に配設された配線導体22および貫通導体23を介して所望のもの同士が電気的に接続されている。そして、撮像装置内の回路基板B上に接続面30bを対向させて接続パッド27と回路基板Bの実装パッドMとを半田を介して接続することによりイメージセンサ素子Eを搭載した配線基板30が回路基板B上に実装される。
しかしながら、この従来の配線基板30においては、製造工程上のバラツキにより、図8(a)や図8(b)に示すように、配線基板30の搭載面30aが凸面となったり、凹面となったりする反りが発生する場合がある。配線基板30の搭載面30aが凸面となったり、凹面となったりすると、搭載面30aにイメージセンサ素子Eを常に安定して搭載することが困難となる。
そこで、特開平7−66377号公報には、リニアセンサチップを載置するダイボンディング部の表面形状を凹型反り状とした固体撮像装置が提案されている。リニアセンサチップを載置するダイボンディング部の表面形状を凹型反り状とすることにより、チップを常に安定して搭載することができる。ダイボンディング部の表面形状を凹型反り状とするには、ダイボンディング部の表面両端部に印刷パターンを形成して段差をつける方法や、ダイボンディング部の表面を中央が凹むように研磨する方法や、セラミックグリーンシートの中央部を浮かして焼成することにより自重により凹ませる方法等が例示されている。
しかしながら、ダイボンディング部の表面両端部に印刷パターンを形成して段差をつける方法や、ダイボンディング部の表面を中央が凹むように研磨する方法は、工程が煩雑となる。また、セラミックグリーンシートの中央部を浮かして焼成することにより自重により凹ませる方法は、上述した配線基板30のような有機材料系の配線基板には適用することが困難である。
特開平7−66377号公報
本発明は、イメージセンサ素子を搭載する有機材料系の配線基板において、イメージセンサ素子が搭載される搭載面を凹面形状とし、イメージセンサ素子を搭載面に安定して搭載することが可能な配線基板を提供することを課題とする。
本発明の配線基板は、熱硬化性樹脂成分を含む樹脂系絶縁材料から成る絶縁層と、金属箔から成る配線導体とが交互に複数層積層されているとともに、前記絶縁層を挟んで上下に位置する前記配線導体同士が、前記絶縁層を貫通する貫通孔内に充填された導電ペーストの硬化物から成る貫通導体で接続されており、上面にイメージセンサ素子が搭載される長方形の搭載面を有する配線基板であって、最上層の前記配線導体は、前記搭載面の長手方向の中央部に対応する領域での配置密度が前記搭載面の長手方向の両端部に対応する領域での配置密度よりも低くなっており、最上層の前記絶縁層における前記熱硬化性樹脂成分が最上層の前記配線導体の側面間に浸入して前記搭載面が凹面形状となっていることを特徴とするものである。
本発明の配線基板によれば、最上層の絶縁層に形成された配線導体は、イメージセンサ素子が搭載される搭載面の長手方向の中央部に対応する領域での配置密度が搭載面の長手方向の両端部に対応する領域での配置密度よりも低くなっており、さらに最上層の絶縁層における熱硬化性樹脂成分が最上層の配線導体の側面間に浸入して搭載面が凹面形状となっている。したがって、最上層の配線導体の配置密度を搭載面の長手方向の中央部に対応する領域と両端部に対応する領域とで異ならせるだけで、2つの領域における配線導体の側面間に浸入する熱硬化樹脂成分量の違いにより搭載面を凹面とすることができる。その結果、極めて簡便な構造および方法によりイメージセンサ素子が搭載される搭載面を凹面形状とし、イメージセンサ素子を搭載面に安定して搭載することが可能な配線基板を提供することができる。
図1(a)は、本発明の配線基板の実施形態の一例を示す垂直方向の断面図であり、図1(b)は、その上面図である。 図2は、図1に示す配線基板における最上層の配線導体の上面図である。 図3は、図1に示す配線基板の製造方法を説明するための垂直方向の断面図である。 図4(a)〜(d)は、図1に示す配線基板の製造方法を説明するための垂直方向の断面図である。 図5(a)〜(d)は、図1に示す配線基板の製造方法を説明するための垂直方向の断面図である。 図6(a),(b)は、図1に示す配線基板の製造方法を説明するための垂直方向の断面図である。 図7(a)は、従来の配線基板を示す垂直方向の断面図であり、図7(b)は、その上面図である。 図8は、従来の配線基板の問題点を説明するための垂直方向の断面図である。
次に、本発明の配線基板における実施形態の一例を図1を基に説明する。本例の配線基板10は、複数の絶縁層1が積層されて成る絶縁基板の表面および絶縁層1の間に配線導体2を配設して成る。各絶縁層1を挟んで上下に位置する配線導体2同士は、絶縁層1を貫通する貫通孔1a内に充填された貫通導体3により所望のもの同士が互いに電気的に接続されている。
絶縁層1は熱硬化性樹脂層中にガラスクロスが埋設された樹脂系絶縁材料からなる。熱硬化性樹脂としてはアリル変性ポリフェニレンエーテル樹脂が好適に使用される。また、配線導体2は、銅箔から成る。配線導体2は、転写法により絶縁層1の表面に埋入されている。貫通導体3は、導電ペーストの硬化物から成る。さらに最表層の絶縁層1および配線導体2の表面には配線導体2の一部を露出させるソルダーレジスト層4が形成されている。
配線基板10の上面は、イメージセンサ素子Eを搭載するための搭載面10aとなっている。なお、ここでいう搭載面10aは、イメージセンサ素子Eが搭載される領域を意味し、イメージセンサ素子Eの下面に相当する長方形の領域である。イメージセンサ素子Eは、搭載面10a上にエポキシ樹脂等の接着材を介して接着固定される。搭載面10aの外側には、イメージセンサ素子Eの電極Tと電気的に接続されるボンディングパッド5が配線導体2の一部により形成されている。イメージセンサ素子Eの電極Tとボンディングパッド5とは、ボンディングワイヤ6により接続される。
配線基板10の下面は、例えばCTスキャン装置等の撮像装置内の回路基板Bに実装するための接続面10bとなっている。接続面10bには、回路基板Bの実装パッドMと電気的に接続するための接続パッド7が配線導体2の一部により形成されている。これらの接続パッド7は、絶縁基板1の内部に配設された配線導体2および貫通導体3を介して所望のもの同士が電気的に接続されている。そして、撮像装置内の回路基板B上に接続面10bを対向させて接続パッド7と回路基板Bの実装パッドMとを半田を介して接続することによりイメージセンサ素子Eを搭載した配線基板10が回路基板B上に実装される。
ところで、本例の配線基板10においては、図2に示すように、最上層の配線導体2は、搭載面10aに対応する領域内に開口部A1,A2,A3を有している。開口部A1,A2,A3は、それぞれ異なった大きさをしている。開口部A1の面積が最も大きく、開口部A3の面積が最も小さい。開口部A2は、開口部A1とA3との中間の面積である。これにより、最上層の配線導体2は、搭載面10aの長手方向の中央部に対応する領域での配置密度が搭載面10aの長手方向の両端部に対応する領域での配置密度よりも低くなっている。そのため、最上層の絶縁層1における熱硬化性樹脂成分が最上層の配線導体2の開口部A1,A2,A3の側面間に浸入して搭載面10aが凹面形状となっている。
このように本例の配線基板10においては、最上層の配線導体2は、イメージセンサ素子Eが搭載される搭載面10aの長手方向の中央部に対応する領域での配置密度が搭載面10aの長手方向の両端部に対応する領域での配置密度よりも低くなっており、さらに最上層の絶縁層1における熱硬化性樹脂成分が最上層の配線導体2に形成された開口部A1,A2,A3の側面間に浸入して搭載面10aが凹面形状となっていることから、最上層の配線導体の配置密度を搭載面10aの長手方向の中央部に対応する領域と両端部に対応する領域とで異ならせるだけで、2つの領域における貫通孔1a内に浸入する熱硬化樹脂成分量の違いにより搭載面10aを凹面とすることができる。したがって、極めて簡便な構造および方法によりイメージセンサ素子Eが搭載される搭載面10aを凹面形状とし、イメージセンサ素子Eを搭載面10aに安定して搭載することが可能な配線基板10を提供することができる。
このような配線基板10の製造方法を、図3〜図6を基に説明する。まず、図3に示すように、絶縁層1用のプリプレグ1Pと配線導体2用の転写シート2Pとを準備する。プリプレグ1Pは、未硬化の熱硬化性樹脂シートの内部に複数枚のガラスクロスが埋設されているものを用いる。プリプレグ1Pには貫通孔1aを設けておき、貫通孔1a内には貫通導体3用の導体ペースト3Pを充填しておく。各プリプレグ1Pの厚みは100〜200μm程度とする。貫通孔1aの直径は50〜200μm程度とする。貫通孔1aの形成にはレーザ加工を用いる。導体ペースト3Pには、例えば錫−銀−ビスマス−銅合金等の低融点金属の金属粉末を含んだものを用いる。他方、転写シート2Pは、ポリエチレンテレフタレート等の樹脂フィルム2aの一方の面に配線導体2が剥離可能に貼着されているものを用いる。配線導体2は、樹脂フィルム2aの一方の面の全面に銅箔を貼着するとともに、その銅箔をサブトラクティブ法により所定パターンにエッチングすることにより形成される。樹脂フィルム2aの厚みは10〜50μm程度とする。配線導体22の厚みは、5〜25μm程度とする。
次に、図4(a)に示すように、配線基板10の厚み方向の中央に位置する絶縁層1用のプリプレグ1Pの上下面に、その上下面に埋設される配線導体2を有する転写シート2Pを配置するとともに、図4(b)に示すように、これらを上下に重ねて位置合わせした後、上下からプレスすることにより、図4(c)に示すように、プリプレグ1Pの上下面に配線導体2を埋入し、しかる後、図4(d)に示すように、樹脂フィルム2aを剥離除去してプリプレグ1Pの上下面に配線導体2を転写することにより1回目の転写工程を行う。
次に、図5(a)に示すように、1回目の転写工程が終了したプリプレグ1Pと配線導体2との積層体の上下面に次層のプリプレグ1aおよび次層の転写シート2Pを配置するとともに、図5(b)に示すように、これらを上下に重ねて位置合わせした後、上下からプレスすることにより、図5(c)に示すように、互いに積層するとともに次層のプリプレグ1Pの上下面に次層の配線導体2を埋入し、しかる後、図5(d)に示すように、樹脂フィルム2aを剥離除去して次層のプリプレ1Pの上下面に次層の配線導体2を転写することにより2回目の転写工程を行う。
さらに、同様にして次層のプリプレグ1Pおよび次層の配線導体2を積層する工程を必要回数繰り返すことにより、図6に示すように、必要な層数のプリプレグ1Pと配線導体2とが積層された積層体を得る。このとき、各プリプレグ1Pにおける熱硬化樹脂成分が、それぞれのプリプレグ1Pに積層された配線導体2の側面間に浸入する。そして最上層の絶縁層1aにおける搭載部10aの長手方向の中央部に対応する領域では、配線導体2の配置密度が搭載部10aの長手方向の両端部に対応する領域の配線導体2の配置密度よりも低いことから、より多くの樹脂成分が配線導体2の側面間に浸入する。その結果、搭載面10aの長手方向の中央部がより大きく凹んだ凹面が形成される。次に、この積層体を上下からプレスしながら加熱してプリプレグ1Pおよび導体ペースト3Pを熱硬化させ、最後に上下面にソルダーレジスト層4を形成することにより図1に示す配線基板10が完成する。
1 絶縁層
1a 貫通孔
2 配線導体
3 貫通導体
3P 導電ペースト
10 配線基板
10a 搭載面
E イメージセンサ素子

Claims (1)

  1. 熱硬化性樹脂成分を含む樹脂系絶縁材料から成る絶縁層と、金属箔から成る配線導体とが交互に複数層積層されているとともに、前記絶縁層を挟んで上下に位置する前記配線導体同士が、前記絶縁層を貫通する貫通孔内に充填された導電ペーストの硬化物から成る貫通導体で接続されており、上面にイメージセンサ素子が搭載される長方形の搭載面を有する配線基板であって、最上層の前記配線導体は、前記搭載面の長手方向の中央部に対応する領域での配置密度が前記搭載面の長手方向の両端部に対応する領域での配置密度よりも低くなっており、最上層の前記絶縁層における前記熱硬化性樹脂成分が最上層の前記配線導体の側面間に浸入して前記搭載面が凹面形状となっていることを特徴とする配線基板。
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JP4632514B2 (ja) * 2000-10-31 2011-02-16 京セラ株式会社 配線基板およびその製造方法
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