JP5993470B2 - スタックされた電子コンポーネントを含む電子アセンブリ - Google Patents

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Description

本明細書で説明される複数の実施形態は、概して電子アセンブリに関し、より具体的にはスタックされた電子コンポーネントを含む電子アセンブリに関する。
複数のモバイル製品（例えば、携帯電話、スマートフォン、タブレットコンピュータ、など）は、利用可能なスペースが非常に制限される。なぜなら一般的に、チップ及びパッケージの面積及び高さに厳しい制約があるからである。（他の複数の物理的及び電気的パラメータの中でも）。よって、システムボード（例えば、プリント回路板ＰＣＢ）上の複数の電子コンポーネント（例えば、パッケージングされたチップまたはディスクリートデバイス、集積受動デバイス（ＩＰＤ）、表面実装デバイス（ＳＭＤ）、など）のサイズを縮小させることが極めて重要である。
一般的に、電子チップ、集積回路（ＩＣ）、または集積受動デバイス（ＩＰＤ）は、それら各々の基板の一面（例えば、表面）のみにそれらの複数の機能要素または複数の機能デバイスを有する。一例外としては、基板の裏面を共通のグランド（例えば、電気的な管理）として用いることがある。別の例外には、基板の裏面をヒートシンク（例えば、熱的な管理）として用いることがある。
図１に例として、従来技術による電子コンポーネント１を示す。本明細書で用いるように、電子コンポーネントは（複数の他のデバイスの中でも）複数の集積回路（ＩＣ）または複数の集積受動デバイス（ＩＰＤ）を含む。図２に別の例として、複数のスルーシリコンビアすなわちスルーサブストレートビア（ＴＳＶ）３を含む従来技術による電子コンポーネント２を示す。図２に示す従来技術による電子コンポーネント２の例においては、チップの裏面またはシリコンインターポーザを用いて、ＴＳＶ３を再配線層（ＲＤＬ）４及び複数の指定されたＩ／Ｏパッドに接続されてよい。一例として、複数のＩ／Ｏパッドは様々な既知の製造技術（例えば、フリップチップ（ＦＣ）、複数のマイクロフリップチップ（μ−ＦＣ）パッド、または複数のＣｕピラー、など）によって形成されてよい。
複数の従来の電子コンポーネントにおける各基板の片面使用は、複数のシステムボード（例えば、ＰＣＢ）上で大量のスペースを消費させることとなる。 加えて，複数の従来の電子コンポーネントは一般的にかなりの高さを必要とし、その高さはＩＰＤまたはＳＭＤ等の複数のチップが、１つが別のチップの上部に組み立てられる、及び/またはスタックされる必要がある場合は特に、モバイル製品の筐体内に複数の電子コンポーネントをはめ込むのをより困難にする。
例示的な、従来技術による電子コンポーネントを示す。 別の例示的な、従来技術によるスルーシリコンビアすなわちスルーサブストレートビア（ＴＳＶ）を含む電子コンポーネントを示す。 例示的な電子アセンブリを示す。 別の例示的な電子アセンブリを示す。 図３に示す電子アセンブリを含む例示的な電子パッケージを示す。 図３に示す電子アセンブリを含む例示的な電子パッケージを示す。 他の例示的な電子パッケージ、及び図３に示す電子アセンブリを含む電子パッケージを製造するプロセスフローを示す。 他の例示的な電子パッケージ、及び図３に示す電子アセンブリを含む電子パッケージを製造するプロセスフローを示す。 他の例示的な電子パッケージ、及び図３に示す電子アセンブリを含む電子パッケージを製造するプロセスフローを示す。 他の例示的な電子パッケージ、及び図３に示す電子アセンブリを含む電子パッケージを製造するプロセスフローを示す。 図３に示す電子アセンブリを含む例示的な電子システムを示す。 電子アセンブリを形成すべく複数の電子コンポーネントをスタックする方法を例示するフロー図である。 本明細書で説明する複数の電子アセンブリ及び/または複数の電子パッケージを含む電子機器のブロック図である。
以下の説明及び複数の図面は、複数の具体的な実施形態を、当業者がそれらを実行可能なほど十分に示してある。他の複数の実施形態は、構造的、論理的、電気的、プロセス的、及び他の複数の変更が組み込まれてよい。いくつかの実施形態の複数の部分及び複数の機能が、他の複数の実施形態に含まれてもよいし、または、他の複数の実施形態に代えて置き換えられてもよい。特許請求の範囲で説明される複数の実施形態はそれら特許請求の範囲の、全ての利用可能な等価物を包含する。
本願で用いられるような、「水平」などの向きを表す用語は、ウェハまたは基板の向きに関わらず、ウェハまたは基板の従来の平面または表面に平行な平面に対して定義される。「垂直」という用語は、上で定義したような水平に対し垂直な方向を示す。「上」、「側」（「側壁」などにおけるような）、「高方」、「下方」、「上方」、及び「下」等の前置詞は、ウェハ及び基板の向きに関わらず、ウェハまたは基板の上面にある従来の平面または表面に対して定義される。
本明細書で説明される複数の電子アセンブリは、ラミネート（または他のタイプのパッケージング層）へ複数のダイを埋め込む段階より前の、２またはそれより多い電子コンポーネント（例えば、複数のダイ）の背中合わせの取り付けを含む。この２またはそれより多い電子コンポーネントの背中合わせの取り付けは、複数の電子コンポーネントを含む複数の電子アセンブリのパッケージングオプションを最適化するのに役立ちうる。
加えて、２またはそれより多い電子コンポーネントの背中合わせの取り付けは、それぞれの電子コンポーネントの各々の裏面上の、以前ならば「使用しないエリア」を使用する。よって、単位電子アセンブリ面積当たりの機能デバイスまたは回路の量は、基板の片側だけを用いる複数の従来の電子アセンブリと比較して２倍になりうる。
加えて、システムボード上の貴重なエリアを節約でき、及び/または、本明細書で説明する複数の電子アセンブリを含む複数の電子パッケージの高さを、従来の複数のスタッキング技術（例えば、パッケージオンパッケージ（ＰｏＰ））と比較して低減できる。本明細書で説明される複数の電子アセンブリは、複数の異なるダイを互いにより近づけることもでき、そのことによって、複数の電子アセンブリ（及び複数の電子アセンブリを含む複数の電子パッケージ）を形成する複数の電子コンポーネント間の寄生を低減しうる。
本明細書で説明される複数の電子アセンブリは、複数の背中合わせに取り付けられた電子コンポーネントの各々の表面上に複数の機能デバイスを含んでよい。よって、複数の機能デバイスは実際に電子アセンブリの表面及び裏面上に取り付けられる。
複数の機能デバイスの複数の例としては、限定されるものではないが、ＣＭＯＳ技術、バイポーラ技術、ＢｉＣＭＯＳ技術、アナログミックスドシグナル技術、ＲＦ技術、電力半導体技術、ＤＲＡＭ技術、ＳＲＡＭ技術、またはＮＶＭメモリ技術による、トランジスタ、ダイオード、電子回路要素が含まれる。加えてオプションで受動デバイスが、本明細書で説明される複数の電子アセンブリの各々の表面及び裏面上に取り付けられてもよい。複数のオプションの受動デバイスの例としては、限定されるものではないが、ＦＥＯＬまたはＢＥＯＬプロセス中の抵抗、キャパシタ（ＭＯＳキャパシタ、ＭＩＭキャパシタ、インターメタルキャパシタ）及びインダクタ（コイル）が含まれる。
上述したように、電子アセンブリの表面及び裏面上に複数の機能デバイスを取り付ける１つの潜在的な利点は、電子パッケージ内の与えられた面積及び/または体積内に、比較的より多くの機能デバイスを含めうる点である。電子アセンブリの表面及び裏面上に複数の機能デバイスを取り付ける別の潜在的な利点は、複数のそのような電子アセンブリは、電子パッケージ内に、異なる技術世代（例えば、２０ｎｍ、４０ｎｍ、６５ｎｍ等のＣＭＯＳ）の混合を含めることがより容易にできうる点である。加えて、電子アセンブリの表面及び裏面上に複数の機能デバイスを取り付けると、電子アセンブリを含む電子パッケージ内に、異なる製造技術（例えば、ＣＭＯＳロジック技術、ＤＲＡＭ技術、ＮＶＭメモリ技術、バイポーラ技術、アナログミックスドシグナル技術、ＲＦ技術、電力半導体技術等、及び様々な受動デバイス）の混合を含めることがより容易にできうる。
電子アセンブリの表面及び裏面上に複数の機能デバイスを取り付けると、電子アセンブリを形成する様々な電子コンポーネントの製造可能性も改善しうる。様々な電子コンポーネントの製造可能性が改善される１つの考えられる理由は、電子アセンブリを形成する複数の個々の電子コンポーネント（例えば、複数のダイ）を組み立てるべく、指定された最適な製造条件が用いられるからである。
図３に例示的な電子アセンブリ１０を示す。電子アセンブリ１０は、表面１３及び裏面１４を有する第１の基板１２と、第１の基板１２の表面１３上に取り付けられた少なくとも１つの電子デバイス１５と、を含む第１の電子コンポーネント１１を含む。
電子アセンブリ１０は、表面２３及び裏面２４を有する第２の基板２２と、第２の基板２２の表面２３上に取り付けられた少なくとも１つの電子デバイス２５とを含む第２の電子コンポーネント２１をさらに含む。
第１の基板１２の裏面１４は、第２の基板２２の裏面２４に直接取り付けられる。幾つかの形態においては、第１の基板１２の裏面１４は、第２の基板２２の裏面２４に直接接着される（例えば、接着剤、直接的なシリコンツーシリコンボンディング（ｓｉｌｉｃｏｎ−ｔｏ−ｓｉｌｉｃｏｎ ｂｏｎｄｉｎｇ）、陰イオンボンディング（ａｎｉｏｎｉｃ ｂｏｎｄｉｎｇ）等によって）。
第１の基板１２の裏面１４は、現在既知の、または将来発見される任意の方法で、第２の基板２２の裏面２４に直接取り付けられてもよいことに留意するべきである。第１の基板１２の裏面１４を第２の基板２２の裏面２４に直接取り付ける方法は、（他の要素の中でもとりわけ）電子アセンブリにおいて用いられる電子コンポーネント１１、２１のタイプに部分的に依存するであろう。
電子アセンブリ１０の幾つかの例示的形態において、第１の基板１２及び第２の基板２２のうちの少なくとも１つはシリコン基板である。電子アセンブリ１０のさらなる他の複数の例示的形態において、第１の基板１２及び第２の基板２２のうちの少なくとも１つはガラス基板である。 第１の基板１２及び第２の基板２２の他の複数の例示的材料は、限定されるものではないが、シリコン、ガラス、絶縁体上のシリコン、シリコンカーバイド（ＳｉＣ）、ヒ化ガリウム、有機基板及びラミネート、等を含む。第１の基板１２及び第２の基板２２は同一の材料であってよいし、または異なる材料であってもよいことに留意するべきである。
上で部分的に議論したように、第１の基板１２の裏面１４を第２の基板２２の裏面２４に直接取り付けると、電子アセンブリ１０が占有する与えられた面積に対して２倍の電子コンポーネント密度を、電子アセンブリ１０が本来的に有することを可能にしうる。与えられた面積に対する電子コンポーネント密度を潜在的に２倍にすれば、電子アセンブリ１０を含む、より小さく、より速く、より強い複数の電子パッケージを、電子アセンブリ１０は作成できうる。
加えて、電子アセンブリ１０において使用されうる複数の個々の電子コンポーネント（例えば、ロジックダイ、メモリ、ＲＦ、アナログミックスドシグナルダイ、受動デバイス、集積受動デバイス（ＩＰＤ）、センサ、光データ伝送のコンポーネント等）は、複数の最適化されたプロセス技術（例えば、先端ＣＭＯＳ技術、ＢＩＣＭＯＳ技術、バイポーラ技術、ＲＦ技術、アナログミックスドシグナル技術、ＤＲＡＭメモリ技術、ＳＲＡＭメモリ技術、不揮発性（ＮＶＭ）メモリ技術、センサ技術、等）で製造されうる。複数の個々の電子コンポーネントは、電子アセンブリ１０の一部である各電子コンポーネントに対し、複数の最適化された基板（例えば、標準の、または高抵抗のＳｉ基板、ＧａＡｓ、ＩＩＩ／Ｖ族基板、ＩＩ／ＶＩ族基板、誘電体基板、等）も使用しうる。
図４に電子アセンブリ１０の別の例示的形態を示す。図４に示すように、電子アセンブリ１０は、表面３３及び裏面３４を有する第３の基板３２と、第３の基板３２の表面３３上に取り付けられた少なくとも１つの電子デバイス３５とを含む第３の電子コンポーネント３１をさらに含む。図４に示す電子アセンブリ１０の例示的形態において、第３の基板３２の裏面３４は第１の基板１２の裏面１４に直接取り付けられてよい。
図４に示す電子アセンブリ１０の複数の他の例示的形態においては、第３の基板３２の裏面３４は第２の基板２２の裏面２４に直接取り付けられてよい。加えて、図４は第２及び第３の電子コンポーネント２１、３１のみを示しているが、電子アセンブリ１０の全体構成に応じて、複数の電子コンポーネントが追加で第１の基板１２の裏面１４に直接取り付けられてよいし、または第２の基板２２の裏面２４に直接取り付けられてよい。
上で部分的に議論したように、第１、第２、及び第３の電子コンポーネント１１、２１、３１の各々は、同一の基板材料、または複数の異なる基板材料から作られてもよい（例えば、標準のＳｉ、高抵抗のＳｉ、誘電体基板、ＧａＡｓ、ＩＩＩ／Ｖ族、またはＩＩ／ＶＩ族基板、等）。加えて、電子コンポーネント１１、２１、３１のうちの幾つか、または全ては異なるサイズであってよい。
図５Ａ−図５Ｂに、図３に示す電子アセンブリ１０を含む、例示的な複数の電子パッケージ５０を示す。電子パッケージ５０はパッケージング層５６をさらに含む。電子アセンブリ１０はパッケージング層５６内に埋め込まれて、電子パッケージ５０を形成する。現在既知の、または将来発見される任意の技術が用いられて、複数の積層パッケージに複数のダイを埋め込み、電子アセンブリ１０とパッケージング層５６との間に電気な接続を形成しうることに留意するべきである。
図５Ａ−図５Ｂに示す電子パッケージ５０の例示的形態において、電子アセンブリ１０はパッケージング層５６内に完全に埋め込まれる。しかし、電子アセンブリ１０の一部分のみがパッケージング層５６内に埋め込まれる、電子パッケージ５０の他の複数の形態も考えられる。
図５Ａに示す電子パッケージ５０の例示的形態において、パッケージング層５６はボールグリッドアレイラミネートである。電子アセンブリ１０は複数の他のタイプのパッケージング層（例えば、組み込み型ウェハレベルボールグリッドアレイ、ＰＣＢラミネート、等）内に埋め込まれてよいことに留意するべきである。加えて、パッケージング層５６は複数の異なるタイプのパッケージング層の組み合わせであってよく、複数の同一タイプのパッケージング層を含む可能性があってよい。
それぞれのパッケージ内に設けた複数の配線レベル及び複数のビア（例えば、複数の積層パッケージ内の複数の相互接続配線及び複数のスルービア、複数の埋め込まれたウェハレベルパッケージ内の複数の再配線層（ＲＤＬ）配線及び複数のスルーモールドビア（ＴＭＶ））を使用して、図５及び図６に示すような電子アセンブリ１０内で背中合わせに取り付けられた複数の異なる電子コンポーネントの複数の機能デバイスと複数の回路との間に複数の電気的な接続を実現させることを可能にしうる。加えて、それぞれのパッケージの存在する複数の相互接続及び複数のビアの存在を使用して、図２に示すような従来技術の複数のスルーシリコンビア（ＴＳＶ）の幾分高価な使用及び製造を避けることを可能にしうる。
図５Ａ−図５Ｂに、パッケージング層５６に取り付けられた第３の電子コンポーネント５１を含む例示的な電子パッケージ５０を示す。図５Ａ−図５Ｂは、パッケージング層５６の上部に取り付けられる第３の電子コンポーネント５１を示しているが、第３の電子コンポーネント５１がパッケージング層５６の底部に取り付けられる他の複数の形態が考えられることに留意するべきである。加えて、複数の電子コンポーネントがパッケージング層５６の上部及び底部に取り付けられてよい。
パッケージング層５６に取り付けられた第３の電子コンポーネント５１のタイプは、電子パッケージ５０の全体構成に部分的に依存するであろう。例として、図５Ａの第３の電子コンポーネント５１はパッケージング層５６に取り付けられた表面実装デバイスであってよく、図５Ｂにおいては第３の電子コンポーネント５１はパッケージング層５６にフリップチップ接合されたダイであってよい。
図６Ａ−図６Ｄに、他の複数の例示的な電子パッケージ６０、及び様々な電子パッケージ５０の複数の可能なパッケージングプロセス（すなわち、アセンブリ）フローを示す。
図６Ａに例示的な電子パッケージ６０のアセンブリ工程の開始を示す。その工程は、（ｉ）キャリアまたは接着性ホイル上に電子アセンブリ１０（複数のＣｕパッドまたは複数のＣｕポスト／Ｃｕピラーを既に適切な場所に有する）の配置；（ｉｉ）再構成ウェハ／パネルを構築するための電子アセンブリ１０のオーバーモールド；（ｉｉｉ）再構成ウェハ／パネルからのキャリアまたは接着性テープの除去；（ｉｖ）再構成ウェハのファンアウト領域における複数のスルーモールドビア（ＴＭＶ）６２の部分的なドリルまたはエッチング；（ｖ）複数のＴＭＶ６２の金属充填；（ｖｉ）複数のＴＭＶ６２及び第２の（「底部」）電子コンポーネントの複数のＣｕパッドまたは複数のＣｕポストに複数の電気的接続（例えば、複数のＲＤＬ相互接続）を提供し、複数のはんだボールまたは複数のバンプ用の複数のＩ／Ｏパッドを提供する、次の（単一またはマルチレベルの）ＲＤＬ層６１の形成、を含む。
図６Ｂに、図６Ａに示す電子パッケージ６０のアセンブリ工程の続きを示す。その工程は、（ｉ）複数の銅ポスト６４及び複数のＴＭＶ６２を露出させるためのモールド６３の研磨をさらに含む。
電子パッケージ６０のアセンブリ工程中のこの時点においては、工程は多様な方法で継続することに留意するべきである。例示的な電子パッケージ６０のアセンブリ工程が継続する方法は、電子パッケージ６０の所望の構成及び機能に部分的に依存するであろう。
図６Ｃに、図６Ａ−図６Ｂに示す電子パッケージ６０のアセンブリ工程を継続する一例示的方法を示す。その工程は、（ｉ）既にある電子パッケージ６０の上面側へのＲＤＬ６６の作成；及び（ｉｉ）ＲＤＬ６６上へのモールド６７の形成；及び（ｉｉｉ）電子パッケージ６０の底面側のＲＤＬ層６１に設けられた複数のＩ／Ｏパッド場へのはんだボールまたははんだバンプの取り付け、をさらに含んでよい。
図６Ｄに、図６Ａ−図６Ｂに示す電子パッケージ６０のアセンブリ工程を継続する別の例示的方法を示す。その工程は、（ｉ）電子パッケージ６０の上面側へのマルチレベルの上面側ＲＤＬ６８Ａ、６８Ｂの形成、及び（ｉｉ）任意で、最も外側のＲＤＬ６８ＢへのＳＭＤ６９（またはあるタイプのチップ）の組み立て、をさらに含んでよい。
図７に、図３に示す電子アセンブリ１０と同様な電子アセンブリ１０Ａ、１０Ｂの2つのアセンブリを含む例示的電子システム７０を示す。電子システム７０を形成すべく、任意の数の電子アセンブリが、１つが別のアセンブリの上部にスタックされてよいことに留意するべきである。
図７に示す例示的な電子システム７０は第１の電子パッケージ５０Ａを含む。第１の電子パッケージ５０Ａは、（ｉ）表面１３Ａ及び裏面１４Ａを有する第１の基板１２Ａと、第１の基板１２Ａの表面１３Ａ上に取り付けられた少なくとも１つの電子デバイス１５Ａと、を含む第１の電子コンポーネント１１Ａを含む。第１の電子パッケージ５０Ａは、表面２３Ａ及び裏面２４Ａを有する第２の基板２２Ａと、第２の基板２２Ａの表面２３Ａ上に取り付けられた少なくとも１つの電子デバイス２５Ａと、を含む第２の電子コンポーネント２１Ａをさらに含む。
第１の基板１２Ａの裏面１４Ａは、第２の基板２４Ｂの裏面２４Ａに直接取り付けられて、電子アセンブリ１０Ａを形成する。第１の電子パッケージ５０Ａは第１のパッケージング層５６Ａをさらに含む。電子アセンブリ１０Ａは第１のパッケージング層５６Ａ内に埋め込まれて、第１の電子パッケージ５０Ａを形成する。
例示的電子システム７０は、少なくとも１つの電子コンポーネントを含む第２の電子パッケージ５０Ｂをさらに含む。第２の電子パッケージ５０Ｂは第１の電子パッケージ５０Ａ上にスタックされる（または他の複数の形態では下に配置される）。
図７に示す例示的形態において、第２の電子パッケージ５０Ｂは、表面１３Ｂ及び裏面１４Ｂを有する第３の基板１２Ｂと、第３の基板１２Ｂの表面１３Ｂ上に取り付けられた少なくとも１つの電子デバイス１５Ｂと、を含む第３の電子コンポーネント１１Ｂを含む。第２の電子パッケージ５０Ｂは、表面２３Ｂ及び裏面２４Ｂを有する第４の基板２２Ｂと、第４の基板２２Ｂの表面２３Ｂ上に取り付けられた少なくとも１つの電子デバイス２５Ｂと、を含む第４の電子コンポーネント２１Ｂをさらに含む。
第４の基板２２Ｂの裏面２４Ｂは第３の基板１２Ｂの裏面１４Ｂに直接取り付けられて、第２の電子アセンブリ１０Ｂを形成する。第２の電子パッケージ５０Ｂは第２のパッケージング層５６Ｂをさらに含む。第２の電子アセンブリ１０Ｂは第２のパッケージング層５６Ｂ内に埋め込まれて、第２の電子パッケージ５０Ｂを形成する。
第１のパッケージング層５６Ａ及び第２のパッケージング層５６Ｂは、電子システム７０の全体構成に応じて、複数の異なるタイプのパッケージング層であってよく、または同一タイプのパッケージング層であってよいことに留意するべきである。加えて、第１のパッケージング層５６Ａ及び第２のパッケージング層５６Ｂは、上述した、または将来発見される任意のタイプのパッケージング層であってよい。
図８は、電子アセンブリ１０を形成するための電子コンポーネント１１、２１をスタックする方法［８００］を示すフロー図である（例えば、図３を参照）。方法［８００］は、表面１３及び裏面１４を有する第１の基板１２と、第１の基板１２の表面１３上に取り付けられた少なくとも１つの電子デバイス１５と、を含む第１の電子コンポーネント１１を用意する段階［８１０］を含む。方法［８００］は、表面２３及び裏面２４を有する第２の基板２２と、第２の基板２２の表面２３上に取り付けられた少なくとも１つの電子デバイス２５と、を含む第２の電子コンポーネント２１を用意する段階［８２０］をさらに含む。方法［８００］は、電子アセンブリ１０を形成すべく、第１の基板１２の裏面１４を第２の基板２２の裏面２４に直接取り付ける段階［８３０］をさらに含む。
方法［８００］の幾つかの形態において、方法［８００］は、表面３３及び裏面３４を有する第３の基板３２と、第３の基板３２の表面３３上に取り付けられた少なくとも１つの電子デバイス３５と、を含む第３の電子コンポーネント３１を用意する段階［８４０］をさらに含んでよい（例えば、図４を参照）。方法８００は、電子アセンブリ１０を形成すべく、第３の基板３２の裏面３４を第１の基板１２の裏面１４に直接取り付ける段階［８５０］をさらに含んでよい。他の複数の形態においては、電子アセンブリ１０を形成すべく、第３の基板３２の裏面３４は第２の基板２２の裏面２４に直接取り付けられてよい。
図９は、本明細書で説明する少なくとも１つの電子アセンブリ１０、電子パッケージ５０、６０、及び/または電子システム７０を組み込む電子機器９００のブロック図である。電子機器９００は、本明細書で説明する電子アセンブリ１０、電子パッケージ５０、６０、及び/または電子システム７０の複数の形態が用いられてよい電子機器の単なる１つの例である。電子機器９００の複数の例としては、限定されるものではないが、パーソナルコンピュータ、タブレットコンピュータ、携帯電話、ゲームデバイス、ＭＰ３、または他のデジタルミュージックプレーヤ、等を含む。この例において、電子デバイス９００は電子機器９００の様々なコンポーネントを連結するシステムバス９０２を含むデータプロセッシングシステムを備える。システムバス９０２は、電子機器９００の様々なコンポーネント間に複数の通信リンクを与え、単一バスとして、複数のバスの組み合わせとして、または任意の他の適した方法で実装されてよい。
本明細書で説明する電子アセンブリ９１０は、システムバス９０２に連結されてよい。電子アセンブリ９１０は、任意の回路、または複数の回路の組み合わせを含んでよい。一実施形態において、電子アセンブリ９１０はいかなるタイプでもありうるプロセッサ９１２を含む。本明細書で用いるように、「プロセッサ」は、限定されるものではないが、マイクロプロセッサ、マイクロコントローラ、複合命令セットコンピュータ（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピュータ（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、グラフィックスプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、マルチコアプロセッサ、または任意の他のタイプのプロセッサまたは処理回路などの、任意のタイプの計算回路を意味する。
電子アセンブリ９１０に含まれうる複数の他のタイプの回路は、例えば、携帯電話、タブレットコンピュータ、ラップトップコンピュータ、双方向無線機、及び同様の電子システム等の無線デバイスで用いる１または複数の回路（通信回路９１４のような）などの、カスタム回路、特定用途向け集積回路（ＡＳＩＣ）、などである。ＩＣは、任意の他のタイプの機能を実行可能である。
電子機器９００は外部メモリ９２０も含んでよい。次にこの外部メモリは、ランダムアクセスメモリ（ＲＡＭ）の形のメインメモリ９２２、１または複数のハードドライブ９２４、及び/または、コンパクトディスク（ＣＤ）、フラッシュメモリカード、デジタルビデオディスク（ＤＶＤ）、及び同種のものなどの取り外し可能な媒体９２６を処理する１または複数のドライブなどの、特定の用途に適した１または複数のメモリ素子を含んでよい。
電子機器９００は、マウス、トラックボール、タッチスクリーン、音声認識デバイス、またはシステムユーザが電子機器９００に情報を入力、及び電子機器９００から情報を受信できるようにする任意の他のデバイスを含むことができる、ディスプレイデバイス９１６、１または複数のスピーカ９１８、及びキーボード及び/またはコントローラ９３０も含んでよい。
本明細書で開示する方法及び複数の装置をより良く説明すべく、複数の実施形態を非限定的な列挙をここに提供する。
例１は、表面及び裏面を有する第１の基板と、第１の基板の表面上に取り付けられた少なくとも１つの電子デバイスと、を含む第１の電子コンポーネントと、表面及び裏面を有する第２の基板と、第２の基板の表面上に取り付けられた少なくとも１つの電子デバイスと、を含む第２の電子コンポーネントと、を含む電子アセンブリを含む。第１の基板の裏面は第２の基板の裏面に直接取り付けられる。
例２は、例１の電子アセンブリを含み、第１の基板の裏面は、第２の基板の裏面に直接接着される。
例３は例１―２のうちの任意の１つの電子アセンブリを含み、その１つの電子デバイスは、第１の基板の表面上、または第２の基板の表面上にある能動電子デバイスである。
例４は例１―３のうちの任意の１つの電子アセンブリを含み、その１つの電子デバイスは、第１の基板の表面上、または第２の基板の表面上にある受動電子デバイスである。
例５は例１―４のうちの任意の１つの電子アセンブリを含み、第１の基板及び第２の基板のうちの少なくとも１つはシリコン基板である。
例６は例１―５のうちの任意の１つの電子アセンブリを含み、第１の基板及び第２の基板のうちの少なくとも１つはガラス基板である。
例７は、例１―６のうちの任意の１つの電子アセンブリを含み、表面及び裏面を有する第３の基板と、第３の基板の表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第３の電子コンポーネントをさらに含み、第３の基板の裏面は、第１の基板の裏面に直接取り付けられる。
例８は例１―７のうちの任意の１つの電子アセンブリを含み、第１の基板、第２の基板、及び第３の基板のうちの少なくとも１つは、第１、第２、及び第３の基板のうちの残りとは異なる材料でできている。
例９は例１―８のうちの任意の１つの電子アセンブリを含み、第１の電子コンポーネント及び第２の電子コンポーネントのうちの少なくとも１つはダイである。
例１０は、表面及び裏面を有する第１の基板と、第１の基板の表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第１の電子コンポーネントと、表面及び裏面を有する第２の基板と、第２の基板の表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第２の電子コンポーネントと、パッケージング層と、を含む電子パッケージを含み、第１の基板の裏面は第２の基板の裏面に直接取り付けられて電子アセンブリを形成し、電子アセンブリはパッケージング層内に埋め込まれて電子パッケージを形成する。
例１１は例１０の電子パッケージを含み、電子アセンブリの一部分はパッケージング層から露出している。
例１２は例１０―１１のうちの任意の１つの電子パッケージを含み、電子アセンブリはパッケージング層内に完全に埋め込まれる。
例１３は例１０―１２のうちの任意の１つの電子パッケージを含み、パッケージング層はボールグリッドアレイラミネートである。
例１４は例１０―１３のうちの任意の１つの電子パッケージを含み、パッケージング層は組み込み型ウェハレベルボールグリッドアレイである。
例１５は例１０―１４のうちの任意の１つの電子パッケージを含み、パッケージング層は複数の組み込み型ウェハレベルボールグリッドアレイを含む。
例１６は、例１０―１５のうちの任意の１つの電子パッケージを含み、パッケージング層に取り付けられた第３の電子コンポーネントをさらに含む。
例１７は例１０―１６のうちの任意の１つの電子パッケージを含み、第３の電子コンポーネントは、パッケージング層に取り付けられた表面実装電子デバイスである。
例１８は例１０―１７のうちの任意の１つの電子パッケージを含み、第３の電子コンポーネントはパッケージング層にワイヤボンディングされる。
例１９は例１０―１８のうちの任意の１つの電子パッケージを含み、第３の電子コンポーネントは複数のフリップチップ電子バンプを用いてパッケージング層に取り付けられる。
例２０は、第１の電子パッケージ及び第２の電子パッケージを含む電子システムを含み、第１の電子パッケージは、（ｉ）表面及び裏面を有する第１の基板と、第１の基板の表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第１の電子コンポーネント、（ｉｉ）表面及び裏面を有する第２の基板と、第２の基板の表面に取り付けられた少なくとも1つの電子デバイスと、を含む第２の電子コンポーネント、及び（ｉｉｉ）第１のパッケージング層を含み、第２の電子パッケージは、少なくとも１つの電子コンポーネントを含み、第１の基板の裏面は第２の基板の裏面に直接取り付けられて電子アセンブリを形成し、電子アセンブリは第１のパッケージング層内に埋め込まれて第１の電子パッケージを形成し、第２の電子パッケージは第１の電子パッケージの上にスタックされるか、または第１の電子パッケージの下に配置される。
例２１は例２０の電子システムを含む。第２の電子パッケージは第２のパッケージング層を含み、第２の電子アセンブリは第２のパッケージング層内に埋め込まれて、第１の電子パッケージの上にスタックされる、または第１の電子パッケージの下に配置される第２の電子パッケージを形成する。
例２２は例２０―２１のうちの任意の１つの電子システムを含み、第２の電子パッケージは、（ｉ）表面及び裏面を有する第３の基板と、第３の基板の表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第３の電子コンポーネント、（ｉｉ）表面及び裏面を有する第４の基板と、第４の基板の表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第４の電子コンポーネント、及び（ｉｉｉ）第２のパッケージング層を含み、第４の基板の裏面は第３の基板の裏面に直接取り付けられて第２の電子アセンブリを形成し、第２の電子アセンブリは第２のパッケージング層内に埋め込まれて、第１の電子パッケージ上にスタックされる、または第１の電子パッケージの下に配置される第２の電子パッケージを形成する。
例２３は例２０―２２のうちの任意の１つの電子システムを含み、第１のパッケージング層及び第２のパッケージング層は、複数の異なるタイプのパッケージング層である。
例２４は例２０―２３のうちの任意の１つの電子システムを含む。第１のパッケージング層及び第２のパッケージング層のうちの少なくとも１つはボールグリッドアレイラミネートである。
例２５は、表面及び裏面を有する第１の基板と、第１の基板の表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第１の電子コンポーネントを用意する段階と、表面及び裏面を有する第２の基板と、第２の基板の表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第２の電子コンポーネントを用意する段階と、電子アセンブリを形成すべく、第１の基板の裏面を第２の基板の裏面に直接取り付ける段階と、を含む方法を含む。
例２６は例２５の方法を含み、電子アセンブリを形成すべく、第１の基板の裏面を第２の基板の裏面に直接取り付ける段階は、第１の基板の裏面を第２の基板の裏面に直接接着する段階を含む。
例２７は例２５―２６のうちの任意の１つの方法を含み、表面及び裏面を有する第３の基板と、第３の基板の表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第３の電子コンポーネントを用意する段階と、電子アセンブリを形成すべく、第３の基板の裏面を第１の基板の裏面に直接取り付ける段階と、をさらに含む。
例２８は例２５―２７のうちの任意の１つの電子パッケージを含み、第１の電子コンポーネントを用意する段階は第１のダイを用意する段階を含む。
本電子デバイス、はんだ組成物、及び関連する方法のこれらの、及び他の複数の例及び複数の特徴は詳細な説明において部分的に説明されるであろう。
この概要は本主題の複数の非限定的な例を提供することが意図される。排他的または包括的な説明を提供する意図はない。詳細な説明は、複数の方法に関する更なる情報を提供すべく含まれる。
上述した詳細な説明は、詳細な説明の一部を形成する添付の複数の図面の複数の参照を含む。複数の図面は、例示として、本発明を実施可能な複数の具体的実施形態を示す。これらの実施形態は、本明細書で、複数の「例」とも呼ばれる。そのような複数の例は、示し、または説明したものに加えて複数の要素を含む。しかし、本発明者らは、示し、または説明したそれらの要素のみが提供される複数の実施例を検討もする。さらに、本発明者らは、本明細書で示し、または説明した、特定の例（または、１または複数のそれらの態様）、または複数の他の例（または、１または複数のそれらの態様）、のいずれかに関して、示し、または説明したそれらの要素の任意の組み合わせまたは置き換え（または、１または複数のそれらの態様）を用いて複数の実施例を検討もする。
この文書内において、特許文献においては一般的であるように、「１つの」（「ａ」または「ａｎ」）という用語は、「少なくとも１つ」または「１または複数」の任意の他の複数の例または使用から独立して、１の、または１より大きいものを含むべく用いられる。この文書内において、「または」（「ｏｒ」）という用語は非排他的なものを示すべく用いられ、別途示さない限り、「ＡまたはＢ」は、「ＡでありＢでない」、「ＢでありＡでない」及び「Ａ及びＢ」を含むようにする。この文書において、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「ここで（ｉｎ ｗｈｉｃｈ）」という用語は、それぞれ「備える（ｃｏｍｐｒｉｓｉｎｇ）」及び「ここで（ｗｈｅｒｅｉｎ）」という用語の平易な英語による等価物として用いられる。またさらに、以下の特許請求の範囲においては、「含む（ｉｎｃｌｕｄｉｎｇ）」及び「備える（ｃｏｍｐｒｉｓｉｎｇ）」という用語は制限のないものである。すなわち、請求項における、そのような用語の後に挙げられるものに加えて、複数の要素を含むシステム、デバイス、物品、構成物、形成物、またはプロセスもまた、その特許請求の範囲内に含まれると見做される。さらに、以下の複数の特許請求の範囲において、「第１」、「第２」、及び「第３」、等という用語は、単なるラベルとして用いられるのであって、それらの対象に数的な要件を課すことは意図されない。
上記の説明は、例示なものであって、限定的なものであるとは意図されない。例えば、複数の上述の例（または、１または複数のそれらの態様）を、互いに組み合わせて用いてよい。当業者などが上記の説明を検討して、他の複数の実施形態を使用することが可能である。
要約は３７Ｃ．Ｆ．Ｒ．１．７２（ｂ）に準拠して提供されて、読者は技術的開示の特質を迅速に理解できるようになっている。要約は、それを特許請求の範囲または意味を解釈または限定するためには用いないという理解のもとに提出される。
さらに、上記の詳細な説明においては、本開示を合理化すべく、様々な特徴がまとめられグループ化されていると考えられる。このことは、未請求の開示された特徴が、いずれの請求項にとっても不可欠であることを意図すると解釈されるべきではない。むしろ、本発明の主題は、特定の開示された実施形態の全ての特徴よりも少ないところにあってよい。したがって、以下の特許請求の範囲は、各々の請求項が別個の実施形態として独立して本明細書によって詳細な説明に組み込まれており、そのような複数の実施形態は、様々な組み合わせまたは置き換えにおいて互いに組み合わされることが可能であると考えられる。本発明の範囲は、そのような特許請求の範囲が権利を与えられる等価物の全範囲と共に、添付の特許請求の範囲を参照して決定されるべきである。
［項目１］
表面及び裏面を有する第１の基板と、前記第１の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第１の電子コンポーネントと、
表面及び裏面を有する第２の基板と、前記第２の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第２の電子コンポーネントと、を備え、
前記第１の基板の前記裏面は、前記第２の基板の前記裏面に直接取り付けられる
電子アセンブリ。
［項目２］
前記第１の基板の前記裏面は、前記第２の基板の前記裏面に直接接着される
項目１に記載の電子アセンブリ。
［項目３］
前記1つの電子デバイスは、前記第１の基板の前記表面上または前記第２の基板の前記表面上にある能動電子デバイスである
項目１または２に記載の電子アセンブリ。
［項目４］
前記１つの電子デバイスは、前記第１の基板の前記表面上または前記第２の基板の前記表面上にある受動電子デバイスである
項目１から３の何れか一項に記載の電子アセンブリ。
［項目５］
前記第１の基板及び前記第２の基板のうちの少なくとも１つはシリコン基板である
項目１から４の何れか一項に記載の電子アセンブリ。
［項目６］
前記第１の基板及び前記第２の基板のうちの少なくとも１つはガラス基板である
項目１から４の何れか一項に記載の電子アセンブリ。
［項目７］
表面及び裏面を有する第３の基板と、前記第３の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第３の電子コンポーネントをさらに含み、
前記第３の基板の前記裏面は前記第１の基板の前記裏面に直接取り付けられる
項目１から６の何れか一項に記載の電子アセンブリ。
［項目８］
前記第１の基板、前記第２の基板、及び前記第３の基板のうちの少なくとも１つは、前記第１の基板、前記第２の基板、及び前記第３の基板のうちの残りとは異なる材料で作られる
項目７に記載の電子アセンブリ。
［項目９］
前記第１の電子コンポーネント及び前記第２の電子コンポーネントのうちの少なくとも１つはダイである
項目１から８の何れか一項に記載の電子アセンブリ。
［項目１０］
電子パッケージであって、表面及び裏面を有する第１の基板と、前記第１の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第１の電子コンポーネントと、
表面及び裏面を有する第２の基板と、前記第２の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第２の電子コンポーネントと、
パッケージング層と、を備え、
前記第１の基板の前記裏面は前記第２の基板の前記裏面に直接取り付けられて電子アセンブリを形成し、
前記電子アセンブリは前記パッケージング層内に埋め込まれて前記電子パッケージを形成する
電子パッケージ。
［項目１１］
前記電子アセンブリの一部分は前記パッケージング層から露出している
項目１０に記載の電子パッケージ。
［項目１２］
前記電子アセンブリは前記パッケージング層内に完全に埋め込まれる
項目１０に記載の電子パッケージ。
［項目１３］
前記パッケージング層はボールグリッドアレイラミネートである
項目１０から１２の何れか一項に記載の電子パッケージ。
［項目１４］
前記パッケージング層は組み込み型ウェハレベルボールグリッドアレイである
項目１０から１２の何れか一項に記載の電子パッケージ。
［項目１５］
前記パッケージング層は複数の組み込み型ウェハレベルボールグリッドアレイを含む
項目１４に記載の電子パッケージ。
［項目１６］
前記パッケージング層に取り付けられた第３の電子コンポーネントをさらに備える
項目１０から１２の何れか一項に記載の電子パッケージ。
［項目１７］
前記第３の電子コンポーネントは前記パッケージング層に取り付けられた表面実装電子デバイスである
項目１６に記載の電子パッケージ。
［項目１８］
前記第３の電子コンポーネントは前記パッケージング層にワイヤボンディングされる
項目１６に記載の電子パッケージ。
［項目１９］
前記第３の電子コンポーネントは、複数のフリップチップ電子バンプを用いて前記パッケージング層に取り付けられる
項目１６に記載の電子パッケージ。
［項目２０］
第１の電子パッケージ及び第２の電子パッケージを備える電子システムであって、
前記第１の電子パッケージは、（ｉ）表面及び裏面を有する第１の基板と、前記第１の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第１の電子コンポーネント、（ｉｉ）表面及び裏面を有する第２の基板と、前記第２の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第２の電子コンポーネント、及び（ｉｉｉ）第１のパッケージング層を含み、
前記第２の電子パッケージは少なくとも１つの電子コンポーネントを含み、
前記第１の基板の前記裏面は前記第２の基板の前記裏面に直接取り付けられて電子アセンブリを形成し、
前記電子アセンブリは前記第１のパッケージング層内に埋め込まれて前記第１の電子パッケージを形成し、
前記第２の電子パッケージは前記第１の電子パッケージ上にスタックされるか、または前記第１の電子パッケージの下に配置される
電子システム。
［項目２１］
前記第２の電子パッケージは（ｉ）表面及び裏面を有する第３の基板と、前記第３の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第３の電子コンポーネント、（ｉｉ）表面及び裏面を有する第４の基板と、前記第４の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第４の電子コンポーネント、及び（ｉｉｉ）第２のパッケージング層を含み、
前記第４の基板の前記裏面は前記第３の基板の前記裏面に直接取り付けられて第２の電子アセンブリを形成し、
前記第２の電子アセンブリは前記第２のパッケージング層内に埋め込まれて、前記第１の電子パッケージ上にスタックされるか、または前記第１の電子パッケージの下に配置される前記第２の電子パッケージを形成する
項目２０に記載の電子システム。
［項目２２］
電子アセンブリを形成する方法であって、表面及び裏面を有する第１の基板と、前記第１の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第１の電子コンポーネントを用意する段階と、
表面及び裏面を有する第２の基板と、前記第２の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第２の電子コンポーネントを用意する段階と、
電子アセンブリを形成すべく、前記第１の基板の前記裏面を前記第２の基板の前記裏面に直接取り付ける段階と、を備える
方法。
［項目２３］
電子アセンブリを形成すべく、前記第１の基板の前記裏面を前記第２の基板の前記裏面に直接取り付ける段階は、前記第１の基板の前記裏面を前記第２の基板の前記裏面に直接接着する段階を含む
項目２２に記載の方法。
［項目２４］
表面及び裏面を有する第３の基板と、前記第３の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第３の電子コンポーネントを用意する段階と、
前記電子アセンブリを形成すべく、前記第３の基板の前記裏面を前記第１の基板の前記裏面に直接取り付ける段階と、をさらに備える
項目２２または２３に記載の方法。
［項目２５］
第１の電子コンポーネントを用意する段階は第１のダイを用意する段階を含む
項目２２から２４の何れか一項に記載の方法。

Claims (16)

  1. 電子パッケージであって、
    表面及び裏面を有する第１の基板、及び前記第１の基板の前記表面上に取り付けられた少なくとも1つの第１電子デバイスを含む第１の電子コンポーネント、並びに表面及び裏面を有する第２の基板、及び前記第２の基板の前記表面上に取り付けられた少なくとも1つの第２電子デバイスを含む第２の電子コンポーネントを有し、前記第１の基板の前記裏面が前記第２の基板の前記裏面に直接取り付けられた電子アセンブリと、
    前記少なくとも１つの第１電子デバイスの、前記第１の基板の前記表面上に取り付けられた面とは反対側の面に配置された第１の銅ポストと、
    前記少なくとも１つの第２電子デバイスの、前記第２の基板の前記表面上に取り付けられた面とは反対側の面に配置された第２の銅ポストと、
    前記電子アセンブリ、前記第１の銅ポスト、及び第２の銅ポストが埋め込まれたパッケージング層と、を備え、
    前記パッケージング層は、
    前記電子アセンブリを覆い、前記第１の銅ポストの少なくとも一部及び第２の銅ポストの少なくとも一部を露出するモールドと、
    前記モールドの前記第１の銅ポストの少なくとも一部が露出する面に配置され、前記第１の銅ポストと電気的に接続される第１の再配線層と、
    前記モールドの前記第２の銅ポストの少なくとも一部が露出する面に配置され、前記第２の銅ポストと電気的に接続される第２の再配線層と、
    前記モールドを貫通し、前記第１の再配線層と前記第２の再配線層とを電気的に接続するスルーモールドビアと
    を有する、電子パッケージ。
  2. 前記電子アセンブリは前記パッケージング層内に完全に埋め込まれる
    請求項１に記載の電子パッケージ。
  3. 前記パッケージング層はボールグリッドアレイラミネートである
    請求項１または２に記載の電子パッケージ。
  4. 前記パッケージング層は組み込み型ウェハレベルボールグリッドアレイである
    請求項１または２に記載の電子パッケージ。
  5. 前記パッケージング層は複数の組み込み型ウェハレベルボールグリッドアレイを含む
    請求項４に記載の電子パッケージ。
  6. 前記パッケージング層に取り付けられた第３の電子コンポーネントをさらに備える
    請求項１または２に記載の電子パッケージ。
  7. 前記第３の電子コンポーネントは前記パッケージング層に取り付けられた表面実装電子デバイスである
    請求項６に記載の電子パッケージ。
  8. 前記第３の電子コンポーネントは前記パッケージング層にワイヤボンディングされる
    請求項６に記載の電子パッケージ。
  9. 前記第３の電子コンポーネントは、複数のフリップチップ電子バンプを用いて前記パッケージング層に取り付けられる
    請求項６に記載の電子パッケージ。
  10. 第１の電子パッケージ及び第２の電子パッケージを備える電子システムであって、
    前記第１の電子パッケージは、
    表面及び裏面を有する第１の基板、及び前記第１の基板の前記表面上に取り付けられた少なくとも1つの第１電子デバイスを含む第１の電子コンポーネント、並びに表面及び裏面を有する第２の基板、及び前記第２の基板の前記表面上に取り付けられた少なくとも1つの第２電子デバイスを含む第２の電子コンポーネントを有し、前記第１の基板の前記裏面が前記第２の基板の前記裏面に直接取り付けられた電子アセンブリと、
    前記少なくとも１つの第１電子デバイスの、前記第１の基板の前記表面上に取り付けられた面とは反対側の面に配置された第１の銅ポストと、
    前記少なくとも１つの第２電子デバイスの、前記第２の基板の前記表面上に取り付けられた面とは反対側の面に配置された第２の銅ポストと、
    前記電子アセンブリ、前記第１の銅ポスト、及び第２の銅ポストが埋め込まれた第１のパッケージング層と
    を含み、
    前記第２の電子パッケージは少なくとも１つの電子コンポーネントを含み、
    前記第２の電子パッケージは前記第１の電子パッケージ上にスタックされるか、または前記第１の電子パッケージの下に配置され、
    前記第１のパッケージング層は、
    前記電子アセンブリを覆い、前記第１の銅ポストの少なくとも一部及び前記第２の銅ポストの少なくとも一部を露出するモールドと、
    前記モールドの前記第１の銅ポストの少なくとも一部が露出する面に配置され、前記第１の銅ポストと電気的に接続される第１の再配線層と、
    前記モールドの前記第２の銅ポストの少なくとも一部が露出する面に配置され、前記少なくとも１つ第２の銅ポストと電気的に接続される第２の再配線層と、
    前記モールドを貫通し、前記第１の再配線層と前記第２の再配線層とを電気的に接続するスルーモールドビアと
    を有する、電子システム。
  11. 前記第２の電子パッケージは（ｉ）表面及び裏面を有する第３の基板と、前記第３の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第３の電子コンポーネント、（ｉｉ）表面及び裏面を有する第４の基板と、前記第４の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第４の電子コンポーネント、及び（ｉｉｉ）第２のパッケージング層を含み、
    前記第４の基板の前記裏面は前記第３の基板の前記裏面に直接取り付けられて第２の電子アセンブリを形成し、
    前記第２の電子アセンブリは前記第２のパッケージング層内に埋め込まれて、前記第１の電子パッケージ上にスタックされるか、または前記第１の電子パッケージの下に配置される前記第２の電子パッケージを形成する
    請求項１０に記載の電子システム。
  12. 電子アセンブリを含む電子パッケージを形成する方法であって、
    表面及び裏面を有する第１の基板、及び前記第１の基板の前記表面上に取り付けられた少なくとも1つの第１電子デバイスを含む第１の電子コンポーネント、並びに前記少なくとも１つの第１電子デバイスの、前記第１の基板の前記表面上に取り付けられた面とは反対側の面に配置された第１の銅ポストを用意する段階と、
    表面及び裏面を有する第２の基板、及び前記第２の基板の前記表面上に取り付けられた少なくとも1つの第２電子デバイスを含む第２の電子コンポーネント、並びに前記少なくとも１つの第２電子デバイスの、前記第２の基板の前記表面上に取り付けられた面とは反対側の面に配置された第２の銅ポストを用意する段階と、
    電子アセンブリを形成すべく、前記第１の基板の前記裏面を前記第２の基板の前記裏面に直接取り付ける段階と、
    前記電子アセンブリをキャリア上に配置する段階と、
    前記電子アセンブリをオーバモールドしてモールドを形成する段階と、
    前記キャリアを除去する段階と、
    前記モールドをエッチングしてスルーモールドビアを形成する段階と、
    前記スルーモールドビアに金属を充填する段階と、
    前記第２の銅ポスト及び前記スルーモールドビアを電気的に接続するべく、前記モールドの前記第２の銅ポストが露出する面に、第１の再配線層を形成する段階と、
    前記第１の銅ポスト及び前記スルーモールドビアを露出させるべく、前記モールドを研磨する段階と、
    前記第１の銅ポスト及び前記スルーモールドビアを電気的に接続するべく、前記モールドの前記第１の銅ポストが露出する面に、第２の再配線層を形成する段階と
    を備える、方法。
  13. 電子アセンブリを形成すべく、前記第１の基板の前記裏面を前記第２の基板の前記裏面に直接取り付ける段階は、前記第１の基板の前記裏面を前記第２の基板の前記裏面に直接接着する段階を含む
    請求項１２に記載の方法。
  14. 表面及び裏面を有する第３の基板と、前記第３の基板の前記表面上に取り付けられた少なくとも1つの電子デバイスと、を含む第３の電子コンポーネントを用意する段階と、
    前記電子アセンブリを形成すべく、前記第３の基板の前記裏面を前記第１の基板の前記裏面に直接取り付ける段階と、をさらに備える
    請求項１２または１３に記載の方法。
  15. 第１の電子コンポーネントを用意する段階は第１のダイを用意する段階を含む
    請求項１２から１４の何れか一項に記載の方法。
  16. 前記第２の再配線層にモールドを形成する段階と、
    前記第１の再配線層に設けられた複数のＩ／Ｏパッドにはんだボールまたははんだバンプを取り付ける段階と
    を備える、請求項１２から１５の何れか一項に記載の方法。
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