KR101723003B1 - 적층된 전자 컴포넌트를 포함하는 전자 어셈블리 - Google Patents

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KR101723003B1
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한스-요아힘 바르스
레인하르드 만코프
스벤 알베르스
토르스텐 메이어
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인텔 아이피 코포레이션
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Abstract

전자 어셈블리는 전면 및 후면을 갖는 제 1 기판과 제 1 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 1 전자 컴포넌트와, 전면 및 후면을 갖는 제 2 기판과 제 2 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 2 전자 컴포넌트를 포함하고, 제 1 기판의 후면은 제 2 기판의 후면에 직접 부착된다.

Description

적층된 전자 컴포넌트를 포함하는 전자 어셈블리{ELECTRONIC ASSEMBLY THAT INCLUDES STACKED ELECTRONIC COMPONENTS}
본원에서 설명된 실시예는 일반적으로 전자 어셈블리에 관한 것이고, 더 구체적으로는 적층된(stacked) 전자 컴포넌트를 포함하는 전자 어셈블리에 관한 것이다.
통상적으로 (다른 물리적 및 전기적 파라미터들 중에서도) 칩 및 패키지 영역 및 높이에 대한 엄격한 제한이 존재하기 때문에 모바일 제품(예를 들어, 모바일 폰, 스마트 폰, 태블릿 컴퓨터 등)은 사용가능한 공간이 매우 제한적이다. 따라서, 시스템 보드(예를 들어, PCB(printed circuit board)) 상에서 전자 컴포넌트(예를 들어, 패키징된 칩 또는 개별 디바이스, IPD(integrated passive device), SMD(surface mount device) 등)의 크기를 축소시키는 것이 매우 중요하다.
통상적으로, 전자 칩, IC(integrated circuit) 또는 IPD(integrated passive device)는 이들의 각각의 기판의 오직 하나의 측면(예를 들어, 전면) 상에서 이들의 기능적인 요소 또는 기능적인 디바이스를 갖는다. 하나의 예외는 기판의 후면이 공통 접지(즉, 전기적 관리)로서 사용되는 경우이다. 다른 예외는 기판의 후면이 히트 싱크(즉, 열적 관리)로서 사용되는 경우이다.
도 1은 예시의 종래 기술 전자 컴포넌트(1)를 도시한다. 본원에서 사용된 바와 같이, 전자 컴포넌트는 (다른 디바이스들 중에서도) IC(integrated circuit) 또는 IPD(integrated passive device)를 포함한다. 도 2는 쓰루 실리콘(through silicon) 또는 쓰루 기판 비아(through substrate vias;TSV)(3)를 포함하는 다른 예시의 종래 기술 전자 컴포넌트(2)를 도시한다. 도 2에 도시된 예시의 종래 기술 전자 컴포넌트(2)에서, 실리콘 인터포저 또는 칩의 후면은 TSV(3)를 재배선층(a redistribution layer;RDL)(4) 및 지정된 I/O 패드에 접속시키는데 사용될 수 있다. 일례로서, I/O 패드는 다양한 알려진 제조 기술(예를 들어, FC(filp-chip), μ-FC(micro flip-chip) 패드 또는 구리 필러(Cu pillar) 등)에 의해 형성될 수 있다.
전통적인 전자 컴포넌트에서 개별적인 기판의 일 측면의 사용은 시스템 보드(예를 들어, PCB) 상에서 상당한 양의 공간의 소비를 초래한다. 또한, 전통적인 전자 컴포넌트는 통상적으로, 특히 여러 칩, IPD 또는 SMD가 다른 것의 상부에 어셈블링되고/거나 적층되는 것이어야 할 때, 이들을 모바일 제품의 하우징 내에 맞추기 더 어렵게 만드는 상당한 양의 높이를 필요로 한다.
도 1은 예시의 종래 기술 전자 컴포넌트를 도시한다.
도 2은 쓰루 실리콘(through silicon) 또는 쓰루 기판 비아(through substrate vias;TSV)를 포함하는 다른 예시의 종래 기술 전자 컴포넌트를 도시한다.
도 3은 예시의 전자 어셈블리를 도시한다.
도 4는 다른 예시의 전자 어셈블리를 도시한다.
도 5a 내지 도 5b는 도 3에서 도시된 전자 어셈블리를 포함하는 예시의 전자 패키지를 도시한다.
도 6a 내지 도 6d는 다른 예시의 전자 패키지 및 도 3에서 도시된 전자 어셈블리를 포함하는 전자 패키지를 제조하기 위한 프로세스 흐름을 도시한다.
도 7은 도 3에서 도시된 전자 어셈블리를 포함하는 예시의 전자 시스템을 도시한다.
도 8은 전자 어셈블리를 형성하기 위해 전자 컴포넌트를 적층하는 방법을 도시하는 흐름도이다.
도 9는 본원에서 설명된 전자 어셈블리 및/또는 전자 패키지를 포함하는 전자 장치의 블록도이다.
다음의 설명 및 도면은 당업자가 특정 실시예를 실시하는 것을 가능하게 하도록 이들을 충분히 도시한다. 다른 실시예는 구조적, 로직적, 전기적, 프로세스 및 다른 변경을 통합할 수 있다. 일부 실시예의 부분 및 피쳐는 다른 실시예의 그것에 포함되거나 대체될 수 있다. 청구항에 제시된 실시예는 이들 청구항과 동등한 모든 가능한 것을 포함한다.
본 명세서에서 사용된 것과 같은, "수평"과 같은 방향 용어는 웨이퍼 또는 기판의 방향과는 상관없이, 웨이퍼 또는 기판의 통상적인 평면 또는 표면에 대해 평행인 평면과 관련하여 정의된다. "수직"이라는 용어는 위에서 정의된 것과 같은 수평에 대해 수직적인 방향을 지칭한다. "상", "측"("측벽"에서와 같이), "상위", "하위", "위", 및 "아래"와 같은 전치사는 웨이퍼 또는 기판의 방향과 상관없이, 웨이퍼 또는 기판의 상면 상에 존재하는 통상적인 평면 또는 표면과 관련하여 정의된다.
본원에서 설명된 전자 어셈블리는 라미네이트(a laminate)(또는 일부 다른 타입의 패키징 층)로 다이를 임베딩하는 것 이전에 둘 이상의 전자 컴포넌트(예를 들어, 다이)의 백투백(back-to-back) 부착을 포함한다. 둘 이상의 전자 컴포넌트의 백투백 부착은 전자 컴포넌트를 포함하는 전자 어셈블리에 대한 패키징 옵션을 최적화하는 역할을 수행할 수 있다.
또한, 둘 이상의 전자 컴포넌트의 백투백 부착은 각각의 개별적인 전자 컴포넌트의 후면 상에서 이전에 "낭비된 영역"을 활용한다. 따라서, 전자 어셈블리 영역 당 기능적 디바이스 또는 회로의 양은 기판의 일 측면 만을 사용하는 전통적인 전자 어셈블리와 비교하여 두 배가 될 수 있다.
또한, 시스템 보드 상에서 가치있는 영역은 절약될 수 있고/거나 본원에서 설명된 전자 어셈블리를 포함하는 전자 패키지의 높이는 전통적인 적층 기술(예를 들어, PoP(package-on-package))과 비교하여 축소될 수 있다. 본원에서 설명된 전자 어셈블리는 또한 상이한 기능적 다이가 함께 더 가까워지는 것을 가능하게 하여 전자 어셈블리를 형성하는 전자 컴포넌트들(및 전자 어셈블리를 포함하는 전자 패키지들) 사이의 기생(parasitic)을 감소시킨다.
본원에서 설명된 전자 어셈블리는 백투백 장착 전자 컴포넌트의 각각의 전면 상에서 기능적 디바이스를 포함할 수 있다. 따라서, 기능적 디바이스는 사실상 전자 어셈블리의 전면 및 후면 상에 장착된다.
기능적 디바이스의 예시들은 트랜지스터, 다이오드, CMOS에 따른 전자 회로 요소, 바이폴라, BiCMOS, 아날로그/믹스 신호, RF, 전력 반도체 DRAM, SRAM, 또는 NVM 메모리 기술을 포함하지만, 이에 제한되지 않는다. 또한, 선택적인 패시브 디바이스는 본원에서 설명된 전자 어셈블리의 각각의 전면 및 후면 상에 장착될 수 있다. 예시의 선택적인 패시브 디바이스는, FEOL 또는 BEOL 프로세싱 중의, 저항기, 캐패시터(MOS 캡, MIM 캡, 합금 캡) 및 인덕터(코일)을 포함하지만, 이에 제한되지 않는다.
위에서 논의된 바와 같이, 전자 어셈블리의 전면 및 후면 상에 기능적 디바이스를 장착하는 것의 하나의 잠재적인 장점은 상대적으로 많은 수의 기능적 디바이스가 전자 패키지 내에서 주어진 영역 및/또는 부피에 포함될 수 있다는 것이다. 전자 어셈블리의 전면 및 후면 상에 기능적 디바이스를 장착하는 것의 다른 잠재적인 장점은 이러한 전자 어셈블리가 전자 패키지에 포함될 상이한 기술 세대(예를 들어, 20nm, 40nm, 65nm 등 CMOS)의 혼합을 가능하게 하는 것을 더 용이하게 할 수 있다는 것이다. 또한, 전자 어셈블리의 전면 및 후면 상에 기능적 디바이스를 장착하는 것은 전자 어셈블리를 포함하는 전자 패키지에 포함될 상이한 제조 기술(예를 들어, CMOS 로직, DRAM, NVM 메모리, 바이폴라, 아날로그/믹스 신호, RF, 전력 반도체 기술 등 및 다양한 패시브 디바이스)의 혼합을 가능하게 하는 것을 더 용이하게 할 수 있다는 것이다.
전자 어셈블리의 전면 및 후면 상에 기능적 디바이스를 장착하는 것은 또한 전자 어셈블리를 형성하는 다양한 전자 컴포넌트의 제조가능성을 향상시킬 수 있다. 다양한 전자 컴포넌트의 향상된 제조가능성에 대한 한가지 가능한 이유는 지정된 최적인 제조 조건이 전자 어셈블리를 형성하는 개별적인 전자 컴포넌트(예를 들어, 다이)를 제조하는데 사용될 수 있다는 것이다.
도 3은 예시의 전자 어셈블리(10)를 도시한다. 전자 어셈블리(10)는 전면(13) 및 후면(14)을 갖는 제 1 기판(12), 및 제 1 기판(12)의 전면(13) 상에 장착되는 적어도 하나의 전자 디바이스(15)를 포함하는 제 1 전자 컴포넌트(11)를 포함한다.
전자 어셈블리(10)는 전면(23) 및 후면(24)을 갖는 제 2 기판(22), 및 제 2 기판(22)의 전면(23) 상에 장착되는 적어도 하나의 전자 디바이스(25)를 포함하는 제 2 전자 컴포넌트(21)를 더 포함한다.
제 1 기판(12)의 후면(14)은 제 2 기판(22)의 후면(24)에 직접 부착된다. 일부 형태에서, 제 1 기판(12)의 후면(14)은 제 2 기판(22)의 후면(24)에 (예를 들어, 글루잉(gluing), 직접 실리콘 대 실리콘 본딩, 음이온 본딩 등에 의해) 직접 접착된다.
현재 알려져 있거나 미래에 발견되는 임의의 방식으로 제 1 기판(12)의 후면(14)은 제 2 기판(22)의 후면(24)에 직접 부착될 수 있다는 것에 유의해야한다. 제 1 기판(12)의 후면(14)이 제 2 기판(22)의 후면(24)에 직접 부착되는 방식은 (다른 인수들 중에서도) 전자 어셈블리가 사용되는 전자 컴포넌트(11, 21)의 타입에 부분적으로 의존할 것이다.
전자 어셈블리(10)의 일부 예시적인 형태에서, 제 1 기판(12) 및 제 2 기판(22) 중 적어도 하나는 실리콘 기판이다. 전자 어셈블리(10)의 또 다른 예시의 형태에서, 제 1 기판(12) 및 제 2 기판(22) 중 적어도 하나는 유리 기판이다. 제 1 기판(12) 및 제 2 기판(22)에 대한 다른 예시의 재료는, 실리콘, 유리, SOI(silicon on isolator), SiC(silicon carbide), 갈륨 비소(gallium arsenide), 유기 기판 및 라미네이트 등을 포함하지만, 이에 제한되지 않는다. 제 1 기판(12) 및 제 2 기판(22)은 동일한 재료 또는 상이한 재료가 될 수 있음에 유의해야한다.
부분적으로 위에서 논의된 바와 같이, 제 2 기판(22)의 후면(24)에 직접 제 1 기판(12)의 후면(14)을 부착하는 것은, 전자 어셈블리(10)가 전자 어셈블리(10)에 의해 점유된 주어진 영역에 대한 전자 컴포넌트의 밀도를 본질적으로 배가(doubling) 하게 하는 것을 가능하게 할 수 있다. 주어진 영역에 대한 전자 컴포넌트의 밀도를 잠재적으로 배가하는 것은, 전자 어셈블리(10)가 전자 어셈블리(10)를 포함하는 더 작고, 빠르며 더 강력한 전자 패키지를 생성하는 것을 가능하게 할 수 있다.
또한, 전자 어셈블리(10)에서 활용될 수 있는 개별적인 전자 컴포넌트(예를 들어, 로직 다이, 메모리, RF, 아날로그 믹스 신호 다이, 패시브 디바이스, IPD(intgrated passive device), 센서, 광학 데이터 전송의 컴포넌트 등)는 최적화된 프로세싱 기술(예를 들어, 어드밴스드(advanced) CMOS, BICMOS, 바이폴라, RF, 아날로그/믹스 신호, DRAM-, SRAM- 또는 비휘발성(NVM) 메모리 기술, 센서 기술 등)에 의해 제조될 수 있다. 개별적인 전자 컴포넌트는 또한 전자 어셈블리(10)의 부분인 각각의 전자 컴포넌트에 대해 최적화된 기판(예를 들어, 표준 또는 고 저항 Si 기판, GaAs, Ⅲ/V 기판, Ⅱ/VI 기판, 유전체 기판 등)을 이용할 수 있다.
도 4는 전자 어셈블리(10)에 대한 다른 예시의 형태를 도시한다. 도 4에서 도시된 바와 같이, 전자 어셈블리(10)는 전면(33) 및 후면(34)을 갖는 제 3 기판(32), 및 제 3 기판(32)의 전면(33) 상에 장착되는 적어도 하나의 전자 디바이스(35)를 포함하는 제 3 전자 컴포넌트(31)를 더 포함할 수 있다. 도 4에 도시된 전자 어셈블리(10)의 예시적인 형태에서, 제 3 기판(32)의 후면(34)은 제 1 기판(12)의 후면(14)에 직접 부착될 수 있다.
도 4에 도시된 전자 어셈블리(10)의 다른 예시의 형태에서, 제 3 기판(32)의 후면(34)은 제 2 기판(22)의 후면(24)에 직접 부착될 수 있다. 또한, 도 4는 오직 제 2 및 제 3 전자 컴포넌트(21, 31)만을 도시하지만, 추가적인 전자 컴포넌트는 전자 어셈블리(10)의 전체 구성에 따라 제 1 기판(12)의 후면(14)에 직접 부착되거나 제 2 기판(22)의 후면(24)에 직접 부착될 수 있다.
위에서 부분적으로 논의된 바와 같이, 제 1, 제 2 및 제 3 컴포넌트(11, 21, 31)의 각각은 동일한 기판 재료 또는 상이한 기판 재료(예를 들어, 표준 Si, 고 저항 Si, 유전체 기판, GaAs, Ⅲ/V 또는 Ⅱ/VI 기판 등)로부터 만들어질 수 있다. 또한, 전자 컴포넌트(11, 21, 31)의 일부 또는 모두는 상이한 크기가 될 수 있다.
도 5a 및 도 5b는 도 3에 도시된 전자 어셈블리(10)를 포함하는 예시의 전자 패키지(50)를 도시한다. 전자 패키지(50)는 패키징 층(56)을 더 포함한다. 전자 어셈블리(10)는 전자 패키지(50)를 형성하기 위해 패키징 층(56) 내에 임베딩된다. 현재 알려져 있는, 또는 미래에 발견되는 임의의 기술은 라미네이트 패키지에 다이를 임베딩하는데 사용되고, 전자 어셈블리(10)와 패키징 층(56) 사이의 전자 접속을 형성하는데 사용될 수 있음에 유의한다.
도 5a 및 도 5b에 도시된 전자 패키지(50)의 예시의 형태에서는, 전자 어셈블리(10)가 패키징 층(56) 내에 전체적으로 임베딩된다. 그러나, 전자 어셈블리(10)의 일부만이 패키징 층(56) 내에 임베딩되는 다른 형태의 전자 패키지(50)가 고려될 수도 있다.
도 5a에 도시된 전자 패키지(50)의 예시의 형태에서, 패키징 층(56)은 볼 그리드 어레이 라미네이트(a ball grid array laminate)이다. 전자 어셈블리(10)는 다른 타입의 패키징 층(예를 들어, 임베딩된 웨이퍼 레벨 볼 그리드 어레이, PCB 라미네이트 등)에 임베딩될 수도 있음에 유의해야한다. 또한, 패키징 층(56)은 상이한 타입의 패키징 층의 조합이 될 수 있고 복수의 동일한 타입의 패키징 층을 잠재적으로 포함할 수도 있다.
개별적인 패키지(예를 들어, 임베딩된 웨이퍼 레벨 패키지 등에서의 라미네이트 패키지, 재배선층-(RDL-)와이어 및 쓰루 몰드 비아(TMV)에서 상호접속 와이어 및 쓰루 비아)에 제공되는 와이어링 레벨 및 비아를 이용함으로써, 도 5 및 도 6에 도시된 바와 같이 전자 어셈블리(10)에서 백투백으로 부착된 상이한 전자 컴포넌트의 기능적 디바이스와 회로 사이의 전기적 접속을 구현하는 것이 가능할 수 있다. 또한, 개별적인 패키지의 기존 상호접속부 및 비아를 이용함으로써, 도 2에 도시된 바와 같이 종래 기술의 쓰루 실리콘 비아(TSV)의 다소 비싼 사용 및 제조를 회피하는 것이 가능할 수 있다.
도 5a 및 도 5b는 패키징 층(56)에 부착된 제 3 전자 컴포넌트(51)를 포함하는 예시의 전자 패키지(50)를 도시한다. 도 5a 및 도 5b는 패키징 층(56)에 상부에 부착되는 제 3 전자 컴포넌트(51)를 도시하고 있지만, 제 3 전자 컴포넌트(51)가 패키징 층(56)의 하부에 부착되는 다른 형태가 고려될 수도 있다. 또한, 전자 컴포넌트는 패키징 층(56)의 상부 및 하부에 부착될 수 있다.
패키징 층(56)에 부착되는 제 3 전자 컴포넌트(51)의 타입은 전자 패키지(50)의 전체 구성에 부분적으로 의존할 것이다. 예시로서, 도 5a에서의 제 3 전자 컴포넌트(51)는 패키징 층(56)에 부착되는 표면 장착 디바이스가 될 수 있으며, 반면 도 5b에서 제 3 전자 컴포넌트(51)는 패키징 층(56)에 본딩되는 플립 칩인 다이가 될 수 있다.
도 6a 내지 도 6d는 다양한 전자 패키지(50)를 위한 다른 예시의 전자 패키지(60) 및 잠재적 패키징 프로세스(즉, 어셈블리) 흐름을 도시한다.
도 6a는 예시의 전자 패키지(60) 어셈블리 프로세스의 시작을 도시한다. 프로세스는 (i) 캐리어 또는 접착 포일 상에 (구리(Cu) 패드 또는 구리 포스트(Cu-post)/필러(pillar)를 사용한) 전자 어셈블리(10)의 배치, (ii) 리콘 웨이퍼/패널(recon wafer/panel)을 구축하기 위한 전자 어셈블리(10)의 오버몰딩, (iii) 리콘 웨이퍼/패널로부터 캐리어 또는 접착 테이프의 제거, (iv) 리콘 웨이퍼의 팬아웃(fan-out) 영역에서 쓰루 몰드 비아(TMV)(62)의 부분적 드릴 또는 에치, (v) TMV(62)의 금속 충진, (vi) 전기적 접속(즉, RDL 상호 접속)을 TMV(62) 및 구리 패드 또는 제 2('하부') 전자 컴포넌트의 구리 패드 또는 구리 포스트에 제공하고 납땜 볼 또는 범프에 I/O 패드를 제공하는 후속(단일 또는 다중 레벨) RDL 층(61) 형성을 포함한다.
도 6b는 도 6a에 도시된 전자 패키지(60) 어셈블리 프로세스가 계속되는 것을 도시한다. 프로세스는 (i) 구리 포스트(64) 및 TMV(62)의 노출을 위해 몰드(63)를 연마하는 것을 더 포함한다.
전자 패키지(60) 어셈블리 프로세스에서의 이 포인트는 다양한 방식으로 계속될 수 있음에 유의해야한다. 예시의 전자 패키지(60) 어셈블리 프로세스가 계속되는 방식은 전자 패키지(60)의 원하는 구성 및 기능에 부분적으로 의존할 것이다.
도 6c는 도 6a 및 6b에 도시된 전자 패키지(60) 어셈블리 프로세스가 계속되는 일례의 방식을 도시한다. 프로세스는 (i) 기존 전자 패키지(60)의 상부측 상에 RDL(66)을 제작하는 것과, (ii) RDL(66) 상에 몰드(67)를 형성하는 것과, (iii) 전자 패키지(60)의 하부측에서 RDL 층(61)에 제공되는 I/O 패드 상에 납땜 볼 또는 납땜 범프를 납땜하는 것을 더 포함할 수 있다.
도 6d는 도 6a 및 도 6b에 도시된 전자 패키지(60) 어셈블리 프로세스를 계속하는 다른 예시의 방식을 도시한다. 프로세스는 (i) 전자 패키지(60)의 상부측 상에 다중 레벨 상부측 RDL(68A, 68B)를 형성하는 것과, (ii) 최외부 RDL(68B) 상으로 SMD(69)(또는 일부 타입의 칩)를 선택적으로 어셈블링하는 것을 더 포함할 수 있다.
도 7은 도 3에 도시된 전자 어셈블리(10)와 유사한 두 전자 어셈블리(10A, 10B)를 포함하는 예시의 전자 시스템(70)을 도시한다. 임의의 수의 전자 어셈블리는 전자 시스템(70)을 형성하기 위해 다른 것의 상부 상에 적층되는 것이 될 수 있음에 유의해야한다.
도 7에 도시된 예시의 전자 시스템(70)은 제 1 전자 패키지(50)를 포함한다. 제 1 전자 패키지(50A)는 (i) 전면(13A) 및 후면(14A)을 갖는 제 1 기판(12A) 및 제 1 기판(12A)의 전면(13A) 상에 장착되는 적어도 하나의 전자 디바이스(15A)를 포함하는 제 1 전자 컴포넌트(11A)를 포함한다. 제 1 전자 패키지(50A)는 전면(23A) 및 후면(24A)을 갖는 제 2 기판(22A) 및 제 2 기판(22A)의 전면(23A) 상에 장착되는 적어도 하나의 전자 디바이스(25A)를 포함하는 제 2 전자 컴포넌트(21A)를 더 포함한다.
전자 어셈블리(10A)를 형성하기 위해 제 1 기판(12A)의 후면(14A)은 제 2 기판(24B)의 후면(24A)에 직접 부착된다. 제 1 전자 패키지(50A)는 제 1 패키징 층(56A)을 더 포함한다. 제 1 전자 패키지(50A)를 형성하기 위해 전자 어셈블리(10A)는 제 1 패키징 층(56A) 내에 임베딩된다.
예시의 전자 시스템(70)은 적어도 하나의 전자 컴포넌트를 포함하는 제 2 전자 패키지(50B)를 더 포함한다. 제 2 전자 패키지(50B)는 제 1 전자 패키지(50A) 상으로 적층된다(또는 다른 형태로 아래에 위치된다).
도 7에 도시된 예시의 형태에서, 제 2 전자 패키지(50B)는 전면(13B) 및 후면(14B)을 갖는 제 3 기판(12B) 및 제 3 기판(12B)의 전면(13B) 상에 장착되는 적어도 하나의 전자 디바이스(15B)를 포함하는 제 3 전자 컴포넌트(11B)를 포함한다. 제 2 전자 패키지(50B)는 전면(23B) 및 후면(24B)을 갖는 제 4 기판(22B) 및 제 4 기판(22B)의 전면(23B) 상에 장착되는 적어도 하나의 전자 디바이스(25B)를 포함하는 제 4 전자 컴포넌트(21B)를 더 포함한다.
제 2 전자 어셈블리(10B)를 형성하기 위해 제 4 기판(22B)의 후면(24B)은 제 3 기판(12B)의 후면(14B)에 직접 부착된다. 제 2 전자 패키지(50B)는 제 2 패키징 층(56B)를 더 포함한다. 제 2 전자 패키지(50B)를 형성하기 위해 제 2 전자 어셈블리(10B)는 제 2 패키징 층(56B) 내에 임베딩된다.
전자 시스템(70)의 전체 구성에 따라 제 1 패키징 층(56A) 및 제 2 패키징 층(56B)은 상이한 타입의 패키징 층 또는 동일한 타입의 패키징 층이 될 수 있음에 유의한다. 또한, 제 1 패키징 층(56A) 및 제 2 패키징 층(56B)은 위에서 설명된 또는 미래에 발견될 임의의 타입의 패키징 층이 될 수 있다.
도 8은 전자 어셈블리(10)(예를 들어, 도 3 참조)를 형성하기 위해 전자 컴포넌트(11, 21)를 적층하는 방법[800]을 도시하는 흐름도이다. 방법[800]은 전면(13) 및 후면(14)을 갖는 제 1 기판(12), 및 제 1 기판(12)의 전면(13) 상에 장착되는 적어도 하나의 전자 디바이스(15)를 포함하는 제 1 전자 컴포넌트(11)를 제공하는 단계[810]를 포함한다. 방법[800]은 전면(23) 및 후면(24)을 갖는 제 2 기판(22), 및 제 2 기판(22)의 전면(23) 상에 장착되는 적어도 하나의 전자 디바이스(25)를 포함하는 제 2 전자 컴포넌트(21)를 제공하는 단계[820]를 더 포함한다. 방법[800]은 전자 어셈블리(10)를 형성하기 위해 제 1 기판(12)의 후면(14)을 제 2 기판(22)의 후면(24)에 직접 부착하는 단계[830]를 더 포함한다.
방법[800]의 일부 형태에서, 방법[800]은 전면(33) 및 후면(34)을 갖는 제 3 기판(32), 및 제 3 기판(32)의 전면(33) 상에 장착되는 적어도 하나의 전자 디바이스(35)를 포함하는 제 3 전자 컴포넌트(31)를 제공하는 단계[840]를 더 포함할 수 있다(예를 들어, 도 4 참조). 방법[800]은 전자 어셈블리(10)를 형성하기 위해 제 3 기판(32)의 후면(34)을 제 1 기판(12)의 후면(14)에 직접 부착하는 단계[850]를 더 포함할 수 있다. 다른 형태에서, 제 3 기판(32)의 후면(34)은 제 2 기판(22)의 후면(24)에 직접 부착될 수 있다.
도 9는 본원에서 설명된 적어도 하나의 전자 어셈블리(10), 전자 패키지(50, 60) 및/또는 전자 시스템(70)을 통합하는 전자 장치(900)의 블록도이다. 전자 장치(900)는 단지 본원에서 설명된 전자 어셈블리(10), 전자 패키지(50, 60) 및/또는 전자 시스템(70)의 형태가 사용될 수 있는 전자 장치의 일례이다. 전자 장치(900)의 예시는 개인용 컴퓨터, 태블릿 컴퓨터, 모바일 전화, 게임 디바이스, MP3 또는 다른 디지털 음악 재생기 등을 포함하지만, 이에 제한되지 않는다. 이 예시에서, 전자 디바이스(900)는 전자 장치(900)의 다양한 컴포넌트를 연결하는 시스템 버스(902)를 포함하는 데이터 프로세싱 시스템을 포함한다. 시스템 버스(902)는 전자 장치(900)의 다양한 컴포넌트들 사이에 통신 링크를 제공하고 단일 버스, 버스의 조합, 또는 임의의 다른 적합한 방식으로서 구현될 수 있다.
본원에서 설명된 것과 같은 전자 어셈블리(910)는 시스템 버스(902)에 연결될 수 있다. 전자 어셈블리(910)는 임의의 회로 또는 회로의 조합을 포함할 수 있다. 일례에서, 전자 어셈블리(910)는 임의의 타입이 될 수 있는 프로세서(912)를 포함한다. 본원에서 사용된 바와 같이, "프로세서"는 예를 들어, 마이크로프로세서, 마이크로컨트롤러, CISC(a complex instruction set computing) 마이크로프로세서, RISC(a reduced instruction set computing) 마이크로프로세서, VLIW(a very long instruction word) 마이크로프로세서, 그래픽 프로세서, DSP(a digital signal processor), 다중 코어 프로세서 또는 임의의 다른 타입의 프로세서 또는 프로세싱 회로와 같은, 임의의 타입의 계산 회로를 의미하지만 이에 제한되는 것은 아니다.
전자 어셈블리(910)에 포함될 수 있는 다른 타입의 회로는, 예를 들어, 모바일 전화기, 태블릿 컴퓨터, 랩탑 컴퓨터, 양방향 무선장치, 및 유사한 전자 시스템과 같은 무선 디바이스에서 사용하기 위한 (통신 회로(914)와 같은) 하나 이상의 회로와 같은, 주문제작 회로, ASIC(an application-specific integrated circuit) 또는 이와 유사한 것이다. IC는 임의의 다른 타입의 기능을 수행할 수 있다.
전자 장치(900)는 또한 외부 메모리(920)를 포함할 수 있어서, 결국, RAM(random access memory)의 형태인 주메모리(922), 하나 이상의 하드 드라이브(924), 및/또는 CD(compact disks), 플래쉬 메모리 카드, DVD(digital video disk), 및 유사한 것과 같은 제거가능한 매체(926)를 처리하는 하나 이상의 드라이브와 같은, 특정 애플리케이션에 적합한 하나 이상의 메모리 요소를 포함할 수 있다.
전자 장치(900)는 또한 디스플레이 디바이스(916), 하나 이상의 스피커(918), 및 키보드 및/또는 컨트롤러(930)를 포함할 수 있고, 컨트롤러는 마우스, 트랙볼, 터치 스크린, 음성 인식 디바이스, 또는 시스템 사용자가 전자 장치(900)로부터 정보를 수신하고 정보를 전자 장치로 입력하는 것을 가능하게 하는 임의의 다른 디바이스를 포함할 수 있다.
본원에서 설명된 방법 및 장치를 더 양호하게 예시하기 위해, 실시예의 비제한적인 리스트는 다음과 같이 제공된다.
예시 1은 전면 및 후면을 갖는 제 1 기판, 및 상기 제 1 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 1 전자 컴포넌트와, 전면 및 후면을 갖는 제 2 기판, 및 상기 제 2 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 2 전자 컴포넌트를 포함하는 전자 어셈블리를 포함하되, 상기 제 1 기판의 후면은 상기 제 2 기판의 후면에 직접 부착된다.
예시 2는 예시 1의 전자 어셈블리를 포함하되, 상기 제 1 기판의 후면은 상기 제 2 기판의 후면에 직접 접착된다.
예시 3은 예시 1 및 2의 전자 어셈블리를 포함하되, 상기 적어도 하나의 전자 디바이스는 상기 제 1 기판의 전면 또는 상기 제 2 기판의 전면 상에 있는 능동 전자 디바이스이다.
예시 4는 예시 1 내지 3 중 어느 하나의 전자 어셈블리를 포함하되, 상기 적어도 하나의 전자 디바이스는 상기 제 1 기판의 전면 또는 상기 제 2 기판의 전면 상에 있는 수동 전자 디바이스이다.
예시 5는 예시 1 내지 4 중 어느 하나의 전자 어셈블리를 포함하되, 상기 제 1 기판 및 상기 제 2 기판 중 적어도 하나는 실리콘 기판이다.
예시 6은 예시 1 내지 5 중 어느 하나의 전자 어셈블리를 포함하되, 상기 제 1 기판 및 상기 제 2 기판 중 적어도 하나는 유리 기판이다.
예시 7은 예시 1 내지 6 중 어느 하나의 전자 어셈블리를 포함하되, 전면 및 후면을 갖는 제 3 기판, 및 상기 제 3 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 3 전자 컴포넌트를 더 포함하고, 상기 제 3 기판의 후면은 상기 제 1 기판의 후면에 직접 부착된다.
예시 8은 예시 1 내지 7 중 어느 하나의 전자 어셈블리를 포함하되, 상기 제 1 기판, 상기 제 2 기판 및 상기 제 3 기판 중 적어도 하나는 상기 제 1 기판, 상기 제 2 기판 및 상기 제 3 기판 중 나머지와는 상이한 재료로 만들어진다.
예시 9는 예시 1 내지 8 중 어느 하나의 전자 어셈블리를 포함하되, 상기 제 1 전자 컴포넌트 및 상기 제 2 전자 컴포넌트 중 적어도 하나는 다이이다.
예시 10은 전면 및 후면을 갖는 제 1 기판, 및 상기 제 1 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 1 전자 컴포넌트와, 전면 및 후면을 갖는 제 2 기판, 및 상기 제 2 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 2 전자 컴포넌트―상기 제 1 기판의 후면은 상기 제 2 기판의 후면에 직접 부착되어 전자 어셈블리를 형성함―와, 패키징 층―상기 전자 어셈블리는 상기 패키징 층 내에 임베딩되어 전자 패키지를 형성함―을 포함하는 전자 패키지를 포함한다.
예시 11은 예시 10의 전자 패키지를 포함하되, 상기 전자 어셈블리의 일부는 상기 패키징 층으로부터 노출된다.
예시 12는 예시 10 및 11의 전자 패키지를 포함하되, 상기 전자 어셈블리는 상기 패키징 층 내에 전체적으로 임베딩된다.
예시 13은 예시 10 내지 12 중 어느 하나의 전자 패키지를 포함하되, 상기 패키징 층은 볼 그리드 어레이 라미네이트(a ball grid array laminate)이다.
예시 14는 예시 10 내지 13 중 어느 하나의 전자 패키지를 포함하되, 상기 패키징 층은 임베딩된 웨이퍼 레벨 볼 그리드 어레이(an embedded wafer level ball grid array)이다.
예시 15는 예시 10 내지 14 중 어느 하나의 전자 패키지를 포함하되, 상기 패키징 층은 복수의 임베딩된 웨이퍼 레벨 볼 그리드 어레이를 포함한다.
예시 16은 예시 10 내지 15 중 어느 하나의 전자 패키지를 포함하되, 상기 패키징 층에 부착되는 제 3 전자 컴포넌트를 더 포함한다.
예시 17은 예시 10 내지 16 중 어느 하나의 전자 패키지를 포함하되, 상기 제 3 전자 컴포넌트는 상기 패키징 층에 부착되는 표면 장착 전자 디바이스이다.
예시 18은 예시 10 내지 17 중 어느 하나의 전자 패키지를 포함하되, 상기 제 3 전자 컴포넌트는 상기 패키징 층에 와이어 본딩된다.
예시 19는 예시 10 내지 18 중 어느 하나의 전자 패키지를 포함하되, 상기 제 3 전자 컴포넌트는 플립 칩 전자 범프를 사용하여 상기 패키징 층에 부착된다.
예시 20은 (i) 전면 및 후면을 갖는 제 1 기판 및 상기 제 1 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 1 전자 컴포넌트, (ii) 전면 및 후면을 갖는 제 2 기판 및 상기 제 2 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 2 전자 컴포넌트―상기 제 1 기판의 후면은 상기 제 2 기판의 후면에 직접 부착되어 전자 어셈블리를 형성함―, 및 (iii) 제 1 패키징 층―상기 전자 어셈블리는 상기 제 1 패키징 층 내에 임베딩되어 제 1 전자 패키지를 형성함―을 포함하는 제 1 전자 패키지와, 적어도 하나의 전자 컴포넌트를 포함하는 제 2 전자 패키지를 포함하는 전자 시스템을 포함하되, 상기 제 2 전자 패키지는 상기 제 1 전자 패키지 아래에 위치되거나 상부로 적층된다.
예시 21은 예시 20의 전자 시스템을 포함하되, 상기 제 2 전자 패키지는, 제 2 패키징 층을 포함하고, 상기 제 1 전자 패키지 아래에 위치되거나 상부로 적층되는 제 2 전자 패키지를 형성하기 위해 상기 제 2 패키징 층 내에 임베딩된다.
예시 22는 예시 20 및 21의 전자 시스템을 포함하되, 상기 제 2 전자 패키지는, (i) 전면 및 후면을 갖는 제 3 기판, 및 상기 제 3 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 3 전자 컴포넌트와, (ii) 전면 및 후면을 갖는 제 4 기판, 및 상기 제 4 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 4 전자 컴포넌트―상기 제 4 기판의 후면은 상기 제 3 기판의 후면에 직접 부착되어 제 2 전자 패키지를 형성함―와, (iii) 제 2 패키징 층―상기 제 2 전자 패키지는 상기 제 1 전자 패키지 아래에 위치되거나 상부로 적층되는 제 2 전자 패키지를 형성하기 위해 상기 제 2 패키징 층 내에 임베딩됨―을 포함한다.
예시 23은 예시 20 내지 22 중 어느 하나의 전자 시스템을 포함하되, 상기 제 1 패키징 층 및 상기 제 2 패키징 층은 상이한 타입의 패키징 층이다.
예시 24는 예시 20 내지 23 중 어느 하나의 전자 시스템을 포함하되, 상기 제 1 패키징 층 및 상기 제 2 패키징 층 중 적어도 하나는 볼 그리드 어레이 라미네이트이다.
예시 25는 전면 및 후면을 갖는 제 1 기판, 및 상기 제 1 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 1 전자 컴포넌트를 제공하는 단계와, 전면 및 후면을 갖는 제 2 기판, 및 상기 제 2 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 2 전자 컴포넌트를 제공하는 단계와, 전자 어셈블리를 형성하기 위해 상기 제 1 기판의 후면을 상기 제 2 기판의 후면에 직접 부착하는 단계를 포함하는 방법을 포함한다.
예시 26은 예시 25의 방법을 포함하되, 전자 어셈블리를 형성하기 위해 상기 제 1 기판의 후면을 상기 제 2 기판의 후면에 직접 부착하는 단계는 상기 제 1 기판의 후면을 상기 제 2 기판의 후면에 직접 접착시키는 단계를 포함한다.
예시 27은 예시 25 및 26의 방법을 포함하되, 전면 및 후면을 갖는 제 3 기판, 및 상기 제 3 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는 제 3 전자 컴포넌트를 제공하는 단계와, 상기 전자 어셈블리를 형성하기 위해 상기 제 3 기판의 후면을 상기 제 1 기판의 후면에 직접 부착하는 단계를 더 포함한다.
예시 28은 예시 25 내지 27 중 어느 하나의 방법을 포함하되, 제 1 전자 컴포넌트를 제공하는 단계는 제 1 다이를 제공하는 단계를 포함한다.
본 전자 디바이스, 납땜 구성, 및 관련 방법의 여러 예시들은 상세한 설명에서 부분적으로 제시될 것이다.
이 개요는 본 청구 대상의 비제한적인 예시를 제공하도록 의도된다. 배타적인 또는 완전한 설명을 제공하도록 의도되지 않는다. 상세한 설명은 방법에 관한 정보를 더 제공하도록 의도된다.
위의 상세한 설명은 상세한 설명의 일부를 형성하는 첨부 도면에 대한 참조를 포함한다. 예시의 방식으로, 도면은 본 발명이 실시될 수 있는 특정 실시예를 도시한다. 이들 실시예는 또한 본원에서 "예시"로서 지칭된다. 이러한 예는 도시되거나 설명된 것들 외의 요소를 포함할 수 있다. 하지만, 본 발명자는 또한 도시되거나 설명된 이들 실시예만 제공되는 예시들을 고려한다. 또한, 본 발명자는 본원에서 도시거나 설명된 특정 예시(또는 이들의 하나 이상의 양상들) 또는 다른 예시(또는 이들의 하나 이상의 양상들) 중 하나와 관련하여, 도시되거나 설명된 이들 요소의 임의의 조합 또는 순열(또는 이들의 하나 이상의 양상들)을 사용하는 예시를 고려한다.
본 명세서에서, 용어 "하나(a)" 또는 "한"(an)은, 특허 문헌에서 공통적인 것으로서, "적어도 하나" 또는 "하나 이상"의 사용 또는 임의의 다른 경우와는 독립적으로, 하나 이상을 포함하기 위해 사용된다. 본 명세서에서, 용어 "또는(or)"은, 달리 명시되지 않는다면, 비배타적인 또는(a nonexclusive or)을 지시하는데 사용되어서, "A 또는 B"는 "A이지만 B는 아닌", "B이지만 A는 아닌", 및 "A 및 B"를 포함한다. 본 명세서에서, 용어 "포함하는(including)" 및 "여기서(in which)"는 용어 "포함하는(comprising)" 및 "여기서(wherein)" 각각의 평이한 영어 동의어로서 사용된다. 또한, 다음의 청구항에서, 용어 "포함하는(including)" 및 "포함하는(comprising)" 은 확장가능하여, 청구항에서 이러한 용어 이후에 나열되는 것들 외의 요소를 포함하는 시스템, 디바이스, 물품, 구성, 공식, 또는 프로세스가 그 청구항의 범위 내에 속하는 것으로 여전히 간주된다. 또한, 다음의 청구항에서, 용어 "제 1", "제 2", 및 "제 3" 등은 단지 라벨로서 사용되고, 이들의 객체에 대한 숫자적 필요조건을 부가하도록 의도되는 것이 아니다.
위의 설명은 제한적인 것이 아닌, 예시적인 것으로 의도된다. 예를 들어, 상술된 예시(또는 이들의 하나 이상의 양상들)는 서로의 조합에서 사용될 수 있다. 다른 실시예는 위의 설명을 리뷰할 시에 예를 들어, 당업자에 의해 사용될 수 있다.
요약은 독자가 기술적 개시의 본질을 빠르게 확인하는 것을 가능하게 하도록 37 C.F.R. 1.72(b)를 준수하여 제공된다. 청구항의 범위 또는 의미를 해석하거나 제한하기 위해 사용되지 않는다는 조건이 제시된다.
또한, 위의 상세한 설명에서, 다양한 피쳐가 개시를 간소화시키기 위해 함께 그룹화될 수 있다. 이는 청구되지 않은 개시된 피쳐가 임의의 청구항에 대해 필수적이라는 의도로서 해석되어서는 안된다. 오히려, 발명의 청구대상은 특정 개시된 실시예의 모든 피쳐보다 적게 존재할 수 있다. 따라서, 다음의 청구항들은 본원에서 상세한 설명으로 통합되어, 각각의 청구항은 분리된 실시예로서 독립하고, 이러한 실시예는 다양한 조합 또는 순열에서 서로 조합될 수 있음이 고려된다. 본 발명의 범위는 첨부된 청구항이 권리를 갖는 것과 동등한 것의 전체 범위와 함께, 이러한 청구항을 참조하여 결정되어야할 것이다.

Claims (20)

  1. 삭제
  2. 삭제
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  5. 삭제
  6. 삭제
  7. 삭제
  8. 전면 및 후면을 갖는 제 1 기판과 상기 제 1 기판의 전면 상에 장착되는 적어도 하나의 제 1 전자 디바이스를 포함하는 제 1 전자 컴포넌트와, 전면 및 후면을 갖는 제 2 기판과 상기 제 2 기판의 전면 상에 장착되는 적어도 하나의 제 2 전자 디바이스를 포함하는 제 2 전자 컴포넌트를 구비하는 전자 어셈블리 -상기 제 1 기판의 후면은 상기 제 2 기판의 후면에 직접 부착됨- 와,
    상기 적어도 하나의 제 1 전자 디바이스의, 상기 제 1 기판의 상기 전면에 부착된 면과 반대쪽 면에 배치된 제 1 구리 포스트와,
    상기 적어도 하나의 제 2 전자 디바이스의, 상기 제 2 기판의 상기 전면에 부착된 면과 반대쪽 면에 배치된 제 2 구리 포스트와,
    상기 전자 어셈블리, 상기 제 1 구리 포스트 및 제 2 구리 포스트가 임베딩된(embedded) 패키징 층을 포함하고,
    상기 패키징 층은
    상기 전자 어셈블리를 덮고 상기 제 1 구리 포스트의 적어도 일부 및 제 2 구리 포스트의 적어도 일부를 노출하는 몰드와,
    상기 몰드의 상기 제 1 구리 포스트의 적어도 일부가 노출되는 면에 배치되어 상기 제 1 구리 포스트와 전기적으로 연결되는 제 1 재배선층과,
    상기 몰드의 상기 제 2 구리 포스트의 적어도 일부가 노출되는 면에 배치되어 상기 제 2 구리 포스트와 전기적으로 연결되는 제 2 재배선층과,
    상기 몰드를 관통하여 상기 제 1 재배선층과 상기 제 2 재배선층을 전기적으로 접속하는 쓰루 몰드 비아
    를 포함하는 전자 패키지.
  9. 제 8 항에 있어서,
    상기 전자 어셈블리는 상기 패키징 층 내에 완전히 임베딩되는
    전자 패키지.
  10. 제 8 항에 있어서,
    상기 패키징 층은 임베딩된 웨이퍼 레벨 볼 그리드 어레이(an embedded wafer level ball grid array)인
    전자 패키지.
  11. 제 10 항에 있어서,
    상기 패키징 층은 복수의 임베딩된 웨이퍼 레벨 볼 그리드 어레이를 포함하는
    전자 패키지.
  12. 제 8 항에 있어서,
    상기 패키징 층에 부착되는 제 3 전자 컴포넌트를 더 포함하는
    전자 패키지.

  13. 제 1 전자 패키지 및 제 2 전자 패키지를 포함하는 전자 시스템으로서,
    상기 제 1 전자 패키지는
    전면 및 후면을 갖는 제 1 기판과 상기 제 1 기판의 전면 상에 장착되는 적어도 하나의 제 1 전자 디바이스를 포함하는 제 1 전자 컴포넌트와, 전면 및 후면을 갖는 제 2 기판과 상기 제 2 기판의 전면 상에 장착되는 적어도 하나의 제 2 전자 디바이스를 포함하는 제 2 전자 컴포넌트를 구비하는 전자 어셈블리 -상기 제 1 기판의 후면은 상기 제 2 기판의 후면에 직접 부착됨- 와,
    상기 적어도 하나의 제 1 전자 디바이스의, 상기 제 1 기판의 상기 전면에 부착된 면과 반대쪽 면에 배치된 제 1 구리 포스트와,
    상기 적어도 하나의 제 2 전자 디바이스의, 상기 제 2 기판의 상기 전면에 부착된 면과 반대쪽 면에 배치된 제 2 구리 포스트와,
    상기 전자 어셈블리, 상기 제 1 구리 포스트 및 상기 제 2 구리 포스트가 임베딩된 제 1 패키징 층
    을 포함하고,
    상기 제 2 전자 패키지는 적어도 하나의 전자 컴포넌트를 포함하고,
    상기 제 2 전자 패키지는 상기 제 1 전자 패키지 상에 적층되거나 또는 그 아래에 배치되고,
    상기 제 1 패키징 층은
    상기 전자 어셈블리를 덮고 상기 제 1 구리 포스트의 적어도 일부 및 상기 제 2 구리 포스트의 적어도 일부를 노출하는 몰드와,
    상기 몰드의 상기 제 1 구리 포스트의 적어도 일부가 노출되는 면에 배치되어 상기 제 1 구리 포스트와 전기적으로 연결되는 제 1 재배선층과,
    상기 몰드의 상기 제 2 구리 포스트의 적어도 일부가 노출되는 면에 배치되어 상기 제 2 구리 포스트와 전기적으로 연결되는 제 2 재배선층과,
    상기 몰드를 관통하여 상기 제 1 재배선층과 상기 제 2 재배선층을 전기적으로 접속하는 스루 몰드 비아
    를 포함하는 전자 시스템.
  14. 삭제
  15. 제 13 항에 있어서,
    상기 제 2 전자 패키지는,
    전면 및 후면을 갖는 제 3 기판과 상기 제 3 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는, 제 3 전자 컴포넌트와,
    전면 및 후면을 갖는 제 4 기판과 상기 제 4 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는, 제 4 전자 컴포넌트와,
    제 2 패키징 층을 포함하고,
    상기 제 4 기판의 후면이 상기 제 3 기판의 후면에 직접 부착되어 상기 제 2 전자 어셈블리를 형성하며,
    상기 제 2 전자 어셈블리는 상기 제 2 패키징 층 내에 임베딩되어 상기 제 1 전자 패키지 상에 적층되거나 또는 그 아래에 배치되는 상기 제 2 전자 패키지를 형성하는
    전자 시스템.
  16. 제 15 항에 있어서,
    상기 제 1 패키징 층 및 상기 제 2 패키징 층은 서로 다른 타입의 패키징 층인
    전자 시스템.
  17. 제 15 항에 있어서,
    상기 제 1 패키징 층 및 상기 제 2 패키징 층 중 적어도 하나는 볼 그리드 어레이 라미네이트(a ball grid array laminate)인
    전자 시스템.
  18. 전자 어셈블리를 포함하는 전자 패키지를 형성하는 방법으로서,
    전면 및 후면을 갖는 제 1 기판과 상기 제 1 기판의 전면 상에 장착되는 적어도 하나의 제 1 전자 디바이스를 포함하는 제 1 전자 컴포넌트와, 상기 적어도 하나의 제 1 전자 디바이스의 상기 제 1 기판의 상기 전면에 부착된 면과 반대쪽 면에 배치된 제 1 구리 포스트를 제공하는 단계와,
    전면 및 후면을 갖는 제 2 기판과 상기 제 2 기판의 전면 상에 장착되는 적어도 하나의 제 2 전자 디바이스를 포함하는 제 2 전자 컴포넌트와, 상기 적어도 하나의 제 2 전자 디바이스의 상기 제 2 기판의 상기 전면에 부착된 면과 반대쪽 면에 배치된 제 2 구리 포스트를 제공하는 단계와,
    전자 어셈블리를 형성하기 위해 상기 제 1 기판의 후면을 상기 제 2 기판의 후면에 직접 부착하는 단계와,
    상기 전자 어셈블리를 캐리어 상에 배치하는 단계와,
    상기 전자 어셈블리를 오버 몰딩하여 몰드를 형성하는 단계와,
    상기 캐리어를 제거하는 단계와,
    상기 몰드를 에칭하여 쓰루 몰드 비아를 형성하는 단계와,
    상기 쓰루 몰드 비아에 금속을 충진하는 단계와,
    상기 제 2 구리 포스트와 상기 쓰루 몰드 비아를 전기적으로 접속하기 위하여 상기 몰드의 상기 제 2 구리 포스트가 노출되는 면에 제 1 재배선층을 형성하는 단계와,
    상기 제 1 구리 포스트 및 상기 쓰루 몰드 비아를 노출시키기 위해, 상기 몰드를 연마하는 단계와,
    상기 제 1 구리 포스트와 상기 쓰루 몰드 비아를 전기적으로 접속하기 위하여 상기 몰드의 상기 제 1 구리 포스트가 노출되는 면에 제 2 재배선층을 형성하는 단계
    를 포함하는 방법.
  19. 제 18 항에 있어서,
    전자 어셈블리를 형성하기 위해 상기 제 1 기판의 후면을 상기 제 2 기판의 후면에 직접 부착하는 단계는 상기 제 1 기판의 후면을 상기 제 2 기판의 후면에 직접 접착시키는 단계를 포함하는
    방법.
  20. 제 19 항에 있어서,
    전면 및 후면을 갖는 제 3 기판과 상기 제 3 기판의 전면 상에 장착되는 적어도 하나의 전자 디바이스를 포함하는, 제 3 전자 컴포넌트를 제공하는 단계와,
    상기 전자 어셈블리를 형성하기 위해 상기 제 3 기판의 후면을 상기 제 1 기판의 후면에 직접 부착하는 단계를 더 포함하는
    방법.
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