JP5897739B2 - デシメートされた係数（ｄｅｃｉｍａｔｅｄｃｏｅｆｆｉｃｉｅｎｔｓ）のフィルタリングを実行する他の回路またはアクティヴ雑音相殺回路における遅延技術 - Google Patents

Description

本開示は、概して信号処理技術、特にＰＤＭドメイン信号処理（ＰＤＭ domain signal processing）に関する。より具体的には、本開示は、オーディオ・アプリケーションについてのデジタル・ドメインのアクティヴ雑音相殺（active noise cancellation）に限定されない。

アクティヴ雑音相殺回路（active noise cancellation circuits）は、ヘッドフォンのようなオーディオ出力デバイス、デジタル・メディア・プレイヤ、ワイヤレス通信デバイス、個人通信システムのような種々のアプリケーションで用いられ得る。アクティヴ雑音相殺システムは、いわゆる“反雑音（anti-noise）”を生成することによって、周囲のアコースティック雑音（acoustic noise）を活発的に減少する。アクティヴ雑音相殺システムは、環境雑音信号（environmental noise signals）を捉える一つまたはそれ以上のマイクロフォン、反雑音を生成する回路、及び環境雑音を相殺するために反雑音を再生する一つまたはそれ以上のスピーカを一般的に含む。反雑音は、周囲の環境雑音を破壊的に妨害し、それによって、ユーザーの耳に届く雑音信号を減少させる。

従来のアクティヴ雑音相殺回路は、アナログ信号処理を介してしばしば改善される。これは、アナログ回路が、デジタル回路に関連するとても短い処理遅延を有しているからである。しかしながら、アナログ信号処理は、構造化可能な、または適応可能なアナログ信号処理を実行することが困難であるという欠点がある。

アクティヴ雑音相殺は、信号フィルタリングを介してデジタル・ドメインで実行され得る。信号フィルタリングは、種々のレベルのフィルタリングを導入するステージで生じ得る。デジタル・アクティヴ雑音相殺回路の従来のフィルタリングは、フィルタ・ステージ間でメモリ・ベースの（memory based）遅延回路を要求し得る。これらのメモリ・ベースの（memory based）遅延回路は、特に信号がオーバーサンプルされる（oversampled）場合、回路のメモリ空間がとても大きくなることがある。

本開示は、デジタル・ドメインのアクティヴ雑音相殺について用いられ得る回路構成を記載している。本開示は、デジタル適応雑音相殺回路（digital adaptive noise cancellation circuits）の一つまたはそれ以上の望ましい遅延を達成するために、メモリ・ベース遅延回路というよりは、むしろダウン・サンプル・ユニット及びアップ・サンプル・ユニットの使用を記載している。ダウン・サンプル・ユニット及びアップ・サンプル・ユニットによって達成される遅延は、異なる適応アクティヴ雑音相殺回路構成について必要な遅延を生成することにおいて、自由度を許可するように調整され得る。多くの異なる適応アクティヴ雑音相殺回路構成は、二つまたはそれ以上の種々のサンプル・レート・ドメイン内のサンプルをフィルタリングするハイブリッド回路を含んで議論される。遅延技術は、他の回路（すなわち、アクティヴ雑音相殺を行わない）で用いられる。例えば、メモリ・ベース遅延回路というよりは、むしろダウン・サンプル・ユニット及びアップ・サンプル・ユニットを用いる遅延技術は、また、低レーテンシー平衡回路（low-latency equalization circuits）または他の回路で用いられ得る。

一例において、本開示は、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを含んでいる装置を記載している。このダウン・サンプル・ユニット及びアップ・サンプル・ユニットは、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを介してサンプルを処理することに関連する合成遅延が、予め決められた遅延に対応するようにそれぞれ調整される。いくつかのケースにおいて、予め決められた遅延は、アクティヴ雑音相殺を促進するように選択されうる。

他の例において、本開示は、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを介してサンプルを処理することを含む方法を示している。予め決められた遅延は、アクティヴ雑音相殺を促進するように選択されるように、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを介してサンプルを処理することに関連する合成遅延が、予め決められた遅延に対応する。

他の例において、本開示は、ダウン・サンプリング手段及びアップ・サンプリング手段を含む装置を記載している。ダウン・サンプリング手段及びアップ・サンプリング手段はそれぞれ、ダウン・サンプリング及びアップ・サンプリングを介してサンプルを処理することに関連する合成遅延が、予め決められた遅延に対応するようにそれぞれ調整される。いくつかのケースにおいて、予め決められた遅延は、アクティヴ雑音相殺を促進するように選択されうる。

本開示の技際の技術の態様は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組み合わせで実施され得る。ソフトウェアで実施される場合、ソフトウェアは、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）のような一つまたはそれ以上のプロセッサで実行され得る。技術を実行するソフトウェアは、コンピュータ読み取り可能な媒体に最初に記憶され、プロセッサで読み出され、実行される。

したがって、本開示はまた、プロセッサに、プロセッサでアクティヴ雑音相殺を実行させる命令を含むコンピュータ読み取り可能な記憶媒体を検討している。命令は、プロセッサに、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを介してサンプルを処理させ、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを介してサンプルを処理することに関連する合成遅延が、アクティヴ雑音相殺を促進するように選択する予め決められた遅延に対応する。合成遅延は、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを含む回路の調整可能パラメータを含み得る。命令は、プロセッサに、調整可能パラメータを選択させる。

本開示の一つ又はそれ以上の態様の詳細は、図面及び下記の詳細と結びつけられて示される。本開示に記載の技術の利点、目的、他の特徴は、明細書、図面、特許請求の範囲から明白である。

図１Ａは、アクティヴ雑音相殺システムのアプリケーションを示す概念的な図である。 図１Ｂは、図１Ａのアクティヴ雑音相殺回路の例を示すブロック図である。 図２は、メモリ・ベース遅延要素を用いるアクティヴ雑音相殺回路の回路図である。 図３は、メモリ・ベース遅延要素を用いるアクティヴ雑音相殺回路の他の回路図である。 図４は、図３のメモリ・ベース遅延回路の一つを示すブロック図である。 図５は、本開示と整合性が取れたメモリ・ベース遅延回路に代わるものを示したブロック図である。 図６は、従来のメモリ・ベース遅延素子に代わるために、ダウン・サンプル（down sample）及びアップ・サンプル（up sample）ユニットを用いるアクティヴ雑音相殺回路の回路図である。 図７は、例示的なカスケード積分合成器（ＣＩＣ：cascaded integration combiner）デシメータのブロック図である。 図８は、例示的なＣＩＣ補間器のブロック図である。 図９Ａは、例示的な２次シグマ・デルタ・モジュレータ（second order sigma-delta modulator）のブロック図である。 図９Ｂは、例示的な１次シグマ・デルタ・モジュレータ（first order sigma-delta modulator）のブロック図である 図１０は、ＣＩＣデシメータ及びＣＩＣ補間器を含むＣＩＣフィルタの振幅特性を示すグラフである。 図１１は、従来のメモリ・ベース遅延素子を用いるアクティヴ雑音相殺回路の回路図である。 図１２は、従来のメモリ・ベース遅延素子に代わるために、ダウン・サンプル（down sample）及びアップ・サンプル（up sample）ユニットを用いるアクティヴ雑音相殺回路の回路図である。 図１３は、二つの異なるサンプル・レート・ドメインのフィルタリングを実行し、少なくともある程度必要な遅延を達成するためにダウン・サンプル（down sample）及びアップ・サンプル（up sample）ユニットを用いるハイブリッド・アクティヴ雑音相殺回路の回路図である。 図１４は、二つの異なるサンプル・レート・ドメインのフィルタリングを実行し、少なくともある程度必要な遅延を達成するためにダウン・サンプル（down sample）及びアップ・サンプル（up sample）ユニットを用いるハイブリッド・アクティヴ雑音相殺回路の他の回路図である。 図１５は、二つの異なるサンプル・レート・ドメインのフィルタリングを実行し、少なくともある程度必要な遅延を達成するためにダウン・サンプル（down sample）及びアップ・サンプル（up sample）ユニットを用いるハイブリッド・アクティヴ雑音相殺回路の他の回路図である。 図１６は、本開示と整合性が取れたＣＩＣデシメータに代わるものを示したブロック図である。 図１７は、本開示と整合性が取れた図１６に示される回路のＦＩＲフィルタの証明動作（demonstrating operation）のグラフである。 図１８Ａは、本開示と整合性が取れた図１６に示される回路のＦＩＲフィルタの証明動作（demonstrating operation）のグラフである。 図１８Ｂは、本開示と整合性が取れた図１６に示される回路のＦＩＲフィルタの証明動作（demonstrating operation）のグラフである。 図１９は、本開示と整合性が取れた図１６に示される回路の他の例示的なＦＩＲフィルタの証明動作（demonstrating operation）のグラフである。 図２０Ａは、本開示と整合性が取れた図１６に示される回路の他の例示的なＦＩＲフィルタの証明動作（demonstrating operation）のグラフである。 図２０Ｂは、本開示と整合性が取れた図１６に示される回路の他の例示的なＦＩＲフィルタの証明動作（demonstrating operation）のグラフである。 図２１は、本開示と整合性が取れたＣＩＣデシメータに代わるものであり得るＦＩＲフィルタ及びダウン・サンプラのカスケード（cascade）を示すブロック図である。 図２２は、本開示と整合性が取れ、本開示の例である直列の三つのカスケードされたＣＩＣデシメータを示している。 図２３は、本開示と整合性が取れたＣＩＣ補間器に代わるものを示したブロック図である。 図２４は、本開示と整合性が取れた図２３に示される回路のＦＩＲフィルタの証明動作（demonstrating operation）のグラフである。 図２５は、本開示と整合性が取れた図２３に示される回路のＦＩＲフィルタの証明動作（demonstrating operation）のグラフである。 図２６は、本開示と整合性が取れたＣＩＣ補間器に代わるものであり得るアップ・サンプラ及びＦＩＲフィルタのカスケードを示したブロック図である。 図２７は、本開示と整合性が取れ、本開示の例である直列の三つのカスケードされたＣＩＣ補間器を示している。

本開示は、デジタル・ドメインのアクティヴ雑音相殺のために用いられ得る回路構成を記載している。記載されている回路は、ヘッドフォンのようなオーディオ出力デバイス、ワイヤレス通信デバイス、デジタル・メディア・プレイヤ、個人通信システムのような幅広いアクティヴ雑音相殺設定またはアプリケーションで用いられる。アクティヴ雑音相殺は、周囲の環境の雑音の反対の形態であるオーディオ信号を含む“反雑音”と呼ばれるものを生成することによって、環境のアコースティック雑音を積極的に減少させる。アクティヴ雑音相殺システムは、外部雑音信号を拾う為の一つまたはそれ以上のマイクロフォン、反雑音を生成するためのアクティヴ雑音相殺回路、及び環境雑音を相殺する反雑音を再生するための一つまたはそれ以上のスピーカ、を一般的に含む。アクティヴ雑音相殺回路によって生成された反雑音は、破壊的に周囲の環境雑音を妨害し、それゆえに、ユーザーの耳に届く雑音信号を減少する。

たとえ、本開示の遅延技術が、アクティヴ雑音相殺の文脈で主に記載されていても、遅延技術は、他の回路（すなわち、アクティヴ雑音相殺を実行しない回路）で用いられ得る。例えば、メモリ・ベース遅延回路というよりむしろダウン・サンプル・ユニット（down sample unit）及びアップ・サンプル・ユニット（up sample unit）を用いる遅延技術は、低レーテンシー平衡回路（low-latency equalization circuits）または他の回路で用いられ得る。

デジタル・ドメインの従来のアクティヴ雑音相殺は、アクティヴ雑音相殺回路の一つまたはそれ以上のステージ間のメモリ・ベース遅延回路を用い得る。本開示は、デジタル適応雑音相殺回路の一つまたはそれ以上の望ましい遅延を得るために、メモリ・ベース遅延回路というより、むしろ、ダウン・サンプル・ユニット（down sample unit）及びアップ・サンプル・ユニット（up sample unit）の使用を記載している。ダウン・サンプル・ユニット（down sample unit）及びアップ・サンプル・ユニット（up sample unit）によって達成された遅延は、種々のアクティヴ雑音相殺回路構成について、必要な遅延の生成の柔軟性を許可するために、調整され得る。多くの種々の適応雑音相殺回路構成（adaptive noise cancellation circuit configurations）は、二つまたはそれ以上の異なるサンプル・レート・ドメイン内でフィルタ・サンプリングするハイブリッド回路を含んでいると議論される。ダウン・サンプル・ユニット（down sample unit）及びアップ・サンプル・ユニット（up sample unit）がそれら自身でメモリ遅延素子を含む限り、ダウン・サンプル・ユニット（down sample unit）及びアップ・サンプル・ユニット（up sample unit）のメモリ遅延素子は、従来のメモリ・ベース遅延回路について要求されるメモリよりも遙かに少ない。

図１Ａは、アクティヴ雑音相殺システム５のアプリケーションを示す概念的な図である。アクティヴ雑音相殺システム５は、背景雑音（background noise）を捉える一つまたはそれ以上のマイクロフォン１０、反雑音を生成するアクティヴ雑音相殺（ＡＮＣ）回路１２、及び反雑音を出力するスピーカ・デバイス１４を含み得る。スピーカ１４は、実質的に、破壊的な方法の背景雑音を妨害する反雑音の範囲で背景雑音の逆である。周囲の環境の背景雑音と、スピーカ・デバイス１４によって出力される反雑音の組み合わせは、図１Ａのユーザー、すなわち人間のリスナーの周囲の“クワイエット・ゾーン”と概念的に記載されているようなクワイエット・ゾーンを明確にし得る。

図１Ｂは、より詳細な例示的なＡＮＣ回路１２の例を示すブロック図である。図１Ｂに示すように、ＡＮＣ回路１２は、デジタル・ドメインで動作し、アナログデジタル変換器（ＡＤＣ：analog-to-digital converter）１６、デジタルＡＮＣ回路１７、及びデジタル・アナログ変換器（ＤＡＣ： digital-to- analog converter）１８を含む。本開示の技術は、ＡＮＣ回路１２のデジタルＡＮＣ回路１７に適用可能である。マイクロフォンがパルス・コード・モジュレーション（ＰＣＭ：pulse code modulation）サンプルを出力するデジタル・マイクロフォンとして言及され得るケースにおいて、ＡＤＣ１６は、マイクロフォン１０の部分を代替的に形成することができる。また、デジタル・ドメイン内にＡＮＣ１２の出力が存在するケースにおいて、ＤＡＣ１８は、スピーカ・デバイス１４の部分を形成することができる。

図１Ｂに示すような例において、ＡＤＣ１６の出力は、ＰＣＭサンプルを含み得る。オーディオ・コーディングの文脈において、ＰＣＭサンプルは、一連の振幅として時間ドメインのオーディオ波形を現すデジタル・サンプルを含み得る。アクティヴ雑音相殺について有用な反雑音を生成するために、デジタルＡＮＣ１７は、背景雑音のデジタル・サンプルをフィルタリングする。特に、デジタルＡＮＣ１７は、反雑音を生成するために、受信した背景雑音を、フィルタリングする。

通常のＰＣＭサンプルについてのデジタルフィルタは、連続的なフィルタ・ステージ（successive filter stages）（フィルタ・タップ・ステージとも呼ばれる）間の１サンプル遅延（one-sample delay）を典型的に必要とする。各フィルタ・ステージは、フィルタリングの増加量（an incremental amount of filtering）を実行し、フィードバック信号へのそのようなフィルタリングを合成（combine）し得る。フィルタ・ステージ間の一サンプル遅延（one-sample delays）を達成するために、メモリ遅延回路が用いられ得る。図２は、連続的なフィルタ・ステージ間のメモリ遅延回路を用いる例示的なＡＮＣ回路を示している。ＰＣＭサンプルの場合は、入力サンプルは、増幅器２２Ａ〜２２Ｈによって受信される。回路の出力サンプルは、増幅器２４Ａ〜２４Ｇにフィードバックされ得る。増幅器２２Ａ〜２２Ｈ及び増幅器２４Ａ〜２４Ｇは、サンプルに対するフィルタ・タップのアプリケーション（application）を規定し得る。例えば、増幅器２２Ａ〜２２Ｈ及び増幅器２４Ａ〜２４Ｇは、利得ファクタ（gain factor）によって入力信号を乗算するデジタル乗算回路を含み得る。アクティヴ雑音相殺に必要な望ましい信号増幅を達成するために、利得ファクタ（gain factor）は、選択され得る。

アドレス２３Ａ〜２３Ｈは、増幅器２２Ａ〜２２Ｈの出力を、増幅器２４Ａ〜２２Ｇの出力と、メモリ・ベース遅延回路２５Ａ〜２５Ｇとを図示するようにそれぞれ合成する。メモリ・ベース遅延回路２５Ａ〜２５Ｇは、サンプルが処理されるように、回路の各連続するステージ間の一サンプル遅延（one-sample delays）を提供する。したがって、回路の種々のステージは、メモリ・ベース遅延回路２５Ａ〜２５Ｇによって分割される。入力サンプルは、各フィルタ・ステージによってフィルタリングされる。しかしながら、与えられたサンプルは、メモリ・ベース遅延回路２５Ａ〜２５Ｇに渡って進むので、出力において望ましい反雑音効果を提供するために、フィルタリングが累積される（accumulates）。

ここに記すように、そのようなメモリ・ベース遅延回路２５Ａ〜２５Ｇは、実施の観点から望まれない。任意のケースにおいて、ＰＣＭサンプルは、更に、ＰＣＭサンプルよりもより小さいビット幅を典型的に有するパルス・デンシティ・モジュレーション（ＰＤＭ：pulse density modulation）にアップ・サンプルされ得る。典型的なアプリケーションにおいて、アナログデジタル変換器からのＰＤＭサンプルは、１〜４ビットのビット幅を有し得る。信号のＰＤＭサンプル表示は、典型的に、信号バンド幅より高いサンプリング・レートを用い、典型的なオーバーサンプリング・レシオ（例えば、オーバー・サンプリング・レート及びベースバンド信号のサンプリング・レート間のレシオ）は、おおよそ６４及び２５６の間に分布し得る。いくつかのケースにおいて、アナログデジタル変換の後のＰＤＭサンプルは、信号処理についての、ＰＣＭサンプル・ビットよりも大きなビット幅を有することがある。

図２のアプローチは、フィルタ・タップの数がとても大きくなった場合、望ましくなくなることがある。それ故に、そのようなフィルタ・タップ間にＫ個の遅延を挿入するので、Ｎ個のフィルタ・タップが望まれている図３に示されるように、デシメートされたフィルタ構造を用いることが良い場合がある。図３のデシメートされたフィルタ構造は、ベースバンド周波数に至るまで、同等のフィルタリング動作（equivalent filtering operation）を達成し、ベースバンド周波数の後、より高い周波数において、応答パタン（response pattern）を繰り返すことを有し得る。

図２のような図３の回路は、入力サンプルを受信する増幅器３２Ａ〜３２Ｈの第１のセット、及びフィードバックのような回路の出力を受信する増幅器３４Ａ〜３４Ｇの第２のセットを含む。アドレス３３Ａ〜３３Ｈは、図３に示すようにフィルタリングされたサンプルを合成し、メモリ・ベース遅延回路３５Ａ〜３５Ｇは、ＰＤＭドメインのアクティヴ雑音相殺を達成するために、フィルタ・ステージ間で必要とされている遅延を提供する。ここに記載されている回路は、例示的な数のステージ及び増幅器を有し、異なるフィルタ・ステージ及び増幅器の数は、本開示に整合性が取れる他の構成で用いられ得る。

オーバーサンプリング・レシオは、ＰＤＭ信号サンプリング・レート及びベースバンド信号サンプリング・レート間のレシオとして言及され得る。例えば８ｋＨｚベースバンド信号の典型的なＰＤＭ表示（representation）は、オーバーサンプリング・レシオが２５６である２０４８ｋＨｚサンプリング・レートを用いる。そのようなケースにおいて、インタレストの信号（signal of interest）は、ただ４ｋＨｚまで及ぶ（spans）ので、タップ間の１サンプル遅延を含むデジタルフィルタは、１０２４ｋＨｚバンド幅全域に渡って効果を有することがある。フィルタ・タップ間のマルチ・サンプル遅延を用いるデシメートされたフィルタ構造を用いることが望ましいことが有る。タップ間の２５６遅延を用いることで、フィルタは、フル信号バンド幅（４ｋＨｚ）まで完全な制御を未だに有し、フィルタは、乗算器の数及び１〜２５６の因子によるアドレスを減少する。メモリ・ベース遅延回路３５Ａ〜３５Ｇによる、信号について必要な遅延は、オーバーサンプリング・レシオ及びベースバンド・サンプリング周波数の関数であり得る。したがって、オーディオ・サンプリング周波数及びオーバーサンプリング周波数が高い場合、要求されたメモリ・サイズは、とても大きくなることがある。加えて、そのようなメモリ・ベース遅延回路３５Ａ〜３５Ｇを用いるフィルタリング回路は、入力データ及び増幅器３２Ａ〜３２Ｈ及び３４Ａ〜３４Ｇに関連するフィルタリング係数の限定されたワード長（limited word length）に起因する持続的な問題を有し得る。限定されたワード長は、実際には十分に大きくない係数のバンド幅を意味する。係数またはデータのバンド幅（すなわちビット深度）は、チップ内の回路を製造するために必要なシリコン領域を比例的に増加する。したがって、実際のアプリケーションでとても大きなビット幅を用いることは望ましくないことがある。しかしながら、ビット幅が十分に大きくない場合、係数またはデータは、データに多くの量子化エラー（quantization error）または量子化雑音（quantization noise）を加えることがある、比較的低い分解能を有することがある。

図２及び図３の両方における回路は、ＰＣＭドメイン及びＰＤＭドメインで動作することができる。図２の回路は、入力信号の全バンド幅に渡って、フィルタリング効果を有し得る。図３の回路は、入力信号バンド幅の１／１２８^ｔｈのフィルタリング効果を有し得る。図３のケースにおいて、同じフィルタリング効果は、残りのバンド幅に渡って、１２７回繰り返されることがある。図３の回路は、入力信号バンド幅がサンプリング周波数の小さい分数（１／１２８）である場合、有用であり得る。例えば、サンプリング周波数によるバンド幅が５１２ＫＨｚであり、信号バンド幅が４ＫＨｚしかない場合、１２８個のサンプルの遅延は、図３に示されるフィルタ・タップ間に挿入されることがある。これをのぞいて、一つは、フィルタ回路に１２８倍以上の乗算器、及び加算器を必要とし得る。

本開示は、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットのペアの調整可能なグループ遅延特性を利用することによって、代替的な遅延構造を提供する。一例として、本開示は、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットのペアを含む図４の回路４１のような一つまたはそれ以上のメモリ・ベース遅延回路の代わりを用意する。ダウン・サンプル・ユニット及びアップ・サンプル・ユニットのペアは、ユニット・ペアに関連する固有の遅延を有し得る。しかし、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットのペアで用いられるメモリは、もしメモリ・ベース遅延回路が用いられる必要があれば、メモリの断片を含み得る。ダウン・サンプル・ユニット及びアップ・サンプル・ユニットのペアによって提供される遅延の量は、下記で詳細に説明するように、ユニットのパラメータを選択することによって調整され得る。

本開示が、ほかのタイプのダウン・サンプル・ユニット及びアップ・サンプル・ユニットのペアを予期していても、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットのペアは、カスケード積分合成器（ＣＩＣ:cascaded integration combiner）デシメータ、及びＣＩＣ補間器を含み得る。図５に示すように、例えば、ＣＩＣ補間器５３が続くＣＩＣデシメータ５１は、図４のメモリ・ベース遅延回路４１への均等な遅延量を提供するように調整され得る。この遅延量は、反雑音生成を促進するために、明確に選択され得る。図５の例において、ＣＩＣデシメータ５１およびＣＩＣ補間器５３のそれぞれは、異なる遅延量を提供するように調整されることができるとはいえ、ＣＩＣデシメータ５１およびＣＩＣ補間器５３のそれぞれは、望ましい遅延の半分（one-half）を提供する。重要なことに、図５の回路に関連する遅延量は、図４のメモリ・ベース遅延回路４１の遅延に実質的に等しい。スケーリング増幅器５２及び５４はまた、トランケーション関連オーディオ・ディフェクト（truncation-related audio defects）を避けるために、含まれ得る。図５に示される回路素子は、図４のメモリ・ベース遅延回路４１に関連するアクティヴ雑音相殺回路の信号遅延を達成するために、より効果的な方法を明確にする。

図５に表されるＣＩＣデシメータ／補間器ペアは、可変遅延を含むロー・パス・フィルタとして示される。ＣＩＣデシメータ５１は、ロー・パス・フィルタ及びダウン・サンプラのパラメータによって決定される遅延を含むダウン・サンプラ及びロー・パス・フィルタを含み得る。ＣＩＣ補間器５３は、ロー・パス・フィルタ及びアップ・サンプラのパラメータによって決定される遅延を含むアップ・サンプラ及びロー・パス・フィルタを含み得る。ＣＩＣパラメータを選択することによって、一つは、ＣＩＣデシメータ５１に望ましい遅延の半分、そしてＣＩＣ補間器５３によってもう一方の望ましい遅延の半分を達成することができる。ＣＩＣデシメータ５１及びＣＩＣ補間器５３についての同じダウン・サンプリング及びアップ・サンプリング・レシオを選択することによって、回路は、ローパス・フィルタリング及び望ましい遅延効果を達成するので、同じ入力及び出力サンプリング周波数を規定し得る。

ＣＩＣ回路のビット進展特性（bit growth characteristics）に起因して、ユニット利得を達成するために、適切なスケーリングが必要とされる。スケーリング増幅器５２及び５４は、この目的で用いられ得る。ＣＩＣ回路のロー・パス周波数応答は、高周波数量子化雑音を抑制することによって、安定アクティヴ雑音相殺を手助けし得る。ＣＩＣ回路を用いることの欠点（draw back）は、ＣＩＣデシメータ５１及び／またはＣＩＣ補間器５３の小さいエイリアシング効果、あるいはインバンド信号ドロップ（in-band signal drop）を含み得る。しかし、エイリアシング効果、及びインバンド信号ドロップを最小化するＣＩＣパラメータを選択することによって、エイリアシング効果、及びインバンド信号ドロップは、ごくわずかになる。種々のＣＩＣパラメータは、下記に議論される。

図６は、本開示と整合性のとれた回路図である。このケースにおいて、ＣＩＣ遅延回路６４Ａ〜６４Ｇは、望ましい遅延を提供するために、従来のメモリ回路ととって変わる。遅延回路６４Ａ〜６４Ｇのそれぞれは、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを含み、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットのペアは、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを介して、サンプルを処理することを関連付けられ、合成遅延は、アクティヴ雑音相殺を促進するために、選択された予め定義された遅延（pre-defined delay）に対応するように、それぞれ調整され得る。ＣＩＣ遅延回路６４Ａ〜６４Ｇは、少ないハードウェアと、メモリ・ベース遅延回路に関連する改善された安定性を含み得る。図６の回路において、本明細書に記載されるほかの回路と同様に、入力サンプルは、背景雑音に関連するオーディオ・サンプルを表し、出力サンプルは、実質的に背景雑音を破壊的に妨害する反雑音を表すオーディオ・サンプルを含み得る。

図６の回路は、入力サンプルを受信する増幅器６１Ａ〜６１Ｈの第１のセットと、フィードバックとして回路の出力を受信する増幅器６３Ａ〜６３Ｇの第２のセットを含む。アドレス６２Ａ〜６２Ｈは、図３に示すようにフィルタリングされたサンプルを合成し、ＣＩＣ遅延回路６４Ａ〜６４Ｇは、アクティヴ雑音相殺を達成するために、フィルタ・ステージ間で必要とされる遅延を提供する。

再び、本開示は、ダウン・サンプリング・ファクタRに比例する遅延を生成する可変遅延としてＣＩＣデシメータ／補間器ペアの使用を提案する。このケースにおいて、デシメーション・ファクタ（Ｋ）進展（growth）に関連するダウン・サンプリング・ファクタRを増加させることによって、遅延を増加することができる。総合的に、デジタル特定用途向け集積回路（ＡＳＩＣ）において改善された場合、ＣＩＣベース遅延は、従来のメモリ・ベース遅延回路と比較して、ハードウェア領域を減少し得る。また、ＣＩＣデシメータ／補間器ペアは、無限インパルス応答（ＩＩＲ）フィルタリングの安定性を高めることができるローパス・フィルタリングのサイド効果（side effect）を達成し得る。

ダウン・サンプル・ユニット及びアップ・サンプル・ユニット・ペア（例えばＣＩＣデシメータ／補間器ペア）は、直列に配置される。図６の回路において、ＣＩＣ遅延回路６４Ａ〜６４Ｇのそれぞれは、直列に配列されたＣＩＣデシメータ／補間器ペアを含み得る。下記により詳細に記載されたほかのケースにおいて、ダウン・サンプル・ユニット及びアップ・サンプル・ユニット・ペアは、直列に配列され、またダウン・サンプル・ユニット及びアップ・サンプル・ユニット間のほかの要素も含み得る。

図５に示すように、ＣＩＣフィルタは、ＣＩＣデシメータ５１（ダウン・サンプラの一例）及びＣＩＣ補間器（アップ・サンプラの一例）を含み得る。カスケード積分器（cascaded integrators）及び合成器（combiners）は、ＣＩＣデシメータ５１及びＣＩＣ補間器５３を形成するように用いられ得る。

図７は、図５のＣＩＣデシメータ５１のようなＣＩＣデシメータの一例を示している。図７のＣＩＣデシメータは、入ってくるサンプルを２１ビットのような特定のビット深度に変換する変換ユニット７０１を含み得る。加算器７０２及び遅延素子７０３は、第１の積分器を形成し、加算器７０４及び遅延素子７０５は、第２の積分器を形成する。したがって、素子７０２、７０３、７０４、及び７０５は、２ステージ積分器を形成する。ゼロ次ホールド素子（zero order hold elements）７０６は、例えば３２、６４、１２８、または２５６のファクタで、データ・レートを抑制するダウン・サンプラを含む。ダウン・サンプラ・レシオは、Ｒ=ｄｍ×８に相当し得る。このケースにおいて、５１２ＫＨｚは、すべてのサンプリング周波数の最大公約数（ＧＣＦ：greatest common denominator）であるので、ｄｍは、５１２ＫＨｚへのオーバーサンプリング周波数（ＯＳＦ）のレシオである。可変の“ｄｍ”は、典型的に自然数である。Ｒはオーバーサンプリング周波数（６４ＫＨｚのような）を表す。上述でｄｍを定義したように、ダウン・サンプルされたドメインは、入力オーバーサンプリング周波数から独立した６４ＫＨｚへマッピングされるということを確実にすることができる。ゼロ次ホールド素子７０６のデータ・レート出力は、たとえ他のデータ・レートが用いられることができても、６４キロヘルツであり得る。遅延素子（７０５及び７０７のような）は比較的小さくてもよく、メモリ・ベース遅延回路は、多くの複雑さ無しで用いられることができる。図７において（図９においてもまた）、可変ｄｍは、上で言及したようなｄｍと同じ、すなわち、オーバーサンプリング周波数であり得る。

遅延素子７０７及び加算器７０８は、第１の合成器を形成し、遅延素子７０９及び加算器７１０は、第２の合成器を形成する。したがって、素子７０７、７０８、７０９、及び７１０は、２ステージ合成器を形成する。素子７１１は、シグマ・デルタ・モジュレータを含む。シグマ・デルタ・モジュレータのさらなる詳細は、図９に関連して下で議論する。図７において、素子７０１、７０２、７０３、７０４、及び７０５は、アップ・サンプリングされた周波数で動作し、素子７０７、７０８、７０９、及び７１０は、ダウン・サンプリングされた周波数で動作する。アップ・サンプリングされた周波数は、ファクタによってダウン・サンプリングされた周波数よりも大きい。例えば、アップ・サンプリングされた周波数は、８、１６、３２、６４、１２８、２５６のファクタ、またはｎが正の整数である他の２^ｎの倍数によってダウン・サンプリングされた周波数よりも大きい。

図８は、図５のＣＩＣ補間器５３のようなＣＩＣ補間器の一例を示している。図８に示すＣＩＣ補間器は、２４ビット〜２３ビットのような特定のビット深度に入ってきたサンプルを変換する変換ユニット８０１を含み得る。このビット深度拡張は、可変することができ、ＣＩＣ補間器デザインの公正なスタンダード部分（fairly standard part）であり得る。遅延素子８０４及び加算器８０３は、第１の合成器を形成する。変換ユニット８０５は、加算器８０６についての入力データのビット幅を変換する。図８に示されるＣＩＣ補間器は、内面的に、データ・ストリーム・ステージのビット幅を拡張し、この方法は、ＣＩＣ補間器が用いられる場合に、データ・ラインのビット幅を拡張するように実行される。遅延素子８０７及び加算器８０６は、第２の合成器を形成する。素子８０３、８０４、８０５、８０６及び８０７は、２ステージ合成器を形成する。

素子８０８は、３２のファクタのようなファクタでデータ・レートをアップ・サンプリングするアップ・サンプラを含む。変換ユニット８０９は、加算器８１０についての入力データ・バンド幅を変換する。加算器８１０及び遅延素子８１１は、第１の積分器を形成し、加算器８１３及び遅延素子８１４は、第２の積分器を形成する。変換ユニット８１２は、加算器８１３についての第１の積分器の出力を調整するために、第１及び第２の積分器の間に配置される。したがって、素子８１０、８１１、８１２、８１３及び８１４は、２ステージ積分器を形成する。素子８１５は、シグマ・デルタ・モジュレータを含む。シグマ・デルタ・モジュレータのさらなる詳細は、図９に関連して下で議論する。図８において、素子８０１、８０２、８０３、８０４、８０５及び８０６は、ダウン・サンプリングされた周波数で動作し、素子８０９、８１０、８１１、８１２、８１３、８１４及び８１５は、アップ・サンプリングされた周波数で動作する。アップ・サンプリングされた周波数は、ファクタによってダウン・サンプリングされた周波数よりも大きい。例えば、アップ・サンプリングされた周波数は、８、１６、３２、６４、１２８、２５６のファクタ、またはｎが正の整数である他の２^ｎの倍数によってダウン・サンプリングされた周波数よりも大きい。

より一般的には、ＣＩＣ積分器５３は、高オーバー・サンプリング周波数（ＯＳＦ）レートで動作する、Ｎは整数であるN個のデジタル積分器ステージを含み得る。各ステージは、ユニット・フィードバック係数（unit feedback coefficient）を含む１ポール・フィルタ（one-pole filter）として実施され得る。図８に示される回路の結合部（８０３〜８０６の部分）は、Ｒは整数レート変化ファクタ（integer rate change factor）であり、低サンプリング・レートＯＳＦ／Ｒ（６４ＫＨｚ）で動作する。結合部は、入力及び遅延入力間（例えば素子８０３〜８０６）の差を計算するＣＩＣ補間器またはデシメータのステージである。この結合部は、ステージにつきＭ個のサンプルの差動遅延を含むＮ個の結合ステージ（comb stage）を含み得る。アクティヴ雑音相殺実施において、差動遅延は、Ｍ＝４であり、ステージの数は、Ｎ＝２にセットされ得る。

ＯＳＦサンプリング・レートと言及される本明細書に記載のＣＩＣ遅延回路（例えば、ＣＩＣデシメータ及びＣＩＣ補間器ペア）と同等の伝達関数は、以下のように与えられる。

Ｈ（ｚ）は、ＣＩＣ遅延回路の伝達関数であり、
Ｈ_１（ｚ）は、ＣＩＣ遅延回路の補間器部の伝達関数であり、
Ｈ_c（ｚ）は、ＣＩＣ遅延回路の結合部の伝達関数であり、
ｚは、ｚトランスフォーム変数（z-transform variable）であり、
Ｒは、ＣＩＣ遅延回路のダウン・サンプリング及びアップ・サンプリング・レシオであり、
Ｍは、ＣＩＣ遅延回路の結合部の差動遅延数（differential delay number）であり、
Ｎは、ＣＩＣ遅延回路の整数遅延回路ステージ／微分ステージの数である。
ＣＩＣ回路の周波数応答は、一定のグループ遅延を見せるN個のステージ有限インパルス応答（ＦＩＲ）フィルタのカスケードに機能的に均等である。

ＣＩＣ回路のパラメータは、遅延を制御するために調整され得る。ＩＩＲフィルタ・タップ遅延は、ＣＩＣフィルタ・デシメータ及び補間器の合計から生じる。ＣＩＣデシメータ及び補間器からの遅延は、それぞれ以下のように表され得る。
遅延＝ＭＲＮ／２、Ｒ＝８×ｄｍ、ｄｍ＝Ｆｓ×ＯＳＦ／（８×６４０００）
Ｎは、積分器ステージの数であり、Ｒはダウン・サンプリング・レートであり、Ｍは、差動遅延であり、Ｆｓは、ベースバンド・サンプリング周波数である。
したがって、ＣＩＣペアの遅延は、以下のように与えられ得る。
ＣＩＣペアの遅延＝ＭＲＮ
したがって、ＣＩＣ回路の遅延は、三つのパラメータ、積分器ステージＮ、ダウン・サンプリング・レシオＲ、差動遅延Ｍ、を制御することによって、調整され得る。差動遅延Ｍは、ＣＩＣ回路のスペクトルのヌル・ロケーション（spectral null location）を制御し得る。スペクトルのヌル・ロケーションは、零に近づくフィルタ利得（filter gain approaches zero）である周波数である。

したがって、ＣＩＣデシメータ／補間器ペアの合計遅延は、Ｍ、Ｒ及びＮの関数である。ハードウェア・デザインについて、Ｒを可変しているので、Ｍ及びＮについて固定された数を用いるということは簡単である。このケースにおいて、ＣＩＣデシメータ及び補間器の両方についてダウン／アップ・サンプリング・レシオＲを制御することによって、ＣＩＣペアの遅延は、望ましい遅延適正に調整することができる。特にデシメートされたＦＩＲ／ＩＩＲフィルタとともに用いられる場合、ＣＩＣペアは、複数のサンプリング・レートをサポートするために、有用であり得る。オーバー・サンプリング・レートが変化する場合、遅延は、ＣＩＣ回路遅延は、一定のベース・バンド・フィルタ構造の遅延と同等であるように、増加する、または減少され得る。

ＣＩＣ回路は、ビット幅が増えるように、ビット幅スケーリングを提供するために、ユニットを必要とし得る。多くのＣＩＣフィルタは、ＤＣ利得を示す。したがって、スケーリング・ファクタは、ＣＩＣ回路のすべてのユニット利得を達成するために、デシメータ及び補間器の出力で適用され得る。
このケースにおいて、デシメータについて、
Ｇ＝（ＲＭ）^２＝（８×ｄｍ×Ｍ）^２＝ｄｍ^２×２^１０、Ｂ_ｍａｘ＝Ｂ_ｉｎ＋Ｎ（ｌｏｇ_２ＲＭ）−１
したがって、このようなケースにおいて、デシメータのビット幅は、
３＋（２（ｌｏｇ_２１９２×４）−１）＝２１
このケースにおいて、補間器について、

最後のステージにおいて、利得は以下のようになり得る。

Ｇ＝ＲＭ^２＝（８×ｄｍ）×Ｍ^２＝ｄｍ×２^７
例えばＣＩＣデシメータの出力のような、アクティヴ雑音相殺デシメータ出力ビットは、雑音レベルのすべてを維持するので、ハードウェア領域をセーブするように切り捨てられることができる。ＣＩＣデシメータ出力は、下記によってスケール・ダウンされ得る。
（ｄｍ）^２／ＣＩＣ_{ｓｃａｌｅ}
同様に、ＣＩＣ補間器出力は、以下によってスケール・ダウンされる。
ｄｍ×ＣＩＣ_{ｓｃａｌｅ}×２^１７ ＣＩＣ_{ｓｃａｌｅ}は以下のようにｄｍの関数である。

このスケーリングは、図５に示す増幅器５２及び５４をスケーリングすることによって、実行され、図７及び図８の素子７１１及び８１５によってそれぞれ示されるＣＩＣデシメータ及びＣＩＣ補間器のデジタル・シグマ・デルタ・モジュレータとして実施され得る。

図９Ａ及び９Ｂは、ＣＩＣ補間及びＣＩＣデシメーションの状況でオーディオ・ディフェクトに関する切り捨てを避けるために、スケーリングするために用いられ得る１次及び２次シグマ・デルタ・モジュレータのブロック・ダイアグラムである。図９Ａ及び９Ｂのブロック・ダイアグラムは、図５のスケーリング増幅器５２及び５４に対応し、または、図７及び図８の素子７１１及び８１５にそれぞれ示されるようなＣＩＣデシメータ及びＣＩＣ補間器部を形成し得る。

図９Ｂは、１次シグマ・デルタ・モジュレータを示している。図９Ｂに示すように、１次シグマ・デルタ・モジュレータは、入力サンプルを、加算器９０２についてのより広いビット深度に変換する変換ユニット９０１を含み得る。加算器９０２は、フィードバック・ループのフィードバック・サンプルから入力サンプルを減算することによって、サンプルを合成する。加算器９０３及び遅延素子９０４は、積分器を定義し、ユニット９０５は、サンプルをスケーリングするために、ラウンディング（rounding）動作及びライト・シフト（right shift）を実行する。変換ユニット９０６は、ビット深度を、望ましい出力ビット深度に変換し、変換ユニット９０７、遅延素子９０８、及び増幅器９０９は、加算器９０２へのフィードバック・パスを定義する。

図９Ａは、２次シグマ・デルタ・モジュレータを示している。図９Ａに示すように、２次シグマ・デルタ・モジュレータは、二つの信号積分器を用いるという点を除いて、１次シグマ・デルタ・モジュレータに似ている。特に、図９Ｂの１次シグマ・デルタ・モジュレータは、図９Ａに示すような素子９０３及び９０４を含み得るので、図９Ａの２次シグマ・デルタ・モジュレータは、素子９１３及び９１４と、素子９１６及び９１７とにそれぞれ対応する二つの積分器を有している。

一般的に、図９Ａに示される２次シグマ・デルタ・モジュレータは、変換ユニット９１１、加算器９１２、９１３、９１５、及び９１６、遅延素子９１４、９１７、量子化器９１８及びビット深度を望ましい出力ビット深度に変換する変換ユニット９１９を含んでいる。フィードバック・パスにおいて、図９Ａの２次シグマ・デルタ・モジュレータは、遅延素子９２０、変換ユニット９２１、増幅器９２２、及び９２３を含んでいる。簡単に言うと、２次シグマ・デルタ・モジュレータは、素子９１３及び９１４と、素子９１６及び９１７とにそれぞれ対応する二つの信号積分器を用いるという点を除いて、１次シグマ・デルタ・モジュレータに似ている。また、２次シグマ・デルタ・モジュレータは、フィードバック・パスにおいて、二つの異なる増幅器を含んでいる。

変数ｄｍは、上で言及された５１２ｋＨｚへのOSFのレシオである。ｄｍ^２／ＣＩＣ_scaleの値は、図９Ｂの下の増幅器９０９及び下のユニット９０５に表される。ユニット９０５は、Ｋ＝ｄｍ^２／ＣＩＣ_scaleである利得１／Ｋを、入力信号へ適用する。ＣＩＣ_scaleの値は、下の表１のシュード・コード（pseudo code）に示されるルールによって決定される。スケーリングは、任意のあらかじめ決められた限界内の信号動的範囲（signal dynamic range）をキープするように実行される。ユニット９０５の出力は、フィードバック・ループで用いられ、変換ユニット９０７は、加算器９０２についてのデータ・ビット幅を変換し、遅延素子９０８は、１サンプル遅延を提供し、増幅器９０９は、利得ファクタＫに従ったサンプルへ利得を適応する。

したがって、本開示は、フィルタリングするＣＩＣ回路、及びオーディオ・パス内のスケーリングについての１次シグマ・デルタ・モジュレータを定義する。ＣＩＣ回路は、ＣＩＣデシメータ及びＣＩＣ補間器の両方についてヌル周辺のエイリアシング・エラー（aliasing errors）を引き起こすことができる。ＣＩＣフィルタのダウン・サンプリングされた周波数（Ｆｓ／Ｒ）に比例する電力応答は、以下のように与えられる。

このケースにおいて、Ｆ_ｓは、ＣＩＣ補間器の出力サンプリング周波数と同様であるＣＩＣデシメータの入力サンプリング周波数であり、
Rは、ＣＩＣ補間器のアップ・サンプリング・レシオと同様であるＣＩＣデシメータのダウン・サンプリング・レシオであり、
Ｐ（ｆ）は、電力スペクトル（power spectrum）（周波数ｆの関数であり得る）
Ｍは、ＣＩＣ結合部の差動遅延数（differential delay number）であり、
ｆは、ダウン・サンプリングされたクロック・ドメインの周波数であり、
Ｎは、ＣＩＣフィルタのステージの数である。

スペクトラムにおけるヌルは、差動遅延Ｍによって制御され得る。ＣＩＣデシメータについて、あらゆるヌルの周辺の領域は、パス・バンドに折り重ねられることが可能である、すなわち、パス・バンドの後の周波数を含む信号は、パス・バンドの中の信号に戻って加算されることができる。ＣＩＣ補間器について、イメージングは、あらゆるヌルの周辺で生じ得る。ステージ数Ｎを増加させることによって、回路は、合計のフィルタ遅延と、パス・バンド・ドルーピング（drooping）の増加という犠牲を払ってエイリアシング・エラー（aliasing errors）を抑制し得る。変形されたＣＩＣフィルタ構造は、さらにエイリアシング・インデュースド・エラー（aliasing induced errors）を抑制するための回路応答を形成するために、用いられ得る。

図１０は、本明細書に含むように、ＣＩＣデシメータ及びＣＩＣ補間器を含むＣＩＣ回路の例示的な振幅特性（magnitude response）を示している。このケースにおいて、ＣＩＣ回路のパラメータは、２０４８ＫＨｚから６４ＫＨｚにダウン・サンプリングする、Ｎ＝２、Ｍ＝４、Ｒ＝３２であり得る。Ｎ、Ｍ及びＲパラメータは、任意の与えられた実施についてのフィルタ遅延、周波数応答、及びエイリアシング要求を保つために正確に選択され得る。ＣＩＣ回路の周波数要求は、１ＫＨｚ以下の信号をよく通し、高周波数のダウン信号を抑制するということを示す。このプロパティは、ダウン・サンプリングを十分に達成するための鍵である。

再び、１次シグマ・デルタ・モジュレータは、オーディオ・ディフェクトに関連する切り捨てを避けるために、スケーリングについて用いられ得る。シグマ・デルタ・モジュレータは、リミット・サイクルを生成することによって、またはｄｃまたは０入力を含む音の振る舞い（tonal behaviors）を示すことなどによって、オーディオ品質にわずかに作用し得る。正確な計測は、より高次のシグマ・デルタ・モジュレータを用いること、量子化器または入力への小さな摂動（perturbations）またはディザリング（dithering）を加えること、及び／またはローカル・カオティック振る舞い（local chaotic behavior）を示す積分器を用いることのような、シグマ・デルタ・モジュレータの安定性を改善するために用いられことができる。

図１１〜１４は、本開示の種々の例と整合性がとれたアクティヴ雑音相殺回路の回路図である。これらのケースにおいて、回路への入力サンプルは、背景雑音に関連するオーディオ・サンプルを示し、回路の出力サンプルは、背景雑音を実質的に破壊的に妨害する反雑音を示すオーディオ・サンプルを含み得る。遅延素子のそれぞれについて、入力“i”及び出力“o”がラベルされている。

本開示にしたがって、オーディオ雑音相殺についての信号処理は、デジタル・ドメインで実行される。アナログ信号は、一つまたはそれ以上のアナログデジタル変換器（ＤＡＣ）により、アナログからデジタルフォーマットに変換され得る。このケースにおいて、信号の振幅は、サンプリング・レートとして言及され得るレギュラー・レートでサンプリングされる。信号振幅（signal amplitude）は、量子化され、記憶され得る。オーディオ信号変換のこの形式は、パルス・コード・モジュレーション（ＰＣＭ）として通常知られている。ＰＣＭにおいて、信号は、１２またはそれ以上のビットの典型的な分解能を含むレコードされたバイナリ・コード（binary code）である。他方で、シグマ・デルタ・モジュレータは、アナログ信号を、低分解能（例えば１〜４ビット）、しかし通常オーバーサンプリングと呼ばれる高サンプリング・レートの不連続の時間信号に変換し得る。オーバーサンプリング・レート（ＯＳＲ）は、大抵、ファクタ（オーバー・サンプリング・ファクタまたはＯＳＦと呼ばれる）によって乗算されたサンプリング・レートである。

オーバーサンプリングされたフォーマットの信号は、パルス・デンシティ・モジュレーション（ＰＤＭ）サンプルとして通常知られている。ＰＣＭドメインの信号処理は、実施の単純な利点を有している。しかしながら、ＰＣＭデータ生産のデジタル変換ステップへのアナログは、典型的に、少なくともいくつかのサンプルの遅延を処理することを有している。この遅延は、アクティヴ雑音相殺のようないくつかのタイム・クリティカル・アプリケーション（some time critical applications）について、長すぎることがある。他方で、ＰＤＭドメインの信号を処理することは、その高サンプリング・レートに起因するとても低い処理レーテンシーの利点を提示する。

ｘ_ｔをＰＣＭの信号にすると、係数（Ｂ_０、Ｂ_１、…、Ｂ_ｎ、Ａ_０、Ａ_１、…、Ａ_ｎ）（Ａ_０＝１）を含むフィルタは、出力ｙ_ｔを与えるために、信号ｘ_ｔに適用される。このケースでは、
ｙ_ｔ＝Ｂ_０ｘ_ｔ＋Ｂ_１ｘ_ｔ−１＋Ｂ_２ｘ_ｔ−２＋…＋Ｂ_ｎｘ_ｔ−ｎ−Ａ_１ｙ_ｔ−１−Ａ_２ｙ_ｔ−２−…Ａ_ｎｙ_ｔ−ｎ
ｚ変換（z-transform）が適用された場合、上述したこの式は、以下のようにｚドメイン（z-domain）で表されることができる。

Ｘ（ｚ）及びＹ（ｚ）は、それぞれｘ_ｔ及びｙ_ｔのｚ変換（z-transform）である。

ｕ_ｔ及びｖ_ｔを、オーバー・サンプリング・ファクタＲを含むＰＤＭドメインの入力及び出力信号にする。動作のみが、下のＳＲ／２周波数の変形であり、フィルタリングは、同じフィルタ係数で実行されることができる。したがって、ＰＤＭサンプルについてのＺドメインの上の表現は下記のように表され得る。

Ｕ(ｚ)及びＶ（ｚ）は、それぞれｕ_ｔ及びｖ_ｔのｚ変換であり、Ｒは、オーバー・サンプリング・ファクタを表す。したがって、Ｒは、どのくらいの時間、ＰＣＭドメインの信号と比較して、ＰＤＭドメインで信号がオーバーサンプリングされているかを表す。ＡＮＣにおいて、ｘｔは、計測されたＰＣＭドメイン雑音信号（ＡＮＣ制御の入力）であり、ｙｔは、ＡＮＣ制御回路は、によって計算された反雑音信号である。Ｘ（ｚ）及びＹ（ｚ）は、Ｚ変換ドメインの入力雑音及び反雑音信号に対応する。ＰＤＭドメインにおいて、ｚ変換入力及び出力信号は、Ｕ（ｚ）及びＶ（ｚ）によって表される。出力信号を生成するために、入力信号の変形は、Ｂ’s及びＡ’sを含む商（quotients）によって、表される。

図１１は、ＰＤＭサンプルのような、アップ・サンプリングされたサンプルと整合性がとれた従来のメモリ・ベース遅延素子を用いるアクティヴ雑音相殺回路の回路図である。このＰＤＭサンプルのケースにおいて、入力サンプルは、増幅器１１１Ａ〜１１１Ｈによって受信される。回路の出力サンプルは、出力サンプルを正確なビット深度にスケーリングするスケーラ・ユニット１１５を通った後、増幅器１１３Ａ〜１１３Ｇにフィードバックされる。増幅器１１１〜１１１Ｈ及び増幅器１１３Ａ〜１１３Ｈは、サンプルへのフィルタ・タップのアプリケーションを定義し得る。例えば、増幅器１１１Ａ〜１１１Ｈ及び増幅器１１３Ａ〜１１３Ｈは、利得ファクタによって、入力信号を乗算するデジタル乗算回路を含み得る。利得ファクタは、アクティヴ雑音相殺について必要とされる望ましい信号増幅を達成するために、選択され得る。

加算器１１４Ａ〜１１４Ｈは、増幅器１１１Ａ〜１１１Ｈの出力を、図示するように増幅器１１３Ａ〜１１３Ｈ及びメモリ・ベース遅延回路１１２Ａ〜１１２Ｇの出力を合成する。メモリ・ベース遅延回路１１２Ａ〜１１２Ｇは、サンプルが処理されるように、回路の連続するステージのそれぞれの間に１サンプル遅延を提供する。したがって、回路の種々のステージは、メモリ・ベース遅延回路１１２Ａ〜１１２Ｇによって分割される。入力サンプルは、各フィルタ・ステージによってフィルタリングされる。しかし、与えられたサンプルが、メモリ・ベース遅延回路１１２Ａ〜１１２Ｇに渡ってステージを移動するので、フィルタリングは、出力で望ましい反雑音効果を提供するために、蓄積する。

本明細書に記載するように、そのようなメモリ・ベース遅延回路１１２Ａ〜１１２Ｇは、実施の観点から望ましくないことがある。各フィルタ・タップから中間の出力を記憶するためのタップ遅延ライン（tap delay lines）を用いる代わりに、本開示の代替は、正確に望ましい遅延を有するＣＩＣデシメータ／補間器ペアを用いることである。図１２は、図１１と比較した本コンセプトを示している。

特に、図１２は、従来のメモリ・ベース遅延の代わりにＣＩＣ遅延回路１２２Ａ〜１２２Ｇを用いるアクティヴ雑音相殺回路の回路図である。ＰＤＭサンプルのこのケースにおいて、入力サンプルは、増幅器１２１Ａ〜１２１Ｈによって受信され得る。回路の出力サンプルは、出力サンプルを正確なビット深度にスケーリングするスケーラ・ユニット１２５を通った後に、増幅器１２３Ａ〜１２３Ｇにフィードバックされる。増幅器１２１Ａ〜１２１Ｈ及び増幅器１２３Ａ〜１２３Ｇは、サンプルでのフィルタ・タップのアプリケーションを明確にし得る。例えば、増幅器１２１Ａ〜１２１Ｈ及び増幅器１２３Ａ〜１２３Ｇは、利得ファクタによって、入力信号を乗算するデジタル乗算回路を含み得る。利得ファクタは、アクティヴ雑音相殺に必要な望ましい信号増幅を達成するために、選択され得る。

加算器１２４Ａ〜１２４Ｈは、図示するように、増幅器１２１Ａ〜１２１Ｈの出力と、増幅器１２３Ａ〜１２３Ｇ及びＣＩＣ遅延回路１２２Ａ〜１２２Ｇの出力とを合成する。ＣＩＣ遅延回路１２２Ａ〜１２２Ｇは、サンプルが処理されるように、連続するステージの回路のそれぞれの間に提供される。したがって、回路の異なるステージは、メモリ・ベース遅延回路というよりむしろＣＩＣ遅延回路１２２Ａ〜１２２Ｇ遅延回路１２２Ａ〜１２２Ｇによって、分割され得る。入力サンプルは、各フィルタ・ステージによってフィルタリングされ、しかし、所定のサンプルは、ＣＩＣ遅延回路１２２Ａ〜１２２Ｇに渡って移動するので、フィルタリングは、出力で、望ましい反雑音効果を提供するために、累積する。

再び、ＰＤＭドメインのフィルタリングが、とても低い処理レーテンシーの利点を提示するとはいえ、一つの欠点は、時間遅延ライン（time delay line）において、オーバーサンプリングされたデータを記憶するために要求されるメモリ素子が大量であるということである。低いレーテンシー要求は、Ｂ_１係数にただ適用され、他に全ての係数は、いくつかのアルゴリズム遅延に関連づけられ、他の係数は、ＯＳＲよりも低いサンプリング・レートで信号を適用することができる。図１３〜１５に図示するように、これは、ＰＣＭ及びＰＤＭドメインの両方のハイブリッド・フィルタリングのスキームによって達成されることができる。これらのスキームにおいて、入力及び出力信号は、ＰＤＭドメイン内にある。係数Ｂ_０は、ＰＤＭ入力信号に適用される。ＣＩＣダウン・サンプリング・フィルタは、サンプルのＰＣＭストリームを生成するために、入力及び出力信号の両方を適用し得る。係数Ｂ_１〜Ｂ_７は、係数Ａ_１〜Ａ_７が、ＰＣＭ出力信号に適用されるので、ＰＣＭ入力信号へ適用される。これらの係数からの最終的な出力は、アップ・サンプリング・フィルタを通って、アップ・サンプリングされ、Ｂ_０に関連するＰＤＭストリームへ加算される。典型的に、ＣＩＣ遅延回路１２２Ａ〜１２２Ｇ回路からの反エイリアシング要求（anti-aliasing requirement）及び係数Ｂ_０とＢ_１との間で許可される限定された遅延に基づいて、ＰＣＭは、ベース・サンプリング・レートよりも大きい中間サンプリング・レートであり得る。本明細書の他の例において、図１３〜１５の例は、増幅器及びステージの不連続数を示し、しかし、増幅器及びステージの数は、本開示と整合性のとれた他の例について異なり得る。

図１３の例において、中間サンプリング・レートは、ベース・サンプリング・レートの８倍であり得る。本開示の遅延技術と整合性のとれた、図１３のアクティヴ雑音相殺回路において、ＣＩＣダウン・サンプリング及びＣＩＣアップ・サンプリング・フィルタは、係数Ｂ_０及びＢ_１間の遅延を達成するために、方法を提供する。特に、ＣＩＣダウン・サンプラ１３５及びＣＩＣアップ・サンプラ１３８は、係数Ｂ_０及びＢ_１のアプリケーション間で必要とされている遅延を提供するＣＩＣデシメータ／補間器ペアを形成する。ＣＩＣダウン・サンプラ１３６は、出力がフィードバック・ループにおいて、適切なドメインにダウン・サンプリングされるということを確かにし、スケーラ・ユニット１３７は、適切なビット深度を確実にするために、サンプルをスケーリングする。

図１３は、ＰＤＭ及びＰＣＭドメインでサンプルをフィルタリングし、フィルタ・タップ間の遅延の目的でダウン・サンプラ及びアップ・サンプラ・ペアを用いるハイブリッド・アクティヴ雑音相殺回路の回路図である。ＰＤＭサンプルのケースにおいて、入力サンプルは、ＰＤＭドメインの回路及び増幅器１３１Ｈフィルタによって受信される。ＣＩＣダウン・サンプラ１３５は、ＰＣＭドメインへの入力サンプルをダウン・サンプリングする。ＰＳＭドメインにおけるサンプルは、増幅器１３１Ａ〜１３１Ｇによってフィルタリングされる。回路の出力サンプルは、出力サンプルを、適切なビット深度にスケーリングするスケーラ・ユニット１３７、及びＰＤＭドメインからＰＣＭドメインに変換する他のＣＩＣダウン・サンプラ１３６を通った後、増幅器１３３Ａ〜１３３Ｇにフィードバックされる。増幅器１３１Ａ〜１３１Ｈ、及び増幅器１３３Ａ〜１３３Ｈは、サンプルへのフィルタ・タップのアプリケーションを定義し得る。例えば、増幅器１３１Ａ〜１３１Ｈ、及び増幅器１３３Ａ〜１３３Ｈは、利得ファクタによって、入力信号を乗算するデジタル乗算回路を含み得る。利得ファクタは、アクティヴ雑音相殺について、必要とされる望ましい信号増幅を達成するために、選択され得る。とりわけ、他の増幅器がＰＣＭドメインのサンプルで動作する間、増幅器１３１Ｈは、ＰＤＭドメインのサンプルで動作する。素子１３５及び１３６は、ＣＩＣデシメータを含み、素子１３８は、ＣＩＣ補間器を含み、これらの素子１３５、１３６、及び１３８は、ＰＤＭドメインのサンプルのフィルタ１３１Ｈのアプリケーションと、ＰＣＭドメインのサンプルのフィルタ増幅器１３１Ａ〜１３１Ｇのアプリケーションと、の間の望ましい遅延を達成するように、調整され得る。

加算器１３４Ａ〜１３４Ｇは、図示するように、増幅器１３１Ａ〜１３１Ｇの出力と、増幅器１３３Ａ〜１３３Ｇ及びメモリ・ベース遅延回路１３２Ａ〜１３２Ｇの出力とを合成する。メモリ・ベース遅延回路１３２Ａ〜１３２Ｇは、サンプルが処理されるように、回路の連続するステージ間毎に、８個のサンプル遅延を提供する。一度、加算器１３４Ｇの出力が、ＣＩＣアップ・サンプラ１３８を介してＰＤＭドメインへ、アップ・コンバートされて戻る場合、ＣＩＣアップ・サンプラ１３８の出力は、反雑音を含み得る回路出力を生成するために、増幅器１３１Ｈの出力と合成される。

ハイブリッド・フィルタリング（例えば、ＰＣＭ及びＰＤＭドメインのフィルタリング）の代替的なスキームは、図１４に示されるように可能である。このスキームにおいて、ＰＣＭ出力フィードバックへＣＩＣアップ・サンプリングを適用する代わりに、Ｂ_１は、ＰＣＭストリームに適用され、係数Ｂ_２〜Ｂ_８及びＡ_２〜Ａ_８へ出力が合成される。この信号は、フィードバック係数Ａ_２〜Ａ_８について要求されるＰＣＭ出力信号である。

特に、図１４は、ＰＤＭ及びＰＣＭドメインのサンプルをフィルタリングし、フィルタ・タップ間の遅延の目的で、ダウン・サンプラ及びアップ・サンプラ・ペアを用いるハイブリッド・アクティヴ雑音相殺回路の回路図である。ＰＤＭサンプルのケースにおいて、入力サンプルは、ＰＤＭ度名の増幅器１４１ｉフィルタ及び回路によって受信される。ＣＩＣダウン・サンプラ１４５は、入力サンプルをＰＣＭドメインにダウン・サンプリングする。ＰＣＭドメインのサンプルは、増幅器１４１Ａ〜１４１Ｈによってフィルタリングされる。加算器１４３Ｈの出力は、サンプルを適切なビット深度にスケーリングするスケーラ・ユニット１４７を通った後、増幅器１４３Ａ〜１４３Ｇにフィードバックされる。

増幅器１４１Ａ〜１４１ｉ、及び増幅器１４３Ａ〜１４３Ｇは、サンプルへのフィルタ・タップのアプリケーションを定義し得る。例えば、増幅器１４１Ａ〜１４１ｉ、及び増幅器１４３Ａ〜１４３Ｇは、利得ファクタによって、入力信号を乗算するデジタル乗算回路を含み得る。利得ファクタは、アクティヴ雑音相殺について、必要とされる望ましい信号増幅を達成するために、選択され得る。とりわけ、他の増幅器がＰＣＭドメインのサンプルで動作する間、増幅器１３１Ｈは、ＰＤＭドメインのサンプルで動作する。素子１４５は、ＣＩＣデシメータを含み、素子１４６は、ＣＩＣ補間器を含み、これらの素子１４５、及び１４６は、ＰＤＭドメインのサンプルのフィルタ１４１ｉのアプリケーションと、ＰＣＭドメインのサンプルのフィルタ増幅器１４１Ａ〜１４１Ｇのアプリケーションと、の間の望ましい遅延を達成するように、調整され得る。

加算器１４４Ａ〜１４４Ｇは、図示するように、増幅器１４１Ａ〜１４１Ｇの出力と、増幅器１４３Ａ〜１４３Ｇ及びメモリ・ベース遅延回路１４２Ａ〜１４２Ｇの出力とを合成する。同様に、加算器１４３Ｈは、増幅器１４１Ｈの出力と、遅延回路１４２Ｇの出力とを合成する。メモリ・ベース遅延回路１４２Ａ〜１４２Ｇは、サンプルが処理されるように、回路の連続するステージ間毎に、８個のサンプル遅延を提供する。一度、加算器１４４Ｇの出力が、ＣＩＣアップ・サンプラ１４６を介してＰＤＭドメインへ、アップ・コンバートされて戻る場合、ＣＩＣアップ・サンプラ１４６の出力は、反雑音を含み得る回路出力を生成するために、加算器１４４ｉを介して、増幅器１４１ｉの出力と合成される。

図１５は、更なる他の回路構成を示している。図１５の回路構成と整合性をとって、出力ｙｔは、二つのフィルタの合計として表され得る。
ｙ_ｔ＝Ｂ_０ｘ_ｔ＋ｓ_ｔ
Ｂ_０は、図１５の増幅器１５１Ｈである。値ｘ_ｔは、上述で説明したように入力信号である。値ｓ_ｔは、ターゲット信号ｙ_ｔ及びＢ_０ｘ_ｔ間の差である。したがって、ｓ_ｔ＝ｙ_ｔ−Ｂ_０ｘ_ｔ。または、ｚドメインにおいて、
Ｙ（ｚ）＝Ｂ_０Ｘ（ｚ）＋Ｓ（ｚ）
Ｙ（ｚ）、Ｘ（ｚ）は、上で定義したように、同じ意味であり、出力信号ｙ_ｔ及び入力信号ｘ_ｔのｚ変換を表す。Ｓ（ｚ）は、信号ｓ_ｔのｚ変換である。

したがって、

ここで、Ｙ（ｚ）、Ｘ（ｚ）、Ｂ_０、Ｂ_１、Ｂ_２、Ａ_０、Ａ_１、Ａ_２、は、上で定義したことと同じ意味を有する。新たに導入された変数は、以下のように表される。
Ｃ_０＝Ｂ_１−Ｂ_０Ａ_１
Ｃ_１＝（Ｂ_２−Ｂ_０Ａ_２）
Ｃ_２＝（Ｂ_３−Ｂ_０Ａ_３）
このスキームの実施は、図１５に示されている。

図１５の回路において、係数Ｃ_０〜Ｃ_６及びＡ_１〜Ａ_７を経由するフィルタリングは、完全にＰＣＭドメイン内で実施される。これは、高次の循環フィルタ（high-order recursive filter）に、カスケード・バイカッド・フィルタ（cascade biquad filters）、並列フィルタの加算（summation）等になることを許可するこのフィルタが実施される形式の中で自由を与える。カスケード・バイカッド実施（cascade biquad implementation）は、フィルタのこのタイプが、量子化された係数であっても安定であるので望ましいことがある。

Ｙ（ｚ）＝Ｂ_０Ｘ（ｚ）＋Ｓ（ｚ）の式は、Ｓ（ｚ）について、以下のように繰り返されることが有る。
Ｓ（ｚ）＝ｚ^−１（Ｃ_０Ｘ（ｚ）＋Ｓ_１（ｚ））
これは、いくつかの理由で有用である。第１に、信号は、中間サンプリング・レートからベース・サンプリング・レートにさらにダウン・サンプリングされ、メモリ抑制（memory saving）は、このダウン・サンプリングを介して達成されることができる。第２に、入力信号は、小さいファクタによって毎回、サンプリング・レートに達するまで中間サンプリング・レートを乗算するようにダウン・サンプリングされることができる。より小さいファクタで、ダウン・サンプリングすることによって、良い反エイリアシング性能が保証され得る。更に、オーバーサンプリング・レート（例えばＰＤＭドメインで）でＢ_０を含む信号をフィルタリングすることは、最小の処理レーテンシーを保証し得る。オーバー・サンプリング・レートの１／４である中間サンプリング・レートのＣ０を含む信号を処理することは、係数Ｂ_１に関する処理レーテンシーは、まだ利用されているということを保証する。Ｂ２及びＢ３に関する処理レーテンシーは、ＩＳＲ２＝ＩＳＲ／４及びＩＳＲ３＝ＩＳＲ２／４でフィルタリングされる場合、達成され、利用され得る。ＩＳＲは、中間サンプリング・レートを意味する。最終的に、式をくり返すことで、無限インパルス応答（ＩＩＲ）フィルタは、更なる安定性を提示する有限インパルス応答（ＦＩＲ）フィルタに効果的に変換される。

図１５は、ＰＤＭ及びＰＣＭドメインでサンプルをフィルタリングし、フィルタ・タップ間の遅延の目的でダウン・サンプラ及びアップ・サンプラ・ペアを用いるハイブリッド・アクティヴ雑音相殺回路の回路図である。ＰＤＭサンプルのケースにおいて、入力サンプルは、ＰＤＭドメインの回路及び増幅器１５１Ｈフィルタによって受信される。ＣＩＣダウン・サンプラ１５６は、ＰＣＭドメインへの入力サンプルをダウン・サンプリングする。ＰＳＭドメインにおけるサンプルは、増幅器１５１Ａ〜１５１Ｇによってフィルタリングされる。加算器１５４Ｇの出力は、増幅器１５３Ａ〜１５３Ｇにフィードバックされる。増幅器１５１Ａ〜１５１Ｈ、及び増幅器１５３Ａ〜１５３Ｇは、サンプルへのフィルタ・タップのアプリケーションを定義し得る。例えば、増幅器１５１Ａ〜１５１Ｈ、及び増幅器１５３Ａ〜１５３Ｇは、利得ファクタによって、入力信号を乗算するデジタル乗算回路を含み得る。利得ファクタは、アクティヴ雑音相殺について、必要とされる望ましい信号増幅を達成するために、選択され得る。とりわけ、他の増幅器がＰＣＭドメインのサンプルで動作する間、増幅器１５１Ｈは、ＰＤＭドメインのサンプルで動作する。素子１５６は、ＣＩＣデシメータを含み、素子１５７は、ＣＩＣ補間器を含み、これらの素子１５６、及び１５７は、ＰＤＭドメインのサンプルのフィルタ１５１Ｈのアプリケーションと、ＰＣＭドメインのサンプルのフィルタ増幅器１５１Ａ〜１５１Ｇのアプリケーションと、の間の望ましい遅延を達成するように、調整され得る。

加算器１５４Ａ〜１５４Ｇは、図示するように、増幅器１５１Ａ〜１５１Ｆの出力と、増幅器１５３Ａ〜１５３Ｇ及びメモリ・ベース遅延回路１５２Ａ〜１５２Ｇの出力とを合成する。同様に、加算器１５４Ｇは、遅延回路１５２Ｇの出力を、増幅器１５１Ｇの出力と合成する。メモリ・ベース遅延回路１５２Ａ〜１５２Ｇは、サンプルが処理されるように、回路の連続するステージ間毎に、８個のサンプル遅延を提供する。一度、加算器１５４Ｇの出力が、ＣＩＣアップ・サンプラ１５７を介してＰＤＭドメインへ、アップ・コンバートされて戻る場合、ＣＩＣアップ・サンプラ１５７の出力は、反雑音を含み得る回路出力を生成するために、増幅器１５１Ｈの出力と合成される。

概して、ＣＩＣダウン・サンプラは、従来のＦＩＲフィルタ、及び従来のダウン・サンプラと取って代わり得る。更に、ＣＩＣアップ・サンプラは、従来のアップ・サンプラ及び従来のＦＩＲフィルタと取って代わり得る。

本開示と整合性のとれた他の例において、本明細書に記載のＣＩＣデシメータは、望ましい遅延の部分を達成するために、他の種類のダウン・サンプル・ユニットと取って代わり、または追加のフィルタと合成され得る。ダウン・サンプル構造のような一つは、ＦＩＲフィルタ１６１及びダウン・サンプラ１６２を含む図１６に示される。このケースにおいて、ＦＩＲフィルタ１６１は、ダウン・サンプリングしている間の出力内の高周波数信号帯域外のエイリアシングを抑制するために、ローパス・フィルタリングが実行され得る。ダウン・サンプラ１６２は、入力信号の全てのＲ個のサンプルから、Ｒ−１個のサンプルを除去することで、デジタル信号のサンプリング・レートを抑制し得る。

ＦＩＲフィルタ１６１は、ＦＩＲフィルタ１６１が、全ての周波数について一定のグループ遅延を提供するように、シンメトリック（symmetric）であり得る。ＦＩＲフィルタ１６１の長さは、望ましい遅延を提供するようにセットされ得る。大抵、Ｎ個のタップの遅延が、要求される場合、フィルタの長さは２Ｎ−１個のタップである。実現可能なＦＩＲフィルタ応答の一例は、図１７、１８Ａ、及び１８Ｂのグラフで示される。図１７は、図１６のＦＩＲ＋ダウン・サンプラの組み合わせで用いられるＦＩＲ＋ダウン・サンプラの組み合わせフィルタの一例を示すグラフである。ここで、ｘ軸は、フィルタ・タップ・インデックスであり、ｙ軸は、フィルタ・タップ係数を表している。

図１８Ａ及び１８Ｂは、入力周波数の関数として、それぞれ出力振幅及び出力位相を示す二つのグラフである。図１８Ａ及び１８Ｂは、６４ｋＨｚから８ｋＨｚサンプリング・レートの信号のダウン・サンプリングの一例で用いられる、ＦＩＲフィルタの例示的な応答を示している。入力信号周波数の関数として、図１８Ａは、ｄＢの振幅応答（amplitude respond）であり、図１８Ｂは、度（degree）の位相応答（phase respond）である。首尾良く信号のダウン・サンプリングするために、ＦＩＲフィルタは、ダウン・サンプリング後のバンド内の信号を保護すべきである。現在の例において、これは８ｋＨｚ／２＝４ｋＨｚであり、振幅応答プロットは、ＦＩＲフィルタは、０Ｈｚ〜４ｋＨｚで一定の信号レベルを維持するということを示している。また、ＦＩＲは、エイリアシングを防止するために、帯域外信号（out of band signal）（すなわち、信号＞４ｋＨｚ）を抑制すべきである。プロットは、ＦＩＲフィルタは、このベースバンド信号、信号＞４ｋＨｚの約４０ｄＢだけダウンを抑制することができるということを示している。また、帯域内信号への位相歪み（phase distortion）を抑制するために、ＦＩＲは、図１８Ｂに示すように、位相が、周波数増加として負に向かす直線であるように、線形位相を有し得る。ＦＩＲフィルタ１６１は、そのようなフィルタリングを達成するように設計され得る。図１７、１８Ａ及び１８Ｂのグラフで実証されるＦＩＲフィルタ出力は、エイリアス信号の約５０ｄＢの抑制で６４ｋＨｚから８ｋＨｚへとダウン・サンプリングすることについて、許可し得る。

図１９、２０Ａ及び２０Ｂは、本開示と整合性のとれた、ＦＩＲフィルタ１６１について用いられる他の実現可能なＦＩＲフィルタの例を示している。図１９は、ＦＩＲフィルタ応答を示す他のグラフであり、図２０Ａ及び２０Ｂは、入力周波数の関数として、それぞれ、出力振幅及び出力位相を示す二つのグラフである。ＦＩＲフィルタ１６１は、そのようなフィルタリングを有するように設計され得る。

更に他の例において、上述したＣＩＣデシメータは、図２１に示すようなＦＩＲフィルタ及びダウン・サンプラのカスケードと取って代わることが有る。このケースにおいて、ＦＩＲフィルタ２１１、ダウン・サンプラ２１２、ＦＩＲフィルタ２１３、ダウン・サンプラ２１４、ＦＩＲフィルタ２１５、ダウン・サンプラ２１６は、必要な遅延を達成するために、本明細書で議論されたＣＩＣデシメータととって代わり得る。ダウン・サンプラ、及びカスケードされたＦＩＲフィルタの各ステージの遅延及びダウン・サンプル・レシオは、望ましい全ての遅延及びダウン・サンプル・レシオを正しく達成するために、選択され得る。例えば、各ＦＩＲが、Ｎ個のタップの遅延を有し、ダウン・サンプラが、ダウン・サンプル・レシオまたはＲを有する場合、図２１に示すように、ＦＩＲダウン・サンプラ・ペアの３つのステージのチェインについて、全ての遅延は、Ｎ＋Ｎ×Ｒ＋Ｎ×Ｒ^２であり、全てのダウン・サンプル・レシオは、Ｒ^３である。

更に他の例において、本明細書に記載のＣＩＣデシメータは、所定のアクティヴ雑音相殺回路構成に必要とされている遅延の量を明確にするために、ＣＩＣデシメータのカスケードによって、交換され得る。任意の数のＣＩＣデシメータ回路が用いられるとはいえ、図２２は、三つのカスケードされたＣＩＣデシメータ２２１，２２２及び２２３を示している。ＣＩＣデシメータ２２１、２２２及び２２３のパラメータは、ＣＩＣデシメータ２２１、２２２，及び２２３についての異なる遅延量、または同じ遅延量を提供するように調整されることができる。各ＣＩＣの遅延及びダウン・サンプル・レシオは、望ましい全ての遅延及びダウン・サンプル・レシオを達成するように定義され得る。例えば、各ＣＩＣデシメータが、Ｎ個のタップ遅延及びダウン・サンプル・レシオＲを有するかもしれない。全てのダウン・サンプル・レシオは、Ｒ^３であり、全ての遅延は、三つのＣＩＣデシメータについてのチェインについての、Ｎ＋Ｎ×Ｒ＋Ｎ×Ｒ^２である。

ＣＩＣデシメータのように、本明細書に開示されるＣＩＣ補間器は、追加のフィルタと合成され、望ましい遅延の一部を達成するために、他の種類のアップ・サンプル・ユニットと交換され得る。アップ・サンプル構成のような一つは、ＦＩＲフィルタ２３２に続くアップ・サンプル２３１を含む図２３に示される。ＦＩＲフィルタ２３２は、全ての周波数について一定のグループ遅延を提供するように、シンメトリック（symmetric）であり得る。上述したダウン・サンプリングで用いられる同一、または似ているＦＩＲフィルタは、アップ・サンプリングで用いられることができる。

このケースにおいて、ＦＩＲ＋ダウン・サンプラの組み合わせフィルタ２３２は、アップ・サンプリングの間、出力の帯域外高周波数信号に対する、帯域内信号の任意のイメージング効果を除去または防止するように、ローパス・フィルタリングを実行し得る。アップ・サンプラ２３１は、出力信号が、入力信号のサンプリング・レートＲ時間を有するように、各サンプル間にＲ−１個のゼロを挿入し得る。

ＦＩＲ２３２の長さは、望ましい遅延を提供するように設定されうる。大抵、Ｎ個のタップの遅延が要求された場合、フィルタの長さは、フィルタの長さは２Ｎ−１個のタップである。フィルタ２３２の実現可能なＦＩＲフィルタの一例は、図２４及び２５のグラフによって示される。図２４及び２５は、図１７と同様の意味を持っている。二つのグラフは、ＦＩＲフィルタの形を描画する。したがって、ｘ軸は、フィルタ・タップに対するインデックスであり、ｙ軸は、フィルタ・タップ係数の値である。ＦＩＲフィルタ２３２は、そのようなフィルタリングを達成するように設計され得る。図２４及び２５のグラフで実証されるＦＩＲフィルタ出力は、イメージング信号の抑制を含む８ｋＨｚから６４ｋＨｚへのアップ・サンプリングについて許可得る。

ＣＩＣデシメータと同様に、上述したＣＩＣ補間器は、図２６に示すようなＦＩＲフィルタ及びアップ・サンプラと取って代わることが有る。このケースにおいて、アップ・サンプラ２６１、ＦＩＲフィルタ２６２、アップ・サンプラ２６３、ＦＩＲフィルタ２６４、アップ・サンプラ２６５及びＦＩＲフィルタ２６６は、必要な遅延を達成するために、本明細書で議論されたＣＩＣ補間器ととって代わり得る。カスケードされたアップ・サンプラ、及びＦＩＲフィルタの各ステージの遅延及びアップ・サンプル・レシオは、望ましい全ての遅延及びダウン・サンプル・レシオを正しく達成するために、選択され得る。例えば、各ＦＩＲが、Ｎ個のタップの遅延を有し、アップ・サンプラが、アップ・サンプル・レシオまたはＲを有する場合、図２６に示すように、ＦＩＲアップ・サンプラ・ペアの３つのステージのチェインについて、全ての遅延は、Ｎ＋Ｎ×Ｒ＋Ｎ×Ｒ^２であり、全てのダウン・サンプル・レシオは、Ｒ^３である。任意の数のアップ・サンプラ及びＦＩＲフィルタのペアが用いられ得る。

更に他の例において、本明細書に記載のＣＩＣ補間器は、所定のアクティヴ雑音相殺回路構成に必要とされている遅延の量を明確にするために、ＣＩＣ補間器のカスケードによって、交換され得る。任意の数のＣＩＣ補間器が用いられるとはいえ、図２７は、三つのカスケードされたＣＩＣ補間器２７１，２７２及び２７３を示している。ＣＩＣ補間器２７１、２７２及び２７３のパラメータは、ＣＩＣ補間器２７１、２７２，及び２７３についての異なる遅延量、または同じ遅延量を提供するように調整されることができる。各ＣＩＣ補間器の遅延及びアップ・サンプル・レシオは、望ましい全ての遅延及びアップ・サンプル・レシオを達成するように定義され得る。例えば、各ＣＩＣ補間器が、Ｎ個のタップ遅延及びアップ・サンプル・レシオＲを有する場合、全てのアップ・サンプル・レシオは、Ｒ^３であり、全ての遅延は、三つのＣＩＣ補間器についてのチェインについての、Ｎ＋Ｎ×Ｒ＋Ｎ×Ｒ^２である。

本開示の技術は、携帯電話、集積回路（ＩＣ）、またはＩＣのセット（すなわちチップ・セット）のような、ワイヤレス通信装置ハンドセットを含む装置、またはある目的に必要な器具一式の広い取り合わせで実施され得る。任意の要素、モジュール、またはユニットは、機能的な態様を重視し、種々のハードウェア・ユニットによる認識を必ずしも要求しないということを提供することが記載されている。本明細書に記載の技術は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実施され得る。モジュール、ユニット、または要素として記載されている任意の特徴は、集積論理装置、または別々のディスクリート、しかし共同利用できる論理装置で共に実施され得る。いくつかのケースにおいて、種々の特徴は、集積回路チップまたはチップセットのような集積回路装置として実施され得る。

ソフトウェアで実施される場合、技術は、プロセッサで実施される場合、上述した一つまたはそれ以上の方法を実行するという命令を含むコンピュータ読み取り可能な媒体で少なくとも在る程度実現され得る。コンピュータ読み取り可能な媒体は、コンピュータ読み取り可能な記憶媒体を備え、パッケージング材料を含み得るコンピュータ・プログラム製品の一部を形成する。コンピュータ読み取り可能な記憶媒体は、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、電気的に消去及び書き込み可能な読み出し専用メモリ（ＥＥＰＲＯＭ）、ＦＬＡＳＨメモリ、磁気的、または光学データ記憶媒体等のようなランダム・アクセス・メモリ（ＲＡＭ）を含み得る。技術は、更に、または代替的に、命令またはデータ構造の携帯で、コードを通信または運び、コンピュータによってアクセスされ、読み出され、及び／または実行されるコンピュータ読み取り可能な媒体で少なくとも在る程度実現され得る。

本明細書に記載の任意の回路は、上述したようなコンピュータ読み取り可能な記憶媒体に記憶された命令を実行するプロセッサで少なくとも在る程度実現され得る。したがって、本開示は、プロセッサにアクティヴ雑音相殺を実行させる実行という命令を含むコンピュータ読み取り可能な記憶媒体を予期する。命令は、プロセッサに、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを介してサンプルを処理させ、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを介してサンプルを処理することに関する合成遅延は、アクティヴ雑音相殺を促進させるために選択される予め決定された遅延に対応する。合成遅延は、ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを含む回路の調整可能パラメータを含み得る。命令は、プロセッサに、調整可能パラメータを選択させる。

コードまたは命令は、一つまたはそれ以上のデジタル信号プロセッサ（ＤＳＰ）、汎用目的マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ロジック・アレイ（ＦＰＧＡ）、または他の平衡集積またはディスクリート論理回路のような一つまたはそれ以上のプロセッサによって実行され得る。したがって、本明細書で用いられている“プロセッサ”という用語は、任意の先の構造、または本明細書に記載の技術を適切に実施できる任意の他の構造に言及され得る。更に、任意の態様において、本明細書に記載の機能は、合成されたビデオ・コーデックの組み込み、デコーディング、エンコーディング、について構成される献身的なハードウェア・モジュールまたはソフトウェア・モジュール内に提供され得る。また、技術は、一つまたはそれ以上の回路または論理素子で完全に実施されることができる。

本開示は、また、本開示に記載された一つまたはそれ以上の技術を実施する回路を含む任意の種類の集積回路装置を予期している。そのような回路は、単一の集積回路チップ内、または、チップセットと呼ばれる複数の共同利用できる集積回路チップ内に提供され得る。そのような集積回路装置は、携帯電話ハンドセットのようなワイヤレス通信デバイスで用いられる種々のアプリケーションで用いられ得る。

種々の例は、本開示に記載されている。本明細書に記載の回路は、図示された、ダウン・サンプリング及びアップ・サンプリング・レシオ、増幅器、ステージの例示的な数を有し、他のダウン・サンプリング及びアップ・サンプリング・レシオ、増幅器、ステージの例示的な数は、本開示と整合性がとれる他の構成で用いられることができる。

更に、本開示の遅延技術が、アクティヴ雑音相殺の文脈で記載されているとしても、遅延技術は、他の回路（すなわち、アクティヴ雑音相殺を実行しない回路）でも用いられ得る。例えば、メモリ・ベース遅延回路というよりむしろダウン・サンプル・ユニット及びアップ・サンプル・ユニットを備える遅延技術は、低レーテンシー平衡回路または他の回路で用いられ得る。

これら及び他の例は、添付した特許請求の範囲の範囲内である。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［１］装置において、
ダウン・サンプル・ユニットと、
アップ・サンプル・ユニットと、
を備え、
前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットは、前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットを介して、サンプルを処理することに関連する合成遅延（combined delay）が、前記装置について選択される予め定義された（pre-defined）遅延に対応するようにそれぞれ調整される
装置。
［２］前記合成遅延は、前記装置の調整可能パラメータ（tunable parameter）である
［１］の装置。
［３］アクティヴ雑音相殺（active noise cancellation）を実行するように構成されたアクティヴ雑音相殺回路
を更に備え、
前記予め定義された遅延は、前記アクティヴ雑音相殺を促進するように選択される
［１］の装置。
［４］前記アップ・サンプル・ユニットは、前記サンプルについて、前記予め定義された遅延を提供するために、前記ダウン・サンプル・ユニットのすぐ後に続く
［１］の装置。
［５］前記ダウン・サンプル・ユニットは、カスケード積分合成器（ＣＩＣ：cascaded integration combiner）デシメータを備え、前記アップ・サンプル・ユニットは、ＣＩＣ補間器（interpolator）を備える
［１］の装置。
［６］前記合成遅延は、前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットのサンプリング・レシオに基づいて、調整可能である
［５］の装置。
［７］前記合成遅延はまた、前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットについての、ステージ数（Ｎ）及び差動遅延（differential delay）（Ｍ）の固定値に基づく
［６］の装置。
［８］前記ダウン・サンプル・ユニットの出力をフィルタリングし、前記アップ・サンプル・ユニットへ入力を提供するフィルタのセットを定義する遅延素子、加算器及び増幅器のセットを更に含み、
前記予め定義された遅延に対応する前記合成遅延は、前記フィルタのセットに関連する遅延と一致する
［３］の装置。
［９］前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットは、それぞれ、前記合成遅延の半分（one-half）を生成するように調整される
［１］の装置。
［１０］前記装置は、前記予め定義された遅延を生成するために、前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットを含むアクティヴ雑音相殺回路（active noise cancellation circuit）を備え、
前記予め定義された遅延は、アクティヴ雑音相殺を促進するように選択され、
前記装置は、オーディオ情報を捉えるマイクロフォンと、前記捉えられたオーディオ情報をサンプルに変換するデジタル・アナログ変換器（digital-to-analog converter）と、前記アクティヴ雑音相殺回路によって生成される反雑音を出力するスピーカと、を更に備える
［１］の装置。
［１１］アクティヴ雑音相殺（active noise cancellation）を実行する方法であって、前記方法は、
ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを介してサンプルを処理することを備え、
前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットを介してサンプルを処理することに関する合成遅延は、アクティヴ雑音相殺を促進するように選択される予め定義された（pre-defined）遅延に対応する
アクティヴ雑音相殺を実行する方法。
［１２］前記合成遅延は、前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットを含む回路の調整可能パラメータ（tunable parameter）である
［１１］の方法。
［１３］前記回路は、アクティヴ雑音相殺回路を含む
［１２］の方法。
［１４］前記アップ・サンプル・ユニットは、前記サンプルについて、前記予め定義された遅延を作成するために、前記ダウン・サンプル・ユニットのすぐ後に続く
［１１］の方法。
［１５］前記ダウン・サンプル・ユニットは、カスケード積分合成器（ＣＩＣ：cascaded integration combiner）デシメータを備え、前記アップ・サンプル・ユニットは、ＣＩＣ補間器（interpolator）を備える
［１１］の方法。
［１６］前記合成遅延は、前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットのサンプリング・レシオに基づいて、調整可能であり
前記方法は、前記サンプリング・レシオに基づいて、前記合成遅延を調整することを更に備える
［１５］の方法。
［１７］前記合成遅延はまた、前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットについての、ステージ数（Ｎ）及び差動遅延（differential delay）（Ｍ）の固定値に基づく
［１６］の方法。
［１８］前記ダウン・サンプル・ユニットの出力をフィルタリングし、前記アップ・サンプル・ユニットへ入力を提供するフィルタのセットを定義する遅延素子、加算器及び増幅器のセットを介して、前記サンプルを処理することを更に備え、
前記予め定義された遅延に対応する前記合成遅延は、前記フィルタのセットに関連する遅延と一致する
［１１］の方法。
［１９］前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットは、それぞれ、前記合成遅延の半分（one-half）を生成するように調整される
［１１］の方法。
［２０］前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットは、反雑音を生成するアクティヴ雑音相殺回路の一部を形成し、
前記方法は更に、
オーディオ情報を捉えることと、
前記捉えられたオーディオ情報をサンプルに変換することと、
前記反雑音を生成するために、前記アクティヴ雑音相殺回路を介して前記サンプルを処理することと、
前記アクティヴ雑音相殺回路によって生成された前記反雑音を出力することと、
を備える
［１１］の方法。
［２１］デバイスにおいて、
ダウン・サンプリング手段と、
アップ・サンプリング手段と、
を備え、前記ダウン・サンプリング手段、及び前記アップ・サンプリング手段は、ダウン・サンプリング及びアップ・サンプリングに関連する合成遅延が、予め定義された遅延に対応するように、それぞれ調整される
デバイス。
［２２］前記合成遅延は、前記デバイスの調整可能パラメータ（tunable parameter）である
［２１］のデバイス。
［２３］アクティヴ雑音相殺（active noise cancellation）を実行するように構成されたアクティヴ雑音相殺回路
を備え、
前記予め定義された遅延は、前記アクティヴ雑音相殺を促進するように予め選択される
［２１］のデバイス。
［２４］前記アップ・サンプリング手段は、前記サンプルについて、前記予め定義された遅延を提供するために、前記ダウン・サンプリング手段のすぐ後に続く
［２１］のデバイス。
［２５］前記ダウン・サンプリング手段は、カスケード積分合成器（ＣＩＣ：cascaded integration combiner）デシメータを備え、前記アップ・サンプリング手段は、ＣＩＣ補間器（interpolator）を備える
［２１］のデバイス。
［２６］前記合成遅延は、前記ダウン・サンプリング手段及び前記アップ・サンプリング手段のサンプリング・レシオに基づいて、調整可能である
［２５］のデバイス。
［２７］前記合成遅延はまた、前記ダウン・サンプリング手段及び前記アップ・サンプリング手段についての、ステージ数（Ｎ）及び差動遅延（differential delay）（Ｍ）の固定値に基づく
［２６］のデバイス。
［２８］前記ダウン・サンプリング手段の出力をフィルタリングし、前記アップ・サンプリング手段へ入力を提供するフィルタのセットを定義する遅延素子、加算器及び増幅器のセットを更に含み、
前記予め定義された遅延に対応する前記合成遅延は、前記フィルタのセットに関連する遅延と一致する
［２３］のデバイス。
［２９］前記ダウン・サンプリング手段及び前記アップ・サンプリング手段は、それぞれ、前記合成遅延の半分（one-half）を生成するように調整される
［２１］のデバイス。
［３０］前記デバイスは、前記ダウン・サンプリング手段及び前記アップ・サンプリング手段を含むアクティヴ雑音相殺回路（active noise cancellation circuits）を備え、
前記予め定義された遅延は、アクティヴ雑音相殺を促進するように選択され、
前記デバイスは、オーディオ情報を捉えるマイクロフォンと、前記捉えられたオーディオ情報をサンプルに変換するデジタル・アナログ変換器（digital-to-analog converter）と、前記アクティヴ雑音相殺回路によって生成される反雑音を出力するスピーカと、を更に備える
［２１］のデバイス。
［３１］プロセッサ内での実行の際に前記プロセッサに、アクティヴ雑音相殺（active noise cancellation）を実行させる、命令を含むコンピュータ読み出し可能な記憶媒体において、
前記命令は、前記プロセッサに、
ダウン・サンプル・ユニット及びアップ・サンプル・ユニットを介してサンプルを処理させ、
前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットを介してサンプルを処理することに関連する合成遅延は、アクティヴ雑音相殺を促進するように選択される予め定義された（pre-defined）遅延に対応する
コンピュータ読み出し可能な記憶媒体。
［３２］前記合成遅延は、前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットを含む回路の調整可能パラメータ（tunable parameter）であり、
前記命令は、前記プロセッサに、前記調整可能パラメータを選択させる
［３１］のコンピュータ読み出し可能な記憶媒体。
［３３］前記回路はアクティヴ雑音相殺回路を備え、
前記プロセッサは、前記回路についての前記予め定義された遅延を選択する
［３１］のコンピュータ読み出し可能な記憶媒体。
［３４］前記アップ・サンプル・ユニットは、前記サンプルについて、前記予め定義された遅延を生成するために、前記ダウン・サンプル・ユニットのすぐ後に続く
［３１］のコンピュータ読み出し可能な記憶媒体。
［３５］前記ダウン・サンプル・ユニットは、カスケード積分合成器（ＣＩＣ：cascaded integration combiner）デシメータを備え、前記アップ・サンプル・ユニットは、ＣＩＣ補間器（interpolator）を備える
［３１］のコンピュータ読み出し可能な記憶媒体。
［３６］前記合成遅延は、前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットのサンプリング・レシオに基づいて、調整可能であり、
前記命令は、前記プロセッサに、前記サンプリング・レシオに基づいて、前記合成遅延を調整させる
［３５］のコンピュータ読み出し可能な記憶媒体。
［３７］前記合成遅延はまた、前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットについての、ステージ数（Ｎ）及び差動遅延（differential delay）（Ｍ）の固定値に基づき、
前記命令は、前記プロセッサに、Ｎ及びＭに基づいて前記合成遅延を調整させる
［３６］のコンピュータ読み出し可能な記憶媒体。
［３８］前記命令は、前記プロセッサに、前記ダウン・サンプル・ユニットの出力をフィルタリングし、前記アップ・サンプル・ユニットへ入力を提供するフィルタのセットを定義する遅延素子、加算器及び増幅器のセットを介して、前記サンプルを処理させ、
前記予め定義された遅延に対応する前記合成遅延は、前記フィルタのセットに関連する遅延と一致する
［３１］のコンピュータ読み出し可能な記憶媒体。
［３９］前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットは、それぞれ、前記合成遅延の半分（one-half）を生成するように調整される
［３１］のコンピュータ読み出し可能な記憶媒体。
［４０］前記ダウン・サンプル・ユニット及び前記アップ・サンプル・ユニットは、反雑音を生成するアクティヴ雑音相殺回路の一部を形成し、
前記命令は、前記プロセッサに、
オーディオ情報を捉えさせ、
前記捉えられたオーディオ情報をサンプルに変換させ、
前記反雑音を生成するために、前記アクティヴ雑音相殺回路を介して前記サンプルを処理させ、
前記アクティヴ雑音相殺回路によって生成された前記反雑音を出力させる
［３１］のコンピュータ読み出し可能な記憶媒体。

Claims (41)

1. 装置において、
   パルス・デンシティ・モジュレーション（ＰＤＭ）ドメインからパルス・コード・モジュレーション（ＰＣＭ）ドメインにサンプルをダウン・サンプリングするように構成されているダウン・サンプル・ユニットと、
   ＰＣＭドメインからＰＤＭドメインにサンプルをアップ・サンプリングするように構成されているアップ・サンプル・ユニットと、
   前記ダウン・サンプル・ユニットによってＰＣＭドメインにダウン・サンプリングされたサンプルをフィルタリングするように構成されているフィルタとを具備し、
   前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットは、ともに組み合わされて、合成遅延を生成させ、
   前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットとを通してサンプルを処理することに関係する前記合成遅延が、前記フィルタの１つ以上のタップ遅延に関係する遅延に対応するように、前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットはそれぞれ調整可能である装置。
2. 前記合成遅延は、前記装置の調整可能なパラメータである請求項１記載の装置。
3. 前記装置は、アクティヴ雑音相殺を実行するように構成されているアクティヴ雑音相殺回路を具備し、
   前記遅延は、前記アクティヴ雑音相殺を促進するように選択される請求項１記載の装置。
4. 前記アップ・サンプル・ユニットは、前記ダウン・サンプル・ユニットの後に続き、前記合成遅延を提供する請求項１記載の装置。
5. 前記ダウン・サンプル・ユニットは、カスケード積分合成器（ＣＩＣ）デシメータを備え、
   前記アップ・サンプル・ユニットは、ＣＩＣ補間器を備える請求項１記載の装置。
6. 前記合成遅延はまた、前記ダウン・サンプル・ユニットおよび前記アップ・サンプル・ユニットに対する、ステージ数（Ｎ）の固定値と差動遅延（Ｍ）の固定値とに基づいている請求項５記載の装置。
7. 前記フィルタを定義し、前記ダウン・サンプル・ユニットの出力をフィルタリングして前記アップ・サンプル・ユニットへの入力を提供する、増幅器と加算器と遅延素子とのセットをさらに具備し、
   前記遅延に対応する前記合成遅延は、前記フィルタに関係する遅延と一致する請求項１記載の装置。
8. 前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットは、前記合成遅延の半分を生成させるようにそれぞれ調整可能である請求項１記載の装置。
9. 前記装置は、前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットとを備え、前記遅延を発生させる、アクティヴ雑音相殺回路を具備し、
   前記遅延は、アクティヴ雑音相殺を促進するように選択され、
   前記装置は、オーディオ情報を取り込むマイクロフォンと、前記取り込んだオーディオ情報をサンプルに変換するデジタル・アナログ変換器と、前記アクティヴ雑音相殺回路によって発生される反雑音を出力するスピーカとをさらに具備する請求項１記載の装置。
10. １つ以上のスケーリング増幅器をさらに具備する請求項１記載の装置。
11. 前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットとを通してサンプルを処理することに関係する前記合成遅延は、前記ダウン・サンプル・ユニットおよび前記アップ・サンプル・ユニットのサンプリング・レシオに基づいて調整可能である請求項１記載の装置。
12. アクティヴ雑音相殺を実行する方法において、
    前記方法は、
    ダウン・サンプル・ユニットとアップ・サンプル・ユニットとを通してサンプルを処理し、前記ダウン・サンプル・ユニットは、パルス・デンシティ・モジュレーション（ＰＤＭ）ドメインからパルス・コード・モジュレーション（ＰＣＭ）ドメインにサンプルをダウン・サンプリングし、前記アップ・サンプル・ユニットは、ＰＣＭドメインからＰＤＭドメインにサンプルをアップ・サンプリングすることと、
    前記ダウン・サンプル・ユニットによってＰＣＭドメインにダウン・サンプリングされたサンプルを、フィルタを通してフィルタリングすることとを含み、
    前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットは、ともに組み合わされて、合成遅延を生成させ、
    前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットとを通してサンプルを処理することに関係する前記合成遅延が、アクティヴ雑音相殺を促進するように選択される遅延に対応するように、前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットはそれぞれ調整可能であり、
    前記遅延は、前記フィルタの１つ以上のタップ遅延に関係する遅延に対応する方法。
13. 前記合成遅延は、前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットとを備える回路の調整可能なパラメータである請求項１２記載の方法。
14. 前記回路は、アクティヴ雑音相殺回路を備える請求項１３記載の方法。
15. 前記アップ・サンプル・ユニットは、前記ダウン・サンプル・ユニットの後に続き、前記合成遅延を生成させる請求項１２記載の方法。
16. 前記ダウン・サンプル・ユニットは、カスケード積分合成器（ＣＩＣ）デシメータを備え、
    前記アップ・サンプル・ユニットは、ＣＩＣ補間器を備える請求項１２記載の方法。
17. 前記合成遅延はまた、前記ダウン・サンプル・ユニットおよび前記アップ・サンプル・ユニットに対する、ステージ数（Ｎ）の固定値と差動遅延（Ｍ）の固定値とに基づいている請求項１６記載の方法。
18. 前記フィルタは、
    前記フィルタを定義し、前記ダウン・サンプル・ユニットの出力をフィルタリングして前記アップ・サンプル・ユニットへの入力を提供する、増幅器と加算器と遅延素子とのセットを備え、
    前記遅延に対応する前記合成遅延は、前記フィルタに関係する遅延と一致する請求項１２記載の方法。
19. 前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットは、前記合成遅延の半分を生成させるようにそれぞれ調整可能である請求項１２記載の方法。
20. 前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットは、反雑音を発生させるアクティヴ雑音相殺回路の一部を形成し、
    前記方法は、
    オーディオ情報を取り込むことと、
    前記取り込んだオーディオ情報をサンプルに変換することと、
    前記アクティヴ雑音相殺回路を通して前記サンプルを処理して、前記反雑音を発生させることと、
    前記アクティヴ雑音相殺回路によって発生された前記反雑音を出力することとをさらに含む請求項１２記載の方法。
21. 前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットとを通してサンプルを処理することに関係する前記合成遅延は、前記ダウン・サンプル・ユニットおよび前記アップ・サンプル・ユニットのサンプリング・レシオに基づいて調整可能である請求項１２記載の方法。
22. デバイスにおいて、
    パルス・デンシティ・モジュレーション（ＰＤＭ）ドメインからパルス・コード・モジュレーション（ＰＣＭ）ドメインにサンプルをダウン・サンプリングする手段と、
    ＰＣＭドメインからＰＤＭドメインにサンプルをアップ・サンプリングする手段と、
    前記ダウン・サンプリングする手段によってＰＣＭドメインにダウン・サンプリングされたサンプルをフィルタリングする手段とを具備し、
    前記ダウン・サンプリングする手段と前記アップ・サンプリングする手段は、ともに組み合わされて、合成遅延を生成させ、
    前記ダウン・サンプリングする手段と前記アップ・サンプリングする手段とに関係する前記合成遅延が、前記フィルタリングする手段の１つ以上のタップ遅延に関係する遅延に対応するように、前記ダウン・サンプリングする手段と前記アップ・サンプリングする手段はそれぞれ調整可能であるデバイス。
23. 前記合成遅延は、前記デバイスの調整可能なパラメータである請求項２２記載のデバイス。
24. 前記デバイスは、アクティヴ雑音相殺を実行するように構成されているアクティヴ雑音相殺回路を具備し、
    前記遅延は、前記アクティヴ雑音相殺を促進するように予め選択される請求項２２記載のデバイス。
25. 前記アップ・サンプリングする手段は、前記ダウン・サンプリングする手段の後に続き、前記合成遅延を提供する請求項２２記載のデバイス。
26. 前記ダウン・サンプリングする手段は、カスケード積分合成器（ＣＩＣ）デシメータを備え、
    前記アップ・サンプリングする手段は、ＣＩＣ補間器を備える請求項２２記載のデバイス。
27. 前記合成遅延はまた、前記ダウン・サンプリングする手段および前記アップ・サンプリングする手段に対する、ステージ数（Ｎ）の固定値と差動遅延（Ｍ）の固定値とに基づいている請求項２６記載のデバイス。
28. 前記フィルタリングする手段を定義し、前記ダウン・サンプリングする手段の出力をフィルタリングして前記アップ・サンプリングする手段への入力を提供する、増幅器と加算器と遅延素子とのセットをさらに具備し、
    前記遅延に対応する前記合成遅延は、前記フィルタリングする手段に関係する遅延と一致する請求項２４記載のデバイス。
29. 前記ダウン・サンプリングする手段と前記アップ・サンプリングする手段は、前記合成遅延の半分を生成させるようにそれぞれ調整可能である請求項２２記載のデバイス。
30. 前記デバイスは、前記ダウン・サンプリングする手段と前記アップ・サンプリングする手段とを備えるアクティヴ雑音相殺回路を具備し、
    前記遅延は、アクティヴ雑音相殺を促進するように選択され、
    前記デバイスは、オーディオ情報を取り込むマイクロフォンと、前記取り込んだオーディオ情報をサンプルに変換するデジタル・アナログ変換器と、前記アクティヴ雑音相殺回路によって発生される反雑音を出力するスピーカとをさらに具備する請求項２２記載のデバイス。
31. 前記ダウン・サンプリングする手段と前記アップ・サンプリングする手段とを通して前記サンプルを処理することに関係する前記合成遅延は、前記ダウン・サンプリングする手段および前記アップ・サンプリングする手段のサンプリング・レシオに基づいて調整可能である請求項２２記載のデバイス。
32. プロセッサにおける実行の際に前記プロセッサにアクティヴ雑音相殺を実行させる命令を含むコンピュータ読み出し可能な記憶媒体において、
    前記命令は、前記プロセッサに、
    ダウン・サンプル・ユニットとアップ・サンプル・ユニットとを通してサンプルを処理させ、前記ダウン・サンプル・ユニットは、パルス・デンシティ・モジュレーション（ＰＤＭ）ドメインからパルス・コード・モジュレーション（ＰＣＭ）ドメインにサンプルをダウン・サンプリングし、前記アップ・サンプル・ユニットは、ＰＣＭドメインからＰＤＭドメインにサンプルをアップ・サンプリングし、
    前記ダウン・サンプル・ユニットによってＰＣＭドメインにダウン・サンプリングされたサンプルを、フィルタを通してフィルタリングさせ、
    前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットは、ともに組み合わされて、合成遅延を生成させ、
    前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットとを通してサンプルを処理することに関係する前記合成遅延が、前記フィルタの１つ以上のタップ遅延に関係する遅延に対応するように、前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットはそれぞれ調整可能であるコンピュータ読み出し可能な記憶媒体。
33. 前記合成遅延は、前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットとを備える回路の調整可能なパラメータであり、
    前記命令は、前記プロセッサに、前記調整可能なパラメータを選択させる請求項３２記載のコンピュータ読み出し可能な記憶媒体。
34. 前記回路はアクティヴ雑音相殺回路を備え、
    前記プロセッサは、前記回路の調整可能なパラメータを選択する請求項３３記載のコンピュータ読み出し可能な記憶媒体。
35. 前記アップ・サンプル・ユニットは、前記ダウン・サンプル・ユニットの後に続き、前記合成遅延を生成させる請求項３２記載のコンピュータ読み出し可能な記憶媒体。
36. 前記ダウン・サンプル・ユニットは、カスケード積分合成器（ＣＩＣ）デシメータを備え、
    前記アップ・サンプル・ユニットは、ＣＩＣ補間器を備える請求項３２記載のコンピュータ読み出し可能な記憶媒体。
37. 前記合成遅延はまた、前記ダウン・サンプル・ユニットおよび前記アップ・サンプル・ユニットに対する、ステージ数（Ｎ）の固定値と差動遅延（Ｍ）の固定値とに基づいており、
    前記命令は、前記プロセッサに、ＮとＭとに基づいて前記合成遅延を調整させる請求項３６記載のコンピュータ読み出し可能な記憶媒体。
38. 前記命令は、前記プロセッサに、
    前記フィルタを定義し、前記ダウン・サンプル・ユニットの出力をフィルタリングして前記アップ・サンプル・ユニットへの入力を提供する、増幅器と加算器と遅延素子とのセットを通して、前記サンプルを処理させ、
    前記遅延に対応する前記合成遅延は、前記フィルタに関係する遅延と一致する請求項３２記載のコンピュータ読み出し可能な記憶媒体。
39. 前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットは、前記合成遅延の半分を生成させるようにそれぞれ調整可能である請求項３２記載のコンピュータ読み出し可能な記憶媒体。
40. 前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットは、反雑音を発生させるアクティヴ雑音相殺回路の一部を形成し、
    前記命令は、前記プロセッサに、
    オーディオ情報を取り込ませ、
    前記取り込ませたオーディオ情報をサンプルに変換させ、
    前記アクティヴ雑音相殺回路を通して前記サンプルを処理させて、前記反雑音を発生させ、
    前記アクティヴ雑音相殺回路によって発生させた前記反雑音を出力させる請求項３２記載のコンピュータ読み出し可能な記憶媒体。
41. 前記ダウン・サンプル・ユニットと前記アップ・サンプル・ユニットとを通してサンプルを処理することに関係する前記合成遅延は、前記ダウン・サンプル・ユニットおよび前記アップ・サンプル・ユニットのサンプリング・レシオに基づいて調整可能である請求項３２記載のコンピュータ読み出し可能な記憶媒体。

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