KR102651826B1 - 데이터 샘플링 회로, 데이터 샘플링 장치 - Google Patents

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Abstract

데이터 샘플링 회로, 데이터 샘플링 장치로서, 상기 샘플링 회로는, 데이터 신호단 및 참조 신호단의 신호에 응답하여 제1 노드 및 제2 노드에 작용하기 위한 제1 샘플링 모듈(1); 제1 노드 및 제2 노드의 신호에 응답하여 제3 노드 및 제4 노드에 작용하기 위한 제2 샘플링 모듈(2); 제3 노드, 제4 노드의 신호에 따라, 제1 출력단에 하이 레벨 신호를 입력하고 제2 출력단에 로우 레벨 신호를 입력하거나, 또는 제1 출력단에 로우 레벨 신호를 입력하고 제2 출력단에 하이 레벨 신호를 입력하기 위한 래칭 모듈(3); 및 제2 샘플링 모듈에 병렬 연결되고, 부호 간 간섭을 감소시키기 위한 판정 피드백 균형 모듈(4)을 포함한다. 상기 데이터 샘플링 회로는 부호 간 간섭을 감소시킬 수 있고, 소비전력이 낮다.

Description

데이터 샘플링 회로, 데이터 샘플링 장치
관련 출원의 상호 참조
본 발명은 2020년 1월 14일에 제출되고, 출원번호가 202010037846.8, 202020081575.1이며, 명칭이 "데이터 샘플링 회로, 데이터 샘플링 장치"인 중국 특허 출원의 우선권을 주장하는 바, 상기 중국 특허 출원의 모든 내용은 참조로서 본원 발명에 인용된다.
기술분야
본 발명은 저장 기술 분야에 관한 것으로, 특히 데이터 샘플링 회로, 데이터 샘플링 장치에 관한 것이다.
LPDDR(Low Power Double Data Rate, 저전력 이중 데이터 전송률) 메모리에서는 신호 전송 속도가 빨라질수록, 채널 소모가 신호 품질에 미치는 영향이 점점 커지므로, 부호 간 간섭이 발생된다.
관련 기술에서는 일반적으로 수신단(RX)에서 균형 회로를 이용하여 채널을 보상하고, 균형 회로는 CTLE(Continuous Time Linear Equalizer, 연속 선형 균형 회로) 또는 DFE(Decision Feedback Equalizer, 판정 피드백 균형 회로)를 선택할 수 있다.
그러나, 균형 회로를 별도로 설치하면 LPDDR의 소비전력이 증가하게 되므로, LPDDR는 저전력소비 요구를 만족할 수 없다.
설명해야 할 것은, 상기 배경기술 부분에 개시된 정보는 단지 본 발명의 배경에 대한 이해를 돕기 위한 것일 뿐이므로, 본 기술분야의 통상의 기술자가 이미 알고 있는 선행 기술을 형성하지 않는 정보를 포함할 수 있다.
본 발명의 일 양태에 따르면, 데이터 샘플링 회로를 제공하고, 상기 데이터 샘플링 회로는 제1 샘플링 모듈, 제2 샘플링 모듈, 래칭 모듈 및 판정 피드백 균형 모듈을 포함한다. 제1 샘플링 모듈은 데이터 신호단, 참조 신호단, 제1 노드 및 제2 노드에 연결되고, 상기 데이터 신호단 및 상기 참조 신호단의 신호에 응답하여 상기 제1 노드 및 상기 제2 노드에 작용하며; 제2 샘플링 모듈은 상기 제1 노드, 제2 노드, 제3 노드 및 제4 노드에 연결되고, 상기 제1 노드 및 상기 제2 노드의 신호에 응답하여 제3 노드 및 제4 노드에 작용하며; 래칭 모듈은 상기 제3 노드, 상기 제4 노드, 제1 출력단 및 제2 출력단에 연결되고, 상기 제3 노드, 제4 노드의 신호에 따라, 상기 제1 출력단에 하이 레벨 신호를 입력하고 상기 제2 출력단에 로우 레벨 신호를 입력하거나, 또는 상기 제1 출력단에 로우 레벨 신호를 입력하고 상기 제2 출력단에 하이 레벨 신호를 입력하며; 판정 피드백 균형 모듈은 상기 제2 샘플링 모듈에 병렬 연결되고, 부호 간 간섭을 감소시킨다.
본 발명의 일 예시적인 실시예에서, 상기 샘플링 회로는 오프셋 보상 모듈을 더 포함하며, 오프셋 보상 모듈은 상기 제2 샘플링 모듈에 병렬 연결되고, 상기 제2 샘플링 모듈의 오프셋 전압을 보상한다.
본 발명의 일 예시적인 실시예에서, 상기 제1 샘플링 모듈은 제1 클록 신호단의 신호에 응답하여 샘플링 동작을 시작하기 위해 상기 제1 클록 신호단에 더 연결되고; 상기 데이터 샘플링 회로는 리셋 모듈을 더 포함하며, 리셋 모듈은 제1 클록 신호단, 제2 클록 신호단, 제1 노드, 제2 노드, 제3 노드, 제4 노드, 제1 출력단 및 제2 출력단에 연결되고, 상기 제1 클록 신호단의 신호에 응답하여 상기 제1 노드 및 제2 노드를 리셋하고, 상기 제2 클록 신호단의 신호에 응답하여 상기 제3 노드, 제4 노드, 제1 출력단 및 제2 출력단을 리셋한다.
본 발명의 일 예시적인 실시예에서, 상기 제1 샘플링 모듈은 제1 P형 트랜지스터, 제2 P형 트랜지스터, 제3 P형 트랜지스터를 포함하며, 제1 P형 트랜지스터의 제1 단은 하이 레벨 신호단에 연결되고, 제어단은 상기 제1 클록 신호단에 연결되며, 제2 단은 제5 노드에 연결되고; 제2 P형 트랜지스터의 제1 단은 상기 제1 P형 트랜지스터의 제2 단에 연결되고, 제어단은 데이터 신호단에 연결되며, 제2 단은 상기 제2 노드에 연결되고; 제3 P형 트랜지스터의 제1 단은 상기 제1 P형 트랜지스터의 제2 단에 연결되고, 제어단은 상기 참조 신호단에 연결되며, 제2 단은 상기 제1 노드에 연결된다.
본 발명의 일 예시적인 실시예에서, 상기 제2 샘플링 모듈은 제4 N형 트랜지스터, 제5 N형 트랜지스터를 포함하며, 제4 N형 트랜지스터의 제1 단은 로우 레벨 신호단에 연결되고, 제어단은 상기 제2 노드에 연결되며, 제2 단은 상기 제3 노드에 연결되고; 제5 N형 트랜지스터의 제1 단은 상기 로우 레벨 신호단에 연결되고, 제어단은 상기 제1 노드에 연결되며, 제2 단은 상기 제4 노드에 연결된다.
본 발명의 일 예시적인 실시예에서, 상기 래칭 모듈은 제6 P형 트랜지스터, 제7 N형 트랜지스터, 제8 P형 트랜지스터, 제9 N형 트랜지스터를 포함하며, 제6 P형 트랜지스터의 제1 단은 하이 레벨 신호단에 연결되고, 제어단은 상기 제2 출력단에 연결되며, 제2 단은 상기 제1 출력단에 연결되고; 제7 N형 트랜지스터의 제1 단은 상기 제3 노드에 연결되고, 제2 단은 상기 제1 출력단에 연결되며, 제어단은 상기 제2 출력단에 연결되고; 제8 P형 트랜지스터의 제1 단은 상기 하이 레벨 신호단에 연결되고, 제어단은 상기 제1 출력단에 연결되며, 제2 단은 상기 제2 출력단에 연결되고; 제9 N형 트랜지스터의 제1 단은 상기 제4 노드에 연결되고, 제2 단은 상기 제2 출력단에 연결되며, 제어단은 상기 제1 출력단에 연결된다.
본 발명의 일 예시적인 실시예에서, 상기 판정 피드백 균형 모듈은 제1 판정 피드백 균형 모듈 및 제2 판정 피드백 균형 모듈을 포함하며, 제1 판정 피드백 균형 모듈은 상기 제4 N형 트랜지스터의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제4 N형 트랜지스터의 파라미터를 보상하며; 제2 판정 피드백 균형 모듈은 상기 제5 N형 트랜지스터의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제5 N형 트랜지스터의 파라미터를 보상하며; 상기 제1 판정 피드백 균형 모듈 및 제2 판정 피드백 균형 모듈은 두 개의 역방향 신호에 의해 제어되어 택일적 구동된다.
본 발명의 일 예시적인 실시예에서, 상기 제1 판정 피드백 균형 모듈은 다수의 제10 N형 트랜지스터, 다수의 제11 트랜지스터, 다수의 제12 N형 트랜지스터를 포함하며, 상기 제10 N형 트랜지스터의 제1 단은 상기 제3 노드에 연결되고, 제어단은 상기 제2 노드에 연결되며; 제11 트랜지스터는 상기 제10 N형 트랜지스터와 일대일로 대응되게 설치되고, 상기 제11 트랜지스터의 제1 단은 상기 제10 N형 트랜지스터의 제2 단에 연결되며, 제어단은 상이한 제어 신호단에 각각 연결되고; 제12 N형 트랜지스터는 상기 제11 트랜지스터와 일대일로 대응되게 설치되고, 상기 제12 N형 트랜지스터의 제1 단은 상기 제11 트랜지스터의 제2 단에 연결되며, 제어단은 제1 제어 신호단에 연결되고, 제2 단은 상기 로우 레벨 신호단에 연결된다.
본 발명의 일 예시적인 실시예에서, 상기 제2 판정 피드백 균형 모듈은 다수의 제13 N형 트랜지스터, 다수의 제14 트랜지스터, 다수의 제15 N형 트랜지스터를 포함하며, 상기 제13 N형 트랜지스터의 제1 단은 상기 제4 노드에 연결되고, 제어단은 상기 제1 노드에 연결되며; 제14 트랜지스터는 상기 제13 N형 트랜지스터와 일대일로 대응되게 설치되고, 상기 제14 트랜지스터의 제1 단은 상기 제13 N형 트랜지스터의 제2 단에 연결되며, 제어단은 상이한 제어 신호단에 각각 연결되고; 및 제15 N형 트랜지스터는 상기 제14 트랜지스터와 일대일로 대응되게 설치되고, 상기 제15 N형 트랜지스터의 제1 단은 상기 제14 트랜지스터의 제2 단에 연결되며, 제어단은 제2 제어 신호단에 연결되고, 제2 단은 상기 로우 레벨 신호단에 연결되며; 상기 제1 제어 신호단 및 상기 제2 제어 신호단의 신호는 역방향이다.
본 발명의 일 예시적인 실시예에서, 상기 제10 N형 트랜지스터, 상기 제11 트랜지스터 및 상기 제12 N형 트랜지스터의 개수는 각각 두 개이다.
본 발명의 일 예시적인 실시예에서, 상기 제13 N형 트랜지스터, 상기 제14 트랜지스터 및 상기 제15 N형 트랜지스터의 개수는 각각 두 개이다.
본 발명의 일 예시적인 실시예에서, 상기 오프셋 보상 모듈은 제1 오프셋 보상 모듈 및 제2 오프셋 보상 모듈을 포함하며, 제1 오프셋 보상 모듈은 상기 제4 N형 트랜지스터의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제4 N형 트랜지스터의 파라미터를 보상하며; 제2 오프셋 보상 모듈은 상기 제5 N형 트랜지스터의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제5 N형 트랜지스터의 파라미터를 보상한다.
본 발명의 일 예시적인 실시예에서, 상기 제1 오프셋 보상 모듈은 다수의 제16 트랜지스터, 다수의 제1 커패시터를 포함하며, 상기 제16 트랜지스터의 제1 단은 상기 로우 레벨 신호단에 연결되고, 제어단은 상이한 제어 신호단에 각각 연결되며; 제1 커패시터는 상기 제16 트랜지스터와 일대일로 대응되게 설치되고, 상기 제1 커패시터는 상기 제16 트랜지스터의 제2 단과 상기 제3 노드 사이에 연결된다.
본 발명의 일 예시적인 실시예에서, 상기 제2 오프셋 보상 모듈은 다수의 제17 트랜지스터, 다수의 제2 커패시터를 포함하며, 상기 제17 트랜지스터의 제1 단은 상기 로우 레벨 신호단에 연결되고, 제어단은 상이한 제어 신호단에 각각 연결되며; 제2 커패시터는 상기 제17 트랜지스터와 일대일로 대응되게 설치되고, 상기 제2 커패시터는 상기 제17 트랜지스터의 제2 단과 상기 제3 노드 사이에 연결된다.
본 발명의 일 예시적인 실시예에서, 상기 리셋 모듈은 제18 N형 트랜지스터, 제19 N형 트랜지스터, 제20 P형 트랜지스터, 제21 P형 트랜지스터, 제22 P형 트랜지스터, 제23 P형 트랜지스터를 포함하며, 제18 N형 트랜지스터의 제1 단은 로우 레벨 신호단에 연결되고, 제2 단은 상기 제2 노드에 연결되며, 제어단은 상기 제1 클록 신호단에 연결되고; 제19 N형 트랜지스터의 제1 단은 상기 로우 레벨 신호단에 연결되고, 제2 단은 상기 제1 노드에 연결되며, 제어단은 상기 제1 클록 신호단에 연결되고; 제20 P형 트랜지스터의 제1 단은 하이 레벨 신호단에 연결되고, 제2 단은 상기 제3 노드에 연결되며, 제어단은 상기 제2 클록 신호단에 연결되고; 제21 P형 트랜지스터의 제1 단은 상기 하이 레벨 신호단에 연결되고, 제2 단은 상기 제1 출력단에 연결되며, 제어단은 상기 제2 클록 신호단에 연결되고; 제22 P형 트랜지스터의 제1 단은 상기 하이 레벨 신호단에 연결되고, 제2 단은 상기 제2 출력단에 연결되며, 제어단은 상기 제2 클록 신호단에 연결되고; 제23 P형 트랜지스터의 제1 단은 상기 하이 레벨 신호단에 연결되고, 제2 단은 상기 제4 노드에 연결되며, 제어단은 상기 제2 클록 신호단에 연결된다.
본 발명의 일 양태에 따르면, 데이터 샘플링 장치를 제공하고, 상기 장치는 다수의 캐스케이드된 상기 데이터 샘플링 회로를 포함하고, 이전 스테이지의 상기 데이터 샘플링 회로의 제1 출력단은 인접된 다음 스테이지의 데이터 샘플링 회로의 제1 제어단에 연결되며, 이전 스테이지의 상기 데이터 샘플링 회로의 제2 출력단은 인접된 다음 스테이지의 데이터 샘플링 회로의 제2 제어단에 연결되고, 마지막 스테이지의 상기 데이터 샘플링 회로의 제1 출력단은 제1 스테이지의 데이터 샘플링 회로의 제1 제어단에 연결되며, 마지막 스테이지의 상기 데이터 샘플링 회로의 제2 출력단은 제1 스테이지의 데이터 샘플링 회로의 제2 제어단에 연결된다.
본 발명의 일 예시적인 실시예에서, 다수의 래치가 더 포함되며, 상기 래치는 상기 데이터 샘플링 회로와 일대일로 대응되게 설치되고, 상기 래치는 상기 데이터 샘플링 회로 제1 출력단의 데이터를 제3 출력단에 래칭하며, 상기 데이터 샘플링 회로 제2 출력단의 데이터를 제4 출력단에 래칭한다.
본 발명의 일 예시적인 실시예에서, 상기 래치는 제24 P형 트랜지스터, 제25 P형 트랜지스터, 제26 P형 트랜지스터, 제27 P형 트랜지스터, 제28 N형 트랜지스터, 제29 N형 트랜지스터, 제30 N형 트랜지스터, 제31 N형 트랜지스터를 포함하며, 제24 P형 트랜지스터의 제1 단은 하이 레벨 신호단에 연결되고, 제2 단은 상기 제3 출력단에 연결되며, 제어단은 상기 데이터 샘플링 회로의 제1 출력단에 연결되고; 제25 P형 트랜지스터의 제1 단은 하이 레벨 신호단에 연결되고, 제2 단은 상기 제3 출력단에 연결되며, 제어단은 상기 제4 출력단에 연결되고; 제26 P형 트랜지스터의 제1 단은 하이 레벨 신호단에 연결되고, 제2 단은 제4 출력단에 연결되며, 제어단은 제3 출력단에 연결되고; 제27 P형 트랜지스터의 제1 단은 하이 레벨 신호단에 연결되고, 제2 단은 제4 출력단에 연결되며, 제어단은 상기 데이터 샘플링 회로의 제2 출력단에 연결되고; 제28 N형 트랜지스터의 제1 단은 로우 레벨 신호단에 연결되고, 제2 단은 제3 출력단에 연결되며, 제어단은 상기 데이터 샘플링 회로의 제1 출력단에 연결되고; 제29 N형 트랜지스터의 제1 단은 로우 레벨 신호단에 연결되고, 제2 단은 제3 출력단에 연결되며, 제어단은 제4 출력단에 연결되고; 제30 N형 트랜지스터의 제1 단은 로우 레벨 신호단에 연결되고, 제2 단은 제4 출력단에 연결되며, 제어단은 제3 출력단에 연결되고; 제31 N형 트랜지스터의 제1 단은 로우 레벨 신호단에 연결되고, 제2 단은 제4 출력단에 연결되며, 제어단은 상기 데이터 샘플링 회로의 제2 출력단에 연결된다.
본 발명의 일 예시적인 실시예에서, 상기 데이터 샘플링 장치는 네 개의 데이터 샘플링 회로를 포함하고, 상기 데이터 샘플링 장치는 클록 회로를 더 포함하며, 클록 회로는 네 개의 데이터 샘플링 회로의 제1 클록 신호단에 클록 샘플링 신호를 제공하고, 인접된 데이터 샘플링 회로의 제1 클록 신호단에서 신호의 위상차는 90도이며, 제1 클록 신호단에서의 신호의 주기는 데이터 신호단에서의 신호 주기의 2배이다.
위의 일반적인 설명 및 후술되는 세부사항에 대한 설명은 예시적이고 해석을 위한 것일 뿐 본 발명을 제한하기 위함이 아니다.
여기서의 도면은 명세서에 포함되어 본 명세서의 일부분을 구성하고, 본 발명에 부합되는 실시예를 도시하며, 명세서와 함께 본 발명의 원리를 설명한다. 이하, 설명에서의 도면은 본 발명의 일부 실시예일 뿐이며, 본 기술분야의 통상의 기술자라면 진보성 창출에 힘쓰지 않은 전제 하에 이러한 도면에 따라 다른 관련되는 도면을 획득할 수도 있음은 자명하다.
도 1은 본 발명의 데이터 샘플링 회로의 일 예시적인 실시예의 구조 모식도이다.
도 2는 본 발명의 데이터 샘플링 회로의 다른 예시적인 실시예의 구조 모식도이다.
도 3은 본 발명의 데이터 샘플링 회로의 다른 예시적인 실시예의 구조 모식도이다.
도 4는 본 발명의 데이터 샘플링 회로의 일 예시적인 실시예 중 제1 오프셋 보상 모듈의 구조 모식도이다.
도 5는 본 발명의 데이터 샘플링 회로의 일 예시적인 실시예 중 제2 오프셋 보상 모듈의 구조 모식도이다.
도 6은 본 발명의 데이터 샘플링 장치의 일 예시적인 실시예의 구조 모식도이다.
도 7은 본 발명의 데이터 샘플링 장치의 일 예시적인 실시예 중 클록 샘플링 신호의 시퀀스 다이어그램이다.
도 8은 본 발명의 데이터 샘플링 장치의 일 예시적인 실시예 중 래치의 구조 모식도이다.
아래에서는 도면을 참조하여 예시적인 실시예를 더 종합적으로 설명할 것이다. 그러나, 예시적인 실시예는 다양한 형태로 구현될 수 있고, 여기에서 설명된 실시예에 제한되는 것으로 이해되어서는 아니 되며, 반대로, 이러한 실시예는 본 발명으로 하여금 더 종합적이고 완전하게 되도록 하고, 예시적인 실시예의 사상을 본 기술분야의 통상의 기술자에게 충분하게 전달하기 위해 제공된다. 도면에서 동일한 도면 부호는 동일하거나 유사한 구조를 나타내므로, 이들의 상세한 설명을 생략할 수 있다.
본 명세서에서는 "상", "하"와 같은 상대적인 용어를 사용하여 도면의 하나의 구성요소가 다른 구성요소에 대한 상대적인 관계를 설명하였으나, 본 명세서에서 이러한 용어는 도면에 따른 예시의 방향과 같이 편의상 사용된 것일 뿐이다. 도면의 장치를 거꾸로 뒤집어 놓으면, "상"에 위치한다고 서술된 구성요소는 "하"에 위치하는 구성요소가 됨을 이해할 수 있다. 다른 상대적인 용어, 예를 들어, "고", "저", "최상", "바닥", "좌", "우" 등도 비슷한 의미로 사용된다. 특정 구조가 다른 구조의 "상"에 위치할 때, 특정 구조가 다른 구조 위에 일체로 형성되거나, 또는 특정 구조가 다른 구조 위에 "직접" 설치되거나, 또는 특정 구조가 다른 하나의 구조를 통해 다른 구조 위에 "간접적"으로 설치되는 것일 수 있다.
용어 "하나", "일", "상기"는 하나 또는 다수의 요소/구성요소 등이 존재함을 나타내고, 용어 "포함" 및 "구비"는 개방형 포괄적 의미를 나타내며, 열거된 요소/구성요소 등을 제외하고 다른 요소/구성요소 등이 더 존재함을 의미한다.
본 예시적인 실시예는 우선 데이터 샘플링 회로를 제공하고, 도 1에 도시된 바와 같이, 이는 본 발명의 데이터 샘플링 회로의 일 예시적인 실시예의 구조 모식도이며, 상기 데이터 샘플링 회로는 제1 샘플링 모듈(1), 제2 샘플링 모듈(2), 래칭 모듈(3), 판정 피드백 균형 모듈(4)을 포함한다. 제1 샘플링 모듈(1)은 데이터 신호단(DQ), 참조 신호단(Vref), 제1 노드(N1) 및 제2 노드(N2)에 연결되고, 상기 데이터 신호단(DQ) 및 상기 참조 신호단(Vref)의 신호에 응답하여 상기 제1 노드(N1) 및 상기 제2 노드(N2)에 작용하며; 제2 샘플링 모듈(2)은 상기 제1 노드(N1), 제2 노드(N2), 제3 노드(N3) 및 제4 노드(N4)에 연결되고, 상기 제1 노드(N1) 및 상기 제2 노드(N2)의 신호에 응답하여 제3 노드(N3) 및 제4 노드(N4)에 작용하며; 래칭 모듈(3)은 상기 제3 노드(N3), 상기 제4 노드(N4), 제1 출력단(OUT1) 및 제2 출력단(OUT2)에 연결되고, 상기 제3 노드(N3), 제4 노드(N4)의 신호에 따라, 상기 제1 출력단(OUT1)에 하이 레벨 신호를 입력하고 상기 제2 출력단(OUT2)에 로우 레벨 신호를 입력하거나, 또는 상기 제1 출력단(OUT1)에 로우 레벨 신호를 입력하고 상기 제2 출력단(OUT2)에 하이 레벨 신호를 입력하며; 판정 피드백 균형 모듈(4)은 상기 제2 샘플링 모듈에 병렬 연결되고, 상기 데이터 신호단(DQ)의 신호를 등가적으로 조절하여 부호 간 간섭을 감소시킨다.
한편으로, 본 발명은 판정 피드백 균형 모듈을 데이터 샘플링 회로에 집적하고, 판정 피드백 균형 모듈을 통해 제2 샘플링 모듈 중 트랜지스터의 파라미터를 조절하며, 이는 데이터 신호단의 신호를 조절하는 것과 동등하고, 이로써 다수의 데이터 샘플링 회로 출력단 신호 사이의 부간 간섭을 감소시키므로, 관련 기술에 비해, 본 발명의 판정 피드백 균형 모듈은 간단한 회로 구조를 통해 부호 간 간섭을 감소시킴으로써, 저장 장치의 소비전력을 낮출 수 있다. 다른 한편으로, 본 발명의 데이터 샘플링 회로는 두 개 스테이지의 샘플링 모듈, 즉 제1 샘플링 모듈 및 제2 샘플링 모듈을 사용함으로써, 제1 출력단, 제2 출력단이 데이터 신호단, 참조 신호단에 대한 킥백 노이즈를 줄일 수 있다. 또 다른 한편으로, 본 발명은 판정 피드백 균형 모듈을 제2 샘플링 모듈에 병렬 연결함으로써, 판정 피드백 균형 모듈이 데이터 샘플링 회로의 샘플링 속도에 미치는 영향을 최대한 감소시킬 수 있다.
본 예시적인 실시예에서, 도 2에 도시된 바와 같이, 이는 본 발명의 데이터 샘플링 회로의 다른 예시적인 실시예의 구조 모식도이다. 상기 샘플링 회로는 오프셋 보상 모듈(5)을 더 포함할 수 있고, 오프셋 보상 모듈(5)은 상기 제2 샘플링 모듈(2)에 병렬 연결되며, 제2 샘플링 모듈(2) 중 트랜지스터의 파라미터를 보상함으로써, 상기 제2 샘플링 모듈(2)의 오프셋 전압을 보상할 수 있다.
본 예시적인 실시예에서, 도 2에 도시된 바와 같이, 상기 제1 샘플링 모듈에는 제1 클록 신호단(CLK1)의 신호에 응답하여 샘플링 동작을 시작하기 위한 상기 제1 클록 신호단(CLK1)이 더 연결될 수 있고; 상기 데이터 샘플링 회로는 리셋 모듈(6)을 더 포함할 수 있고, 리셋 모듈(6)은 제1 클록 신호단(CLK1), 제2 클록 신호단(CLK2), 제1 노드(N1), 제2 노드(N2), 제3 노드(N3), 제4 노드(N4), 제1 출력단(OUT1) 및 제2 출력단(OUT2)이 연결되고, 상기 제1 클록 신호단(CLK1)의 신호에 응답하여 상기 제1 노드(N1) 및 제2 노드(N2)를 리셋하고, 상기 제2 클록 신호단(CLK2)의 신호에 응답하여 상기 제3 노드(N3), 제4 노드(N4), 제1 출력단(OUT1) 및 제2 출력단(OUT2)을 리셋한다.
본 예시적인 실시예에서, 도 3에 도시된 바와 같이, 이는 본 발명의 데이터 샘플링 회로의 다른 예시적인 실시예의 구조 모식도이다. 상기 제1 샘플링 모듈은 제1 P형 트랜지스터(T1), 제2 P형 트랜지스터(T2) 및 제3 P형 트랜지스터(T3)를 포함할 수 있으며, 제1 P형 트랜지스터(T1)의 제1 단은 하이 레벨 신호단(VDD)에 연결되고, 제어단은 상기 제1 클록 신호단(CLK1)에 연결되며, 제2 단은 제5 노드(N5)에 연결되고; 제2 P형 트랜지스터(T2)의 제1 단은 상기 제1 P형 트랜지스터(T1)의 제2 단에 연결되고, 제어단은 데이터 신호단(DQ)에 연결되며, 제2 단은 상기 제2 노드(N2)에 연결되고; 제3 P형 트랜지스터(T3)의 제1 단은 상기 제1 P형 트랜지스터(T1)의 제2 단에 연결되고, 제어단은 상기 참조 신호단(Vref)에 연결되며, 제2 단은 상기 제1 노드(N1)에 연결된다.
본 예시적인 실시예에서, 도 3에 도시된 바와 같이, 상기 제2 샘플링 모듈(2)은 제4 N형 트랜지스터(T4) 및 제5 N형 트랜지스터(T5)를 포함할 수 있으며, 제4 N형 트랜지스터(T4)의 제1 단은 로우 레벨 신호단(VSS)에 연결되고, 제어단은 상기 제2 노드(N2)에 연결되며, 제2 단은 상기 제3 노드(N3)에 연결되고; 제5 N형 트랜지스터(T5)의 제1 단은 상기 로우 레벨 신호단(VSS)에 연결되고, 제어단은 상기 제1 노드(N1)에 연결되며, 제2 단은 상기 제4 노드(N4)에 연결된다.
본 예시적인 실시예에서, 도 3에 도시된 바와 같이, 상기 래칭 모듈(3)은 제6 P형 트랜지스터(T6), 제7 N형 트랜지스터(T7), 제8 P형 트랜지스터(T8) 및 제9 N형 트랜지스터(T9)를 포함할 수 있고, 제6 P형 트랜지스터(T6)의 제1 단은 하이 레벨 신호단(VDD)에 연결되고, 제어단은 상기 제2 출력단(OUT2)에 연결되며, 제2 단은 상기 제1 출력단(OUT1)에 연결되고; 제7 N형 트랜지스터(T7)의 제1 단은 상기 제3 노드(N3)에 연결되고, 제2 단은 상기 제1 출력단(OUT1)에 연결되며, 제어단은 상기 제2 출력단(OUT2)에 연결되고; 제8 P형 트랜지스터(T8)의 제1 단은 상기 하이 레벨 신호단(VDD)에 연결되고, 제어단은 상기 제1 출력단(OUT1)에 연결되며, 제2 단은 상기 제2 출력단(OUT2)에 연결되고; 제9 N형 트랜지스터(T8)의 제1 단은 상기 제4 노드(N4)에 연결되고, 제2 단은 상기 제2 출력단(OUT2)에 연결되며, 제어단은 상기 제1 출력단(OUT1)에 연결된다.
본 예시적인 실시예에서, 도 3에 도시된 바와 같이, 상기 판정 피드백 균형 모듈(4)은 제1 판정 피드백 균형 모듈(41) 및 제2 판정 피드백 균형 모듈(42)을 포함할 수 있다. 제1 판정 피드백 균형 모듈(41)은 상기 제4 N형 트랜지스터(T4)의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제4 N형 트랜지스터(T4)의 파라미터를 보상하며; 제2 판정 피드백 균형 모듈(42)은 상기 제5 N형 트랜지스터(T5)의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제5 N형 트랜지스터(T5)의 파라미터를 보상하며; 상기 제1 판정 피드백 균형 모듈(41) 및 제2 판정 피드백 균형 모듈(42)은 두 개의 역방향 신호에 의해 제어되어 택일적 구동된다.
본 예시적인 실시예에서, 도 3에 도시된 바와 같이, 상기 제1 판정 피드백 균형 모듈(41)은 두 개의 제10 N형 트랜지스터(T101, T102), 두 개의 제11 트랜지스터(T111, T112) 및 두 개의 제12 N형 트랜지스터(T121, T122)를 포함할 수 있다. 두 개의 제10 N형 트랜지스터(T101, T102)의 제1 단은 상기 제3 노드(N3)에 연결되고, 제어단은 상기 제2 노드(N2)에 연결되며; 제11 트랜지스터(T111)는 상기 제10 N형 트랜지스터(T101)와 대응되게 설치되고, 제11 트랜지스터(T112)는 상기 제10 N형 트랜지스터(T102)와 대응되게 설치되며, 상기 제11 트랜지스터(T111)의 제1 단은 상기 제10 N형 트랜지스터(T101)의 제2 단에 연결되고, 제어단은 제어 신호단(S1)에 연결되며, 제11 트랜지스터(T112)의 제1 단은 상기 제10 N형 트랜지스터(T102)의 제2 단에 연결되고, 제어단은 제어 신호단(S2)에 연결되며; 제12 N형 트랜지스터(T121)는 상기 제11 트랜지스터(111)와 대응되게 설치되고, 제12 N형 트랜지스터(T122)는 상기 제11 트랜지스터(112)와 대응되게 설치되며, 제12 N형 트랜지스터(121)의 제1 단은 상기 제11 트랜지스터(111)의 제2 단에 연결되고, 제어단은 제1 제어 신호단(CN1)에 연결되며, 제2 단은 상기 로우 레벨 신호단(VSS)에 연결되고, 제12 N형 트랜지스터(122)의 제1 단은 상기 제11 트랜지스터(112)의 제2 단에 연결되며, 제어단은 제1 제어 신호단(CN1)에 연결되고, 제2 단은 상기 로우 레벨 신호단(VSS)에 연결된다.
본 예시적인 실시예에서, 상기 제2 판정 피드백 균형 모듈(42)은 두 개의 제13 N형 트랜지스터(T131, T132), 두 개의 제14 트랜지스터(T141, T142) 및 두 개의 제15 N형 트랜지스터(T151, T152)를 포함할 수 있다. 상기 제13 N형 트랜지스터(T131, T132)의 제1 단은 상기 제4 노드(N4)에 연결되고, 제어단은 상기 제1 노드(N1)에 연결되며; 제14 트랜지스터(T141)는 상기 제13 N형 트랜지스터(T131)와 대응되게 설치되고, 제14 트랜지스터(T142)는 상기 제13 N형 트랜지스터(T132)와 대응되게 설치되며, 상기 제14 트랜지스터(T141)의 제1 단은 상기 제13 N형 트랜지스터(T131)의 제2 단에 연결되고, 제어단은 제어 신호단(S3)에 연결되며, 상기 제14 트랜지스터(T142)의 제1 단은 상기 제13 N형 트랜지스터(T132)의 제2 단에 연결되고, 제어단은 제어 신호단(S4)에 연결되며; 제15 N형 트랜지스터(T151)는 상기 제14 트랜지스터(T141)와 대응되게 설치되고, 제15 N형 트랜지스터(T152)는 상기 제14 트랜지스터(T142)와 대응되게 설치되며, 상기 제15 N형 트랜지스터(T151)의 제1 단은 상기 제14 트랜지스터(T141)의 제2 단에 연결되고, 제어단은 제2 제어 신호단(CN2)에 연결되며, 제2 단은 상기 로우 레벨 신호단(VSS)에 연결되고, 상기 제15 N형 트랜지스터(T152)의 제1 단은 상기 제14 트랜지스터(T142)의 제2 단에 연결되며, 제어단은 제2 제어 신호단(CN2)에 연결되고, 제2 단은 상기 로우 레벨 신호단(VSS)에 연결되며; 상기 제1 제어 신호단 및 상기 제2 제어 신호단의 신호는 역방향이고, 즉 제1 제어 신호단 및 상기 제2 제어 신호단의 신호 중 하나는 하이 레벨이고 하나는 로우 레벨이다.
본 예시적인 실시예에서, 제어 신호단(S1, S2), 제1 제어 신호단(CN1)의 신호를 통해 제10 N형 트랜지스터(T101, T102)를 제4 N형 트랜지스터(T4)의 양측에 선택적으로 병렬 연결함으로써, 제4 N형 트랜지스터(T4)의 상이한 모드의 파라미터 조절을 구현할 수 있다. 마찬가지로, 제어 신호단(S3, S4), 제2 제어 신호단(CN2)의 신호를 통해 제13 N형 트랜지스터(T131, T132)를 제5 N형 트랜지스터(T5)의 양측에 선택적으로 병렬 연결함으로써, 제5 N형 트랜지스터(T5)의 상이한 모드의 파라미터 조절을 구현할 수 있다. 여기서, 트랜지스터(T101) 및 트랜지스터(T102)가 제4 N형 트랜지스터(T4)에 대한 파라미터 조절량은 동일하거나 상이할 수 있다. 여기서, 트랜지스터(T131) 및 트랜지스터(T132)가 제5 N형 트랜지스터(T5)에 대한 파라미터 조절량은 동일하거나 상이할 수 있다.
다른 예시적인 실시예에서, 제10 N형 트랜지스터의 개수는 다른 수량일 수 있음을 이해해야 하고, 이에 대응되게, 제11 트랜지스터, 제12 N형 트랜지스터는 동일한 수량이다. 제13 N형 트랜지스터의 개수는 다른 수량일 수 있고, 이에 대응되게, 제14 트랜지스터, 제15 N형 트랜지스터는 동일한 수량이다.
본 예시적인 실시예에서, 상기 오프셋 보상 모듈(5)은 제1 오프셋 보상 모듈(51) 및 제2 오프셋 보상 모듈(52)을 포함할 수 있으며, 제1 오프셋 보상 모듈(51)은 상기 제4 N형 트랜지스터(T4)의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제4 N형 트랜지스터(T4)의 파라미터를 보상하며; 제2 오프셋 보상 모듈(52)은 상기 제5 N형 트랜지스터(T5)의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제5 N형 트랜지스터(T5)의 파라미터를 보상한다. 제1 오프셋 보상 모듈(51) 및 제2 오프셋 보상 모듈(52)은 제4 N형 트랜지스터(T4) 및 제5 N형 트랜지스터(T5)의 파라미터를 보상하여 상기 데이터 샘플링 회로의 오프셋 전압을 조절할 수 있다.
본 예시적인 실시예에서, 도 4에 도시된 바와 같이, 이는 본 발명의 데이터 샘플링 회로의 일 예시적인 실시예 중 제1 오프셋 보상 모듈의 구조 모식도이다. 상기 제1 오프셋 보상 모듈은 두 개의 제16 트랜지스터(T161, T162) 및 두 개의 제1 커패시터(C11, C12)를 포함할 수 있으며, 상기 제16 트랜지스터(T161)의 제1 단은 상기 로우 레벨 신호단(VSS)에 연결되고, 제어단은 제어 신호단(S5)에 연결되며, 상기 제16 트랜지스터(T162)의 제1 단은 상기 로우 레벨 신호단(VSS)에 연결되고, 제어단은 제어 신호단(S6)에 연결되며; 제1 커패시터(C11)는 상기 제16 트랜지스터(T161)와 대응되게 설치되고, 제1 커패시터(C12)는 상기 제16 트랜지스터(T162)에 대응되게 설치되며, 상기 제1 커패시터(C11)는 상기 제16 트랜지스터(T161)의 제2 단과 상기 제3 노드(N3) 사이에 연결되고, 상기 제1 커패시터(C12)는 상기 제16 트랜지스터(T162)의 제2 단과 상기 제3 노드(N3) 사이에 연결된다.
본 예시적인 실시예에서, 도 5에 도시된 바와 같이, 이는 본 발명의 데이터 샘플링 회로의 일 예시적인 실시예 중 제2 오프셋 보상 모듈의 구조 모식도이다. 상기 제2 오프셋 보상 모듈은 두 개의 제17 트랜지스터(T171, T172) 및 두 개의 제2 커패시터(C21, C22)를 포함할 수 있으며, 상기 제17 트랜지스터(T171)의 제1 단은 상기 로우 레벨 신호단(VSS)에 연결되고, 제어단은 제어 신호단(S7)에 연결되며, 상기 제17 트랜지스터(T172)의 제1 단은 상기 로우 레벨 신호단(VSS)에 연결되고, 제어단은 제어 신호단(S8)에 연결되며; 제2 커패시터(C21)는 상기 제17 트랜지스터(T171)와 대응되게 설치되고, 제2 커패시터(C22)는 상기 제17 트랜지스터(T172와 대응되게 설치되며, 상기 제2 커패시터(C21)는 상기 제17 트랜지스터(T171)의 제2 단과 상기 제3 노드(N3) 사이에 연결되고, 상기 제2 커패시터(C22)는 상기 제17 트랜지스터(T172)의 제2 단과 상기 제3 노드(N3) 사이에 연결된다.
본 예시적인 실시예에서, 제어 신호단(S5, S6)의 신호를 통해 제1 커패시터(C11, C12)를 제4 N형 트랜지스터(T4)의 양측에 선택적으로 병렬 연결함으로써, 제4 N형 트랜지스터(T4)의 상이한 모드의 파라미터 조절을 구현할 수 있다. 마찬가지로, 제어 신호단(S7, S8)의 신호를 통해 제2 커패시터(C21, C22)를 제5 N형 트랜지스터(T5)의 양측에 선택적으로 병렬 연결함으로써, 제5 N형 트랜지스터(T5)의 상이한 모드의 파라미터 조절을 구현할 수 있다. 여기서, 커패시터(C11, C12)가 제4 N형 트랜지스터(T4)에 대한 파라미터 조절량은 동일하거나 상이할 수 있다. 여기서, 커패시터(C21, C22)가 제5 N형 트랜지스터(T5)에 대한 파라미터 조절량은 동일하거나 상이할 수 있다.
다른 예시적인 실시예에서, 제16 트랜지스터의 개수는 다른 수량일 수 있음을 이해해야 하고, 이에 대응되게, 제1 커패시터는 동일한 수량이다. 제17 트랜지스터의 개수는 다른 수량일 수 있고, 이에 대응되게, 제2 커패시터는 동일한 수량이다. 이 밖에, 오프셋 보상 모듈은 피드백 평형 모듈과 같이, 제4 N형 트랜지스터(T4), 제5 N형 트랜지스터(T5)에 트랜지스터를 통합하여 제4 N형 트랜지스터(T4), 제5 N형 트랜지스터(T5)의 파라미터를 조절할 수도 있다.
본 예시적인 실시예에서, 도 3에 도시된 바와 같이, 상기 리셋 모듈은 제18 N형 트랜지스터(T18), 제19 N형 트랜지스터(T19), 제20 P형 트랜지스터(T20), 제21 P형 트랜지스터(T21), 제22 P형 트랜지스터(T22) 및 제23 P형 트랜지스터(T23)를 포함할 수 있으며, 제18 N형 트랜지스터(T18)의 제1 단은 로우 레벨 신호단(VSS)에 연결되고, 제2 단은 상기 제2 노드(N2)에 연결되며, 제어단은 상기 제1 클록 신호단(CLK1)에 연결되고; 제19 N형 트랜지스터(T19)의 제1 단은 상기 로우 레벨 신호단(VSS)에 연결되고, 제2 단은 상기 제1 노드(N1)에 연결되며, 제어단은 상기 제1 클록 신호단(CLK1)에 연결되고; 제20 P형 트랜지스터(T20)의 제1 단은 하이 레벨 신호단(VDD)에 연결되고, 제2 단은 상기 제3 노드(N3)에 연결되며, 제어단은 상기 제2 클록 신호단(CLK2)에 연결되고; 제21 P형 트랜지스터(T21)의 제1 단은 상기 하이 레벨 신호단(VDD)에 연결되고, 제2 단은 상기 제1 출력단(OUT1)에 연결되며, 제어단은 상기 제2 클록 신호단(CLK2)에 연결되고; 제22 P형 트랜지스터(T22)의 제1 단은 상기 하이 레벨 신호단(VDD)에 연결되고, 제2 단은 상기 제2 출력단(OUT2)에 연결되며, 제어단은 상기 제2 클록 신호단(CLK2)에 연결되고; 제23 P형 트랜지스터(T23)의 제1 단은 상기 하이 레벨 신호단(VDD)에 연결되고, 제2 단은 상기 제4 노드(N4)에 연결되며, 제어단은 상기 제2 클록 신호단(CLK2)에 연결된다.
본 예시적인 실시예에 의해 제공되는 데이터 샘플링 회로의 작업 과정은 리셋 단계, 제1 샘플링 단계, 제2 샘플링 단계 및 래칭 단계와 같은 4개의 단계로 나뉜다.
리셋 단계에서, 제1 클록 신호단(CLK1)은 하이 레벨이고, 제2 클록 신호단(CLK2)은 로우 레벨이며, 제18 N형 트랜지스터(T18)와 제19 N형 트랜지스터(T19)가 도통되고, 제1 노드(N1) 및 제2 노드(N2)는 로우 레벨이며, 제20 P형 트랜지스터(T20), 제21 P형 트랜지스터(T21), 제22 P형 트랜지스터(T22) 및 제23 P형 트랜지스터(T23)가 도통되고, 제3 노드(N3), 제4 노드(N4), 제1 출력단(OUT1) 및 제2 출력단(OUT2)은 하이 레벨이다.
제1 샘플링 단계에서, 제1 클록 신호단(CLK1)은 로우 레벨이고, 제2 클록 신호단(CLK2)은 하이 레벨이며, 제18 N형 트랜지스터(T18)와 제19 N형 트랜지스터(T19)가 턴-오프되고, 제20 P형 트랜지스터(T20), 제21 P형 트랜지스터(T21), 제22 P형 트랜지스터(T22) 및 제23 P형 트랜지스터(T23)가 턴-오프된다. 아울러, 제1 P형 트랜지스터(T1)가 도통되고, 제2 P형 트랜지스터(T2)는 데이터 신호단(DQ)의 신호 작용 하에 제2 노드를 충전시키며, 제3 P형 트랜지스터(T3)는 참조 신호단(Vref)의 신호 작용 하에 제1 노드를 충전시킨다. 상기 단계는 제4 N형 트랜지스터(T4) 또는 제5 N형 트랜지스터(T5)가 먼저 도통될 때가지 지속되며, 예를 들어, 데이터 신호단(DQ)의 전압이 참조 신호단(Vref)의 전압보다 낮을 때, 제4 N형 트랜지스터(T4)가 먼저 도통된다.
제2 샘플링 단계에서, 데이터 신호단(DQ)의 전압이 참조 신호단(Vref)의 전압보다 낮은 것을 예로 들어 설명하면, 제4 N형 트랜지스터(T4)가 먼저 도통된 후, 제7 N형 트랜지스터(T7)가 먼저 도통될 때까지 제3 노드를 방전시킨다. 여기서, 제2 샘플링 단계에서, 판정 피드백 균형 모듈(4)은 제4 N형 트랜지스터(T4), 제5 N형 트랜지스터(T5)의 파라미터를 보상하여, 이는 데이터 신호단(DQ)의 전압을 제어하는 것과 동등하고, 이로써 상이한 데이터 샘플링 회로 출력단 신호 사이의 부호 간 간섭을 감소시킬 수 있다.
래칭 단계에서, 제7 N형 트랜지스터(T7)가 도통된 후, 제1 출력단(OUT1)은 로우 레벨로 설정되고; 아울러, 제8 P형 트랜지스터(T8)는 제1 출력단(OUT1)의 작용 하에 도통됨으로써, 제2 출력단(OUT2)은 하이 레벨로 설정된다.
마찬가지로, 데이터 신호단(DQ)의 전압이 참조 신호단(Vref)의 전압보다 높을 때, 제1 출력단(OUT1)은 하이 레벨로 설정되고, 제2 출력단(OUT2)은 로우 레벨로 설정된다.
본 예시적인 실시예는 데이터 샘플링 장치를 더 제공하고, 상기 장치는 다수의 캐스케이드된 상기 데이터 샘플링 회로를 포함하며, 여기서, 이전 스테이지의 상기 데이터 샘플링 회로의 제1 출력단은 인접된 다음 스테이지의 데이터 샘플링 회로의 제1 제어 신호단에 연결되고, 이전 스테이지의 상기 데이터 샘플링 회로의 제2 출력단은 인접된 다음 스테이지의 데이터 샘플링 회로의 제2 제어 신호단에 연결되며; 마지막 스테이지의 상기 데이터 샘플링 회로의 제1 출력단은 제1 스테이지의 데이터 샘플링 회로의 제1 제어 신호단에 연결되고, 마지막 스테이지의 상기 데이터 샘플링 회로의 제2 출력단은 제1 스테이지의 데이터 샘플링 회로의 제2 제어 신호단에 연결된다.
본 예시적인 실시예에서, 도 6에 도시된 바와 같이, 이는 본 발명의 데이터 샘플링 장치의 일 예시적인 실시예의 구조 모식도이다. 본 예시적인 실시예는 상기 데이터 샘플링 장치가 네 개의 데이터 샘플링 회로(SA)를 포함하는 것을 예로 들어 설명하며, 제1 스테이지의 데이터 샘플링 회로(SA)의 제1 출력단(SaEr)은 제2 스테이지의 데이터 샘플링 회로(SA)의 제1 제어 신호단(CN1)에 연결되고, 제1 스테이지의 데이터 샘플링 회로(SA)의 제2 출력단(SaErN)은 제2 스테이지의 데이터 샘플링 회로(SA)의 제2 제어 신호단(CN2)에 연결되며; 제2 스테이지의 데이터 샘플링 회로(SA)의 제1 출력단(SaOr)은 제3 스테이지의 데이터 샘플링 회로(SA)의 제1 제어 신호단(CN1)에 연결되고, 제2 스테이지의 데이터 샘플링 회로(SA)의 제2 출력단(SaOrN)은 제3 스테이지의 데이터 샘플링 회로(SA)의 제2 제어 신호단(CN2)에 연결되며; 제3 스테이지의 데이터 샘플링 회로(SA)의 제1 출력단(SaEf)은 제4 스테이지의 데이터 샘플링 회로(SA)의 제1 제어 신호단(CN1)에 연결되고, 제3 스테이지의 데이터 샘플링 회로(SA)의 제2 출력단(SaEfN)은 제4 스테이지의 데이터 샘플링 회로(SA)의 제2 제어 신호단(CN2)에 연결되며; 제4 스테이지의 데이터 샘플링 회로(SA)의 제1 출력단(SaOf)은 제1 스테이지의 데이터 샘플링 회로(SA)의 제1 제어 신호단(CN1)에 연결되고, 제4 스테이지의 데이터 샘플링 회로(SA)의 제2 출력단(SaOfN)은 제1 스테이지의 데이터 샘플링 회로(SA)의 제2 제어 신호단(CN2)에 연결된다. 본 예시적인 실시예에서, 이전 스테이지의 상기 데이터 샘플링 회로의 제1 출력단은 인접된 다음 스테이지의 데이터 샘플링 회로의 제1 제어 신호단에 직접 연결되고, 이전 스테이지의 상기 데이터 샘플링 회로의 제2 출력단은 인접된 다음 스테이지의 데이터 샘플링 회로의 제2 제어 신호단에 연결되며, 래치를 거치지 않으므로, 데이터의 전송 지연이 감소된다.
본 예시적인 실시예에서, 도 6에 도시된 바와 같이, 상기 데이터 샘플링 장치는 클록 회로(7)를 더 포함할 수 있고, 클록 회로(7)는 네 개의 데이터 샘플링 회로의 제1 클록 신호단(CLK1)에 클록 샘플링 신호(SampEr, SampOr, SampEf, SampOf)를 각각 제공하며, 도 7에 도시된 바와 같이, 이는 본 발명의 데이터 샘플링 장치의 일 예시적인 실시예 중 클록 샘플링 신호의 시퀀스 다이어그램이다. 여기서, 인접된 데이터 샘플링 회로의 제1 클록 신호단(CLK1)에서의 클록 샘플링 신호의 위상차는 90도이며, 제1 클록 신호단(CLK1)에서의 클록 샘플링 신호의 주기는 데이터 신호단(DQ)에서의 신호 주기의 2배이다. 샘플링 클록을 2T 클록으로 설정하면 클록 배선이 용이하고 소비전력을 절약할 수 있다. 여기서, 클록 회로는 WCK 수신 회로 및 직교 디바이더로 구성될 수 있다.
본 예시적인 실시예에서, 상기 데이터 샘플링 장치는 다수의 래치를 더 포함할 수 있으며, 상기 래치는 상기 데이터 샘플링 회로와 일대일로 대응되게 설치되고, 상기 래치는 상기 데이터 샘플링 회로 제1 출력단의 데이터를 제3 출력단에 래칭하며, 상기 데이터 샘플링 회로 제2 출력단의 데이터를 제4 출력단에 래칭한다. 도 6에 도시된 바와 같이, 래치(RS latch)는 네 개일 수 있고, 상기 래치(RS latch)는 상기 데이터 샘플링 회로(SA)와 일대일로 대응되게 설치되며, 제1 스테이지의 데이터 샘플링 회로(SA)에 연결되는 래치는 제1 출력단(SaEr)의 신호를 상기 래치의 제3 출력단(Data-Er)에 래칭할 수 있고, 아울러 제2 출력단(SaErN)의 신호를 상기 래치의 제4 출력단(Data-ErN)에 래칭할 수 있으며; 제2 스테이지의 데이터 샘플링 회로(SA)에 연결되는 래치는 제1 출력단(SaOr)의 신호를 상기 래치의 제3 출력단(Data-Or)에 래칭할 수 있고, 아울러 제2 출력단(SaOrN)의 신호를 상기 래치의 제4 출력단(Data-OrN)에 래칭할 수 있으며; 제3 스테이지의 데이터 샘플링 회로(SA)에 연결되는 래치는 제1 출력단(SaEf)의 신호를 상기 래치의 제3 출력단(Data-Ef)에 래칭할 수 있고, 아울러 제2 출력단(SaEfN)의 신호를 상기 래치의 제4 출력단(Data-EfN)에 래칭할 수 있으며; 제4 스테이지의 데이터 샘플링 회로(SA)에 연결되는 래치는 제1 출력단(SaOf)의 신호를 상기 래치의 제3 출력단(Data-Of)에 래칭할 수 있고, 아울러 제2 출력단(SaOfN)의 신호를 상기 래치의 제4 출력단(Data-OfN)에 래칭할 수 있다.
본 예시적인 실시예에서, 도 8에 도시된 바와 같이, 이는 본 발명의 데이터 샘플링 회로의 일 예시적인 실시예 중 래치의 구조 모식도이다. 상기 래치는 제24 P형 트랜지스터(T24), 제25 P형 트랜지스터(T25), 제26 P형 트랜지스터(T26), 제27 P형 트랜지스터(T27), 제28 N형 트랜지스터(T28), 제29 N형 트랜지스터(T29), 제30 N형 트랜지스터(T30) 및 제31 N형 트랜지스터(T31)를 포함할 수 있다. 제24 P형 트랜지스터(T24)의 제1 단은 하이 레벨 신호단(VDD)에 연결되고, 제2 단은 출력단(Q)에 연결되며, 제어단은 입력단(R)에 연결되고; 제25 P형 트랜지스터의 제1 단은 하이 레벨 신호단(VDD)에 연결되고, 제2 단은 출력단(Q)에 연결되며, 제어단은 출력단(QN)에 연결되고; 제26 P형 트랜지스터의 제1 단은 하이 레벨 신호단(VDD)에 연결되고, 제2 단은 출력단(QN)에 연결되며, 제어단은 출력단(Q)에 연결되고; 제27 P형 트랜지스터의 제1 단은 하이 레벨 신호단(VDD)에 연결되고, 제2 단은 출력단(QN)에 연결되며, 제어단은 입력단(S)에 연결되고; 제28 N형 트랜지스터의 제1 단은 로우 레벨 신호단(VSS)에 연결되고, 제2 단은 출력단(Q)에 연결되며, 제어단은 입력단(SN)에 연결되고; 제29 N형 트랜지스터의 제1 단은 로우 레벨 신호단(VSS)에 연결되고, 제2 단은 출력단(Q)에 연결되며, 제어단은 출력단(QN)에 연결되고; 제30 N형 트랜지스터의 제1 단은 로우 레벨 신호단(VSS)에 연결되고, 제2 단은 출력단(QN)에 연결되며, 제어단은 출력단(Q)에 연결되고; 제31 N형 트랜지스터의 제1 단은 로우 레벨 신호단(VSS)에 연결되고, 제2 단은 출력단(QN)에 연결되며, 제어단은 입력단(RN)에 연결된다. 여기서, 입력단(RN)과 입력단(R)의 신호는 역방향 신호이고, 입력단(SN)과 입력단(S)의 신호는 역방향 신호이다. 상기 래치의 입력단(R, SN)은 상기 데이터 샘플링 회로의 제1 출력단에 연결될 수 있고, 상기 래치의 입력단(S, RN)은 상기 데이터 샘플링 회로의 제2 출력단에 연결될 수 있다. 상기 래치는 완전히 대칭되는 구조가 사용되어, 출력 풀업 및 풀다운이 완전히 대칭되도록 함으로써, 데이터 전송 속도를 향상시킬 수 있다.
본 기술분야의 통상의 기술자는 명세서를 고려하고 여기에 개시된 발명을 실시한 후, 본 발명의 다른 실시예를 용이하게 생각해낼 수 있을 것이다. 본 발명은 본 발명의 임의의 변형, 용도 또는 적응성 변화를 포함하도록 의도되며, 이러한 변형, 용도 또는 적응성 변화는 본 발명의 일반적인 원리를 따르며, 본 발명에 개시되지 않은 본 기술분야의 공지된 상식 또는 일반적인 기술수단을 포함한다. 명세서와 실시예는 예시적인 것일 뿐, 본 발명의 진정한 범위 및 사상은 특허청구범위에 의해 결정된다.
본 발명은 위에서 이미 설명되고 도면에 도시된 정확한 구조에 제한되지 않으며, 이의 범위를 벗어나지 않으면서 다양한 수정 및 변경이 이루어질 수 있음을 이해해야 한다. 본 발명의 범위는 첨부된 특허청구범위에 의해서만 제한된다.

Claims (19)

  1. 데이터 샘플링 회로로서,
    데이터 신호단, 참조 신호단, 제1 노드 및 제2 노드에 연결되고, 상기 데이터 신호단 및 상기 참조 신호단의 신호에 응답하여 상기 제1 노드 및 상기 제2 노드에 작용하기 위한 제1 샘플링 모듈;
    상기 제1 노드, 상기 제2 노드, 제3 노드 및 제4 노드에 연결되고, 상기 제1 노드 및 상기 제2 노드의 신호에 응답하여 상기 제3 노드 및 상기 제4 노드에 작용하기 위한 제2 샘플링 모듈;
    상기 제3 노드, 상기 제4 노드, 제1 출력단 및 제2 출력단에 연결되고, 상기 제3 노드, 제4 노드의 신호에 따라, 상기 제1 출력단에 하이 레벨 신호를 입력하고 상기 제2 출력단에 로우 레벨 신호를 입력하거나, 또는 상기 제1 출력단에 로우 레벨 신호를 입력하고 상기 제2 출력단에 하이 레벨 신호를 입력하기 위한 래칭 모듈; 및
    상기 제2 샘플링 모듈에 병렬 연결되고, 부호 간 간섭을 감소시키기 위한 판정 피드백 균형 모듈을 포함하며,
    상기 판정 피드백 균형 모듈은, 상기 제3 노드, 상기 제4 노드, 제1 제어 신호단 및 제2 제어 신호단에 연결되고, 상기 제1 제어 신호단 및 상기 제2 제어 신호단의 신호에 응답하여 상기 제3 노드 및 상기 제4 노드에 작용하기 위한 것인 데이터 샘플링 회로.
  2. 제1항에 있어서,
    상기 샘플링 회로는,
    상기 제2 샘플링 모듈에 병렬 연결되고, 상기 제2 샘플링 모듈의 오프셋 전압을 보상하기 위한 오프셋 보상 모듈을 더 포함하는 데이터 샘플링 회로.
  3. 제1항에 있어서,
    상기 제1 샘플링 모듈은 제1 클록 신호단의 신호에 응답하여 샘플링 동작을 시작하기 위해 상기 제1 클록 신호단에 더 연결되고;
    상기 데이터 샘플링 회로는,
    제1 클록 신호단, 제2 클록 신호단, 제1 노드, 제2 노드, 제3 노드, 제4 노드, 제1 출력단 및 제2 출력단에 연결되고, 상기 제1 클록 신호단의 신호에 응답하여 상기 제1 노드 및 상기 제2 노드를 리셋하고, 상기 제2 클록 신호단의 신호에 응답하여 상기 제3 노드, 상기 제4 노드, 상기 제1 출력단 및 상기 제2 출력단을 리셋하기 위한 리셋 모듈을 더 포함하는 데이터 샘플링 회로.
  4. 제1항에 있어서,
    상기 제1 샘플링 모듈은,
    제1 단이 하이 레벨 신호단에 연결되고, 제어단이 제1 클록 신호단에 연결되며, 제2 단이 제5 노드에 연결되는 제1 P형 트랜지스터;
    제1 단이 상기 제1 P형 트랜지스터의 제2 단에 연결되고, 제어단이 데이터 신호단에 연결되며, 제2 단이 상기 제2 노드에 연결되는 제2 P형 트랜지스터; 및
    제1 단이 상기 제1 P형 트랜지스터의 제2 단에 연결되고, 제어단이 상기 참조 신호단에 연결되며, 제2 단이 상기 제1 노드에 연결되는 제3 P형 트랜지스터를 포함하는 데이터 샘플링 회로.
  5. 제2항에 있어서,
    상기 제2 샘플링 모듈은,
    제1 단이 로우 레벨 신호단에 연결되고, 제어단이 상기 제2 노드에 연결되며, 제2 단이 상기 제3 노드에 연결되는 제4 N형 트랜지스터; 및
    제1 단이 상기 로우 레벨 신호단에 연결되고, 제어단이 상기 제1 노드에 연결되며, 제2 단이 상기 제4 노드에 연결되는 제5 N형 트랜지스터를 포함하는 데이터 샘플링 회로.
  6. 제1항에 있어서,
    상기 래칭 모듈은,
    제1 단이 하이 레벨 신호단에 연결되고, 제어단이 상기 제2 출력단에 연결되며, 제2 단이 상기 제1 출력단에 연결되는 제6 P형 트랜지스터;
    제1 단이 상기 제3 노드에 연결되고, 제2 단이 상기 제1 출력단에 연결되며, 제어단이 상기 제2 출력단에 연결되는 제7 N형 트랜지스터;
    제1 단이 상기 하이 레벨 신호단에 연결되고, 제어단이 상기 제1 출력단에 연결되며, 제2 단이 상기 제2 출력단에 연결되는 제8 P형 트랜지스터; 및
    제1 단이 상기 제4 노드에 연결되고, 제2 단이 상기 제2 출력단에 연결되며, 제어단이 상기 제1 출력단에 연결되는 제9 N형 트랜지스터를 포함하는 데이터 샘플링 회로.
  7. 제5항에 있어서,
    상기 판정 피드백 균형 모듈은,
    상기 제4 N형 트랜지스터의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제4 N형 트랜지스터의 파라미터를 보상하기 위한 제1 판정 피드백 균형 모듈; 및
    상기 제5 N형 트랜지스터의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제5 N형 트랜지스터의 파라미터를 보상하기 위한 제2 판정 피드백 균형 모듈을 포함하고;
    상기 제1 판정 피드백 균형 모듈 및 제2 판정 피드백 균형 모듈은 두 개의 역방향 신호에 의해 제어되어 택일적 구동되는 데이터 샘플링 회로.
  8. 제7항에 있어서,
    상기 제1 판정 피드백 균형 모듈은,
    제1 단이 상기 제3 노드에 연결되고, 제어단이 상기 제2 노드에 연결되는 다수의 제10 N형 트랜지스터;
    상기 제10 N형 트랜지스터와 일대일로 대응되게 설치되고, 제1 단이 상기 제10 N형 트랜지스터의 제2 단에 연결되며, 제어단이 상이한 제어 신호단에 각각 연결되는 다수의 제11 트랜지스터; 및
    상기 제11 트랜지스터와 일대일로 대응되게 설치되고, 제1 단이 상기 제11 트랜지스터의 제2 단에 연결되며, 제어단이 제1 제어 신호단에 연결되고, 제2 단이 상기 로우 레벨 신호단에 연결되는 다수의 제12 N형 트랜지스터를 포함하며,
    상기 제2 판정 피드백 균형 모듈은,
    제1 단이 상기 제4 노드에 연결되고, 제어단이 상기 제1 노드에 연결되는 다수의 제13 N형 트랜지스터;
    상기 제13 N형 트랜지스터와 일대일로 대응되게 설치되고, 제1 단이 상기 제13 N형 트랜지스터의 제2 단에 연결되며, 제어단이 상이한 제어 신호단에 각각 연결되는 다수의 제14 트랜지스터; 및
    상기 제14 트랜지스터와 일대일로 대응되게 설치되고, 제1 단이 상기 제14 트랜지스터의 제2 단에 연결되며, 제어단이 제2 제어 신호단에 연결되고, 제2 단이 상기 로우 레벨 신호단에 연결되는 다수의 제15 N형 트랜지스터를 포함하고,
    상기 제1 제어 신호단 및 상기 제2 제어 신호단의 신호는 역방향이며,
    상기 제13 N형 트랜지스터, 상기 제14 트랜지스터 및 상기 제15 N형 트랜지스터의 개수는 각각 두 개인 데이터 샘플링 회로.
  9. 제8항에 있어서,
    상기 제10 N형 트랜지스터, 상기 제11 트랜지스터 및 상기 제12 N형 트랜지스터의 개수는 각각 두 개인 데이터 샘플링 회로.
  10. 제5항에 있어서,
    상기 오프셋 보상 모듈은,
    상기 제4 N형 트랜지스터의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제4 N형 트랜지스터의 파라미터를 보상하기 위한 제1 오프셋 보상 모듈; 및
    상기 제5 N형 트랜지스터의 소스단과 드레인단 사이에 병렬 연결되고, 상기 제5 N형 트랜지스터의 파라미터를 보상하기 위한 제2 오프셋 보상 모듈을 포함하는 데이터 샘플링 회로.
  11. 제10항에 있어서,
    상기 제1 오프셋 보상 모듈은,
    제1 단이 상기 로우 레벨 신호단에 연결되고, 제어단이 상이한 제어 신호단에 각각 연결되는 다수의 제16 트랜지스터; 및
    상기 제16 트랜지스터와 일대일로 대응되게 설치되고, 상기 제16 트랜지스터의 제2 단과 상기 제3 노드 사이에 연결되는 다수의 제1 커패시터를 포함하며,
    상기 제2 오프셋 보상 모듈은,
    제1 단이 상기 로우 레벨 신호단에 연결되고, 제어단이 상이한 제어 신호단에 각각 연결되는 다수의 제17 트랜지스터; 및
    상기 제17 트랜지스터와 일대일로 대응되게 설치되고, 상기 제17 트랜지스터의 제2 단과 상기 제4 노드 사이에 연결되는 다수의 제2 커패시터를 포함하는 데이터 샘플링 회로.
  12. 제3항에 있어서,
    상기 리셋 모듈은,
    제1 단이 로우 레벨 신호단에 연결되고, 제2 단이 상기 제2 노드에 연결되며, 제어단이 상기 제1 클록 신호단에 연결되는 제18 N형 트랜지스터;
    제1 단이 상기 로우 레벨 신호단에 연결되고, 제2 단이 상기 제1 노드에 연결되며, 제어단이 상기 제1 클록 신호단에 연결되는 제19 N형 트랜지스터;
    제1 단이 하이 레벨 신호단에 연결되고, 제2 단이 상기 제3 노드에 연결되며, 제어단이 상기 제2 클록 신호단에 연결되는 제20 P형 트랜지스터;
    제1 단이 상기 하이 레벨 신호단에 연결되고, 제2 단이 상기 제1 출력단에 연결되며, 제어단이 상기 제2 클록 신호단에 연결되는 제21 P형 트랜지스터;
    제1 단이 상기 하이 레벨 신호단에 연결되고, 제2 단이 상기 제2 출력단에 연결되며, 제어단이 상기 제2 클록 신호단에 연결되는 제22 P형 트랜지스터; 및
    제1 단이 상기 하이 레벨 신호단에 연결되고, 제2 단이 상기 제4 노드에 연결되며, 제어단이 상기 제2 클록 신호단에 연결되는 제23 P형 트랜지스터를 포함하는 데이터 샘플링 회로.
  13. 데이터 샘플링 장치로서,
    다수의 캐스케이드된 제1항 내지 제12항 중 어느 한 항에 따른 데이터 샘플링 회로를 포함하고, 이전 스테이지의 상기 데이터 샘플링 회로의 제1 출력단은 인접된 다음 스테이지의 데이터 샘플링 회로의 제1 제어 신호단에 연결되며, 이전 스테이지의 상기 데이터 샘플링 회로의 제2 출력단은 인접된 다음 스테이지의 데이터 샘플링 회로의 제2 제어 신호단에 연결되고,
    마지막 스테이지의 상기 데이터 샘플링 회로의 제1 출력단은 제1 스테이지의 데이터 샘플링 회로의 제1 제어 신호단에 연결되며, 마지막 스테이지의 상기 데이터 샘플링 회로의 제2 출력단은 제1 스테이지의 데이터 샘플링 회로의 제2 제어 신호단에 연결되는 데이터 샘플링 장치.
  14. 제13항에 있어서,
    상기 데이터 샘플링 회로와 일대일로 대응되게 설치되고, 상기 데이터 샘플링 회로 제1 출력단의 데이터를 제3 출력단에 래칭하며, 상기 데이터 샘플링 회로 제2 출력단의 데이터를 제4 출력단에 래칭하기 위한 다수의 래치를 더 포함하며,
    상기 래치는,
    제1 단이 하이 레벨 신호단에 연결되고, 제2 단이 상기 제3 출력단에 연결되며, 제어단이 상기 데이터 샘플링 회로의 제1 출력단에 연결되는 제24 P형 트랜지스터;
    제1 단이 하이 레벨 신호단에 연결되고, 제2 단이 상기 제3 출력단에 연결되며, 제어단이 상기 제4 출력단에 연결되는 제25 P형 트랜지스터;
    제1 단이 하이 레벨 신호단에 연결되고, 제2 단이 제4 출력단에 연결되며, 제어단이 제3 출력단에 연결되는 제26 P형 트랜지스터;
    제1 단이 하이 레벨 신호단에 연결되고, 제2 단이 제4 출력단에 연결되며, 제어단이 상기 데이터 샘플링 회로의 제2 출력단에 연결되는 제27 P형 트랜지스터;
    제1 단이 로우 레벨 신호단에 연결되고, 제2 단이 제3 출력단에 연결되며, 제어단이 상기 데이터 샘플링 회로의 제1 출력단에 연결되는 제28 N형 트랜지스터;
    제1 단이 로우 레벨 신호단에 연결되고, 제2 단이 제3 출력단에 연결되며, 제어단이 제4 출력단에 연결되는 제29 N형 트랜지스터;
    제1 단이 로우 레벨 신호단에 연결되고, 제2 단이 제4 출력단에 연결되며, 제어단이 제3 출력단에 연결되는 제30 N형 트랜지스터; 및
    제1 단이 로우 레벨 신호단에 연결되고, 제2 단이 제4 출력단에 연결되며, 제어단이 상기 데이터 샘플링 회로의 제2 출력단에 연결되는 제31 N형 트랜지스터를 포함하는 데이터 샘플링 장치.
  15. 제13항에 있어서,
    상기 데이터 샘플링 장치는 네 개의 데이터 샘플링 회로를 포함하고, 상기 데이터 샘플링 장치는,
    네 개의 데이터 샘플링 회로의 제1 클록 신호단에 클록 샘플링 신호를 제공하고, 인접된 데이터 샘플링 회로의 제1 클록 신호단에서 클록 샘플링 신호의 위상차는 90도이며, 제1 클록 신호단에서의 클록 샘플링 신호의 주기는 데이터 신호단에서의 신호 주기의 2배인 클록 회로를 더 포함하는 데이터 샘플링 장치.
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