JP5888401B2

JP5888401B2 - 半導体装置及びその製造方法

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Publication number: JP5888401B2
Application number: JP2014501881A
Authority: JP
Inventors: 育生曽我
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2012-02-28
Filing date: 2012-02-28
Publication date: 2016-03-22
Anticipated expiration: 2032-02-28
Also published as: JPWO2013128577A1; WO2013128577A1

Description

本発明は、半導体装置及びその製造方法に関する。

従来、亜鉛を含む酸化物半導体を用いた光学デバイス及び電子デバイスの研究開発が行われている。酸化物半導体は、非晶質であっても、非晶質シリコンと比べてキャリアの移動度が高い。非晶質の酸化物半導体膜は、例えば、室温でスパッタリング法を用いて形成することができる。このため、大きな面積の酸化物半導体膜を大量に生産することが可能であると考えられている。亜鉛を含む酸化物半導体の例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含む非晶質（アモルファス）の酸化物半導体（以下、ａ−ＩＧＺＯともいう）が挙げられる。そして、ａ−ＩＧＺＯを用いた電界効果トランジスタを、樹脂性フィルム等のフレキシブル基板上に形成することが提案されており、そのような電界効果トランジスタが、６ｃｍ^２／Ｖｓ〜７ｃｍ^２／Ｖｓの電界効果移動度を示すことが報告されている。

ａ−ＩＧＺＯ等の酸化物半導体には、可視光を透過する性質を有するものがある。そこで、このような酸化物半導体を用いて、フラットパネルディスプレイ用の電界効果トランジスタを開発することも行われている。

また、ａ−ＩＧＺＯの価電子帯と伝導帯との間のエネルギーギャップは約３ｅＶである。このため、ａ−ＩＧＺＯを用いた電界効果トランジスタは、優れた絶縁破壊電圧特性を示すことが期待されている。

これらの電界効果トランジスタをスイッチング電源用トランジスタ又はディスプレイ駆動用トランジスタに用いる場合、効率の向上及び待機電力の抑制のために、電流のオン／オフ比を大きく確保することが重要である。しかしながら、従来の酸化物半導体を用いた電界効果トランジスタでは、十分なオン／オフ比を確保することが困難である。また、シリコンを用いた電界効果トランジスタにおいても、オン／オフ比の更なる向上が望まれている。

特開２００６−１４８０４８号公報

本発明は、オン／オフ比を向上することができる半導体装置及びその製造方法を提供することを目的とする。

半導体装置の一態様には、半導体層と、前記半導体層の一方の面側に設けられたゲート電極と、前記半導体層と前記ゲート電極との間に介在するゲート絶縁膜と、前記半導体層の他方の面側に設けられたソース電極及びドレイン電極と、が含まれている。前記半導体層には、前記半導体層の厚さ方向において前記ソース電極と重なり合い、酸化亜鉛系酸化物半導体を含むソースコンタクト領域と、前記半導体層の厚さ方向において前記ドレイン電極と重なり合うドレインコンタクト領域と、前記ソースコンタクト領域と前記ドレインコンタクト領域との間のチャネル領域と、が含まれている。前記ソースコンタクト領域のキャリア濃度は、１×１０ ¹⁵ ｃｍ ^-3 以上１×１０ ¹⁷ ｃｍ ^-3 以下であり、前記チャネル領域のキャリア濃度よりも低い。

半導体装置の製造方法の一態様では、半導体層、前記半導体層の一方の面側に位置するゲート電極、前記半導体層と前記ゲート電極との間に介在するゲート絶縁膜、並びに、前記半導体層の他方の面側に位置するソース電極及びドレイン電極を形成する。前記半導体層を形成する際に、前記半導体層の厚さ方向において前記ソース電極と重なり合い、酸化亜鉛系酸化物半導体を含むソースコンタクト領域、前記半導体層の厚さ方向において前記ドレイン電極と重なり合うドレインコンタクト領域、及び、前記ソースコンタクト領域と前記ドレインコンタクト領域との間に位置するチャネル領域を形成する。前記ソースコンタクト領域のキャリア濃度を、１×１０ ¹⁵ ｃｍ ^-3 以上１×１０ ¹⁷ ｃｍ ^-3 以下とし、前記チャネル領域のキャリア濃度よりも低くする。

上記の半導体装置等によれば、半導体層に適切な領域が設けられているため、十分なオン／オフ比を得ることができる。

図１は、第１の実施形態に係る半導体装置の構造を示す断面図である。図２は、ソース電極２ｓとソースコンタクト領域３ｓとの接触抵抗の変化を示すグラフである。図３は、オフ時の状態を示す模式図である。図４は、オン時の状態を示す模式図である。図５Ａは、第２の実施形態に係る半導体装置の製造方法を示す断面図である。図５Ｂは、図５Ａに引き続き、半導体装置の製造方法を示す断面図である。図５Ｃは、図５Ｂに引き続き、半導体装置の製造方法を示す断面図である。図５Ｄは、図５Ｃに引き続き、半導体装置の製造方法を示す断面図である。図６は、実験の結果を示すグラフである。図７は、第３の実施形態に係るディスクリートパッケージを示す図である。

以下、実施形態について、添付の図面を参照して具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体装置の構造を示す断面図である。

図１に示すように、第１の実施形態に係る半導体装置では、基板１上にソース電極２ｓ及びドレイン電極２ｄが形成され、これらが半導体層３により覆われている。半導体層３上にゲート絶縁膜４が形成され、ゲート絶縁膜４上にゲート電極５が形成されている。つまり、この半導体装置には、半導体層３、半導体層３の一方の面側に設けられたゲート電極５、半導体層３とゲート電極５との間に介在するゲート絶縁膜４、並びに、半導体層３の他方の面側に設けられたソース電極２ｓ及びドレイン電極２ｄが含まれている。

また、半導体層３には、半導体層３の厚さ方向においてソース電極２ｓと重なり合うソースコンタクト領域３ｓ、半導体層３の厚さ方向においてドレイン電極２ｄと重なり合うドレインコンタクト領域３ｄ、及び、ソースコンタクト領域３ｓとドレインコンタクト領域３ｄとの間のチャネル領域３ｃが含まれている。ソースコンタクト領域３ｓのキャリア濃度は、チャネル領域３ｃのキャリア濃度よりも低い。

次に、第１の実施形態の作用について説明する。図２は、ソース電極２ｓとソースコンタクト領域３ｓとの接触抵抗の変化を示すグラフである。第１の実施形態では、図２に示すように、ゲート電極５に印加される電圧、つまりゲート電圧が高くなるほど、ソース電極２ｓとソースコンタクト領域３ｓとの接触抵抗が低くなる。これは、ゲート電圧が高くなるほど、ソースコンタクト領域３ｓのキャリア濃度が高くなるからである。一方、ソースコンタクト領域３ｓのキャリア濃度が、チャネル領域３ｃのキャリア濃度以上の参考例では、図２に示すように、接触抵抗はほとんど変化しない。

更に、ソースコンタクト領域３ｓのキャリア濃度が低いため、ゲート電極５に印加されていないときの半導体層３の抵抗、つまりオフ時の半導体層３の抵抗が参考例と比較して極めて高い。

従って、これらを互いに比較すると、実施形態において、オン時とオフ時との間での半導体層３の抵抗の変化が参考例より著しく大きい。このため、本実施形態によれば、十分なオン／オフ比を確保することができる。

なお、参考例と比較するとオン抵抗が高くなるが、その程度は、以下に示す理由から僅かである。図３は、オフ時の状態を示す模式図であり、図４は、オン時の状態を示す模式図である。図３に示すように、ゲート電極５に電圧が印加されていないときには、ソースコンタクト領域３ｓのキャリア濃度は、その厚さ方向でほぼ均一に低くなっている。このため電流が流れない。これに対し、ゲート電極５に電圧が印加されると、ソースコンタクト領域３ｓのキャリア濃度が高くなる。更に、ゲート電極５に引き寄せられるようにキャリア（電子）が分布するため、キャリアの濃度は、ソースコンタクト領域３ｓの厚さ方向において、ゲート電極５側でソース電極２ｓ側よりも高くなる。この結果、チャネル領域３ｃから流れ込んできた電流のほぼ全体がソースコンタクト領域３ｓ内に入ってすぐにソース電極２ｓに到達するのではなく、電流の一部はキャリアの濃度が高く抵抗が低いゲート電極５側を流れながらチャネル領域３ｃから離間した部分においてソース電極２ｓに到達する。このため、本実施形態によれば、オン抵抗の増加を低く抑えることができる。

（第２の実施形態）
次に、第２の実施形態について説明する。図５Ａ乃至図５Ｄは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、第２の実施形態に係る半導体装置の構造については、製造方法と共に説明する。

先ず、図５Ａに示すように、基板１１上にソース電極１２ｓ及びドレイン電極１２ｄを、互いに間隔をあけて形成する。基板１１としては、例えば表面が電気的に絶縁性を持つ絶縁基板を用いる。絶縁基板としては、例えば例えば、アルミナ基板、窒化アルミニウム基板等を用いることができる。また、表面に酸化膜が形成されたシリコン基板、ポリイミド等で表面が絶縁された銅基板等を用いることもできる。ソース電極１２ｓ及びドレイン電極１２ｄは、例えばフォトリソグラフィ技術及びリフトオフ技術を用いて形成することができる。ソース電極１２ｓ及びドレイン電極１２ｄの材料としては、チタン、金、アルミニウム及びモリブデンを用いることができる。ソース電極１２ｓ及びドレイン電極１２ｄの材料として、ＺｎＯ、ＩＺＯ及びＩＧＺＯ等の酸化物半導体を用いてもよい。ソース電極１２ｓ及びドレイン電極１２ｄの抵抗率は１．０×１０^−３Ω・ｃｍ以下であることが好ましい。成膜は、例えば、電子線蒸着法及び熱抵抗加熱蒸着法等の蒸着法で行うことができる。

次いで、図５Ｂに示すように、ソース電極１２ｓと接する低キャリア濃度半導体層２３をドレイン電極１２ｄから離間して形成する。低キャリア濃度半導体層２３は、例えばソース電極１２ｓを覆うように形成する。低キャリア濃度半導体層２３のキャリア濃度については後述する。低キャリア濃度半導体層２３は、例えばフォトリソグラフィ技術及びリフトオフ技術を用いて形成することができる。また、低キャリア濃度半導体層２３となる膜を全面に形成した後に、低キャリア濃度半導体層２３となる部分以外の部分をエッチング等により除去してもよい。低キャリア濃度半導体層２３の材料としては、ＺｎＯ、ＩＺＯ及びＩＧＺＯ等の酸化物半導体を用いることができる。低キャリア濃度半導体層２３の材料として、アモルファスシリコン及び多結晶シリコン等を用いてもよい。成膜は、例えば、高周波スパッタリング法、原子層堆積法、パスルレーザ堆積法等により行うことができる。

その後、図５Ｃに示すように、ドレイン電極１２ｄと接するチャネル層２４を低キャリア濃度半導体層２３と接するように形成する。チャネル層２４のキャリア濃度については後述する。チャネル層２４の材料としては、ＺｎＯ、ＩＺＯ及びＩＧＺＯ等の酸化物半導体を用いることができる。チャネル層２４の材料として、アモルファスシリコン及び多結晶シリコン等を用いてもよい。成膜は、例えば、高周波スパッタリング法、原子層堆積法、パスルレーザ堆積法等により行うことができる。

このようにして、低キャリア濃度半導体層２３及びチャネル層２４を含む半導体層１３が形成される。半導体層１３の厚さは、例えば１０ｎｍ以下であることが好ましい。ゲート電圧により確実な制御を行うためである。また、チャネル層２４のキャリア濃度は、例えば１×１０^１５ｃｍ^−３以上１×１０^１７ｃｍ^−３以下であることが好ましい。チャネル層２４のキャリア濃度が１×１０^１５ｃｍ^−３未満であると、半導体層１３のオン抵抗が高くなり過ぎる可能性がある。このキャリア濃度が１×１０^１７ｃｍ^−３超であると、閾値電圧を０Ｖ以下にすることが困難になる可能性がある。また、低キャリア濃度半導体層２３のキャリア濃度は、チャネル層２４のキャリア濃度より低い。低キャリア濃度半導体層２３のキャリア濃度は、例えば１×１０^１５ｃｍ^−３以上１×１０^１７ｃｍ^−３以下であることが好ましい。低キャリア濃度半導体層２３のキャリア濃度が１×１０^１５ｃｍ^−３未満であると、半導体層１３のオン抵抗が高くなり過ぎる可能性がある。このキャリア濃度が１×１０^１７ｃｍ^−３超であると、十分なオン／オフ比を確保することが困難になる可能性がある。

半導体層１３には、半導体層１３の厚さ方向においてソース電極１２ｓと重なり合うソースコンタクト領域１３ｓ、半導体層３の厚さ方向においてドレイン電極１２ｄと重なり合うドレインコンタクト領域１３ｄ、及び、ソースコンタクト領域１３ｓとドレインコンタクト領域１３ｄとの間のチャネル領域１３ｃが含まれる。また、チャネル層２４のキャリア濃度が低キャリア濃度半導体層２３のキャリア濃度より高いため、ソースコンタクト領域１３ｓのキャリア濃度は、チャネル領域１３ｃのキャリア濃度よりも低い。なお、ソースコンタクト領域１３ｓのキャリア濃度は、チャネル領域１３ｃのキャリア濃度の１／１０以下であることが好ましい。オフ時に流れ得る電流をより抑制して高いオン／オフ比を確保するためである。

続いて、図５Ｄに示すように、半導体層１３上にゲート絶縁膜１４を形成する。ゲート絶縁膜１４の材料としては、例えばアルミナ、窒化アルミニウム、ＳｉＯ_２、ＨｆＯ、ＭｇＯ等を用いることができる。次いで、ゲート絶縁膜１４上にゲート電極１５を形成する。このとき、ゲート電極１５は、少なくとも、ゲート電極１５と半導体層１３との間にゲート絶縁膜１４が介在し、かつ、低キャリア濃度半導体層２３、チャネル層２４及びこれらの境界と重なり合うように形成する。つまり、ゲート電極１５のドレイン電極１２ｄ側の端部が、ドレイン電極１２ｄのソース電極１２ｓ側の端部よりもソース電極１２ｓ側に位置するように形成する。ゲート電極１５は、例えばフォトリソグラフィ技術及びリフトオフ技術を用いて形成することができる。ゲート電極１５の材料としては、白金、チタン、金、アルミニウム及びモリブデンを用いることができる。ゲート電極１５の材料として、ＺｎＯ、ＩＺＯ及びＩＧＺＯ等の酸化物半導体を用いてもよい。ゲート電極１５の抵抗率は１．０×１０^−３Ω・ｃｍ以下であることが好ましい。成膜は、例えば、電子線蒸着法及び熱抵抗加熱蒸着法等の蒸着法で行うことができる。

このようにして製造された半導体装置には、そのキャリア濃度がチャネル領域１３ｃのキャリア濃度よりも低いソースコンタクト領域１３ｃを備えた薄膜トランジスタ（ＴＦＴ：thin film transistor）が含まれる。従って、第１の実施形態と同様の効果を得ることができる。

なお、半導体層１３の材料としては、上述のように種々のものが挙げられるが、本実施形態は、酸化物半導体を用いた場合、特に酸化亜鉛系酸化物半導体を用いた場合に著しい効果を発揮し得る。これは、従来、酸化物半導体を用いる場合に、十分なオン／オフ比を確保することが特に困難だからである。

また、低キャリア濃度半導体層２３より先にチャネル層２４を形成してもよい。更に、一つの半導体層を形成した後に、異なる濃度で不純物の導入を行って低キャリア濃度半導体層２３及びチャネル層２４を形成してもよい。キャリア濃度の制御は、例えば低キャリア濃度半導体層２３及びチャネル層２４の成膜条件により行うことができる。また、不純物を導入する場合には、その濃度に応じてキャリア濃度を制御することもできる。

また、第１、第２の実施形態では、ソース電極及びドレイン電極がゲート電極及びゲート絶縁膜よりも基板側に位置しているが、ゲート電極及びゲート絶縁膜がソース電極及びドレイン電極よりも基板側に位置してもよい。

また、ゲート電極の形状に関し、半導体層の厚さ方向において、第１の実施形態において、第２の実施形態のようにゲート電極５がドレイン電極２ｄとは重なり合わないように形成されていてもよい。つまり、ゲート電極５のドレイン電極２ｄ側の端部が、ドレイン電極２ｄのソース電極２ｓ側の端部よりもソース電極２ｓ側に位置していてもよい。また、第２の実施形態において、第１の実施形態のようにゲート電極１５がドレイン電極１２ｄとも重なり合うように形成されていてもよい。また、ドレインコンタクト領域のキャリア濃度は特に限定されないが、高いオン電流を確保するために、チャネル領域のキャリア濃度より高いことが好ましい。

図６に、本願発明者が行った実験の結果を示す。この実験では、第２の実施形態に沿ってＴＦＴを含む半導体装置の試料を作製し、そのソースコンタクト領域とソース電極との間の接触抵抗の変化を調査した。図６に示すように、ゲート電圧の増加に伴って接触抵抗が大幅に低下することが確認された。このことは、極めて有用なオン／オフ比が得られることを意味している。

（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、トランジスタのディスクリートパッケージに関する。図７は、第３の実施形態に係るディスクリートパッケージを示す図である。

第３の実施形態では、図７に示すように、第１、第２の実施形態のいずれかのトランジスタのチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極が接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極に接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極に接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。

このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、チップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
半導体層と、
前記半導体層の一方の面側に設けられたゲート電極と、
前記半導体層と前記ゲート電極との間に介在するゲート絶縁膜と、
前記半導体層の他方の面側に設けられたソース電極及びドレイン電極と、
を有し、
前記半導体層は、
前記半導体層の厚さ方向において前記ソース電極と重なり合うソースコンタクト領域と、
前記半導体層の厚さ方向において前記ドレイン電極と重なり合うドレインコンタクト領域と、
前記ソースコンタクト領域と前記ドレインコンタクト領域との間のチャネル領域と、
を有し、
前記ソースコンタクト領域のキャリア濃度は、前記チャネル領域のキャリア濃度よりも低いことを特徴とする半導体装置。
（付記２）
前記半導体層は、酸化物半導体を含むことを特徴とする付記１に記載の半導体装置。
（付記３）
前記半導体層は、酸化亜鉛系酸化物半導体を含むことを特徴とする付記１に記載の半導体装置。
（付記４）
前記ソース電極及び前記ドレイン電極の抵抗率は１．０×１０ ^-3 Ω・ｃｍ以下であることを特徴とする付記１に記載の半導体装置。
（付記５）
前記ソース電極及び前記ドレイン電極は、酸化物半導体を含むことを特徴とする付記４に記載の半導体装置。
（付記６）
前記ゲート電極の前記ドレイン電極側の端部は、前記ドレイン電極の前記ソース電極側の端部よりも前記ソース電極側に位置していることを特徴とする付記１に記載の半導体装置。
（付記７）
前記ソースコンタクト領域のキャリア濃度は、１×１０ ¹⁵ ｃｍ ^-3 以上１×１０ ¹⁷ ｃｍ ^-3 以下であることを特徴とする付記１に記載の半導体装置。
（付記８）
前記ソースコンタクト領域のキャリア濃度は、前記チャネル領域のキャリア濃度の１／１０以下であることを特徴とする付記１に記載の半導体装置。
（付記９）
前記半導体層の厚さは、１０ｎｍ以下であることを特徴とする付記１に記載の半導体装置。
（付記１０）
前記ドレインコンタクト領域のキャリア濃度は、前記チャネル領域のキャリア濃度よりも高いことを特徴とする付記１に記載の半導体装置。
（付記１１）
半導体層、前記半導体層の一方の面側に位置するゲート電極、前記半導体層と前記ゲート電極との間に介在するゲート絶縁膜、並びに、前記半導体層の他方の面側に位置するソース電極及びドレイン電極を形成する工程を有し、
前記半導体層を形成する工程は、
前記半導体層の厚さ方向において前記ソース電極と重なり合うソースコンタクト領域、前記半導体層の厚さ方向において前記ドレイン電極と重なり合うドレインコンタクト領域、及び、前記ソースコンタクト領域と前記ドレインコンタクト領域との間に位置するチャネル領域を形成する工程を有し、
前記ソースコンタクト領域のキャリア濃度を、前記チャネル領域のキャリア濃度よりも低くすることを特徴とする半導体装置の製造方法。
（付記１２）
前記半導体層は、酸化物半導体を含むことを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）
前記半導体層は、酸化亜鉛系酸化物半導体を含むことを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１４）
前記ソース電極及び前記ドレイン電極の抵抗率は１．０×１０ ^-3 Ω・ｃｍ以下であることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１５）
前記ソース電極及び前記ドレイン電極は、酸化物半導体を含むことを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記ゲート電極の前記ドレイン電極側の端部を、前記ドレイン電極の前記ソース電極側の端部よりも前記ソース電極側に位置させることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１７）
前記ソースコンタクト領域のキャリア濃度を、１×１０ ¹⁵ ｃｍ ^-3 以上１×１０ ¹⁷ ｃｍ ^-3 以下とすることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１８）
前記ソースコンタクト領域のキャリア濃度を、前記チャネル領域のキャリア濃度の１／１０以下とすることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１９）
前記半導体層の厚さを、１０ｎｍ以下とすることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記２０）
前記ドレインコンタクト領域のキャリア濃度を、前記チャネル領域のキャリア濃度よりも高くすることを特徴とする付記１１に記載の半導体装置の製造方法。

これらの半導体装置等によれば、十分なオン／オフ比を得ることができる。

Claims

半導体層と、
前記半導体層の一方の面側に設けられたゲート電極と、
前記半導体層と前記ゲート電極との間に介在するゲート絶縁膜と、
前記半導体層の他方の面側に設けられたソース電極及びドレイン電極と、
を有し、
前記半導体層は、
前記半導体層の厚さ方向において前記ソース電極と重なり合い、酸化亜鉛系酸化物半導体を含むソースコンタクト領域と、
前記半導体層の厚さ方向において前記ドレイン電極と重なり合うドレインコンタクト領域と、
前記ソースコンタクト領域と前記ドレインコンタクト領域との間のチャネル領域と、
を有し、
前記ソースコンタクト領域のキャリア濃度は、１×１０ ¹⁵ ｃｍ ^-3 以上１×１０ ¹⁷ ｃｍ ^-3 以下であり、前記チャネル領域のキャリア濃度よりも低いことを特徴とする半導体装置。
前記半導体層は、酸化物半導体を含むことを特徴とする請求項１に記載の半導体装置。
前記半導体層は、酸化亜鉛系酸化物半導体を含むことを特徴とする請求項１に記載の半導体装置。
前記ソース電極及び前記ドレイン電極の抵抗率は１．０×１０^-3Ω・ｃｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
前記ソース電極及び前記ドレイン電極は、酸化物半導体を含むことを特徴とする請求項４に記載の半導体装置。
前記ゲート電極の前記ドレイン電極側の端部は、前記ドレイン電極の前記ソース電極側の端部よりも前記ソース電極側に位置していることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
前記ソースコンタクト領域のキャリア濃度は、前記チャネル領域のキャリア濃度の１／１０以下であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
前記半導体層の厚さは、１０ｎｍ以下であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
半導体層、前記半導体層の一方の面側に位置するゲート電極、前記半導体層と前記ゲート電極との間に介在するゲート絶縁膜、並びに、前記半導体層の他方の面側に位置するソース電極及びドレイン電極を形成する工程を有し、
前記半導体層を形成する工程は、
前記半導体層の厚さ方向において前記ソース電極と重なり合い、酸化亜鉛系酸化物半導体を含むソースコンタクト領域、前記半導体層の厚さ方向において前記ドレイン電極と重なり合うドレインコンタクト領域、及び、前記ソースコンタクト領域と前記ドレインコンタクト領域との間に位置するチャネル領域を形成する工程を有し、
前記ソースコンタクト領域のキャリア濃度を、１×１０ ¹⁵ ｃｍ ^-3 以上１×１０ ¹⁷ ｃｍ ^-3 以下とし、前記チャネル領域のキャリア濃度よりも低くすることを特徴とする半導体装置の製造方法。