KR20120134758A - 더블 채널층을 구비한 산화물 반도체 박막 트랜지스터 - Google Patents
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Abstract
본 발명은 더블 채널층을 구비한 산화물 반도체 박막 트랜지스터에 관한 것으로, 산화물 반도체 박막 트랜지스터는 채널층을 두 배로 확보하여 드레인 전류량을 늘이고 이를 통해 높은 이동도를 가짐에 따라, 대면적이면서 고해상도를 나타내는 UD(Ultra-Definition)급의 차세대 디스플레이 적용이 가능한 더블 채널층을 구비한 산화물 반도체 박막 트랜지스터에 관한 것이다.
Description
본 발명은 높은 이동도 및 드레인 전류를 가져 소자 특성이 향상되도록 더블 채널층을 구비한 산화물 반도체 박막 트랜지스터에 관한 것이다.
디스플레이 시장의 발전과 발맞추어 현재 비정질 실리콘을 기반으로 하는 박막 트랜지스터의 연구도 고효율, 차세대 디스플레이로의 적용을 위하여 각각의 요구되는 성능에 맞게 변화를 거듭하고 있다.
비정질 실리콘 기반의 박막 트랜지스터는 낮은 전계효과 이동도를 가지며 광학적으로 불투명한 특성을 갖기 때문에 차세대 디스플레이로의 응용을 위한 높은 이동도와 낮은 온도에서의 제조를 위하여 저온 다결정 실리콘 공정 (low temperature poly-Si, LTPS), 유기물질을 이용한 박막 트랜지스터 (organic thin-film transistors, OTFT), 그리고 산화물 반도체를 이용한 투명 박막 트랜지스터에 대한 연구가 이루어지고 있다.
비정질 실리콘 박막 트랜지스터는 대면적 증착이 용이할 뿐만 아니라 저가 공정의 장점을 가지고 있어서 현재 가장 널리 쓰이는 소자이다. 그러나 디스플레이의 초대형화 및 고화질화 추세에 따라 소자 성능 역시 고성능이 요구되고 있으며, 이보다 높은 이동도 특성을 갖는 고성능 박막 트랜지스터의 제조 기술이 필요하다.
다결정 실리콘 박막 트랜지스터는 수십에서 수백 cm2/Vs의 높은 이동도를 갖기 때문에 기존 비정질 박막 트랜지스터에서 실현하기 힘들었던 고화질 디스플레이에 적용할 수 있으며, 소자 특성 열화 문제가 적은 장점이 있다. 그러나 제조 공정이 복잡하며 그에 따른 추가의 비용도 발생하기 때문에 대면적에 적용하기에는 제조 단가 및 균일성 등의 한계점이 있다.
유기물을 이용한 박막 트랜지스터는 낮은 온도의 제작 가능성과 roll-to-roll 공정과 같은 빠르고 간단하면서 값싼 제조가 가능하다는 맥락에서 플렉서블 디스플레이와 같은 응용을 기대하며 연구가 진행되고 있다. 하지만, 이들은 공기 중에 노출되면 수분과 화학 물질 등에 매우 약한 특성이 있기 때문에 신뢰할 만한 소자 특성을 보이고 있지 못하며, 이동도를 비롯한 소자 전반의 특성이 현재 만족할 만한 수준의 결과를 보여주지 못하고 있는 실정이다.
이에 대한 연구가 국내외에서 활발히 진행되고 있는 가운데 그 중 대표적인 기술은 산화물 반도체 박막 트랜지스터 소자가 있다.
도 1은 종래 탑-게이트 구조의 산화물 반도체 박막 트랜지스터를 보여주는 단면도이다. 도 1을 참조하면, 산화물 반도체 박막 트랜지스터(10)는 기판(11) 상에 게이트(12), 게이트 절연막(13), 채널층(14), 소오스/드레인 전극(15, 16), 및 보호막(17)이 순차적으로 적층된 구조를 갖는다. 이때 상기 채널층의 재질로서 ZnO, IZO, SZO, IGO, IGZO 등과 같은 산화물 반도체를 사용한다.
이들 산화물 반도체 소자의 경우, 저온공정이 가능하며 비정질 상이기 때문에 대면적화가 용이하고, 높은 이동도 특성을 갖는 물질로서 다결정 실리콘과 같은 매우 우수한 전기적 특성을 가져 저가의 가전제품 시장부터 초박형 고품위의 고부가가치 IT 기기 시장에서도 경쟁력이 있다.
현재 공신력 있게 발표되는 ZnO 기반 또는 IGZO 기반의 산화물 반도체 트랜지스터는 약 10㎠／Vs의 이동도를 나타낸다. 그러나 소자 특성 향상을 위해서는 보다 높은 이동도가 요구된다.
산화물 반도체 박막 트랜지스터의 이동도는 채널층에 크게 영향을 받기 때문에, 채널층의 재질을 변화시키거나 그 형태를 변화하는 등 다양한 시도가 있어왔다. 일례로, 대한민국 특허출원 제2007-7009634호는 채널 영역을 3개의 수직으로 나누어 형성된 구조의 박막 트랜지스터를, 제2007-0013747호는 채널층으로 상부층의 캐리어 농도가 하부층의 캐리어 농도보다 낮은 이중층 구조를 갖는 박막 트랜지스터를 개시하고 있다.
최근 대면적 디스플레이에 대한 소비자의 요구가 증대하고 이와 동시에 완벽한 화질을 요구하고 있어, 대면적이면서도 고해상도를 유지하기 위해서는 고이동도의 채널층이 필요하다. 현재 In, Sn 등 이온화 반경이 큰 재료를 중심으로 고이동도 산화물 반도체의 개발이 이루어지고 있으나 아직까지 대량 생산에 적용할 수 있을 정도로 만족할 만한 수치를 확보하고 있지 못하다.
본 발명의 목적은 높은 전자 이동도와 함께 드레인 전류를 획기적으로 향상시킬 수 있는 산화물 반도체 박막 트랜지스터를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은
기판,
상기 기판 전면에 걸쳐 형성된 제1채널층,
상기 제1채널층 상에 형성된 제1게이트 절연막,
상기 제1게이트 절연막 상에 패터닝된 게이트,
상기 게이트를 감싸며 제1게이트 절연막 상에 형성된 제2게이트 절연막,
상기 게이트, 제1 및 제2게이트 절연막의 적층 구조에 대해 일정 거리 이격하여 제1채널층 상에 형성된 소오스/드레인 전극,
상기 게이트, 제1 및 제2게이트 절연막의 적층 구조 및 소오스/드레인 전극을 덮으며 제1채널층과 연결되도록 형성된 제2채널층,
및 보호막을 구비한 산화물 반도체 박막 트랜지스터를 제공한다.
또한, 본 발명은
기판,
상기 기판 상에 형성된 소오스/드레인 전극,
상기 소오스 전극의 일부를 덮으며 기판 상에 형성된 제1채널층,
상기 제1채널층 상에 형성된 제1게이트 절연막,
상기 제1게이트 절연막 상에 패터닝된 게이트,
상기 게이트를 감싸며 제1게이트 상에 형성된 제2게이트 절연막,
상기 제2게이트 절연막을 덮으며 제1채널층 전면에 걸쳐 형성된 제2채널층, 및
보호막을 구비하고,
이때 드레인 전극은 상기 게이트, 제1 및 제2게이트 절연막, 제1 및 제2채널층의 적층 구조의 일부를 덮으며 기판 상에 형성된 구조를 갖는 산화물 반도체 박막 트랜지스터를 제공한다.
본 발명에 따른 산화물 반도체 박막 트랜지스터는 채널층을 두 배로 확보하여 드레인 전류량을 늘이고 이를 통해 높은 이동도를 가짐에 따라, 대면적이면서 고해상도를 나타내는 UD(Ultra-Definition)급의 차세대 디스플레이 적용이 가능하다.
도 1은 종래 기술에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 단면도이다.
도 2는 본 발명의 제1구현예에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 단면도이다.
도 3 내지 도 8은 제1구현예에 따른 산화물 반도체 박막 트랜지스터의 제조 공정을 모식화하여 보여주는 모식도이다.
도 9는 본 발명의 제1구현예에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 정면도이다.
도 10은 본 발명의 제2구현예에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 단면도이다.
도 11 내지 도 17은 제2구현예에 따른 산화물 반도체 박막 트랜지스터의 제조 공정을 모식화하여 보여주는 모식도이다.
도 18은 본 발명의 제2구현예에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 정면도이다.
도 2는 본 발명의 제1구현예에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 단면도이다.
도 3 내지 도 8은 제1구현예에 따른 산화물 반도체 박막 트랜지스터의 제조 공정을 모식화하여 보여주는 모식도이다.
도 9는 본 발명의 제1구현예에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 정면도이다.
도 10은 본 발명의 제2구현예에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 단면도이다.
도 11 내지 도 17은 제2구현예에 따른 산화물 반도체 박막 트랜지스터의 제조 공정을 모식화하여 보여주는 모식도이다.
도 18은 본 발명의 제2구현예에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 정면도이다.
이하 본 발명을 더욱 상세히 설명한다.
본 발명에 따른 산화물 반도체 박막 트랜지스터는 높은 전자 이동도를 확보하기 위해, 채널층을 이중으로 형성하는 더블 채널층 구조를 갖는다. 이러한 더블 채널층 구조는 채널층이 단순히 서로 접하여 적층된 구조가 아니라 채널층 사이에 게이트 및 게이트 절연막이 위치함으로써, 이들을 채널층으로 감싼 구조를 갖는다.
더블 채널층 구조를 가짐으로써 채널층의 유효 영역을 증가시켜 전류 구동 능력, 특히 드레인 전류량을 높여 높은 전자 이동도를 확보할 수 있다. 특히, 구조적으로 상기 더블 채널층의 채널 길이(channel length)와 채널 폭(channel width)을 제어하고, 더블 채널층의 재질을 같거나 다르게 선정함으로써 전자 이동도의 제어가 가능하다.
본 발명에서 더블 채널층은 기판에 대하여 수평형 및 수직형의 두 가지 형태로 형성될 수 있다. 이하 도면을 참조하여 상세히 설명한다. 도 2 내지 도 17은 본 발명의 구현예에 따른 산화물 반도체 박막 트랜지스터를 보여주는 모식도이며, 이때 구조는 탑-게이트 구조이며, 각 층 사이에 버퍼층과 같은 공지의 층을 더욱 포함할 수 있다.
본 명세서 내 언급하는 '수평 구조'는 소오스 전극과 드레인 전극이 동일 방향으로 나란히 형성되는 것을 의미한다.
또한, 본 명세서 내 언급하는 '수직 구조'는 소오스 전극과 드레인 전극이 180°의 교차각으로 형성되는 것을 의미한다.
도 2는 본 발명의 제1구현예에 따른 산화물 반도체 박막 트랜지스터의 구조를 보여주는 단면도이며, 도 3 내지 도 9는 이의 제조 공정을 보여주는 모식도이다.
도 2를 참조하면, 산화물 반도체 박막 트랜지스터(100)는 기판(101), 상기 기판(101) 전면에 걸쳐 형성된 제1채널층(102), 상기 제1채널층(102) 상에 형성된 제1게이트 절연막(103), 상기 제1게이트 절연막(103) 상에 패터닝된 게이트(104), 상기 게이트(104)를 감싸며 제1게이트 절연막(103) 상에 형성된 제2게이트 절연막(105), 상기 게이트, 제1 및 제2게이트 절연막(104, 103, 105)의 적층 구조에 대해 일정 거리 이격하여 제1채널층(102) 상에 형성된 소오스/드레인 전극(106, 107), 상기 게이트, 제1 및 제2게이트 절연막(104, 103, 105)의 적층 구조 및 소오스/드레인 전극(106, 107)을 덮으며 제1채널층(102)과 연결되도록 형성된 제2채널층(108), 및 보호막(109)을 구비한다.
도 2의 구조를 갖는 제1구현예에 산화물 반도체 박막 트랜지스터(100) 제조방법은 도 3 내지 도 8을 언급하여 상세히 설명한다.
도 3을 참조하면, 먼저, 기판(101) 상에 채널 영역을 정의하고, 반도체 산화물로 이루어진 제1채널층(102)을 형성한다.
기판(101)은 공지된 바의 규산 알칼리계 유리, 무알칼리 유리, 석영 유리 등의 유리 기판, 실리콘 기판, 아크릴, 폴리카보네이트, 폴리에틸렌 나프탈레이트(PEN) 등의 수지 기판, 폴리에틸렌 테레프탈레이트(PET), 폴리아마이드 등의 고분자가 사용될 수 있다. 그 두께 또한 통상적인 범위 내에서 사용하며, 일예로 0.1 내지 10mm, 0.3 내지 5mm가 바람직하다.
제1채널층(102)의 재질은 투명한 산화물 반도체가 바람직하며, ZnO, HfZnO, HfInZnO, HfSnZnO InGaZnO, InZnO, GaZnO, SnGaZnO, SnO, HfSnO, HfGaSnO, HfInSnO, GaSnO, InSnO 및 이들의 조합으로 이루어진 군에서 선택된 1종이 가능하다. 상기 제1채널층(102)은 기판(101) 상에 공지된 바의 방법에 의해 형성이 가능하며, 일례로 마스크를 이용하여 스퍼터링 증착을 수행하거나, 기판(101) 상에 전면 증착 후 패터닝함으로써 형성할 수 있다.
다음으로, 기판(101) 전면에 걸쳐 제1게이트 절연막(103)을 형성한 다음 패터닝하여 제1채널층(102) 상에 패터닝된 제1게이트 절연막(103)을 형성한다(도 4 참조).
제1게이트 절연막(103)의 재질은 SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, CaHfO3, PbTi3, BaTa2O6, SrTiO3, AlN 등의 금속 산화물 또는 폴리(4-바이닐페놀)(PVP), 페릴렌 등의 유기 절연막이 가능하며, 이들을 단독 또는 2층 이상 적층된 다층 구조로 형성할 수 있다.
상기 제1게이트 절연막(103)의 형성은 공지된 바의 방법, 예를 들면 PECVD(plasma enhanced chemical vapor deposition) 방법을 이용하여 증착 후 리소그래피 공정을 통해 패터닝한다.
다음으로, 상기 제1게이트 절연막(103) 상에 패터닝된 게이트(104)를 형성한다(도 5 참조).
게이트(104) 전극의 재질은 특별히 제한은 없고, 본 발명의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다. 예컨대, 인듐주석 산화물(ITO), 인듐아연 산화물, ZnO 등의 투명 전극이나, Al, Ag, Cr, Ni, Mo, Au, Ti, Ta, Cu 등의 금속 전극, 또는 이들을 포함하는 합금의 금속 전극을 이용할 수 있다. 또한, 그들을 2층 이상 적층하여 접촉 저항을 저감하거나 계면 강도를 향상시키는 것이 바람직하다.
게이트(104)의 증착 또한 공지된 바의 PVD, PECVD, 스퍼터링 등의 방법이 사용될 수 있으며, 리소그래피 공정을 통해 패터닝한다.
다음으로, 상기 게이트(104)를 덮으며 제1게이트 절연막(103) 상에 제2게이트 절연막(105)을 형성한다(도 6 참조).
상기 제2게이트 절연막(105)의 재질 및 형성 방법은 제1게이트 절연막(103)에서 언급한 바를 따르며, 이들은 서로 동일하거나 유사한 재질을 사용할 수 있다.
다음으로, 상기 제1채널층(102) 상에 게이트, 제1 및 제2게이트 절연막(104, 103, 105)의 적층 구조에 대해 일정 거리 이격하여 제1채널층(102) 상에 형성된 소오스/드레인 전극(106, 107)을 형성한다(도 7 참조).
소오스/드레인 전극(106, 107)의 재질은 게이트(103)에서 언급한 바의 재질 중에서 선택하여 사용이 가능하며, 필요한 경우 이외 공지된 바의 모든 재질을 사용할 수 있으며, 그 형성 방법 또한 당업자에 의해 선택 가능하다.
다음으로, 상기 게이트, 제1 및 제2게이트 절연막(104, 103, 105)의 적층 구조 및 소오스/드레인 전극(106, 107)을 덮으며 제1채널층(102)과 연결되도록 제2채널층(108)을 형성한다(도 8 참조).
제2채널층(108)의 재질은 상기 제1채널층(102)에서 언급한 바의 재질이 사용될 수 있으며, 이 둘은 서로 동일하거나 다른 재질로 사용이 가능하다. 이때 전기적 연결을 위해, 제2채널층(108)은 소오스/드레인 전극(106, 107)의 양 말단의 일부와, 게이트(103)의 일부가 노출되도록 소정 영역은 제외하여 기판 내주면에 형성한다.
다음으로, 제2채널층(108)을 덮도록 보호막(109)을 형성하여 산화물 반도체 박막 트랜지스터(100)를 제조한다.
상기 보호막(109)은 실리콘 산화막, 실리콘 질화막 또는 유기 절연막을 소정 두께로 PECVD 방법을 통해 형성될 수 있다. 이와 같은 방법으로 형성된 박막 트랜지스터는 100?600℃에서 열처리 될 수 있으며, 자세한 내용은 본 발명에서 언급하지 않도록 한다.
도 2와 같은 구조를 갖는 제1구현예에 따른 산화물 반도체 박막 트랜지스터는 소오스/드레인 전극(106, 107)이 서로 평행하게 위치하여 수평 구조를 갖는다. 이는 도 9에 나타낸 바의 정면도를 통해 알 수 있으며, 기판(101) 상에 게이트(104), 소오스/드레인 전극(106, 107)이 동일 방향으로 배치됨을 알 수 있다.
이러한 더블 채널층을 구비한 산화물 반도체 박막 트랜지스터의 각 층의 두께 및 길이는 본 발명에서 특별히 한정하지 않으며, 공지된 바의 범위 내에서 당업자에 의해 적절히 변형하여 선택이 가능하다. 대표적으로, 이때 더블 채널층(102, 108), 소오스/드레인 전극(106, 107), 게이트 절연막(103, 105) 및 게이트(104)의 두께는 각각 30?200nm, 10?200nm, 10?200nm, 100?300nm 및 100?300nm 정도일 수 있다.
도 10은 본 발명의 제2구현예에 따른 수직 구조의 산화물 반도체 박막 트랜지스터의 구조를 보여주는 단면도이다.
도 10을 참조하면, 산화물 반도체 박막 트랜지스터(200)는 기판(201), 상기 기판(201) 상에 형성된 소오스/드레인 전극(206, 207), 상기 소오스 전극(206)의 일부를 덮으며 기판(201) 상에 형성된 제1채널층(202), 상기 제1채널층(202) 상에 형성된 제1게이트 절연막(203), 상기 제1게이트 절연막(203) 상에 패터닝된 게이트(204), 상기 게이트(204)를 덮으며 제1게이트 절연막(203) 상에 형성된 제2게이트 절연막(205), 상기 제2게이트 절연막(205)을 덮으며 제1채널층(202) 전면에 걸쳐 형성된 제2채널층(208), 및 보호막(209)을 구비하고, 이때 드레인 전극(207)은 상기 게이트(204), 제1 및 제2게이트 절연막(203, 205), 제1 및 제2채널층(202, 204)의 적층 구조의 일부를 덮으며 기판(201) 상에 형성된 구조를 갖는다.
도 10에 나타낸 바와 같이, 제2구현예에 따른 산화물 반도체 박막 트랜지스터는 더블 채널층(202, 208)을 구비하며, 특히 소오스/드레인 전극(206, 207)이 180°의 교차각으로 배치된 구조를 갖는다.
도 11 내지 17은 제2구현예에 따른 산화물 반도체 박막 트랜지스터의 제조 공정을 모식화하여 보여주는 모식도이다. 구체적인 재질 및 방법은 특별히 언급하지 않는 한 제1구현예에서 언급한 바를 따른다.
먼저, 도 11을 참조하면, 제2구현예에 따른 산화물 반도체 박막 트랜지스터 제조를 위해, 기판(201) 상에 패터닝된 소오스 전극(206)을 형성한다.
이때 소오스 전극(206)은 마스크를 이용한 증착 공정을 통해 형성하거나 통상의 리소그라피 공정을 통해 형성한다. 제1구현예 및 종래 기술에서는 소오스/드레인 전극은 동시에 형성하고 있으나, 제2구현예에서는 소오스 전극(206)을 먼저 형성 후 후속 공정에서 드레인 전극(207)을 형성하는 바와 같이 별개의 공정으로 수행한다.
다음으로, 기판(201) 상에 채널 영역을 정의하고 소오스 전극(206)의 일부를 덮도록 제1채널층(202)을 형성한다(도 12).
다음으로, 상기 제1채널층(202)과 소오스 전극(206)을 덮도록 기판(201) 전면에 걸쳐 제1게이트 절연막(203)을 형성한다(도 13).
다음으로, 상기 제1게이트 절연막(203) 상에 패터닝된 게이트(204)를 형성한다(도 14).
다음으로, 상기 게이트(204)를 덮도록 제2게이트 절연막(205)을 형성한다(도 15).
이때 게이트(204), 제1게이트 절연막(203), 제2게이트 절연막(205)을 동시에 식각하되, 이들 외주면에 제1채널층(202)이 드러나도록 식각을 수행한다.
다음으로, 상기 제1채널층(202) 영역 전면에 걸쳐 제2게이트 절연막(205)을 덮도록 제2채널층(208)을 형성한다(도 16).
다음으로, 상기 제2채널층(208)의 일부와 접촉하도록 기판(201) 상에 드레인 전극(207)을 형성한다(도 17).
다음으로, 기판(201) 전면에 걸쳐 보호막(209)을 형성하여 산화물 반도체 박막 트랜지스터(200)를 제조한다.
이때 전기적 연결을 위해, 보호막(209)은 소오스/드레인 전극(206, 207)의 양 말단의 일부와, 게이트(204)의 일부가 노출되도록 소정 영역은 제외하여 기판(201) 내주면에 형성한다.
도 10과 같은 구조를 갖는 제2구현예에 따른 산화물 반도체 박막 트랜지스터는 소오스/드레인 전극(206, 207)이 180°의 교차각으로 배치된 구조를 갖는다. 이는 도 18에 나타낸 바의 정면도를 통해 알 수 있으며, 기판(201) 상에 게이트(204)와 소오스/드레인 전극(206, 207)이 수직으로 배치되고, 소오스/드레인 전극(206, 207)끼리는 180°의 차이로 배치됨을 알 수 있다.
본 발명에서 제시한 수평 구조 및 수직 구조의 더블 채널층을 구비한 산화물 반도체 박막 트랜지스터는 채널층을 2개 형성하여 더블 채널층에 의해 전자 이동도가 증가하고, 이에 따라 드레인 전압이 증가한다.
10: 산화물 반도체 박막 트랜지스터
11: 기판 12: 게이트
13: 게이트 절연막 14: 채널층
15: 소오스 전극 16: 드레인 전극
17: 보호막
100, 200: 산화물 반도체 박막 트랜지스터
101, 201: 기판 102, 202: 제1채널층
103, 203: 제1게이트 절연막 104, 204: 게이트
105, 205: 제2게이트 절연막 106, 206: 소오스 전극
107, 207: 드레인 전극 108, 208: 제2채널층
109, 209: 보호막
11: 기판 12: 게이트
13: 게이트 절연막 14: 채널층
15: 소오스 전극 16: 드레인 전극
17: 보호막
100, 200: 산화물 반도체 박막 트랜지스터
101, 201: 기판 102, 202: 제1채널층
103, 203: 제1게이트 절연막 104, 204: 게이트
105, 205: 제2게이트 절연막 106, 206: 소오스 전극
107, 207: 드레인 전극 108, 208: 제2채널층
109, 209: 보호막
Claims (2)
- 기판,
상기 기판 전면에 걸쳐 형성된 제1채널층,
상기 제1채널층 상에 형성된 제1게이트 절연막,
상기 제1게이트 절연막 상에 패터닝된 게이트,
상기 게이트를 감싸며 제1게이트 절연막 상에 형성된 제2게이트 절연막,
상기 게이트, 제1 및 제2게이트 절연막의 적층 구조에 대해 일정 거리 이격하여 제1채널층 상에 형성된 소오스/드레인 전극,
상기 게이트, 제1 및 제2게이트 절연막의 적층 구조 및 소오스/드레인 전극을 덮으며 제1채널층과 연결되도록 형성된 제2채널층을 구비한 산화물 반도체 박막 트랜지스터. - 기판,
상기 기판 상에 형성된 소오스/드레인 전극,
상기 소오스 전극의 일부를 덮으며 기판 상에 형성된 제1채널층,
상기 제1채널층 상에 형성된 제1게이트 절연막,
상기 제1게이트 절연막 상에 패터닝된 게이트,
상기 게이트를 감싸며 제1게이트 상에 형성된 제2게이트 절연막,
상기 제2게이트 절연막을 덮으며 제1채널층 전면에 걸쳐 형성된 제2채널층, 및
보호막을 구비하고,
이때 드레인 전극은 상기 게이트, 제1 및 제2게이트 절연막, 제1 및 제2채널층의 적층 구조의 일부를 덮으며 기판 상에 형성된 구조를 갖는 산화물 반도체 박막 트랜지스터.
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|---|---|---|---|---|
| US9601518B2 (en) | 2015-04-08 | 2017-03-21 | Samsung Display Co., Ltd. | Thin film transistor display panel and method for manufacturing the same |
| CN111223939A (zh) * | 2019-10-31 | 2020-06-02 | 福建华佳彩有限公司 | 双通道的氧化物薄膜晶体管 |
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2011
- 2011-06-03 KR KR1020110053898A patent/KR20120134758A/ko not_active Application Discontinuation
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