JP5882326B2 - 傾斜スタックチップパッケージにおける光通信 - Google Patents

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Description

背景
分野
本開示は、概して半導体チップパッケージの設計に関する。より具体的には、本開示は、スタック内に配置された一群のチップとスタックに対して角度が付けられた傾斜部品とを含み、半導体ダイと光信号を通信する半導体チップパッケージに関する。
関連技術
スタック状の半導体チップを含むチップパッケージは、プリント回路基板に接続された従来の個別にパッケージ化されたチップに比べて、非常に高い性能を提供することができる。これらのチップパッケージは、スタック内における異なるチップに対して異なるプロセスを用いる能力、高密度のロジックとメモリとを組み合わせる能力、および、より少電力でデータを転送する能力のような特定の利点も提供する。たとえば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を実現するチップのスタックは、ベースチップ内において入出力（Ｉ／Ｏ）およびコントローラ機能を実現するために高金属層カウント（high-metal-layer-count）で高機能な論理プロセスを使用し、残余のスタックのために、より低い金属層カウント（lower metal-layer-count）でＤＲＡＭ専用のプロセスチップが用いられ得る。このように、結合された一組のチップは、ＤＲＡＭプロセスを用いて製造されたＩ／Ｏおよびコントローラの機能を含む単一のチップ、ロジックプロセスを用いて製造されたメモリ回路を含む単一のチップ、および／または、ロジックおよびメモリ双方の物理構造を製造するために単一のプロセスを用いようと試みることによって構築されたシステムよりも、良好な性能でかつ低コストを有し得る。
しかしながら、スタック化された半導体チップ間の低コストで高性能な（たとえば、高帯域幅の）相互接続を得ることは困難であり得る。たとえば、半導体チップは、チップのスタックにおける表面に露出されたボンドパッド間を、ワイヤボンドを用いて電気的に結合され得、それらのチップは、互いからオフセットされてチップ端部の階段を規定する。しかし、これらのワイヤボンドは低コストの組立技術を用いて実行することができるが、結果として得られるワイヤボンドは、典型的には、低帯域幅を有する。
対照的に、シリコン貫通ビア（Through-Silicon Via：ＴＳＶ）は、典型的に、ワイヤボンドよりも高い帯域幅を有する。ＴＳＶ製造技術においては、チップは、その活性面（active face）上の１つまたはより多くの金属層が背面の新しいパッドと導電接続されるように処理される。そして、チップはスタック内に接着的に接続され、それによって、１つのチップの背面の新しいパッドが、隣接チップの活性面上の対応するパッドとの導電接触を形成する。
しかしながら、ＴＳＶは典型的に、ワイヤボンドよりも高コストである。これは、ＴＳＶは、チップの活性シリコン層を通過するためである。結果として、ＴＳＶはトランジスタまたは配線のために用いることができたはずの領域を占有する。この機会費用は大きい。たとえば、ＴＳＶの排他または禁止の直径が２０μｍであり、ＴＳＶは３０μｍピッチで配列される場合は、およそ４５％のシリコン領域がＴＳＶによって消費されてしまう。これは、スタック内のチップにおける任意の回路のための領域に対するコストが、概略二倍になる。（実際、そのオーバヘッドはより大きくなる傾向にあり、それは、典型的に回路がＴＳＶを収容するために散らばってしまうからであり、それはさらに多くの領域を無駄にする）。さらに、ＴＳＶを製造することは、通常、追加的な処理動作が必要となり、それはさらにコストを増加する。
したがって、必要とされることは、上述の問題のないスタック状チップの利点を与えるチップパッケージである。
要約
本開示の１つの実施形態は、チップパッケージを提供する。このチップパッケージは、垂直スタック内において垂直スタック内の第１の半導体ダイに実質的に垂直な垂直方向に配列された一組の半導体ダイを含む。さらに、第１の半導体ダイの後の各半導体ダイは、垂直スタック内の直前の半導体ダイからあるオフセット値だけ水平方向にオフセットされ、それによって、垂直スタックの一方の側面に階段状テラスを規定する。さらに、チップパッケージ内の傾斜部品（ramp component）が、半導体ダイに堅固に機械的に結合される。この傾斜部品は、垂直スタックの上記の一方の側面に位置付けられるとともに、水平方向と垂直方向との間である階段状スタックに沿った方向に略平行である。さらに、傾斜部品は、光信号を搬送する光導波路と、光信号を一組の半導体ダイ内のある半導体ダイに光学的に結合する光学結合要素とを含む。
いくつかの実施形態においては、傾斜部品は、光学結合要素を含む一組の光学結合要素を含む。さらに、その一組の光学結合要素における所与の光学結合要素は、一組の半導体ダイにおける所与の半導体ダイに光信号を光学的に結合し得る。
なお、光導波路は、階段状テラスに沿った方向に光信号を搬送し得ることに注意すべきである。さらに、光学結合要素は、半導体ダイの平面内に光信号を方向転換し得る。たとえば、光信号は、半導体ダイの端部を通して半導体ダイに光学的に結合され得る。あるいは、光学結合要素は、傾斜部品の表面の法線に沿って光信号を方向転換し得る。そのため、光信号は、半導体ダイの端部以外の、半導体ダイの表面のある位置の半導体ダイに光学的に結合され得る。
さらに、一組の半導体ダイにおける一対の半導体ダイは、傾斜部品を用いることなく、その対における第１の半導体ダイからその対における第２の半導体ダイへ、光信号を光学的に結合してもよい。
いくつかの実施形態においては、傾斜部品は半導体以外の材料上において製造される。さらに、傾斜部品は、他の半導体ダイであってもよい。
いくつかの実施形態においては、傾斜部品は、はんだ、マイクロスプリング（microspring）、および／または、異方性導電膜のうちの少なくとも１つを用いて、半導体ダイの各々と結合される。
他の実施形態は、（コンピュータシステムのように）チップパッケージを含む電子デバイスを提供する。
他の実施形態は、光信号を通信するための方法を提供する。この方法において、光信号は、垂直スタックにおいて垂直方向に配列された一組の半導体ダイに堅固に機械的に結合される傾斜部品における光導波路内に搬送される。なお、半導体ダイは、水平方向において互いからオフセットされ、それによって、垂直スタックの一方の側面に階段状テラスを規定する。さらに、傾斜部品は、スタックの一方の側面に、傾斜部品に沿った方向に略平行に位置付けられ、その方向は水平方向と垂直方向との間である。そして、光信号は、光学結合要素を用いて一組の半導体ダイにおける半導体ダイに光学的に結合される。
本開示の実施形態に従うチップパッケージの側面図を示すブロック図である。 本開示の実施形態に従う図１におけるチップパッケージの側面図を示すブロック図である。 本開示の実施形態に従う図１におけるチップパッケージの側面図を示すブロック図である。 本開示の実施形態に従う図１におけるチップパッケージの側面図を示すブロック図である。 本開示の実施形態に従う図１におけるチップパッケージの上面図を示すブロック図である。 本開示の実施形態に従うチップパッケージにおいて光信号を通信するための方法を示すフロー図である。 本開示の実施形態に従うチップパッケージを含む電子機器を示すブロック図である。
図面を通して、類似の番号は対応する部品を示していることに注意すべきである。さらに、同じ部品の複数のインスタンスが、ダッシュによってインスタンス番号から分離された共通の接頭語によって指定される。
詳細な説明
チップパッケージ、チップパッケージを含む電子機器、およびチップパッケージにおいて光信号を通信するための方法の実施が説明される。このチップパッケージは、水平方向に互いにオフセットされた半導体ダイまたはチップの垂直スタックを含み、それによって階段状テラスを規定する。高帯域幅の傾斜部品が、階段状テラスに略平行に位置付けられ、半導体ダイに機械的に結合される。さらに、傾斜部品は、光信号を搬送する光導波路と、その光信号を半導体ダイのうちの１つに光学的に結合する光学結合要素とを含み、それによって、半導体ダイと傾斜部品との間において光信号の高帯域幅通信を容易にする。
半導体ダイにおいてコストがかかり領域を消費するシリコン貫通ビア（ＴＳＶ）の必要性を取り除くことによって、チップパッケージは、高帯域幅でかつ低コストを提供することができる。たとえば、コストは、半導体ダイにおける処理動作およびＴＳＶに関連する無駄な領域を避けることによって低減され得る。したがって、スタック内のチップは、標準的な処理技術を用いて製造することができる。さらに、はんだ、マイクロスプリング、および／または異方性膜は、ワイヤボンディングよりも、低いコストを有し、および／または、改善された信頼性を提供し得る。それに加えて、傾斜部品は、ワイヤボンディングよりも、高い内部要素通信帯域幅および低減された時間遅れを提供することができるとともに、ＴＳＶを含む半導体ダイによって提供されるのと同等の通信帯域幅および時間遅れを有し得る。
チップパッケージの実施形態を説明する。図１は、チップパッケージ１００の側面図を示すブロック図を表わしている。（「傾斜スタックチップパッケージ」とも称される）このチップパッケージにおいては、一組の半導体ダイ１１０が、スタック１１２において垂直方向１１４に配列される。垂直方向１１４は、スタック１１２における半導体ダイ１１０−１に実質的に垂直である（したがって、半導体ダイ１１０−１の平面における水平方向１１６と実質的に垂直である）ことに注意すべきである。さらに、半導体ダイ１１０−１の後の各半導体ダイは、スタック１１２における直前の半導体ダイからオフセット値１１８のうちの関連したものだけ水平方向１１６にオフセットされ、それによって、スタック１１２の一方の側面に階段状テラス１２０を規定する。これらのオフセット値は、一組の半導体ダイ１１０について略一定であってもよいし、一組の半導体ダイ１１０にわたって変化してもよい（すなわち、階段状テラス１２０における異なる段についてのオフセット値が異なってもよい）。
また、高帯域幅傾斜部品１２２が、半導体ダイ１１０に堅固に機械的に結合される。たとえば、（半導体ダイ１１０への電気信号の結合および／または電力の供給のような）半導体ダイ１１０への、堅固な機械的結合および／または電気的結合は、はんだボール１３８のようなはんだボールを介して生じ得る。この傾斜部品１２２は、スタック１１２の一方の側面に位置付けられ、階段状テラス１２０に沿った（角度１２６の）方向に略平行であり、その方向は、水平方向１１６と垂直方向１１４との間である。
さらに、傾斜部品１２２は、方向１２４に沿って光信号を搬送する光導波路を含み、（光学結合要素１３０のような）一組の光学結合要素は、半導体ダイ１１０からおよび／または半導体ダイ１１０へ光信号を光学的に結合し、それによって、半導体ダイ１１０からおよび／または半導体ダイ１１０への、１つ以上の光信号の通信を容易にする。所与の光学結合要素は、所与の半導体ダイへおよび／または所与の半導体ダイから、光信号を光学的に結合する（すなわち、任意的な結合要素１３０が半導体ダイ１１０−Ｎへおよび／または半導体ダイ１１０−Ｎから光信号を光学的に結合してもよい）。さらに、これらの光学結合要素は、回折格子、角度が付けられた反射板または鏡、ビームスプリッタおよび／またはレンズを含み得る。以下でさらに説明されるように、いくつかの実施形態においては、半導体ダイ１１０へおよび／または半導体ダイ１１０から光信号を通信することは、光学的に結合された信号の（高帯域幅かつ低時間遅れ通信を提供し得る）光近接通信を含み得る。また、図１は傾斜部品１２２におけるＶ型溝に位置付けられた半導体ダイ１１０を示しているが、他の実施形態においては、傾斜部品１２２にそのような溝がなくてもよい（たとえば、半導体ダイ１１０と傾斜部品１２２との間に間隔があってもよい）ことに注意すべきである。
スタック１１２における半導体ダイ１１０は、１５０℃において１０秒で固化するエポキシ樹脂または接着剤のような接着層１３２によって、互いに機械的に結合され得る。さらに、一組の半導体ダイ１１０における所与の半導体ダイは公称厚み１３４を有し、接着層１３２は公称厚み１３６を有し得る。しかしながら、いくつかの実施形態においては、スタック１１２内の半導体ダイ１１０および／または接着層１３２の少なくともいくつかの厚みは異なっていてもよいことに注意すべきである（たとえば、半導体ダイ１１０および接着層１３２のいずれかまたは双方の厚みは、垂直方向１１４に沿って変化してもよい）。
例示的な実施形態においては、公称厚み１３４は、１５０±５μｍである。（しかしながら、他の実施形態においては、厚み１３４は３０〜２５０μｍであってもよい。）なお、５０〜１００μｍの間の公称厚み１３４について、角度１２６は１５°〜２０°であり得ることに注意すべきである。一般的に、公称厚み１３４は、スタック１１２内の半導体ダイ１１０の数に部分的に依存する。さらに、接着層１３２の公称厚み１３６は、最大６００μｍであり得ることに注意すべきである（しかしながら、他の実施形態においては、厚み１３６は１０μｍと同じくらいに小さくてもよい）。
さらに、オフセット値１１８は、方向１２４（または角度１２６）、および傾斜部品１２２を一組の半導体ダイ１１０に堅固に機械的に結合するために用いられる（はんだボール１３８のような）はんだボールの公称厚みに基づいて決定され得る。はんだの厚みは、スタック１１２にわたって略一定であってもよいし、スタックにわたって（すなわち、垂直方向１１４に沿って）変化してもよいことに注意すべきである。
いくつかの実施形態においては、垂直方向１１４における一組の半導体ダイ１１０にわたる積算位置誤差（すなわち、スタック１１２にわたる半導体ダイの垂直部分における積算位置誤差）は、半導体ダイ１１０間における一組の半導体ダイ１１０と接着層１３２とに関連する垂直誤差の合計よりも小さい。たとえば、積算位置誤差は、半導体ダイ１１０の厚み変動、接着層１３２の厚み変動、および／または接着層１３２の少なくともいくつかにおける（圧縮グラファイト繊維のような）任意的な熱拡散材料１４０の厚み変動に関連し得る。いくつかの実施形態においては、積算位置誤差は１μｍよりも小さくてもよいし、０μｍと同じで合ってもよい。さらに、一組の半導体ダイ１１０は、平面内の最大誤差（すなわち、距離１４２における最大誤差）を有し、それは、所定値よりも小さい（鋸刃線（saw line）位置における変動のような）半導体ダイ１１０の端部変動に関連する（たとえば、最大位置誤差は、１μｍよりも小さくてもよいし、０μｍと同じくらいに小さくてもよい）。これは、ピックアンドプレースツールを用いることによって達成することができ、半導体ダイ１１０上の（基準マーカのような）光学アライメントマーカを用いてチップパッケージが組立てられ、距離１４２が半導体ダイ１１０についての鋸刃線の中央に対して測定される。さらに、組立てにおいて、半導体ダイ１１０は、（スタック１１２における直前の半導体ダイに対して、半導体ダイ１１０−１の後の各半導体ダイを参照することに代えて）階段状テラス１２０をミラーリングした階段状テラスを含む組立部品や治具を参照してもよい。
垂直方向１１４における機械的アライメント誤差を調整するために、（はんだパッド１４４−１および／またははんだパッド１４４−２のような）はんだバンプやパッド、および／または、はんだボール１３８の高さおよびピッチは、垂直方向１１４に沿った少なくともいくつか半導体ダイ１１０間において変化してもよいことに注意すべきである。距離１４２（すなわち、半導体ダイ１１０−１についての鋸刃線の中央に対するはんだパッド１４４−１の位置）は６０μｍであり、はんだパッド１４４は各々８０μｍの幅を有し得ることに注意すべきである。さらに、（はんだボール１３８のような）はんだボールは、リフローまたは溶融前には１２０μｍの直径を有し、溶融後はおよそ４０〜６０μｍの間の厚みを有し得る。いくつかの実施形態においては、はんだボールの２つ以上の列が、所与の半導体ダイに傾斜部品１２２を堅固に結合してもよい。
図２は、チップパッケージ１００の側面図を示すブロック図を表わす。この例においては、光信号２１０が、（半導体ダイ１１０−Ｎのような）所与の半導体ダイに、所与の半導体の端部を通して（すなわち、所与の半導体ダイの端部１２に垂直、または法線２１４に平行に）光学的に結合される。先述のように、いくつかの実施形態においては、光信号２１０の光学的通信は、傾斜部品１２２と所与の半導体ダイとの間の光近接通信を含む。また、いくつかの実施形態においては、光学的結合は、所与の半導体ダイがその親ウェハから切断された後に端部２１１を研磨することによって容易にされることに注意すべきである。この研磨は、端部２１２の粗さを、確実に光信号２１０の搬送波長よりも小さくし得る。
いくつかの実施形態においては、端部２１２の研磨は、端部２１２に関連した表面以外の、所与の半導体ダイの表面を通して光信号２１０を光学的に結合することによって避けることができる。これは図３に示されており、図３はチップパッケージ１００の側面図を示すブロック図を表わす。特に、光学結合要素１３０は、傾斜部品１２２の表面に対する法線３１０に沿って光信号２１０を方向転換し得る。そして、光信号２１０は、（端部２１２に代えて）表面３１２を介して所与の半導体ダイに進入し得る。したがって、光信号２１０は、鋸刃線に関連しない表面を通して所与の半導体ダイに進入し、その表面はより小さい表面粗さであり、かつ低減された光散乱および損失を有し得る。
先述の実施形態は、半導体ダイ１１０へおよび／または半導体ダイ１１０への、光信号および／または電気信号を結合するための傾斜部品１２２の使用を例示したが、他の実施形態においては、傾斜部品１２２を介した半導体ダイ１１０間の間接通信とは対照的に、半導体ダイ１１０間の直接通信（すなわち、直接スタック内（intra-stack）通信）であってもよい。これは図４に示されており、図４は、チップパッケージ１００の側面図を示すブロック図を表わす。特に、光信号２１０は、傾斜部品１２２を用いることなく、半導体ダイ１１０における（半導体ダイ１１０−１および１１０−２のような）一対の半導体ダイ間に直接的にかつ光学的に伝達される。この直接通信（または、傾斜部品１２２を用いた通信）を容易にするために、１つまたはより多くの半導体ダイ１１０が、光導波路、（光信号２１０の伝播方向をリルートまたは変更し得る）光学結合要素、および／または光源を含み得ることに注意すべきである。また、直接スタック内通信は、光信号２１０のルーティングを実行する１つまたはより多くの半導体ダイ１１０によって容易とされ得ることに注意すべきである。いくつかの実施形態においては、直接スタック内通信は、１つ以上の半導体ダイ１１０におけるＴＳＶ、および／またはこれらのＴＳＶを取り囲む接着層における開口部によって容易とされる。
図５は、スタック１１２（図１）が４つの半導体ダイ１１０を含むチップパッケージ１００の上面図を示すブロック図を表わす。このチップパッケージ１００の図は、いくつかの実施形態において、はんだパッド５１０が非長方形であり得ることを示している。たとえば、はんだパッド５１０は、８０μｍ幅で１２０μｍ長さの楕円形状を有し得る。半導体ダイ１１０および／または傾斜部品１２２上のこれらのはんだパッド形状は、ある程度の水平位置誤差および／または垂直位置誤差に耐性を有し得る。
いくつかの実施形態においては、はんだパッドは、傾斜部品１２２の端部へと移動され得る。これは、垂直配向（すなわち、図１における角度１２６が０°）を容易にし得る。この構成は、入出力（Ｉ／Ｏ）信号線および電力線に関連する接点またはパッドが、（下方の突起（spine）に代えて）傾斜部品の端部であるようなメモリモジュールを容易にする。このようにして、傾斜部品における多くの拡散層が低減され得る。たとえば、このメモリモジュールにおいては、傾斜部品３１２の端部に沿って、６０個の接点またはパッドがある。
図１を再び参照して、上記においては、傾斜部品１２２と半導体ダイ１１０との間、または半導体ダイ１１０間における１つ以上の光信号の通信が記載されたが、他の実施形態においては、１つまたはより多くの電気信号も通信される。たとえば、傾斜部品１２２は、電気信号を搬送する信号線を含み得る。これらの実施形態においては、傾斜部品１２２は、はんだ、マイクロスプリング、（以下で説明されるボールインピット（ball-in-pit）構造における）ミクロスフェア、および／または（「異方性導電膜」とも称される、異方性エラストマ膜のような）異方性膜を含むさまざまな技術を用いて、半導体ダイ１１０に電気的および／または機械的に結合され得る。この半導体ダイ１１０へおよび／または半導体ダイ１１０からの電気信号の通信は、傾斜部品１２２および半導体ダイ１１０の表面上または表面近傍のＰｘＣコネクタ（図示せず）を介した、（高帯域幅かつ低時間遅れ通信を提供し得る）容量結合信号の容量結合近接通信のような近接通信（ＰｘＣ）を含み得る。
したがって、いくつかの実施形態においては、傾斜部品１２０と半導体ダイ１１０との間（および、より一般的には、チップパッケージ内の要素間、またはチップパッケージと外部機器との間）の通信は、ＰｘＣは、（「電気的近接通信」とも称される）容量結合信号の通信、（「光学的近接通信」とも称される）光学結合信号の通信、（「電磁的近接通信」とも称される）電磁結合信号の通信、誘導結合信号の通信、および／または、導電結合信号の通信のような電磁的に結合された信号のＰｘＣを含み得る。
電気信号がＰｘＣを用いて通信される実施形態においては、一般的に、得られた電気接点のインピーダンスは導電性および／または容量性であり得、すなわち、同相成分および／または異相成分を含む複素インピーダンスを有し得る。（はんだ、マイクロスプリング、異方性層のような）電気接点機構にかかわらず、接点に関連したインピーダンスが導電性である場合は、従来の送受信Ｉ／Ｏ回路がチップパッケージ３００内の要素において用いられてもよい。しかし、複素の（そして、おそらく、可変の）インピーダンスを有する接点について、送受信Ｉ／Ｏ回路は、２００９年４月１７日に出願された、ロバートＪ.ドロストらによる「可変複素インピーダンスを用いたコネクタ用の受信回路（Receive Circuit for Connectors with Variable Complex Impedance）」と題する米国特許出願１２／４２５，８７１に記載された１つ以上の実施形態を含み、その内容は、参照により本明細書に引用される。
次に、方法の実施形態を説明する。図６は、先述のチップパッケージの実施形態の１つにおいて光信号を通信するための方法６００を示すフロー図を表わす。この方法において、光信号は、垂直スタック内に垂直方向に配列された一組の半導体ダイに堅固に機械的に結合された傾斜部品における光導波路内を搬送される（動作６１０）。なお、半導体ダイは、互いに水平方向にオフセットされ、それによって、垂直スタックの一方の側面に階段状テラスを規定することに注意すべきである。さらに、傾斜部品は、垂直スタックの一方の側面において、その階段状テラスに沿った方向に略平行に位置付けられ、その方向は水平方向と垂直方向との間である。そして、光信号は、光学結合要素を用いて、一組の半導体ダイにおけるある半導体ダイに光学的に結合される（動作６１２）。
方法６００のいくつかの実施形態においては、追加的な動作あるいはより少ない動作があってもよい。さらに、動作の順序が変更されてもよく、および／または、２つまたはより多くの動作が、単一の動作に結合されてもよい。
次に、電子機器の実施形態を説明する。図７は、（先述のチップパッケージの実施形態のうちの１つであり得る）チップパッケージ７１０を含む電子機器７００を示すブロック図を表わす。
例示的な実施形態においては、（先述のチップパッケージの実施形態のうちの１つのような）チップパッケージは、高性能デバイスを容易にし得る。たとえば、いくつかの実施形態においては、傾斜スタックチップパッケージは、デュアルインラインメモリモジュール（dual in-line memory module）内に含まれる。たとえば、傾斜スタックチップパッケージ内には、（ダイナミックランダムアクセスメモリまたは他のタイプのメモリ記憶デバイスのような）メモリデバイスが最大８０個あり得る。必要に応じて、「悪質の」または欠陥のあるメモリデバイスを無効にすることができる。したがって、（８０個のうちの）７２個のメモリデバイスが用いられるかもしれない。さらに、この構成は、メモリモジュールにおけるメモリデバイスの全帯域幅を露出し、任意のメモリデバイスへのアクセスにおける時間遅れがほとんどまたは全くないようにする。
代替的に、デュアルインラインメモリモジュールは、各々が傾斜スタックチップパッケージを含み得る複数のフィールドを含み得る。たとえば、あるデュアルインラインメモリモジュールには、（各々が９つのメモリデバイスを含む）４つの傾斜スタックチップパッケージを含まれ得る。
いくつかの実施形態においては、（１つまたはより多くのチップパッケージを含み得る）１つ以上のこれらのデュアルインラインメモリモジュールは、プロセッサに結合され得る。たとえば、プロセッサは、容量的に信号を結合する容量性近接通信（capacitive proximity communication：ＰｘＣ）を用いて、１つまたはより多くのデュアルインラインメモリモジュールに結合され得る。そして、プロセッサは、Ｃ４はんだボールを用いて基板上に搭載され得る。
したがって、電子機器７００は、ＶＬＳＩ回路、スイッチ、ハブ、ブリッジ、ルータ、通信システム、ストレージエリアネットワーク、データセンタ、（ローカルエリアネットワークのような）ネットワーク、および／または、（マルチコアプロセッサコンピュータシステムのような）コンピュータシステムのような、機器またはシステムを含み得る。さらに、コンピュータシステムは、限定されないが、（マルチソケット、マルチラックサーバのような）サーバ、ラップトップコンピュータ、通信機器または通信システム、パーソナルコンピュータ、ワークステーション、メインフレームコンピュータ、ブレード、企業用コンピュータ（enterprise computer）、データセンタ、携帯演算機器、スーパーコンピュータ、ネットワーク接続記憶装置（network-attached-storage：ＮＡＳ）システム、ストレージエリアネットワーク（ＳＡＮ）システム、および／または、他の電子演算機器を含み得る。なお、所与のコンピュータシステムは、１つの場所にあってもよいし、複数の地理的に離れた場所にわたって分散されてもよい。
チップパッケージ１００（図１〜図５）および電子機器７００は、より少ない要素を含んでもよいし、追加の要素を含んでもよい。たとえば、傾斜部品上に１つまたはより多くの半導体ダイについてのはんだパッドを含まないことによるような、傾斜スタックチップパッケージにおける半導体ダイのスタックに規定される断絶（break）があってもよい。さらに、チップパッケージの実施形態における１つまたはより多くの要素は、光モジュレータ、（追加フィルタ（add filter）のような）光マルチプレクサ、（ドロップフィルタ（drop filter）のような）光デマルチプレクサ、光フィルタ、および／または光スイッチを含み得る。
さらに、これらの機器およびシステムは、多くの個別のアイテムを有するものとして示されるが、本明細書において記載された実施形態の構造図というよりはむしろ、存在し得るさまざまな特徴の機能的記述であることが意図されている。したがって、これらの実施形態において、２つ以上の要素が単一の要素に結合されてもよいし、および／または、１つまたはより多くの要素の位置が変更されてもよい。さらに、先述の実施形態における機能は、当該技術分野で公知であるように、より多いハードウェアと少ないソフトウェアとで実行されてもよく、あるいは、より少ないハードウェアとより多いソフトウェアとで実行されてもよい。
先述の実施形態は、チップパッケージにおいて（シリコンのような）半導体ダイを用いているが、他の実施形態においては、１つまたはより多くのこれらのチップにおける基板材料として半導体以外の異なる材料が用いられてもよい。しかしながら、シリコンが用いられる実施形態においては、半導体ダイ１１０（図１〜図５）は、標準的なシリコン処理を用いて製造され得る。これらの半導体ダイは、ロジック機能および／またはメモリ機能を支援するシリコン領域を提供し得る。
さらに、図１を再び参照して、傾斜部品１２２は、半導体ダイ１１０と電気的に結合するための金属配線を有するプラスチック基板のような受動部品であってもよい。たとえば、傾斜部品１２２は、射出成型プラスチックを用いて製造されてもよい。あるいは、傾斜部品１２２は、リソグラフィ的に規定された配線、信号線または光導波路を有する他の半導体ダイであってもよい。たとえば、光導波路１２８（図１〜図５）は、シリコンオンインシュレータ（silicon-on-insulator）技術を用いて実現されてもよい。傾斜部品１２２が半導体ダイを含む実施形態においては、制限増幅器のような能動デバイスが、信号線間のクロストークを低減するために含まれてもよい。さらに、クロストークは、作動信号化（differential signaling）を用いる能動型または受動型いずれかの傾斜部品１２２において低減され得る。
いくつかの実施形態においては、傾斜部品１２２は、（はんだボール１３８のような）はんだボールを介して半導体ダイ１１０間でデータ信号および電力信号を伝達するトランジスタおよび配線を含む。たとえば、傾斜部品１２２は、高圧信号を含んでもよい。これらの信号は、（キャパシタ−キャパシタ降圧レギュレータのような）降圧レギュレータ、ならびに、半導体ダイ１１０に結合するためのキャパシタおよび／またはインダクタの個別部品を用いて、半導体ダイ１１０上での使用のために降圧され得る。
さらに、傾斜部品１２２は、メモリのためのバッファチップまたはロジックチップ、および／または、外部機器および／またはシステムへのＩ／Ｏコネクタを含み得る。たとえば、Ｉ／Ｏコネクタは、外部機器に結合するための１つ以上のボールボンド、ワイヤボンド、端部コネクタ、および／またはＰｘＣコネクタを含み得る。いくつかの実施形態においては、これらのＩ／Ｏコネクタは、傾斜部品１２２の背面であってもよく、傾斜部品１２２は、ＰｘＣコネクタまたははんだパッド（たとえば、はんだパッド１４４−２）のような半導体ダイ１１０近傍の追加的なコネクタにＩ／Ｏコネクタを結合する、１つまたはより多くのシリコン貫通ビア（ＴＳＶ）を含んでもよい。
いくつかの実施形態においては、傾斜部品１２２および半導体ダイ１１０は、（プリント回路基板または半導体ダイのような）追加基板上に搭載される。この追加基板は、外部機器へ結合するためのボールボンド、ワイヤボンド、端部コネクタ、および／またはＰｘＣコネクタを含み得る。これらのＩ／Ｏコネクタが追加基板の背面である場合は、追加基板は１つ以上のＴＳＶを含み得る。
先述したように、いくつかの実施形態においては、追加的な熱拡散材料１４０（および、より一般的には、高熱伝導率を有する半導体ダイ１１０間の中間材料）が、１つ以上の半導体ダイ１１０および／または傾斜部品１２２についての回路の動作中に生成される熱を取り除くのに役立ち得る。この熱管理は、以下の熱経路、すなわち、半導体ダイ１１０の平面における第１の熱経路、接着層１３２の平面における第２の熱経路、および／または追加的な熱拡散材料１４０の平面における第３の熱経路の任意のものを含み得る。特に、これらの熱経路に関連する熱流束は、チップパッケージの端部における熱結合を介して、互いに独立して管理され得る。この熱管理は、位相変化冷却法（phase change cooling）、浸漬式冷却法、および／または冷却板の使用を含み得ることに注意すべきである。さらに、チップパッケージの端部における断面積を通って拡散する第１の熱経路に関連する熱流束は、公称厚み１３４の関数である。したがって、半導体ダイ１１０のより大きなまたはより小さい公称厚みを有するチップパッケージにおいては、熱管理は異なり得る。
先述の実施形態は、チップパッケージの特定の構成を示しているが、要素の機械的アライメントを実現するために、多くの技術および構成が用いられてもよい。たとえば、半導体ダイ１１０および／または傾斜部品１２２は、ボールアンドピット（ball-and-pit）アライメント技術（および、より一般的には、ポジティブフィーチャ・イン・ネガティブフィーチャ（positive-feature-in-negative-feature）アライメント技術）を用いて互いに対して位置付けられてもよい。特に、ボールは、スタック１１２における半導体ダイ１１０に機械的に結合するとともに相対的に揃えるように、エッチピットに位置付けられ得る。他の実施形態においては、半球型バンプのようなさまざまなポジティブフィーチャが用いられ得る。したがって、一般的には、チップパッケージにおける要素上のポジティブおよびネガティブな表面フィーチャを機械的にロックする任意の組み合わせが、チップパッケージを揃えおよび／または組立てるために用いられてもよい。
なお、いくつかの再加工を可能とするパッケージング技術は、パッケージングおよび組立て前に、より低い半導体ダイの歩留まりまたは広範囲にテストするための高い費用に直面したときに、より費用対効果があることに注意すべきである。したがって、半導体ダイ１１０と傾斜部品１１２との間の機械的、光学的および／または電気的な結合が再結合可能である（remateable）実施形態においては、（組立て、検査、または通電テスト時に認識される粗悪チップを交換するような）再加工を可能とすることによって、チップパッケージの歩留まりを増加することができる。この点において、再結合可能な機械的、光学的または電気的結合は、再加工または（はんだを用いる場合のような）加熱を必要とすることなく、繰り返し（すなわち、２回以上）確立および分解が可能な機械的または電気的結合であると理解されるべきである。いくつかの実施形態においては、再結合可能な機械的、光学的または電気的結合は、（一緒に留める要素のような）互いに対して結合するように設計された、オス・メス要素を含む。
いくつかの実施形態においては、先述の実施形態におけるチップパッケージの少なくとも一部の周りに任意的なカプセル化があってもよいことに注意すべきである。さらに、チップパッケージにおける要素間のエアギャップは、熱の除去を改善するためにアンダーフィルされてもよい。これは角度１２６を低減すること、すなわち、半導体ダイ１１０がより垂直方向１１４に傾くことによって容易にされ得る。
上記の説明は、任意の当業者が本開示を実行および使用することができることを意図しており、特定の用途およびその要件の内容において提供される。さらに、本開示の実施形態の上記の説明は、例示および説明の目的のためだけに提供されている。それらは、包括的であること、または本開示を開示された形態に限定することを意図したものではない。したがって、多くの修正および変形が当業者には明らかであり、本明細書において規定された一般的な原理は、本開示の精神および範囲から逸脱することなく、他の実施形態および用途に適用され得る。さらに、先述の実施形態の議論は、本開示を限定することを意図したものではない。そのため、本開示は、示された実施形態に限定することを意図したものではなく、本明細書に開示された原理および特徴に一致する最も広い範囲に一致することを意図したものである。

Claims (16)

  1. チップパッケージであって、
    垂直スタック内において、前記垂直スタック内の第１の半導体ダイに対して実質的に垂直な垂直方向に接着層を介して配列された一組の半導体ダイを備え、
    前記第１の半導体ダイの後の各半導体ダイは、前記垂直スタック内の直前の半導体ダイから、あるオフセット値だけ水平方向にオフセットされ、それによって前記垂直スタックの一方の側面に階段状テラスを規定し、
    前記チップパッケージは、
    前記半導体ダイに、堅固に機械的に結合された傾斜部品をさらに備え、
    前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、
    前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に略平行であり、
    前記傾斜部品は、はんだ、マイクロスプリング（microspring）、および異方性導電膜
    のうちの少なくとも１つを用いて、前記半導体ダイの各々に結合され、
    前記傾斜部品は、
    光信号を搬送するように構成された光導波路と、
    前記光信号を前記一組の半導体ダイにおける１つの半導体ダイに光学的に結合するように構成される光学結合要素とを含む、チップパッケージ。
  2. 前記傾斜部品は、前記光学結合要素を含む一組の光学結合要素を含み、
    前記一組の光学結合要素における所与の光学結合要素は、前記半導体ダイを含む前記一組の半導体ダイにおける所与の半導体ダイに、前記光信号を光学的に結合するように構成される、請求項１に記載のチップパッケージ。
  3. 前記光導波路は、前記階段状テラスに沿った方向に前記光信号を搬送するように構成され、
    前記光学結合要素は、前記半導体ダイの平面内に、前記光信号を方向転換する、請求項１に記載のチップパッケージ。
  4. 前記光信号は、前記半導体ダイの端部を通して、前記半導体ダイに光学的に結合される、請求項３に記載のチップパッケージ。
  5. 前記光導波路は、前記階段状テラスに沿った方向に、前記光信号を搬送するように構成
    され、
    前記光学結合要素は、前記半導体ダイの表面の法線に沿って、前記光信号を方向転換する、請求項１に記載のチップパッケージ。
  6. 前記光信号は、前記半導体ダイの端部以外の、前記半導体ダイの前記表面上の位置において、前記半導体ダイに光学的に結合される、請求項５に記載のチップパッケージ。
  7. 前記一組の半導体ダイにおける一対の半導体ダイは、前記傾斜部品を用いることなく、前記対における第１の半導体ダイから前記対における第２の半導体ダイに前記光信号を光学的に結合するように構成される、請求項１に記載のチップパッケージ。
  8. 前記傾斜部品は、半導体以外の材料上において製造される、請求項１に記載のチップパッケージ。
  9. 前記傾斜部品は、他の半導体ダイである、請求項１に記載のチップパッケージ。
  10. 前記傾斜部品は、前記半導体ダイの端部を受け入れる溝部を備える、請求項１に記載のチップパッケージ。
  11. 電子機器であって、
    チップパッケージを備え、
    前記チップパッケージは、
    垂直スタック内において前記垂直スタック内の第１の半導体ダイに対して実質的に垂直な垂直方向に接着層を介して配列された一組の半導体ダイを含み、
    前記第１の半導体ダイの後の各半導体ダイは、前記垂直スタック内の直前の半導体ダイから、あるオフセット値だけ水平方向にオフセットされ、それによって前記垂直スタックの一方の側面に階段状テラスを規定し、
    前記チップパッケージは、
    前記半導体ダイに、堅固に機械的に結合された傾斜部品をさらに備え、
    前記傾斜部品は、前記垂直スタックの前記一方の側面に位置付けられ、
    前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に略平行であり、
    前記傾斜部品は、はんだ、マイクロスプリング（microspring）、および異方性導電膜
    のうちの少なくとも１つを用いて、前記半導体ダイの各々に結合され、
    前記傾斜部品は、
    光信号を搬送するように構成された光導波路と、
    前記光信号を前記一組の半導体ダイにおける１つの半導体ダイに光学的に結合するように構成される光学結合要素とを含む、電子機器。
  12. 光信号を通信するための方法であって、
    垂直スタック内において垂直方向に接着層を介して配列された一組の半導体ダイに、堅固に機械的に結合された傾斜部品における光導波路内に前記光信号を搬送するステップを備え、
    前記半導体ダイは、水平方向に互いにオフセットされて、それによって、前記垂直スタックの一方の側面に階段状テラスを規定し、
    前記傾斜部品は、水平方向と垂直方向との間である前記階段状テラスに沿った方向に略平行に、前記垂直スタックの前記一方の側面上に位置づけられ、
    前記傾斜部品は、はんだ、マイクロスプリング（microspring）、および異方性導電膜
    のうちの少なくとも１つを用いて、前記半導体ダイの各々に結合され、
    前記方法は、
    光学結合要素を用いて、前記光導波路からの前記光信号を、前記一組の半導体ダイにおける１つの半導体ダイに光学的に結合するステップをさらに備える、方法。
  13. 前記階段状テラスにおける異なる段について前記オフセット値を異ならせる、請求項１に記載のチップパッケージ。
  14. 前記半導体ダイおよび前記接着層のいずれかまたは双方の厚みを、前記垂直方向に変化させる、請求項１に記載のチップパッケージ。
  15. 前記オフセット値は、前記はんだ、マイクロスプリング、又は異方性導電膜の厚みに基づいて決定される、請求項１に記載のチップパッケージ。
  16. 前記半導体ダイの端部の表面粗さを、光信号の搬送波長よりも小さくする、請求項１に記載のチップパッケージ。
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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8373280B2 (en) * 2010-09-01 2013-02-12 Oracle America, Inc. Manufacturing fixture for a ramp-stack chip package using solder for coupling a ramp component
US8283766B2 (en) * 2010-09-02 2012-10-09 Oracle America, Inc Ramp-stack chip package with static bends
US8390109B2 (en) * 2011-02-17 2013-03-05 Oracle America, Inc. Chip package with plank stack of semiconductor dies
US9082632B2 (en) * 2012-05-10 2015-07-14 Oracle International Corporation Ramp-stack chip package with variable chip spacing
WO2014003533A1 (en) * 2012-06-25 2014-01-03 Intel Corporation Multi-die semiconductor structure with intermediate vertical side chip and semiconductor package for same
US9250403B2 (en) * 2013-04-26 2016-02-02 Oracle International Corporation Hybrid-integrated photonic chip package with an interposer
US9766409B2 (en) 2013-06-10 2017-09-19 Nxp Usa, Inc. Optical redundancy
US10230458B2 (en) 2013-06-10 2019-03-12 Nxp Usa, Inc. Optical die test interface with separate voltages for adjacent electrodes
US9442254B2 (en) 2013-06-10 2016-09-13 Freescale Semiconductor, Inc. Method and apparatus for beam control with optical MEMS beam waveguide
US9810843B2 (en) 2013-06-10 2017-11-07 Nxp Usa, Inc. Optical backplane mirror
US9094135B2 (en) 2013-06-10 2015-07-28 Freescale Semiconductor, Inc. Die stack with optical TSVs
US9091820B2 (en) 2013-06-10 2015-07-28 Freescale Semiconductor, Inc. Communication system die stack
US9261556B2 (en) 2013-06-10 2016-02-16 Freescale Semiconductor, Inc. Optical wafer and die probe testing
US9435952B2 (en) 2013-06-10 2016-09-06 Freescale Semiconductor, Inc. Integration of a MEMS beam with optical waveguide and deflection in two dimensions
US8971676B1 (en) * 2013-10-07 2015-03-03 Oracle International Corporation Hybrid-integrated photonic chip package
US9209165B2 (en) * 2013-10-21 2015-12-08 Oracle International Corporation Technique for controlling positions of stacked dies
CN104730653B (zh) * 2013-12-23 2016-08-31 华为技术有限公司 光互连系统和方法
US9323008B2 (en) 2014-03-25 2016-04-26 Globalfoundries Inc. Optoelectronic structures having multi-level optical waveguides and methods of forming the structures
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) * 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
JP6649076B2 (ja) * 2015-10-26 2020-02-19 京セラ株式会社 光回路基板の製造方法
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
JP6820671B2 (ja) * 2016-06-02 2021-01-27 富士通株式会社 光回路デバイスとこれを用いた光トランシーバ
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
CN107706170A (zh) * 2016-08-09 2018-02-16 晟碟信息科技（上海）有限公司 垂直半导体装置
CN108933109B (zh) * 2017-05-27 2020-07-07 晟碟信息科技（上海）有限公司 成角度的裸芯的半导体器件
US10141259B1 (en) * 2017-12-22 2018-11-27 Micron Technology, Inc. Semiconductor devices having electrically and optically conductive vias, and associated systems and methods
KR102578797B1 (ko) 2018-02-01 2023-09-18 삼성전자주식회사 반도체 패키지
US20190279962A1 (en) * 2018-03-09 2019-09-12 Oracle International Corporation Method and apparatus for stacking warped chips to assemble three-dimensional integrated circuits
US10600770B2 (en) 2018-05-14 2020-03-24 Micron Technology, Inc. Semiconductor dice assemblies, packages and systems, and methods of operation
US11532574B2 (en) * 2019-03-12 2022-12-20 Intel Coropration Through-substrate waveguide
US11894343B2 (en) * 2021-05-24 2024-02-06 Western Digital Technologies, Inc. Vertical semiconductor device with side grooves

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3334739B2 (ja) * 1995-08-03 2002-10-15 日本電信電話株式会社 ボード間光インタコネクション装置
US5652811A (en) * 1996-03-06 1997-07-29 The United States Of America As Represented By The Secretary Of The Air Force Semiconductor on fiber optic substrate (SOFOS)
DK174111B1 (da) * 1998-01-26 2002-06-24 Giga As Elektrisk forbindelseselement samt fremgangsmåde til fremstilling af et sådant
TW460927B (en) 1999-01-18 2001-10-21 Toshiba Corp Semiconductor device, mounting method for semiconductor device and manufacturing method for semiconductor device
JP4630409B2 (ja) * 1999-03-18 2011-02-09 富士通株式会社 光電子集積回路装置
JP2001036309A (ja) 1999-07-15 2001-02-09 Nec Eng Ltd マルチチップモジュール接続構造
US6376904B1 (en) 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7215845B1 (en) * 2006-01-20 2007-05-08 Apic Corporation Optical interconnect architecture
US8064739B2 (en) * 2007-10-23 2011-11-22 Hewlett-Packard Development Company, L.P. Three-dimensional die stacks with inter-device and intra-device optical interconnect
KR100997787B1 (ko) 2008-06-30 2010-12-02 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법

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