JP5875642B2 - 利用度の高い可変回路トポロジーを有する汎用論理アレー及び定出力の様々な論理ゲートを実現するロジスティク写像回路 - Google Patents
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Description
ここで開示された主題の上記及びその他の特徴及び利点は、次の添付図面とともに以下の詳細な説明から明確にされる。
さらに、汎用論理アレーは、順序関数と同様に、固定された構成可能なセルをサポートするために構成され得る。
ロジスティク写像回路の実施例
f1(x)<x*ならばf(x)=f1(x)、f1(x)>x*ならばx* (3−1)
f1(x)=4ax(1−x) (3−2)
g(x)=f(f(x)) (3−3)
00=AB=>0000000011111111
01=AB=>0000111100001111
10=AB=>0011001100110011
11=AB=>0101010101010101
ID=K(Vgs−Vt)2 (3−4)
可変トポロジーの汎用論理アレーの実施例
セキュリティの実施例
限定でない例
上記のような方法は集積回路チップの作成に用いられる。
Claims (17)
- 可変回路トポロジーを有する汎用ロジックアレイであって、
pチャネル型のMOSFET素子の第1のセットとnチャネル型のMOSFET素子の第2のセットとをそれぞれ含む複数のアレイ素子と、
ブール関数、カオス的関数及び論理関数のうちの少なくとも1つを実現する回路トポロジーを生成するように、前記複数のアレイ素子の少なくとも1つにおいて、前記MOSFET素子の第1のセットの1つ又は複数のMOSFET素子と前記MOSFET素子の第2のセットの1つ又は複数のMOSFET素子との間に相互接続部を形成する、金属化層及びビア接続部のうちの少なくとも一方と、
前記金属化層及び前記ビア接続部によって少なくとも2つのアレイ素子間に形成された付加的な相互接続部に結合された当該少なくとも2つのアレイ素子のそれぞれにおいて前記回路トポロジーによって定義される少なくとも1つのセルと、
を具備し、
前記少なくとも1つのセルは、カオス的関数を与えるセルを含み、
前記カオス的関数を与えるセルは、当該カオス的関数を与えるセルを形成する前記少なくとも2つのアレイ素子への入力電圧の調整に応答する複数の異なる論理ゲートのうちの1つに対応するI o =K1(V in1 −V T1 ) 2 +K2(V in2 −V T2 ) 2 に比例する非線形出力電流(I o )を生成するカレントミラーを有し、
式中、K1は導電率定数であり、V T1 は、前記カオス的関数を与えるセルを形成し入力電圧V in1 を受ける前記少なくとも2つのアレイ素子における前記MOSFET素子の第1のセット及び前記MOSFET素子の第2のセットのうちの少なくとも一方のしきい値電圧であり、
式中、K2は導電率定数であり、V T2 は、前記カオス的関数を与えるセルを形成し入力電圧V in2 を受ける前記少なくとも2つのアレイ素子における別の前記MOSFET素子の第1のセット及び別の前記MOSFET素子の第2のセットのうちの少なくとも一方のしきい値電圧である
汎用ロジックアレイ。 - 請求項1に記載の汎用ロジックアレイであって、
前記回路トポロジーは、前記ブール関数及び前記カオス的関数の両方を実現する
汎用ロジックアレイ。 - 請求項1に記載の汎用ロジックアレイであって、
前記カレントミラーは、
AND論理ゲート、
NAND論理ゲート、
OR論理ゲート、
XOR論理ゲート、
NOR論理ゲート、
XNOR論理ゲート、
NOT論理ゲート、
'1'論理ゲート、及び
'0'論理ゲート
のうちの少なくとも1つに対応する前記複数の異なる論理ゲートのうちの1つに対応するIo=K1(V in1 −VT1 )2+K2(V in2 −VT2 )2に比例する前記非線形出力電流(Io)を生成する
汎用ロジックアレイ。 - 請求項1に記載の汎用ロジックアレイであって、
前記セルの電力特性は、各論理ゲート関数が前記セルによって実現されている間、略一定である
汎用ロジックアレイ。 - 請求項4に記載の汎用ロジックアレイであって、
前記セルの電力特性は、前記入力電圧(V in1 )及び前記入力電圧(V in2 )のうちの少なくとも一方の調整の間、略一定である
汎用ロジックアレイ。 - 請求項4に記載の汎用ロジックアレイであって、
前記セルに略一定の電力特性を与えるための、前記セルの出力から前記セルのためのマスタ参照カレントミラーまでのカレントフィードバック経路をさらに具備する
汎用ロジックアレイ。 - 請求項4に記載の汎用ロジックアレイであって、
前記カオス的関数を与えるセルは、ロジスティック写像回路を有する
汎用ロジックアレイ。 - 請求項7に記載の汎用ロジックアレイであって、
前記少なくとも2つのアレイ素子のうちの1つにおける、前記MOSFET素子の第1のセットに含まれるpチャネル型のMOSFET素子であって、前記入力電圧(V in1 )に接続されたゲートと第1の電流源に接続されたソースとを有し第1のMOSFETソース電流を確立する第1のMOSFET素子と、
前記少なくとも2つのアレイ素子のうちの1つにおける、前記MOSFET素子の第2のセットに含まれるnチャネル型のMOSFET素子であって、前記入力電圧(V in1 )に接続されたゲートと第2の電流源に接続されたドレインとを有し第2のMOSFETドレイン電流を確立する第2のMOSFET素子と、
前記少なくとも2つのアレイ素子のうちの1つにおける、前記MOSFET素子の第1のセットに含まれるpチャネル型のMOSFET素子であって、前記入力電圧(V in2 )に接続されたゲートと第3の電流源に接続されたソースとを有し第3のMOSFETソース電流を確立する第3のMOSFET素子と、
前記少なくとも2つのアレイ素子のうちの1つにおける、前記MOSFET素子の第2のセットに含まれるnチャネル型のMOSFET素子であって、前記入力電圧(V in2 )に接続されたゲートと第4の電流源に接続されたドレインとを有し第4のMOSFETドレイン電流を確立する第4のMOSFET素子と、
前記少なくとも2つのアレイ素子のうちの1つにおける、前記MOSFET素子の第1のセットに含まれるpチャネル型のMOSFET素子である第5のMOSFET素子と、
前記少なくとも2つのアレイ素子のうちの1つにおける、前記MOSFET素子の第1のセットに含まれるpチャネル型のMOSFET素子である第6のMOSFET素子と、
を具備し、
前記第5のMOSFET素子と前記第6のMOSFET素子とは、共通のゲートを有してカレントミラーを構成し、
前記カレントミラーは、前記カレントミラーの共通のゲートを、前記第1のMOSFET素子のドレイン、前記第2のMOSFET素子のソース、前記第3のMOSFET素子のドレイン、及び前記第4のMOSFET素子のソースと接続させることで、前記第1のMOSFETソース電流、第2のMOSFETドレイン電流、第3のMOSFETソース電流、及び第4のMOSFETドレイン電流のための加算点を与え、
前記I o =K1(V in1 −V T1 ) 2 +K2(V in2 −V T2 ) 2 において、
式中、K1は、前記第1のMOSFET素子及び前記第2のMOSFET素子のうちの少なくとも一方の導電率定数であり、V T1 は、前記第1のMOSFET素子及び前記第2のMOSFET素子のうちの少なくとも一方のしきい値電圧であり、K2は、前記第3のMOSFET素子及び前記第4のMOSFET素子のうちの少なくとも一方の導電率定数であり、V T2 は、前記第3のMOSFET素子及び前記第4のMOSFET素子のうちの少なくとも一方のしきい値電圧である
汎用ロジックアレイ。 - 可変回路トポロジーを有する汎用ロジックアレイであって、
pチャネル型のMOSFET素子の第1のセットとnチャネル型のMOSFET素子の第2のセットとをそれぞれ含む複数のアレイ素子と、
ブール関数、カオス的関数及び論理関数のうちの少なくとも1つを実現する回路トポロジーを生成するように、前記複数のアレイ素子の少なくとも1つにおいて、前記MOSFET素子の第1のセットの1つ又は複数のMOSFET素子と前記MOSFET素子の第2のセットの1つ又は複数のMOSFET素子との間に相互接続部を形成する、金属化層及びビア接続部のうちの少なくとも一方と、
前記金属化層及び前記ビア接続部によって少なくとも2つのアレイ素子間に形成された付加的な相互接続部に結合された当該少なくとも2つのアレイ素子のそれぞれにおいて前記回路トポロジーによって定義される少なくとも1つのセルと、
を具備し、
前記セルの電力特性は、各論理ゲート関数が前記複数の異なる論理ゲートセルによって実現されている間、略一定である
汎用ロジックアレイ。 - 請求項9に記載の汎用ロジックアレイであって、
前記回路トポロジーは、前記ブール関数及び前記カオス的関数の両方を実現する
汎用ロジックアレイ。 - 請求項9に記載の汎用ロジックアレイであって、
前記少なくとも1つのセルは、前記ブール関数、前記カオス的関数及び前記論理関数のうちの少なくとも1つを実現する回路トポロジーを生成する
汎用ロジックアレイ。 - 請求項9に記載の汎用ロジックアレイであって、
前記少なくとも1つのセルは、カオス的関数を与えるセルを含み、前記カオス的関数は、前記アレイ素子に対する入力電圧の調整に応答する複数の異なる論理ゲートのうちの1つに対応する非線形出力電流を生成する
汎用ロジックアレイ。 - 請求項9に記載の汎用ロジックアレイであって、
前記少なくとも1つのセルは、カオス的関数を与えるセルを含み、当該カオス的関数は、当該カオス的関数を与えるセルを形成する前記少なくとも2つのアレイ素子への入力電圧の調整に応答する複数の異なる論理ゲートのうちの1つに対応するI o =K1(V in1 −V T1 ) 2 +K2(V in2 −V T2 ) 2 に比例する非線形出力電流(I o )を生成するカレントミラーを有し、
式中、K1は導電率定数であり、V T1 は、前記カオス的関数を与えるセルを形成し入力電圧V in1 を受ける前記少なくとも2つのアレイ素子における前記MOSFET素子の第1のセット及び前記MOSFET素子の第2のセットのうちの少なくとも一方のしきい値電圧であり、
式中、K2は導電率定数であり、V T2 は、前記カオス的関数を与えるセルを形成し入力電圧V in2 を受ける前記少なくとも2つのアレイ素子における別の前記MOSFET素子の第1のセット及び別の前記MOSFET素子の第2のセットのうちの少なくとも一方のしきい値電圧である
汎用ロジックアレイ。 - 請求項13に記載の汎用ロジックアレイであって、
前記セルの電力特性は、前記入力電圧(V in1 )及び前記入力電圧(V in2 )のうちの少なくとも一方の調整の間、略一定である
汎用ロジックアレイ。 - 請求項13に記載の汎用ロジックアレイであって、
前記カレントミラーは、
AND論理ゲート、
NAND論理ゲート、
OR論理ゲート、
XOR論理ゲート、
NOR論理ゲート、
XNOR論理ゲート、
NOT論理ゲート、
'1'論理ゲート、及び
'0'論理ゲート
のうちの少なくとも1つに対応する前記複数の異なる論理ゲートのうちの1つに対応するI o =K1(V in1 −V T1 ) 2 +K2(V in2 −V T2 ) 2 に比例する前記非線形出力電流(I o )を生成する
汎用ロジックアレイ。 - 可変回路トポロジーを有する汎用ロジックアレイであって、
pチャネル型のMOSFET素子の第1のセットとnチャネル型のMOSFET素子の第2のセットとをそれぞれ含む複数のアレイ素子と、
ブール関数、カオス的関数及び論理関数のうちの少なくとも1つを実現する回路トポロジーを生成するように、前記複数のアレイ素子の少なくとも1つにおいて、前記MOSFET素子の第1のセットの1つ又は複数のMOSFET素子と前記MOSFET素子の第2のセットの1つ又は複数のMOSFET素子との間に相互接続部を形成する、金属化層及びビア接続部のうちの少なくとも一方と、
前記金属化層及び前記ビア接続部によって少なくとも2つのアレイ素子間に形成された付加的な相互接続部に結合された当該少なくとも2つのアレイ素子のそれぞれにおいて前記回路トポロジーによって定義される少なくとも1つのセルと、
を具備し、
前記少なくとも1つのセルは、
少なくとも1つの入力を受け、その論理ゲートセルの機能に基づいて論理'1'または論理'0'を含む論理レベル信号を出力する論理ゲートセルと、
前記論理ゲートセルへの供給電流を、前記論理'1'から前記論理'0'への遷移の間、及び前記論理'1'から前記論理'0'への遷移の間、略一定に維持するように、前記論理ゲートセルへの供給電流を調節するための、前記論理ゲートセルの出力からのカレントフィードバック経路と
を有する
汎用ロジックアレイ。 - 可変回路トポロジーを有する汎用ロジックアレイであって、
pチャネル型のMOSFET素子の第1のセットとnチャネル型のMOSFET素子の第2のセットとをそれぞれ含む複数のアレイ素子と、
ブール関数、カオス的関数及び論理関数のうちの少なくとも1つを実現する回路トポロジーを生成するように、前記複数のアレイ素子の少なくとも1つにおいて、前記MOSFET素子の第1のセットの1つ又は複数のMOSFET素子と前記MOSFET素子の第2のセットの1つ又は複数のMOSFET素子との間に相互接続部を形成する、金属化層及びビア接続部のうちの少なくとも一方と、
前記金属化層及び前記ビア接続部によって少なくとも2つのアレイ素子間に形成された付加的な相互接続部に結合された当該少なくとも2つのアレイ素子のそれぞれにおいて前記回路トポロジーによって定義される少なくとも1つのセルと、
を具備し、
前記少なくとも1つのセルは、
論理'1'遷移に対して供給電流を略一定に維持するブール論理'1'を生成するように入力論理値とブール論理の組合せとをとる第1のロジスティック写像と、
論理'0'遷移に対して供給電流を略一定に維持するブール論理'0'を生成するように前記入力論理値と前記ブール論理の組合せとをとる第2のロジスティック写像と、
論理回路の出力から前記第1のロジスティック写像及び前記第2のロジスティック写像のうちの少なくとも一方までのカレントフィードバック経路と
を有する回路トポロジーを与え、
前記論理'1'遷移と前記論理'0'遷移とのための供給遷移電流が略等しい
汎用ロジックアレイ。
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BR112013011038A2 (pt) | 2010-11-03 | 2016-08-23 | Virginia Tech Intell Prop | método e sistema para realizar uma avaliação em tempo real da integridade de execução de uma rotina em uma plataforma de processamento de computador e método para a detecção de desvios a partir da execução autorizada de softwares em um processador digital |
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CN102360488B (zh) * | 2011-09-29 | 2013-02-13 | 付冲 | 一种基于混沌轨道扰动的数字图像加密方法 |
US8782446B2 (en) | 2012-01-19 | 2014-07-15 | Texas Instruments Incorporated | Security of cryptographic devices against differential power analysis |
CN103427978A (zh) * | 2012-05-17 | 2013-12-04 | 哈尔滨职业技术学院 | 基于混沌加密系统的无线汉字传输装置 |
DE102012018924A1 (de) * | 2012-09-25 | 2014-03-27 | Giesecke & Devrient Gmbh | Seitenkanalgeschützte Maskierung |
JP2014170779A (ja) * | 2013-03-01 | 2014-09-18 | Japan Science & Technology Agency | 状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法 |
JP2016517597A (ja) | 2013-03-15 | 2016-06-16 | パワー フィンガープリンティング インコーポレイテッド | コンピュータベースのシステムに電力指紋付けシステムを使用して保全性評価を強化するシステム、方法、及び装置 |
US9172718B2 (en) * | 2013-09-25 | 2015-10-27 | International Business Machines Corporation | Endpoint load rebalancing controller |
WO2015166496A1 (en) * | 2014-04-29 | 2015-11-05 | Bar-Ilan University | Multi-topology logic gates |
RU2553070C1 (ru) * | 2014-07-04 | 2015-06-10 | федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Донской государственный технический университет (ДГТУ) | K-значный логический элемент "минимум" |
HRP20140883A2 (hr) * | 2014-09-16 | 2016-03-25 | Željko Božić | Višeslojni univerzalni logički sklopovi |
EP3230921B1 (en) * | 2014-12-08 | 2022-02-23 | Cryptography Research, Inc. | Multiplicative masking for cryptographic operations |
US9268938B1 (en) | 2015-05-22 | 2016-02-23 | Power Fingerprinting Inc. | Systems, methods, and apparatuses for intrusion detection and analytics using power characteristics such as side-channel information collection |
US10951391B2 (en) * | 2015-09-06 | 2021-03-16 | Bar-Ilan University | Randomized logic against side channel attacks |
US10712385B2 (en) | 2015-12-02 | 2020-07-14 | Cryptography Research Inc. | Freeze logic |
US9870810B2 (en) | 2016-05-18 | 2018-01-16 | Sidense Corp. | Method and system for power signature suppression in memory devices |
US11487926B2 (en) | 2016-08-29 | 2022-11-01 | North Carolina State University | Integrated circuit with a dynamics-based reconfigurable logic block |
US10389519B2 (en) * | 2016-09-30 | 2019-08-20 | International Business Machines Corporation | Hardware based cryptographic side-channel attack prevention |
US10924261B2 (en) | 2017-05-22 | 2021-02-16 | Arm Limited | Efficient power distribution |
US10997322B2 (en) | 2017-05-22 | 2021-05-04 | Arm Limited | Efficient power distribution |
CN107994980B (zh) * | 2017-11-21 | 2019-12-10 | 华南理工大学 | 一种采用时钟乱序技术和混沌触发器的抗dpa攻击方法 |
CN108365946B (zh) * | 2018-01-31 | 2023-04-11 | 国网河南省电力公司潢川县供电公司 | 一种基于混沌系统阵列的能源互联网通信安全系统与方法 |
US11616053B2 (en) * | 2018-09-05 | 2023-03-28 | Tokyo Electron Limited | Method to vertically route a logic cell incorporating stacked transistors in a three dimensional logic device |
US20210256155A1 (en) * | 2018-12-19 | 2021-08-19 | Rankin Labs, Llc | Hidden electronic file system within non-hidden electronic file system |
US11507699B2 (en) * | 2019-09-27 | 2022-11-22 | Intel Corporation | Processor with private pipeline |
CN111010266B (zh) * | 2019-12-09 | 2023-04-07 | 广州市百果园信息技术有限公司 | 消息的加解密、读写方法、装置、计算机设备和存储介质 |
RU2758188C1 (ru) * | 2020-09-24 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
RU2758187C1 (ru) * | 2020-10-28 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический модуль |
US11394308B1 (en) | 2021-05-05 | 2022-07-19 | Arm Limited | Apparatuses and methods for power isolation |
Family Cites Families (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3473160A (en) | 1966-10-10 | 1969-10-14 | Stanford Research Inst | Electronically controlled microelectronic cellular logic array |
FR2617976B1 (fr) * | 1987-07-10 | 1989-11-10 | Thomson Semiconducteurs | Detecteur electrique de niveau logique binaire |
JPH02238662A (ja) * | 1989-03-13 | 1990-09-20 | Fujitsu Ltd | 半導体集積回路 |
US5260610A (en) | 1991-09-03 | 1993-11-09 | Altera Corporation | Programmable logic element interconnections for programmable logic array integrated circuits |
JP3210054B2 (ja) * | 1992-02-21 | 2001-09-17 | 烈 山川 | カオス的信号発生装置および方法ならびにカオス・ディバイス |
USRE35977E (en) | 1992-05-08 | 1998-12-01 | Altera Corporation | Look up table implementation of fast carry arithmetic and exclusive-or operations |
WO1994011950A1 (en) * | 1992-11-10 | 1994-05-26 | Infinite Technology Corporation | Programmable logic devices and configurable logic networks |
US5291555A (en) | 1992-12-14 | 1994-03-01 | Massachusetts Institute Of Technology | Communication using synchronized chaotic systems |
US5455528A (en) * | 1993-11-15 | 1995-10-03 | Intergraph Corporation | CMOS circuit for implementing Boolean functions |
KR0185756B1 (ko) | 1994-02-02 | 1999-05-15 | 정호선 | 비선형 회로와 이를 이용한 혼돈 신경망 |
KR0185754B1 (ko) | 1994-02-02 | 1999-05-15 | 정호선 | 맵핑회로와 이를 이용한 혼돈 신경망 |
JPH0830708A (ja) * | 1994-07-18 | 1996-02-02 | Fujitsu Ltd | 神経機能素子 |
JPH0895937A (ja) * | 1994-09-22 | 1996-04-12 | Kokusai Electric Co Ltd | カオスニューロン回路 |
JP3125644B2 (ja) | 1995-09-13 | 2001-01-22 | 松下電器産業株式会社 | 復調装置 |
JPH09260952A (ja) * | 1996-03-26 | 1997-10-03 | Micro Technol Kk | 一次元写像回路 |
US6025735A (en) | 1996-12-23 | 2000-02-15 | Motorola, Inc. | Programmable switch matrix and method of programming |
DE69828401D1 (de) * | 1998-10-12 | 2005-02-03 | St Microelectronics Srl | Verschlüsselungs-Methode und -Station für Paketvermittlungsnetzwerke auf der Grundlage digitaler chaotischer Modelle |
DE19850721A1 (de) * | 1998-11-03 | 2000-05-18 | Koninkl Philips Electronics Nv | Datenträger mit Verschleierung des Stromverbrauchs |
JP3231741B2 (ja) * | 1999-06-28 | 2001-11-26 | エヌイーシーマイクロシステム株式会社 | スタンダードセル、スタンダードセル列、スタンダードセルの配置配線装置および配置配線方法 |
JP2001352047A (ja) * | 2000-06-05 | 2001-12-21 | Oki Micro Design Co Ltd | 半導体集積回路 |
JP3708910B2 (ja) * | 2002-06-28 | 2005-10-19 | 株式会社東芝 | レジスタ回路及びこれを用いた暗号演算回路 |
US20040036636A1 (en) | 2002-08-26 | 2004-02-26 | Rifeng Mai | Tone-free dithering methods for sigma-delta DAC |
US6803787B1 (en) | 2002-09-25 | 2004-10-12 | Lattice Semiconductor Corp. | State machine in a programmable logic device |
JP3877663B2 (ja) * | 2002-09-26 | 2007-02-07 | 株式会社東芝 | 論理回路および暗号化装置 |
JP2004326648A (ja) * | 2003-04-28 | 2004-11-18 | Matsushita Electric Ind Co Ltd | Icカード |
US6876232B2 (en) | 2003-08-21 | 2005-04-05 | International Business Machines Corporation | Methods and arrangements for enhancing domino logic |
US7417468B2 (en) * | 2003-09-17 | 2008-08-26 | The Regents Of The University Of California | Dynamic and differential CMOS logic with signal-independent power consumption to withstand differential power analysis |
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US7863937B2 (en) * | 2003-10-07 | 2011-01-04 | University Of Florida Research Foundation, Inc. | Logic based on the evolution of nonlinear dynamical systems |
US7096437B2 (en) | 2003-10-07 | 2006-08-22 | University Of Florida Research Foundation, Inc. | Method and apparatus for a chaotic computing module using threshold reference signal implementation |
US7610628B2 (en) | 2005-03-01 | 2009-10-27 | Infineon Technologies Ag | Apparatus and method for calculating a representation of a result operand |
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