JPH09260952A - 一次元写像回路 - Google Patents
一次元写像回路Info
- Publication number
- JPH09260952A JPH09260952A JP8108754A JP10875496A JPH09260952A JP H09260952 A JPH09260952 A JP H09260952A JP 8108754 A JP8108754 A JP 8108754A JP 10875496 A JP10875496 A JP 10875496A JP H09260952 A JPH09260952 A JP H09260952A
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- JP
- Japan
- Prior art keywords
- cmos
- source follower
- circuit
- output
- cmos inverter
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 カオスを発生させるための非線形一次元写像
回路をシリコンウェハ上の集積回路として実現させる。 【構成】 ＭＯＳトランジスタ１と２からなるＣＭＯＳ
ソースホロアの作り出す増加関数とＭＯＳトランジスタ
３と４からなるＣＭＯＳインバータの作り出す減少関数
を回路的に結合させる。ＣＭＯＳソースホロアをディプ
レッションモードとし、ＣＭＯＳインバータはエンハン
スメントモードとする。
回路をシリコンウェハ上の集積回路として実現させる。 【構成】 ＭＯＳトランジスタ１と２からなるＣＭＯＳ
ソースホロアの作り出す増加関数とＭＯＳトランジスタ
３と４からなるＣＭＯＳインバータの作り出す減少関数
を回路的に結合させる。ＣＭＯＳソースホロアをディプ
レッションモードとし、ＣＭＯＳインバータはエンハン
スメントモードとする。
Description
【０００１】
【産業上の利用分野】複雑な組み合わせ問題の最適解を
出力する集積回路として、カオスを発生させ、発生した
カオスを制御し、安定な多周期を抽出する研究がなされ
ている。本発明はディジタルコンピュータの演算能力を
飛躍的に向上させ、知的処理を可能にする可能性を示し
ている。発生したカオスの複雑な振る舞いをアナログデ
ィジタル変換器でディジタルコードに変換し、観測結果
をディジタルコードのタイムシリーズとして記憶し、過
去の分岐に基づく複雑さを暗号化復元に利用する電子情
報通信分野に関する。
出力する集積回路として、カオスを発生させ、発生した
カオスを制御し、安定な多周期を抽出する研究がなされ
ている。本発明はディジタルコンピュータの演算能力を
飛躍的に向上させ、知的処理を可能にする可能性を示し
ている。発生したカオスの複雑な振る舞いをアナログデ
ィジタル変換器でディジタルコードに変換し、観測結果
をディジタルコードのタイムシリーズとして記憶し、過
去の分岐に基づく複雑さを暗号化復元に利用する電子情
報通信分野に関する。
【０００２】
【従来の技術】集積回路は工業的にはディジタルコンピ
ュータを成功させた。ディジタルコンピュータは論理回
路のみで構成されている。論理回路の自動設計を可能に
するため、ＣＭＯＳ集積回路はすべてエンハンスメント
モード（ノーマリ・オフ、ゲート電圧を印加しないとき
にチャネルがオフ状態となる）で設計されている。その
方が設計も、シミュレーションも、ウエハプロセスも簡
単になるからである。
ュータを成功させた。ディジタルコンピュータは論理回
路のみで構成されている。論理回路の自動設計を可能に
するため、ＣＭＯＳ集積回路はすべてエンハンスメント
モード（ノーマリ・オフ、ゲート電圧を印加しないとき
にチャネルがオフ状態となる）で設計されている。その
方が設計も、シミュレーションも、ウエハプロセスも簡
単になるからである。
【０００３】ＭＯＳトランジスタの非線形性を有効に生
かしたカオス発生のための非線形一次元写像回路の例を
図１に示す。
かしたカオス発生のための非線形一次元写像回路の例を
図１に示す。
【０００４】ＮＭＯＳプルアップトランジスタ１とＰＭ
ＯＳプルダウントランジスタ２はＣＭＯＳソースホロア
を形成し、入力電圧５が与えられ、出力電圧６が取り出
される。ＣＭＯＳソースホロア１、２は入力電圧５の増
加に対し出力電圧６がほぼ比例して増加する増加関数を
与える。
ＯＳプルダウントランジスタ２はＣＭＯＳソースホロア
を形成し、入力電圧５が与えられ、出力電圧６が取り出
される。ＣＭＯＳソースホロア１、２は入力電圧５の増
加に対し出力電圧６がほぼ比例して増加する増加関数を
与える。
【０００５】一方、ＰＭＯＳプルアップトランジスタ３
とＮＭＯＳプルダウントランジスタ４はＣＭＯＳインバ
ータを構成し、入力電圧５が与えられ、出力電圧６が取
り出される。ＣＭＯＳインバータ３、４は入力電圧５の
増加に対し出力電圧６が減少する減少関数を与える。
とＮＭＯＳプルダウントランジスタ４はＣＭＯＳインバ
ータを構成し、入力電圧５が与えられ、出力電圧６が取
り出される。ＣＭＯＳインバータ３、４は入力電圧５の
増加に対し出力電圧６が減少する減少関数を与える。
【０００６】入力電圧５および出力電圧６がＣＭＯＳソ
ースホロア１、２とインバータ３、４に共通に与えられ
たことにより、電子回路的には増加関数と減少関数の関
数合成が実行され、非線形一次元写像回路が実現され
る。
ースホロア１、２とインバータ３、４に共通に与えられ
たことにより、電子回路的には増加関数と減少関数の関
数合成が実行され、非線形一次元写像回路が実現され
る。
【０００７】
【発明が解決しようとする課題】同じように設計し、同
じようにウエハプロセスを通した図１の一次元写像回路
が、同じカオスとしての振る舞いをするということを実
現するために、図１の一次元写像回路は集積回路として
実現される必要がある。その場合２つの不都合な解決を
されねばならない問題を生じる。カオスの工業化のため
には解決されねばならない。
じようにウエハプロセスを通した図１の一次元写像回路
が、同じカオスとしての振る舞いをするということを実
現するために、図１の一次元写像回路は集積回路として
実現される必要がある。その場合２つの不都合な解決を
されねばならない問題を生じる。カオスの工業化のため
には解決されねばならない。
【０００８】第１の主要な解決すべき問題は、図１の回
路をエンハンスメントモードのみで実現した場合、ＣＭ
ＯＳソースホロアを構成するＭＯＳトランジスタ１、２
はサブスレッシュホールド領域（チャネルに弱い反転層
が形成される）で動作し、一方ＣＭＯＳインバータを構
成するＭＯＳトランジスタ３、４は飽和領域で動作し、
出力６の電位を決定する精度がそれぞれ異なる。
路をエンハンスメントモードのみで実現した場合、ＣＭ
ＯＳソースホロアを構成するＭＯＳトランジスタ１、２
はサブスレッシュホールド領域（チャネルに弱い反転層
が形成される）で動作し、一方ＣＭＯＳインバータを構
成するＭＯＳトランジスタ３、４は飽和領域で動作し、
出力６の電位を決定する精度がそれぞれ異なる。
【０００９】サブスレッシュホールド領域での出力電圧
６の電位の決定精度は、電源電圧５Ｖに対し１０−４Ｖ
程度と悪く、飽和領域での出力６の決定性度は、電源電
圧５Ｖに対し１０−８Ｖと良い。共通出力６の電位は悪
い方の精度で決定される。
６の電位の決定精度は、電源電圧５Ｖに対し１０−４Ｖ
程度と悪く、飽和領域での出力６の決定性度は、電源電
圧５Ｖに対し１０−８Ｖと良い。共通出力６の電位は悪
い方の精度で決定される。
【００１０】カオスの振る舞いは出力の状態決定精度に
強く依存している。したがって、ＣＭＯＳソースホロア
のＮＭＯＳトランジスタとＰＭＯＳトランジスタに電流
が線形または飽和領域できちんと流れるようにディプレ
ッションモードで設計される必要がある。
強く依存している。したがって、ＣＭＯＳソースホロア
のＮＭＯＳトランジスタとＰＭＯＳトランジスタに電流
が線形または飽和領域できちんと流れるようにディプレ
ッションモードで設計される必要がある。
【００１１】第２の解決すべき問題は、図１の回路をエ
ンハンスメントモードのみで実現した場合、ＣＭＯＳソ
ースホロアを構成するＭＯＳトランジスタ１、２のチャ
ネル領域の寸法、幅Ｗと長さＬを、大きく違えて設計し
なければならない。
ンハンスメントモードのみで実現した場合、ＣＭＯＳソ
ースホロアを構成するＭＯＳトランジスタ１、２のチャ
ネル領域の寸法、幅Ｗと長さＬを、大きく違えて設計し
なければならない。
【００１２】たとえば、長さＬを一定とした場合、幅Ｗ
をＣＭＯＳソースホロアはＣＭＯＳインバータの２０倍
に大きく設計しなければならない。幅Ｗを一定とした場
合、長さＬをＣＭＯＳソースホロアはＣＭＯＳインバー
タの２０分の１と小さく設計しなければならない。
をＣＭＯＳソースホロアはＣＭＯＳインバータの２０倍
に大きく設計しなければならない。幅Ｗを一定とした場
合、長さＬをＣＭＯＳソースホロアはＣＭＯＳインバー
タの２０分の１と小さく設計しなければならない。
【００１３】集積回路は、ＰＭＯＳトランジスタもＮＭ
ＯＳトランジスタも同じチャネル寸法にそろえ、しかも
チャネルコンダクタンスが同じになるように設計したと
きに集積密度を向上させることができ、合理的な設計だ
ということができる。ＣＭＯＳソースホロアをディプレ
ッションモードで動作させるように設計すれば、同じ寸
法にそろえた設計ができ合理的である。
ＯＳトランジスタも同じチャネル寸法にそろえ、しかも
チャネルコンダクタンスが同じになるように設計したと
きに集積密度を向上させることができ、合理的な設計だ
ということができる。ＣＭＯＳソースホロアをディプレ
ッションモードで動作させるように設計すれば、同じ寸
法にそろえた設計ができ合理的である。
【００１４】
【課題を解決するための手段】ＣＭＯＳソースホロアを
ディプレッションモードで動作させるためには、シリコ
ンウエハ上にＰＭＯＳトランジスタとＮＭＯＳトランジ
スタがノーマリ・オン（ゲートに電圧を加えないときに
チャネルがオン状態となる）となるように、不純物元素
のカウンタードープをおこなって、ドナー原子とアクセ
プタ原子の相互補償を利用し、ＭＯＳトランジスタのし
きい値電圧の調整を行う。
ディプレッションモードで動作させるためには、シリコ
ンウエハ上にＰＭＯＳトランジスタとＮＭＯＳトランジ
スタがノーマリ・オン（ゲートに電圧を加えないときに
チャネルがオン状態となる）となるように、不純物元素
のカウンタードープをおこなって、ドナー原子とアクセ
プタ原子の相互補償を利用し、ＭＯＳトランジスタのし
きい値電圧の調整を行う。
【００１５】ＣＭＯＳウエハプロセスは、エンハンスメ
ントモードのみで構成する場合に比べると、その分だけ
工程数がふえ、複雑になるが、複雑さを考慮に入れて
も、第１の重要な解決すべき問題点である出力６の状態
決定精度をエンハンスメントモードＣＭＯＳインバータ
の精度にそろえることは、カオスの工業的実用化のため
には必要なことである。
ントモードのみで構成する場合に比べると、その分だけ
工程数がふえ、複雑になるが、複雑さを考慮に入れて
も、第１の重要な解決すべき問題点である出力６の状態
決定精度をエンハンスメントモードＣＭＯＳインバータ
の精度にそろえることは、カオスの工業的実用化のため
には必要なことである。
【００１６】
【作用】カオス発生一次元写像回路を構成するＣＭＯＳ
ソースホロアをディプレッションモードとし、ＣＭＯＳ
インバータをエンハンスメントモードとする本案の効果
は、集積回路のデザインを合理的にするだけでなく、回
路の出力の状態決定精度を向上させる。この効果は、カ
オスを工業的に実用したときに顕著な効果となってあら
われる。
ソースホロアをディプレッションモードとし、ＣＭＯＳ
インバータをエンハンスメントモードとする本案の効果
は、集積回路のデザインを合理的にするだけでなく、回
路の出力の状態決定精度を向上させる。この効果は、カ
オスを工業的に実用したときに顕著な効果となってあら
われる。
【００１７】たとえば、カオスのタイムシリーズの時間
反転非可逆性を用いた暗号化復元において、予測可能な
離散時間範囲が長くなるのにともなって、用意できる暗
号キーの数をふやすことができる。エンハンスメントモ
ードのみで構成した場合に用意できる暗号キーが１０程
度であるのに対し、ＣＭＯＳソースホロアをディプレッ
ションモードとしＣＭＯＳインバータをエンハンスメン
トモードとしたとき用意できる暗号キーの数は４０程度
となる。状態決定精度がそれだけ向上することを意味し
ている。
反転非可逆性を用いた暗号化復元において、予測可能な
離散時間範囲が長くなるのにともなって、用意できる暗
号キーの数をふやすことができる。エンハンスメントモ
ードのみで構成した場合に用意できる暗号キーが１０程
度であるのに対し、ＣＭＯＳソースホロアをディプレッ
ションモードとしＣＭＯＳインバータをエンハンスメン
トモードとしたとき用意できる暗号キーの数は４０程度
となる。状態決定精度がそれだけ向上することを意味し
ている。
【００１８】
【実施例】ＣＭＯＳインバータは入力電圧の増加に対し
て出力電圧が減少する伝達特性を与える。ＣＭＯＳイン
バータを電源とＧＮＤとの間で逆転したＣＭＯＳソース
ホロアは、入力電圧の増加に対して出力電圧が増加する
電圧特性を与える。ＣＭＯＳインバータとＣＭＯＳソー
スホロアを、入力を共通に与え、出力を共通に接続する
と、減少関数と増加関数が関数合成され、非線形の入出
力伝達特性が得られる。非線形性を外部より制御するた
め、ＣＭＯＳインバータあるいはＣＭＯＳソースホロア
を分割し、外部バイアスを与えられるようにしておくと
よい。その基本回路が図１で示された。
て出力電圧が減少する伝達特性を与える。ＣＭＯＳイン
バータを電源とＧＮＤとの間で逆転したＣＭＯＳソース
ホロアは、入力電圧の増加に対して出力電圧が増加する
電圧特性を与える。ＣＭＯＳインバータとＣＭＯＳソー
スホロアを、入力を共通に与え、出力を共通に接続する
と、減少関数と増加関数が関数合成され、非線形の入出
力伝達特性が得られる。非線形性を外部より制御するた
め、ＣＭＯＳインバータあるいはＣＭＯＳソースホロア
を分割し、外部バイアスを与えられるようにしておくと
よい。その基本回路が図１で示された。
【００１９】集積回路の最終設計情報は１組のマスクパ
ターンの図形である。ＣＭＯＳソースホロアをディプレ
ッションモードで動作させるように、イオン注入工程を
付加する。そのためのマスクが追加される。ＣＭＯＳイ
ンバータはエンハンスメントモードで動作する。そのよ
うにしたとき、ＭＯＳトランジスタのチャネルサイズを
等しい値とすることができ、一次元写像回路の状態決定
精度をそろえることができる。
ターンの図形である。ＣＭＯＳソースホロアをディプレ
ッションモードで動作させるように、イオン注入工程を
付加する。そのためのマスクが追加される。ＣＭＯＳイ
ンバータはエンハンスメントモードで動作する。そのよ
うにしたとき、ＭＯＳトランジスタのチャネルサイズを
等しい値とすることができ、一次元写像回路の状態決定
精度をそろえることができる。
【００２０】
【発明の効果】カオスの予測可能な離散時間範囲が長く
なることは、一次元写像回路の出力をアナログディジタ
ル変換をしてディジタルコード化したときに、アナログ
ディジタル変換装置の分解能をおとすことができること
を意味している。タイムシリーズのディジタルデータベ
ースの作成において、慣用的には１６ビット、１２ビッ
トあるいは８ビットのアナログディジタル変換器が用い
られるが、１６ビットあるいは１２ビットで大量のデー
タを保持して実行をしていた電子メール、あるいはディ
ジタルフォンの暗号化復元操作を８ビットアナログディ
ジタル変換器を用いたデータベースを実用化していくこ
とが可能になる。この効果はきわめて大きい。
なることは、一次元写像回路の出力をアナログディジタ
ル変換をしてディジタルコード化したときに、アナログ
ディジタル変換装置の分解能をおとすことができること
を意味している。タイムシリーズのディジタルデータベ
ースの作成において、慣用的には１６ビット、１２ビッ
トあるいは８ビットのアナログディジタル変換器が用い
られるが、１６ビットあるいは１２ビットで大量のデー
タを保持して実行をしていた電子メール、あるいはディ
ジタルフォンの暗号化復元操作を８ビットアナログディ
ジタル変換器を用いたデータベースを実用化していくこ
とが可能になる。この効果はきわめて大きい。
【００２１】カオス状態を、低分解能アナログディジタ
ル変換器と高分解能でアナログ変換器を通して安定多周
期に抑制し、多値演算を実行してディジタルコンピュー
タの演算能力を向上させることができるが、この場合
も、当然のことながら一次元写像回路の状態決定精度が
向上するほど、より多くの多値を与えられた電源電圧と
接地電圧との間に定義でき、より効率的な演算を実行で
きるようになる。
ル変換器と高分解能でアナログ変換器を通して安定多周
期に抑制し、多値演算を実行してディジタルコンピュー
タの演算能力を向上させることができるが、この場合
も、当然のことながら一次元写像回路の状態決定精度が
向上するほど、より多くの多値を与えられた電源電圧と
接地電圧との間に定義でき、より効率的な演算を実行で
きるようになる。
【図１】非線形一次元写像回路の回路図である。
１．ＮＭＯＳプルアップトランジスタ ２．ＰＭＯＳプルダウントランジスタ ３．ＰＭＯＳプルアップトランジスタ ４．ＮＭＯＳプルダウントランジスタ ５．入力電圧 ６．出力電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｌ 27/092
Claims (2)
- 【請求項１】 （１）と（２）のＭＯＳトランジスタか
らなるＣＭＯＳソースホロアの作り出す増加関数と
（３）と（４）のＭＯＳトランジスタからなるＣＭＯＳ
インバータの作り出す減少関数を回路的に結合すること
により非線形一次元写像回路をシリコンウエハ上に集積
回路として実現するにあたって、ＣＭＯＳソースホロア
をディプレッションモードとし、ＣＭＯＳインバータを
エンハンスメントモードとしたことを特長とするカオス
発生一次元写像回路。 - 【請求項２】 （１）と（２）のＭＯＳトランジスタか
らなるＣＭＯＳソースホロアの作りだす増加関数と
（３）と（４）のＭＯＳトランジスタからなるＣＭＯＳ
インバータの作り出す減少関数を回路的に結合すること
により非線形一次元写像回路をシリコンウエハ上に集積
回路として実現するにあたって、ＣＭＯＳソースホロア
をイオン注入法を用い異種のドナーまたはアクセプタ不
純物元素の相互補償を利用してディプレッションモード
にしきい値制御し、ＣＭＯＳインバータをイオン注入法
を利用してエンハンスメントモードにしきい値制御した
ことを特長とするカオス発生一次元写像回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8108754A JPH09260952A (ja) | 1996-03-26 | 1996-03-26 | 一次元写像回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8108754A JPH09260952A (ja) | 1996-03-26 | 1996-03-26 | 一次元写像回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260952A true JPH09260952A (ja) | 1997-10-03 |
Family
ID=14492667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8108754A Abandoned JPH09260952A (ja) | 1996-03-26 | 1996-03-26 | 一次元写像回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260952A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002530009A (ja) * | 1998-11-12 | 2002-09-10 | ケビン ショート | 安全デジタルカオス通信のための方法及び装置 |
| JP2013509031A (ja) * | 2009-10-14 | 2013-03-07 | ケイオロジクス インク | 利用度の高い可変回路トポロジーを有する汎用論理アレー及び定出力の様々な論理ゲートを実現するロジスティク写像回路 |
-
1996
- 1996-03-26 JP JP8108754A patent/JPH09260952A/ja not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002530009A (ja) * | 1998-11-12 | 2002-09-10 | ケビン ショート | 安全デジタルカオス通信のための方法及び装置 |
| JP2013509031A (ja) * | 2009-10-14 | 2013-03-07 | ケイオロジクス インク | 利用度の高い可変回路トポロジーを有する汎用論理アレー及び定出力の様々な論理ゲートを実現するロジスティク写像回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060310 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060328 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060607 |