JP5759592B2 - 利用度の高い可変回路トポロジーを有する汎用論理アレー及び定出力の様々な論理ゲートを実現するロジスティク写像回路 - Google Patents

Description

本発明は、一般に動的コンピューティングの分野に関するものであり、より具体的には、非線形素子や可変回路トポロジーを有する汎用論理アレーを使った論理ゲートに対し構成可能なコンピューティング・アーキテクチャに関するものである。

従来のコンピューティング・システムは論理ゲートのスタティックな組み合わせに依存し、１つ以上のあらかじめ決められたブール代数関数及び／又はメモリーを実装している。スタティックなコンピューティング・システムの中で、コンピューティング・システムの様々なハードウェア構成要素は操作中に再接続し、再設定することができない。例えば、構成要素が一旦組み立てられたら、論理ゲート又はメモリーラッチなどのハードウェア構成要素の機能は動的に変更することはできない。

最近、アプリケーションに特有の集積回路（ＩＣ）の設計において新しい方法論が台頭し始めている。ＩＣの設計と組立てが高コストであるため、各社は、電気的に又は金属／ビアーでプログラムされたハードウェアを利用することによって多くのＩＣの製造コストを回避する方法を研究している。電気的な例としてはＦＰＧＡがある。論理的なプログラミングと相互接続のプログラミングの両方は、外的に適用された電気的なプログラミング信号を経て可能である。この方法論は、１つのＩＣがいかなる理にかなった論理の要求のために使われることを可能にする。シリコンは固定されて、それが複数のアプリケーションや顧客のために使われるので、そのコストはこれらのプラットフォームの全てに広がり、全てのカスタムソリューションと関連した高い設計開発費用（ＮＲＥ）は、避けられる（これは６５及び４５ｎｍのＩＣ技術のために数百万ドルをかなり超えるかもしれない）。ＦＰＧＡテクノロジーの持つ問題は、どのようなアプリケーションでもサポートするために、柔軟な論理や相互接続のために必要とされているオーバーヘッドが極めて高いことである。これは全体のダイエリアの８０〜９０%になる場合がある。

全てのフィールドでプログラム化可能な回路要素又はセルはサイズ及び構造が固定されている。ＦＰＧＡの全てのセル又は固定された構成可能な論理アレー（ＣＬＥ）が利用されるわけではない。この未使用の回路は簡単な関数及び複雑な関数のいずれに対しても非能率である。さらに、トータルの論理の要求はアレーの能力よりもかなり低いので、単に利用されなかったアレーが大量にある場合がある。設計が製造において占める割合が低いときには、これらは問題視されない場合があるが、数百万個の小片が必要されるときには、利用されなかったシリコンの代金を払うために、カスタマーはマージンを失う。

古典的なブール論理回路への代案は、Ｃｈｕａ回路として知られているカオス的又は非線形の要素に基づいて開発されている。これは古典的なカオス理論のふるまいを実行する。Ｃｈｕａ回路は最初に１９８０年代の初期にレオン・オー・チュアによって導入されて、その構築の容易さはカオス系のユビキタスの一つの実現例となった。

必要な誘導素子や容量素子があまりにも多くの回路面積を消費し、多くのオペアンプがたくさんのトランジスタを必要としているので、Ｃｈｕａ回路は、個別のディスクリート部品としては実現しやすいが、集積回路テクノロジーを使って製造することは現実的ではない。さらに、Ｃｈｕａ回路に基づく集積回路は、部品の数値が非常にセンシティブなので、しばしば非常に制御しづらい。部品の数値のマイナーな変更でさえしばしば無秩序に発振を引き起こす。

特表２００７−５３２９８５号公報（請求項１、７、１７、図１）

入力論理信号の関数として可能ないかなる論理の組み合わせでも発生させることができる有用な回路が開示される。この回路は２入力ロジスティク写像回路として記載されるが、必要に応じて、３入力以上に拡張することも可能である。さらに、可変回路トポロジーを有する汎用論理アレーが開示される。アレー要素のセル間の金属化層及び／又はビアー接続部は、ブール関数及び／又はカオス的関数及び／又は論理関数を実装する回路トポロジーを作り出す。

一形態として、このロジスティク写像回路は、ｊ個のロジスティック写像回路の集合を具備し、前記ロジスティック写像回路の集合の各ロジスティック写像回路ｒ（ｒ=１からｊ）は、ゲートが第ｒの入力電圧（Ｖｉｎｒ）に接続され、ソースが第１の電流源（Ｉ１ｒ）に接続され、第１のＭＯＳＦＥＴソース電流を確立するｐチャネル型の第１のＭＯＳＦＥＴ素子と、ゲートが前記第ｒの入力電圧（Ｖｉｎｒ）に接続され、ドレインが第２の電流源（Ｉ２ｒ）に接続され、第２のＭＯＳＦＥＴドレイン電流を確立するｎチャネル型の第２のＭＯＳＦＥＴ素子と、前記第１のＭＯＳＦＥＴソース電流及び前記第２のＭＯＳＦＥＴドレイン電流に対する共通の加算点とを有し、当該加算点は共通のゲートが前記第１のＭＯＳＦＥＴ素子のドレイン及び前記第２のＭＯＳＦＥＴ素子のソースに接続されたカレントミラーを構成するものであり、前記カレントミラーは合計の非線形出力電流である

を生成するものであり、当該出力電流は前記第ｒの入力電圧（Ｖｉｎｒ）の調整に応答する複数の異なる論理ゲートの１つに対応し、式中、Ｋｒは前記第１のＭＯＳＦＥＴ素子及び前記第２のＭＯＳＦＥＴ素子のうちの少なくとも一方の導電率定数であり、Ｖ_Ｔは前記第１のＭＯＳＦＥＴ素子及び前記第２のＭＯＳＦＥＴ素子のうちの少なくとも一方のしきい値電圧であり、前記第１のＭＯＳＦＥＴソース電流及び前記第２のＭＯＳＦＥＴドレイン電流によって前記出力電流（Ｉｏ）の値が限定される。

別の形態として、可変回路トポロジーを有する汎用論理アレーが開示される。この汎用論理アレーは、各アレー素子がpチャンネル型のＭＯＳＦＥＴ素子の第１のセットとｎチャネル型のＭＯＳＦＥＴ素子の第２のセットとを含む複数のアレー素子を有する。１又は２以上の金属化層及び／又はビアー接続部は、ＭＯＳＦＥＴ素子の前記第１のセットとＭＯＳＦＥＴ素子の第２のセットとの１又は２以上の間で相互接続するために用いられる。各アレー素子は、回路トポロジーを生成するために、異なった内部の金属化層及び／又はビアー接続部を有することが可能である。カオス的関数は、入力電圧を前記アレー素子に調整することに対応し、複数の異なった論理ゲートのうち１つに応じた非線形出力電流を生成する。

別の形態として、出力独立トポロジーが記載され、その出力独立トポロジーは、供給電流が入力信号状態及び／又は出力信号遷移及び／又は制御信号状態と独立するような特性を有する。そのようなネットワークは、電力消費の間接的観察によって信号特性を検出することを防止することが望まれているところに確実に適用できる利点を持っている。この技術は、カオス的理論の数式に基づいた入力データのマスキングを提供することによってさらに価値を高めることができる。

上記で説明された方法の多くの特徴及び利点は、以下の詳細な説明と添付図面から明確になる。
ここで開示された主題の上記及びその他の特徴及び利点は、次の添付図面とともに以下の詳細な説明から明確にされる。

ｆ（ｘ）＝４Ｘ（１−Ｘ）、ｇ（ｘ）＝ｆ（ｆ（ｘ））でＸ*＝０．８とした式ｆ（ｘ）とｇ（ｘ）におけるカオス的又非線形の反復処理の従来技術の写像関数のグラフである。 図３のロジスティク写像回路におけるカオス的又非線形の反復処理の写像関数のグラフである。 ＭＯＳＦＥＴ素子のロジスティク写像回路である。 図３のＭＯＳＦＥＴ素子によるｊ個のロジスティク写像回路の集まりである。 図３のロジスティク写像回路を用いた２入力の汎用論理ゲートのより詳細な図である。 図３のロジスティク写像回路を用いた２入力の汎用論理ゲートのより詳細な図である。 図５及び図６の汎用論理回路における出力写像とそれに関連する制御レベルのグラフである。 図５及び図６の汎用論理回路における非線形又はカオス的論理写像の表である。 図３のＭＯＳＦＥＴ素子の３入力の汎用論理回路のより詳細な図である。 一般的な構成の論理アレーの従来技術である。 図１０の設定可能な論理要素におけるルックアップテーブルの従来技術回路の実装例である。 図１０の設定可能な論理要素におけるビアーだけで設定可能な論理ブロックの従来技術回路の実装例である。 可変回路トポロジーを有する汎用論理アレーである。 図１３の可変回路トポロジーを有する汎用論理アレーの要素又はセルの２入力ＮＡＮＤ写像の回路の実装例である。 図１３の可変回路トポロジーを有する汎用論理アレーの非線形又はカオス的セルアレーの区分化の回路の実装例である。 図１３の可変回路トポロジーを有する汎用論理アレーのＮＯＲ及びＮＡＮＤＯの非線形又はカオス的セルアレーの区分化である。 定出力のＮＡＮＤの非線形又はカオス的ゲート論理回路である。 図１７のＮＡＮＤの非線形又はカオス的ゲート論理回路におけるバイアス回路である。 略一定の供給電流の入力論理レベル、出力論理レベルの表である。 図１８のバイアス回路を用いたクロック系のタイミング図である。 従来技術のＮＡＮＤゲート及び図１８の論理回路における供給電流の比較図である。 暗号化を用いたカオス的写像の適用例のブロック図である。

入力論理信号の関数として可能ないかなる論理の組み合わせでも発生させることができる有用な回路が開示される。この回路は２入力ロジスティク写像回路として記載されるが、必要に応じて、３入力以上に拡張することも可能である。さらに、可変回路トポロジーを有する汎用論理アレーが開示される。アレー素子のセル間の金属化層及び／又はビアー接続部は、ブール関数及び／又はカオス的関数及び／又は論理関数を実装する回路トポロジーを作り出す。

本発明のロジスティク写像ネットワークは、従来技術のソリューションを超えて多くの利点をもたらす。論理写像は、どのような論理関数でも実現することができ、適切な入力の多重化を使うことで、３入力以上に拡張することができる。汎用論理ゲートは、標準のＣＭＯＳ論理インタフェースをもつ従来技術より少ないトランジスタでより大きな機能を持っている。従来技術のソリューションと違って、どのようなアナログのしきい値の入力も必要ではない。ロジスティク写像ネットワークの結果として生じている電流は、しきい値処理変数の働きをし、それが実現を簡素化している。

電力と非線形回路のサイズを減らす回路の改善の試みが実行され、それが集積回路トランジスタの固有の特性から利点を受けている。さらに、入力論理電圧レベルと出力電圧レベルの両方は標準のデジタル論理値と互換性がある。従来技術を超える利点は、それぞれの機能が複数の論理ゲートによって実現されている間、略一定の消費電力で、ロジスティック写像がより電気的にも物理的にも安全を提供することである。消費電力は、また入力電圧の変化の間、略一定である。そのような特性が、消費電力の変化を監視することにより入力論理レベルについての情報を確かめることを困難にしている。そのような情報は、プライベート又はシークレットのデータを危険にさらす可能性のある暗号化キーを安全に決定するために使うことができた。論理レベル又は遷移変化から出力が独立するネットワークを提供することによって、本来的に安全なプラットフォームが作られる。同様に、本発明の汎用論理アレーは、従来技術のソリューションよりも多くの利点をもたらす。可変トポロジーを有する回路構成のため、汎用論理アレーのアレー構造は回路のオーバーヘッドの費用を要することなく、最大の柔軟性を持つ。汎用アレーの構造は、ブーリアン及び／又はカオス的関数及び／又は論理関数を含む簡単な関数及び複雑な関数の両方を実現するために構成され得る。
さらに、汎用論理アレーは、順序関数と同様に、固定された構成可能なセルをサポートするために構成され得る。

用語の「非線形」と「カオス的」が多少区別なくこの開示に用いられていることに注意することは重要である。カオス的関数を実装するために少なくとも１つの非線形素子を持つことが必要で、逆が常に真なわけではなく、すなわち非線形関数は、カオス的関数を使い、或いは実装する必要がない。従って、この発明の正しいスコープと思想の範囲内では、「非線形」という用語はカオス的関数と実装とを含む。よって、ここで使用される「カオス的」という用語は、非線形関数の１つの例に過ぎない。
ロジスティク写像回路の実施例

どのような２つの入力の論理の組み合わせでも実現することができる新しいカオス的セルが開発された。２入力セルは、どのような２つの入力の論理の組み合わせを生じる（２つの入力のセルに対して１６個の出力の可能性がある。）。カオス的セル又は非線形セルは、発明者のウィリアム・エル・ディオットなどによって「カオス的コンピュータモジュールのための方法と装置」という名称で米国特許７，０９６，４３７（以下、これを「ディオット特許」と呼ぶ。）において記載されるようなｆ（ｘ）、ロジスティク写像関数の概念に基づいており、これに記載された技術の全ての内容を本明細書において援用する。ディオット特許において、ロジスティク写像関数は、関数ｆ_１（ｘ）、ここでｆ_１（ｘ）＝４ａｘ（１−ｘ）、ａ＝１、に基づく。カオスは、値ｆ_１（ｘ）が取ることができる制限によって導入される。例えば、ｆ_１（ｘ）がいずれしきい値ｘ*、ｘ*＝０．８、を越えるならば、そのときｆ_１（ｘ）が、しきい値と等しいようにセットされる。数学的に、カオス的関数ｆ（ｘ）は次のように表現できる。
ｆ_１（ｘ）＜ｘ*ならばf（ｘ）＝ｆ_１（ｘ）、ｆ_１（ｘ）＞ｘ*ならばｘ* （３−１）
ｆ_１（ｘ）＝４ａｘ（１−ｘ） （３−２）

カオスは、ｆ（ｘ）の値とｘをプロットすることによって証明される。これは、カオス的関数ｆ（ｘ）の１番目の繰り返しとされる。この計算の結果がそのときカオス的関数への入力として使われ、これは２番目の繰返しとされる。また、数学的には、2番目の繰り返しが以下のように定義されるｇ（ｘ）として表現される。
ｇ（ｘ）＝ｆ（ｆ（ｘ）） （３−３）

ｆ（ｘ）及びｇ（ｘ）のプロットの例は、図１でｘ*＝０．８とした場合が示されている。より具体的には、図１は、カオス的又は非線形関数の繰り返しｆ（ｘ）及びｇ（ｘ）、ｆ（ｘ）＝４ｘ（１−ｘ）、ｇ（ｘ）＝ｆ（ｆ（ｘ））、ここでｘ＝０．８を表示したプロットである。従来技術と違って、本発明は、どのような２つの入力論理の組み合わせでも実現することができるロジスティック写像又はカオス的セルを持っている。例えば、下記の４つの列のそれぞれにおいては、全ての可能性のある２つの入力ＡとＢの組み合わせが全て１６個の可能な出力が出ることが示されている。
００＝ＡＢ＝＞００００００００１１１１１１１１
０１＝ＡＢ＝＞００００１１１１００００１１１１
１０＝ＡＢ＝＞００１１００１１００１１００１１
１１＝ＡＢ＝＞０１０１０１０１０１０１０１０１

従来技術と異なり、ロジスティク写像回路は、カオス的写像関数に基づくものであり、この関数は集積回路ＭＯＳＦＥＴの特性と一致している。さらに、回路の複雑さを減らすことは、しきい値処理と論理のインタフェースの要求を兼ね備える。このネットワークは、カオス的写像関数ｆ（ｘ）に基づくものであり、この関数は飽和状態におけるＭＯＳＦＥＴトランジスタの電流−電圧特性に近似している。ＭＯＳＦＥＴが得ることができる電流値を制限することによって、カオス的関数は達成される。特に、ＭＯＳＦＥＴトランジスタの飽和状態におけるドレイン電流Ｉ_Ｄは次式で表現される。
Ｉ_Ｄ＝Ｋ（Ｖｇｓ−Ｖｔ）^２ （３−４）

ここで、Ｋは素子サイズとトランジスタの処理特性に依存している定数であり、ｕＡ／Ｖ^２のユニットを持ち、Ｖｇｓはトランジスタの電源電圧へのゲートであり、Ｖｔはトランジスタの強反転のしきい値電圧である。ディオット特許においてそうであるように、その関数は２次関数であり、ＸがＶｇｓによって置き換えられている。その関数がカオス的な挙動をとるかもしれないことを示すために、Ｋ＝４、Ｖｔ＝０．５、そしてその関数の値が０．７５に制限される場合を検討する。一貫性を保つためにＶｇｓ＝Ｘとすると、結果として起こるカオス的な繰返しｆ（ｘ）とｇ（ｘ）は図２にプロットされる。より明確には、図２は、図３の論理写像回路のカオス的又は非線形繰り返し（反復）の写像関数のプロットである。

図３のロジスティック写像回路を参照すると、トランジスタＭ１及びＭ２は、ロジスティク写像ネットワークを形成し、そのネットワークは図２に示されたカオス的な繰り返しを複製する。電流Ｉ１１とＩ２１は、電流源に接続され、それらはこれらのデバイスを通過するトータル電流を制限し、それによりカオス的関数に要求される制限関数を提供する。Ｍ３とＭ４は、カレントミラーを形成し、カレントミラーはそれぞれドレインとソース電流Ｍ１とＭ２の合計点として働く。追加の入力は、単に、共通の接合点としての合計点を用いて追加されることになる。完全なロジスティク写像の概念は図４の概略図によって示されており、この図４は図３のＭＯＳＦＥＴ素子のｊ個のロジスティク写像回路の集合を示している。

図４に概略的に図示された完全なＭＯＳＦＥＴのカオス的写像は、ディオット特許に記載された関数を含むだけでなく、また新たに発見された特徴を提供し、さらに効果を得る。例えば、入力信号はロジスティク写像関数によって合計され、処理される。各入力は、異なった電流制限値を持つことが可能であり、それゆえに合計点で合計された全体の電流を可変する手段を許容する。本質的に、これは与えられたセットの入力信号の初期条件を調整する手段を提供する。ディオット特許のように、本発明は異なった論理を提供する１つの手段として初期条件を調整することを許容する。最終的な電流値は、論理１又は０に相当するものを決定するために基準値と比較される。これは、図５で示される２入力汎用カオス的ゲートの図を考慮することによって最もうまく説明される。特に、図５と図６は図３のＭＯＳＦＥＴ素子の２入力ロジスティク写像回路のより詳細な説明である。これまでに説明した重要なロジスティク写像の要素は図５に示される。論理ゲートは２つの入力ＡとＢを持っている。それぞれの入力のロジスティック写像を作るトランジスタの対は、図５において確認される。トランジスタＭ３とＭ４はロジスティク写像の出力電流Ｉｏを提供する。電流Ｉｒｅｆは図６の左下で示されるマスタカレントミラーから生成される。ｎとp素子（図３のＩ１１とＩ２１に対応）の両方のための電流制限のレベルはマスタカレントミラーから分離されたカレントミラーによって設定される。電流の具体例として、ｎチャンネルが３：５である間、トランジスタの対のpチャンネル部分は１：１となる。これは、全ての論理の組み合わせが作成できると想定される1つの方法である。Ｉｏ＞Ｉｒｅｆのとき、結果として生じているドレイン電圧Ｖ１はＶｄｄ（正極の供給電圧）となる。Ｉｏ＜Ｉｒｅｆのとき、Ｖ１は接地状態となる。これらの電圧レベルは正確にはＣＭＯＳの論理レベルで規定される電圧レベルである。従って、この簡単な試みは、標準のＣＭＯＳの論理と整合するために必要とされているこの比較と論理出力レベルの変換の両方を提供する。入力信号ＡとＢがＣＭＯＳの論理レベルでもあることも指摘する。入力レベルの変換器は不要である。これは、ロジスティック写像がトランジスタのしきい値の値のあたりで対称のためであり、その値はＶｄｄ（ＣＭＯＳの論理レベル１）と接地状態（ＣＭＯＳの論理レベル０）の入力レベルを含んでいる。これは外部の回路インタフェースに要求されることを非常に簡素化する。残っている素子は、各入力と関連し、また出力比較のしきい値を変える合計電流を変える方法を提供する。これらは図６で強調して表示されている。

この回路は１６通りの出力の組み合わせを提供することが可能なので、これらの組み合わせを発生させることに必要な４つの外部のコンフィギュレーション信号がある。図５の左からスタートして、入力ＡとＢが両方とも論理レベル０であるならば、左上の４つの点線の丸で囲まれた素子が選択的に出力電流Ｉｏを調整することに寄与する。レベルが高いか、低いかの両方の間を区別することが要求されるなら、これは本質的には写像関数において非対称を強制する。制御信号「ｘｏｒｃｏｎ」は、このオプションを選ぶために使われる。中央の２つの制御ビット（ｃｏｎ０とｃｏｎ１）は別々に信号ＡとＢの入力の重み付け（初期条件）の選択を許可している。連続するスイッチは単に信号電流を調整する写像ペアのｎチャネル部分をイネーブルにするか、ディスイネーブルにする。 これは、最終的に合計された電流に影響を与えるものであり、その電流は参照電流Ｉｒｅｆと比較されるものであり、生成された論理関数を操作する手段を提供するものである。最終的に、もっとも右にあるビット（ｉＮｖ）は、単に生成された信号を通過するか、アプリケーションの要求によって反転するかである。レスポンスがシミュレーションされた例は、図７に示され、それは２つの異なる制御コンフィギュレーションに対するものである。特に、図７は出力写像のプロットであり、図５及び６におけるロジスティク写像回路の制御レベルと関連している。第１のケースは排他的論理和関数を提供する。２番目は、複雑な関数（ＡかつＢでない）を提供する。

図８は図５及び６のロジスティク写像回路における非線形又はカオス的写像のテーブルである。図８のテーブルは制御ビットの関数としての入力信号ＡとＢの異なる組み合わせに対する１６通りの出力写像を示している。図８のテーブルの綿密なレビューとしては、全ての可能な論理の組み合わせが発生することを示していることである。しかし、対応する検索の試みとは違い、制御信号値とそれに対応する出力写像との間は全く一致しない。テーブルは、発生する出力を決定する必要がある。これはセキュリティの特別なレベルを提供するものであり、そのセキュリティはセルの機能の物理的なリバースエンジニアリングをより困難にする。このセキュリティの特徴は以下でさらに説明される。

３以上の入力セルはマルチプレクサーに制御ビット入力を追加することによって構築されるものであり、その制御ビット入力は制御を入力信号の関数として変更させる。図９は図３のＭＯＳＦＥＴ素子の３入力のロジスティク写像回路のより詳細な図である。

要約すると、新しい汎用的なカオス的セルはいくつかの点で以前の技術より改良がされている。全ての信号のインタフェースはＣＭＯＳの論理レベルと一致している。外部のアナログ信号は必要とされず、回路は全ての論理実装に対して強固である。回路はノイズ混入の傾向にあるハイインピーダンスノードを全く持たない。それは全ての論理関数を実現することができ、セキュリティのレベルを提供することができるものであり、それは制御信号とそれにより生じるロジスティク写像との間に対応関係が存在しないからである。

記載されるように、セルは入力論理レベル又は出力遷移から独立した略等しい消費電力に追加的で電気的なセキュリティに対する基礎を提供する。回路はより少ない素子しか必要とされず、３入力以上のケースに拡張可能である。
可変トポロジーの汎用論理アレーの実施例

汎用論理アレーは、電気的なプログラミングを物質的な金属及びビアーのプログラミングに置き換えるために使われる。これはそのときにかなりのオーバーヘッドを減らすプログラミング素子と汎用ルーティングチャンネルを不要とする。この設計の試み対するプラットフォームは構築されているアレーである。このアレーは固定された構成可能な論理素子（ＣＬＥ）からなり、これは「非線形素子を使っている動的に構成可能な論理ゲート」という名称で、スティーブン・リー・キールなどの発明者によって取得された米国特許番号７，４５３，２８５（以下「キール特許」）によって開示されたタイプに類似しており、この特許はチャオロジックス社に譲渡されており、これに記載された内容をこの明細書において全て援用する。これはランダムアクセスメモリ、ＵＳＢのような特定のインタフェース、ＨＤＭＩなど、及びおそらくいくつかのアナログブロックのようなプラットフォームブロックからなる場合がある。同時に、これらの関数は、設計のプラットフォームや構築されているアレーを提供するものであり、これらはカスタマーがカスタムアプリケーションを設計するのに使うことができるものである。カスタマーは様々なタイプのアレーから選ぶものであり、それはもっとも彼らの要求に合致しているものである。彼らは最終的な金属及びビアーのレベルをカスタマイズすればよい。従って、ＩＣの処理コストの大半は、複数のカスタマーによってシェアーされ、個々のＮＲＥのコストはかなり下がる。

キール特許で記載のように検討された従来技術の一般的な構造の論理アレーのタイプは図１０に示される。もちろん、アレーはメーカーによって規定されるアレーの能力に依存する特定の次元までｘとｙの方向の両方に拡張する。固定の構成可能な論理素子（ＣＬＥ）は各セルにフィックスされた回路トポロジーを持っている。特に、この実施例において、ＣＬＥは、論理的な及び動的な回路構成を提供するために設定される場合がある。全ての会社は同様なアレーのタイプを使うが、アレー素子は古典的なブール論理関数を実現するために設計される。現在までの文献に報告された他の例のＣＬＥ又はアレー素子は図１１と１２に示される。図１１は図１０の構成可能な論理素子のルックアップテーブルの従来技術の実装回路である。図１１はテーブルルックアップネットワークに基づいたアレー素子を示している。これは１３個のトランジスタからなる。素子はどのような要求の３つの入力関数でも実現するために金属経由及びビアー経由で接続されている。非効率性の例はＮＡＮＤゲートのケースである。スタティックで、相補的な２入力ＮＡＮＤゲートに対する最小の素子の総数は４つの素子である。この場合に、９つの素子は利用されず、５０％よりかなり下のエリア効率であることを意味している。図１１は図１０の構成可能な論理素子のルックアップテーブルの従来技術の実装回路である、

図１２は、図１０の構成可能な論理素子によって構成可能な論理ブロックだけの従来技術の実装回路である。 図１２は、論理関数を作成するよりよいカスタムの試みに基づいた改善されたＣＬＥを示している。ここで、８つの素子だけがＣＬＥ全体を作る。２入力ＮＡＮＤゲートの例は５０％の効率への改良を意味しているが、これではまだ足りない。さらに、これらのアレーのタイプは、カオス的論理ゲートを実現することが不可能で、それゆえ、その範囲で限定される。

これらの限定のそれぞれを扱うアレーの概念をここで説明する。可変トポロジーを有する汎用論理アレーは図１３に示される。中心的な要素は回路構造ではなくむしろ４つ以上のトランジスタ（例えば２つのｎタイプと２つのｐタイプ）の組み合わせである。４つの素子だけを必要とする簡単なゲートが必要とされる場合、それらの４つの素子だけが相互接続される。より複雑な関数が要求される場合には、隣接するセルが結合され、より高い相関性を形成する。このように、アレーは最も高い利用可能性を持つ。さらに、アレーは、ブーリアン又はカオス的論理ゲートのどちらかを実現することが可能である。カオス的実装がいくつかの複雑な関数のためにより効率的ならば、これは有益である場合がある。アレーはＤラッチやフリップフロップのような順序関数を実現することもできる。

図１４は図１３の可変トポロジーの汎用論理アレーの要素又はセルの２入力ＮＡＮＤ写像の実装回路である。４つの素子（４）のアレーの要素がどう２入力ＮＡＮＤゲートに写像されるかが図１４に示される。

図１５は図１３の可変トポロジーを有する汎用論理アレーを分割した非線形又はカオス的セルのより詳細な実装である。図１４に示されるものは、２入力のカオス的ゲート又は非線形要素がいかに４つの素子に分配される場合があるかの部分であり、４つの素子はアレーにおいて近接して結合しているならば、いかなるカオス的関数も実現可能である。カオス的ＮＯＲとＮＡＮＤゲートの例は図１６に示される。特に、図１６はＮＯＲとＮＡＮＤの非線形又はカオス的セルのアレーであり、図１３の可変トポロジーを有する汎用論理アレーを分割したものである。一つの実施例として、アレーは垂直と水平の両方に相互接続される場合がある。別の実施例として、変形可能な又は構成可能なゲートが構築可能なように、アレー素子を利用しているプログラミングトランジスタを含んでもよい。このように、アレーは単一又は複数の設計をサポートするために構成することができる。本質的には、このアレーはブーリアン又はカオス的ブロックのどちらかを利用している最適な設計を構成するための方法論を提供する。

要するに、提案するアレーの概念は、重要な回路の費用をなしにして柔軟性を最大化する試みである。原理的に、このアレーは、ブーリアン、カオス的、非線形、構成可能なセルの構造、論理関数及び／又は順序回路ネットワークのいずれか1つを構築するために用いることができる。
セキュリティの実施例

政府や安全な通信アプリケーションでは、物理的な（例えばデプロセッシング（de-processing）ＩＣ）又は電気的なモニタリングを通してのリバースエンジニアリングがしづらい電気的な実現手段が望まれている。外部からの盗聴が非常に難しくなるように、いくつかのアプリケーションはデータを暗号化する。暗号化の方法は、通常、特定の受信者に、受信データを判読することができる、ある種のキーに要求する。先進暗号化規格（ＡＥＳ）は、セキュリティ上の理由のために情報を暗号化することが政府又はコマーシャルのアプリケーションでよく使われる方法である。データを復号化することに必要なキーを推定するためにハードウェアの消費電力をモニターする方法が開発されている。従って、入力信号、及び／又は出力信号、及び／又は制御信号から独立した電力の特性を持った論理の特性を持つことが望ましい。本発明者は、上記したカオス的セルの精査で、このセルが継続的にバイアスされ、定電流を維持するため分流素子の適切な付加によって略音源信号や論理のタイプから独立した電力特性を持つように構成される場合があり、さらに当業者によっても高く評価される。従って、電気的に、カオス的セルは安全なアプリケーションに対して優れた点を持っている。それはまた論理に基づくＬＵＴを利用せずに物理的なセキュリティのレベルを提供する。図８は、制御信号の設定と結果として生じている出力信号との間に明らかな一致が全然ないことを示す。入力信号、及び／又は出力信号、及び／又は制御信号の間の明らかに一致がないことは物理的なセキュリティが特別なレベルにあることを示している。さらに、消費電力は複数の論理ゲートによって実現される各機能の間略一定であり、また消費電力は異なる入力に対しても略一定なので、電気的なセキュリティは明らかである。

上記したセルがわずかな変更で作成できることを証明するために、ＮＡＮＤゲートとして実装された定電流の論理回路の実装を検討する。そのＮＡＮＤセルは図５の汎用ゲートから引き出されるが、ＮＡＮＤ関数だけが残るように取り除かれた全てのプログラミング素子を使う。さらなる変更は、電力特性を最適化するためだけでなく回路を簡素化するためにされる。最終的な回路は図１７に示される。適切な設計は、正極の供給線（ＶＤＤ）から供給されたものと同じ供給電流であることを要求する。検査は、全ての供給電流がＩ１、Ｉ２及びＩ３の合計であることを示す。どのような入力論理レベルの変化又は出力遷移の変化（論理０又は論理１のどちらかの遷移）のために、これらの電流は同じ値に達しなければならない。この回路は、汎用セルに記載されたものに類似しているが、いずれの入力もｌｏｗに対して出力をｈｉｇｈとする正極のロジスティック写像関数に、或いは両方の入力がｈｉｇｈに対して出力をｌｏｗとする負極のロジスティック写像関数に分割された、カオス的写像関数を利用する。これはＮＡＮＤ関数と一致している。低い遷移でさえも正極の線から供給された電流が要求されるように、回路は配置される。電流の流れが出力レベルの電流の状態にどのように依存しているかを検討することによって、操作が最もよく理解される。以下の記載では、素子ＭｘとＭｙを無視する（後に考慮される）。Ｉ１からＩ３はカレントミラーの操作を通じて設定される。ｐとｎチャンネルのマスターミラーの両方は、入力の論理の状態に基づいて操作される電流を提供する。出力の論理レベルがｈｉｇｈときのケースを検討する。この場合に、出力デバイスＭ４がスイッチオフとなるので、Ｉ３は０である。全体の電流はＩ１とＩ２の合計である。Ｍ５とＭ６の両方が電流を伝えるためにはオンでなければならないので、両方の入力がｈｉｇｈのときだけ、Ｉ１は電流が流れる。どちらかの入力がｌｏｗならば、Ｉ１は０である。 この場合に、Ｉ２はイネーブルでなければならない。さらに、Ｉ１＝Ｉ２は、一定の供給電流を保証することが要求される。これは、並列に接続され、ソース電流Ｉ２を提供するためにＭ５（Ｉ４）とＭ９（Ｉ５）によって供給された電流をルーティングするデバイスＭ１とＭ２を通して達成される。デバイスＭ９の役割についてのより詳細な記述はここで提供される。Ｉ１とＩ２は、当業者にとってわかるとおり、全てのカレントミラーの比が一致するとみなすことで同じ値に簡単に設定される。要するに、ｈｉｇｈの出力の場合には、Ｉ１はいずれの入力がｌｏｗであることに対してアクティブになる。Ｉ２は両方の入力がｈｉｇｈに対してアクティブになる。Ｉ１＝Ｉ２は制約であり、従って供給源からの電流は全ての入力のケースに対して一定である。ここで、出力がｌｏｗときに対するケースを検討する。生じたこれに対して、両方の入力は論理レベル１の前の値を持っていなければならない。この場合に、Ｉ１はアクティブであるが、Ｉ２は０である。入力レベルのどのような変化に対しても、Ｉ１はゼロまで移行するし、Ｉ２はＩ１のオリジナルの値と等しい基準値に増加する。しかし、ここでＩ３は出力レベルを高い（論理レベル１）値にチャージするために増加もする。Ｍ３とＭ４から構成されているミラー回路経由でＩ２はＩ３に対して基本のマスタミラーカレントとして動作する。さて、全ての供給電流はＩ２とＩ３の合計である。出力レベルが０であった場合に、この合計がＩ２の値と等しくない限り、これは問題である。これは、すでに言及したフィードバックネットワークを追加することによって解決される。出力がｈｉｇｈのとき、Ｍ９は感知し、Ｉ２の値を増加させるためのバルブとして動作する。出力がｌｏｗのとき、新たな供給電流（Ｉ２＋Ｉ３）が、出力がｈｉｇｈだったときのＩ２と同じ値を持つように、Ｉ２は減らされる。当業者に知られているように、アスペクト比の選択（Ｍ９、Ｍ１０、Ｍ１２）を通してこれらの電流を発生させることは簡単なことである。例えば、マスタカレントの参照値を生成するために使われる場合があるバイアスネットワークは図１８に示される。ここで、この回路は参照バイアス電流Ｉからバイアス電圧ｖｎ２とｖｐ２を発生する。これらのバイアス電圧は、電流Ｉが図１７に示されるスレーブデバイス（Ｍ９、 Ｍ１０、Ｍ１２）と図１８に示されるマスターデバイス（Ｍ１６、Ｍ１４、Ｍ１６）との間のそれぞれのアスペクト比に基づいてミラーされるように、マスタカレントミラーとして動作する。Ｍ１６がＭ９とＭ１２両方にマスタとして動作することに注意する。マスタバイアス電流が０に設定される場合にあるように、デバイスＭ１５がスイッチとして動作することに注意する。これは、制御電圧Ｖｃｌｏｃｋのアプリケーションによって管理された形態で論理ゲートをバイアスする手段を提供する。これに関するさらなる詳細は後に提供される。ゲートのデバイス（図１７）とバイアスネットワーク（図１８）との間でアスペクト比の関係を（Ｍ１６：Ｍ９、Ｍ１４：Ｍ１０、Ｍ１６：Ｍ１２）のように定義すると、入力の論理レベルから独立した定電流を供給する一つの解法は、（１：１、１：２、１：１）である。図１９はＩ１、Ｉ２、Ｉ３の関係、異なる入力の論理レベル（Ａ、Ｂ）に対する全体の供給電流及びアスペクト比のこの選択に対する出力の遷移状態を示す。電流は図１８のマスタ参照電流Ｉで参照される。全供給電流が入出力の状態から独立して一定であることは明らかである。

どのような論理ゲートでも、プルアップ又は正極のロジスティク写像ネットワーク（ＮＡＮＤのためのＭ１、Ｍ２、Ｍ３及びＭ４）、プルダウン又は負極のロジスティク写像ネットワーク（ＮＡＮＤに対するＭ５、Ｍ６、Ｍ７、Ｍ８）を確立することによって、同じような形態で構成することができ、またシンクとソース電流（ＮＡＮＤにおけるＭ９とM１０）を提供するためのカレントミラーを関連付けることができる。出力からどのような出力状態に対しても定電流を確保するためのいずれか又は両方のロジスティック写像までのフィードバックネットワークが追加される場合がある（ＮＡＮＤにおけるＭ１１とＭ１２）。そのような設計手順はどのような論理関数を生成するためにも使われる場合があり、そのような論理関数は、本来、どのような入力レベル（ブール論理レベル０又は１）と現在の出力状態との組み合わせに対しても一定の供給電流を供給することによってニュートラな電力特性である。供給遷移電流（出力が０から１又は１から０に変わるような）はさらに一定である。

これまでのところ記載された回路の限定は、電流が全ての時間に供給されることである。これが論理レベルと出力状態から独立した一定の電力特性を保証するときには、それはまた非常に速いアプリケーションを除いてより高い全体の消費電力を示唆している。信号遷移が可能なときだけ、これにアドレスする簡単な方法は、回路をクロッキングすることによってである。これは図１８においてデバイスＭ１５の付加によって遂行される。可能な論理レベル遷移に同期する信号を供給することは、ゲートが過渡期の間だけアクティブであることを保証する。ゲートがどのような可能な遷移ででもクロックされるので、電力特性は、入力状態を変更したかどうかを問わず一定である。クロッキング回路の付加は、電力を制御し、電力特性が一定であることを保証する手段を提供する。クロックと入力遷移との間の関係は図２０に示される。当業者によって理解されるワンショット或いは他の回路を利用することによってクロック信号を生成することは簡単なことである。出力が既知の状態を保持していることを保証するために、小さなプルダウン又はプルアップデバイスがクロックパルスの間で使われる。図１７を参照すると、これらはデバイス素子ＭｘとＭｙである。これらのデバイスは長いアスペクト比を有するものであり、マスタバイアスジェネレータ（図１８）、特にデバイスＭ１９及びＭ１７によってそれぞれ動作される。図２１は標準のＮＡＮＤゲートと上記で説明した安全なゲートの比較を示す。一番上のプロットは標準のＮＡＮＤゲートに対する供給電流を示している。二番目のプロットは説明した安全なＮＡＮＤゲートに対する電流を示す。供給電流は各入力遷移に対して一定で、振幅がより小さい。供給電流が入力信号状態及び／又は出力信号遷移及び／又は制御信号から独立するような性質ももっている電力特性独立トポロジーが達成されることは図１７−２１を参照して理解される。さらに、当業者によって理解されるように、同様の技術は電力消費が制御信号の値から独立するような汎用セルにも適用できる場合がある。そのような安全な回路は電源電流の特徴の観察によって間接的に信号特性の検出を防止すること、及び／又は別の視点からのチャンネル攻撃を防止することが要求されるアプリケーションにおいて有利である。より複雑な定電流論理ネットワークは、安全な論理回路のいずれかの組み合わせで相互接続することによって構築できる場合がある。一般に、暗号化又は復号化ブロックはそのような安全な論理回路によって構成される。これは安全なデータが暗号化／復号化のブロックの電力特性の観察によって推定されることを防止する。

多くの安全なシステムでは、セキュリティを強化することへの試みは、暗号化／復号化のブロックへ入力されるオリジナルのデータを物理的に変更したり、マスクしたりすることであり、その方法として、データがランダムに見え、たとえそれが電力特性解析から推定されても、そのランダムな性質が、オリジナルデータが何であったかを「マスキング」する。データのマスキングは、オリジナルデータと構造的に似ているが、不確実で、極めて難解な出力を形成する。乱数発生器は電流マスキング解決方法において暗号化ブロックの入力に適用される乱数を提供する。そのとき、同じ乱数は暗号化ブロックの出力に適用される。復号化ブロックでは、同じプロセスが使われる。与えられた乱数は復号化ブロックの入力に、そして復号化ブロックの出力に適用される。そのようなデータのマスキング技術では、マスクはデータ（又は、マスクが生成されるいくつかのシード）に転用されないが、暗号化／復号化ブロックの入出力にリアルタイムで直ちに適用される。

乱数発生器はこの技術分野にはよく知られており、様々な既知の元から商業的に入手可能である。乱数マスキングは、ＤＰＡタイプの攻撃に対する対策として現在使われている。しかし、多くの場合に、データの「ランダムさ」が実際にはランダムでないという事実に基づいた弱点があり、そしてランダム変数を決定するための方法論が理解されているならば、マスキングは抑止にはならない。対策（例えば、「キャッシュベースのソフトウェア側のチャンネル脆弱性に対してＡＥＳをヘッジするソフトウェアの軽減対策」を見よ。クライプトロジイ イープリント アーカイブ、リポート ２００６／０５２、２００６年２月）として、ＤＰＡと連携し、マスキングを妨害するために利用される他のより複雑な数値計算上の手法あり、その技術もすべて本明細書において援用する。１つの実施例として、本発明は、カオス的関数であるけれども、乱数の使用によりより堅牢な解決策を提供する。このカオス的マスキング関数は、既存のデータマスキング技術を拡張するために使うことができる。さらに、このカオス的マスキング関数は上記で説明されたバイアスされたカオス的セル暗号化／復号化の回路と継続的に連携して使うことができる。別の実施例として、カオス的マスキングは既存の暗号化／復号化のモジュールに単独で使われる。

ここで、カオス的マスキング関数の使用を、図２２を参照しながら説明する。図示されものは、暗号化によって使われるカオス的マスキングアプリケーションのブロック図である。

このカオス的マスキングアプリケーションはテキスト、オーディオ、写真及びビデオのデータを含むマルチ媒体データのようなデータから始まり、そのデータはマスク論理モジュール２２０２に入力される。カオス的モジュール２２２０はカオス的関数の与えられた値（又は暗号化マスク値）をマスクモジュール２２０４に供給する。このカオス的モジュール２２２０と２２３０は1〜ｎまでの長さの入力又はビットの数又はカオス的繰返しの数である場合がある。より高い数のビットはより高いマスキングセキュリティを提供することができる。カオス的モジュール２２２０と２２３０の１つの例が図１において開示され、ここでは与えられた入力に対して、対応するカオス的な値が提供される。カオス理論の使用は暗号化に先がけてマスキングを強化する。次に、マスキングされたカオスデータは暗号化モジュール２２０６で暗号化される。どのようなタイプの暗号化でもこのマスクされたカオスデータの実施例に実装することができ、この暗号化とは、対称、キーベース、パブリックキー暗号及びＡＥＳなどのように、いくつかの例ばかりでなく、上記で説明した継続的にバイアスされたカオス的セルの暗号化／復号化の回路のことでもある。その後、暗号化されカオス的マスキングがされたデータは、カオス的モジュール２２２０からデータをマスキングするために以前に使われた同じ与えられたカオスの値（すなわち暗号化マスクの値）を使って、アンマスクモジュール２２０６でアンマスクされる。暗号化されたデータは通信網２２０８上で格納されるか、送信される。通信網２２０８は安全か、安全でない有線か、無線の網でよい。別の実施例として、ネットワークはＤＶＤ又は販売されているＵＳＢメモリスティックなどの有形の記録媒体であってもよい。

受信側で、暗号化されたデータはマスク論理モジュール２２１０に入力される。フロントエンド暗号化プロセスにおいてそうであるように、カオス的モジュール２２３０は、カオス的な値を提供するために使われる。カオス的モジュール２２３０はカオス的モジュール２２２０又は異なるカオス的モジュールと同じカオス的モジュールとすることができる。カオス的な値（すなわち復号化マスク値）はマスク論理モジュール２２１０に適用される。次に、カオス的マスキングがされ暗号化されたデータは、復号化する復号化モジュール２２１２に入力される。それから、カオス的マスキングがされ復号化されたデータは、データを生成するために、カオスモジュール２２３０から同じカオス的な値（すなわち復号化マスク値）を適用するアンマスクモジュール２２１４に入力される。

カオス的モジュール２２２０と２２３０、マスキング論理２２０４、アンマスク論理２２０６、暗号化モジュール２２０４及び復号化モジュール２２１２がハードウェア又はハードウェアとソフトウェアの組み合わせで実現することができることに注意することが重要である。どのような種類のコンピュータシステム（又は、ここに説明された方法を実行することに適応した他の装置）でも適している。ハードウェアとソフトウェアの典型的な組み合わせは、ロードされ実行されたときに、ここで説明した方法を実行するようにコンピュータシステムを制御するコンピュータプログラムを持つ汎用コンピュータシステムである。

本発明の処理部の実施例は、また、コンピュータプログラム製品に埋め込むことも可能であり、それはここに説明した方法の実装を可能にする全ての特徴を具備し、そしてそれは（コンピュータシステムにロードされたときに）これらの方法を実行することができる。 ここでの文脈上のコンピュータプログラム手段又はコンピュータプログラムは一連の命令のいかなる表現も意味し、それはいかなる言語、コード、或いは表記法においてもであり、その表現は直接的に又は次のａ又はｂの一方又は両方の後に（ａ他の言語、コード、或いは表記法への変更、ｂ異なる物質的な形での再生産）システムに特定の関数を実行する情報処理能力を持たせることを意図するものである。

コンピュータシステムはとりわけ１台以上のコンピュータと少なくともコンピュータの読み取り可能な媒体を含む場合があり、コンピュータシステムがデータ、取扱説明書、メッセージ、又はメッセージパケットとコンピュータの読み取り可能な媒体からの他のコンピュータの読み取り可能な情報を読み取ることを可能にする。コンピュータの読み取り可能な媒体はＲＯＭ、フラッシュメモリ、ディスクドライブメモリー、ＣＤ−ＲＯＭ及び他の永久記憶装置などの不揮発性のメモリーを含む場合がある。さらに、コンピュータの読み取り可能な媒体は例えばネットワークに接続しているＲＡＭ、バッファ、キャッシュメモリ及びネットワークの回路などの揮発性記憶装置を含む場合がある。さらに、コンピュータの読み取り可能な媒体は、コンピュータシステムがそのようなコンピュータの読み取り可能な情報を読み取ることを可能にする有線のネットワーク又はワイヤレス・ネットワークを含むネットワークリンク及び／又はネットワークインタフェースなどの一過性状媒体にコンピュータの読み取り可能な情報を具備する場合がある。

このカオス的マスキングの実施例はカオス理論の数学に基づいた有益なマスキングの試みを提供する。この有益なマスキングは今日使われるマスキング技術を向上させる。各要素がそれぞれ単独で安全なので、上記で説明した本来安全なセルとの組み合わせであるマスキングは実質的に更なるセキュリティを提供する。しかし、安全なハードウェアセルが入手可能でない状況においては、カオス的ベースのマスキングアルゴリズムでデータをマスキングすることは、ソフトウェアベースだけの試みに十分なセキュリティを提供する。
限定でない例

上記のような回路は集積回路チップに対する設計の一部である。チップの設計は、グラフィカルなコンピュータプログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理的なハードディスク又はストレージアクセスネットワークのようなバーチャルなハードディスクなど）に蓄えられる。設計者がチップ又はチップを作成するために使われるフォトグラフィックマスクを作成しない場合には、設計者は物理的手段（例えば、設計を蓄積されている記憶媒体のコピーを提供することによる）によって設計された結果又は電子的に（例えばインターネットを通して）その結果をエンティティに、直接又は間接的に送る。そのとき、蓄積された設計は、フォトグラフィックマスクマスクの作成のために適切なフォーマット（例えばＧＤＳＩＩ）に変換されるものであり、そのマスクは一般にシリコンウェハー上に形成されている問題のチップの設計の複数のコピーを含む。フォトグラフィックマスクマスクは、エッチングが行われるか、さもなければ処理されるシリコンウェハー（及び／又はその上のレイヤー）のエリアを規定するために用いられる。
上記のような方法は集積回路チップの作成に用いられる。

結果として生じた集積回路チップは、ベアチップとして又はパッケージされた形で又はレアーウェハーの形で（すなわち、複数のパッケージされていないチップを持つ単一のウエハとして）作成者によって配布することができる。後者の場合に、チップは、シングルチップパッケージ（マザーボード又は他のより高いレベルのキャリアに添付されるリードを持つプラスチックのキャリアなど）に又はマルチチップパッケージ（表面相互接続又は埋められた相互接続のどちらか又は両方を持つセラミックのキャリアなど）に実装される。どのような場合でも、チップは他のチップ、ディスクリート回路素子及び／又は信号処理デバイスに集積され、その一部は（ａ）マザーボードのような中間製品又は（ｂ）最終製品である。最終製品は、おもちゃや他のローエンドのアプリケーションから、ディスプレイ、キーボード又は他の入力デバイスとセントラルプロセッサを持っている高度なコンピュータ製品に及ぶ集積回路チップを含むどのような製品であってもよい。

この発明の具体的な実施例は開示されたが、この発明の思想及び範囲から離れない実施例に変形できることは当業者にとって理解される。その発明の範囲は特定の実施例に限定されず、添付の特許請求の範囲は、本発明の範囲内でのそのようなアプリケーション、変形及び実施例を含むということを意図している。

この出願は２００９年１０月１４日に出願された米国仮特許出願（出願番号Ｎｏ．６１／２５１，５１９、代理人整理番号Ｎｏ．５１３−Ｖ０００４）及び２０１０年６月２５日に出願された米国仮特許出願（出願番号Ｎｏ．６１／３５８，６６４、代理人整理番号Ｎｏ．５１３−Ｖ０００５）の優先権主張に基づくものであり、それぞれの前記の出願で開示されたすべての内容について本明細書において援用する。

なお、本発明は以下の構成も採ることができる。
（１）
安全なアプリケーションの出力特性解析による復号からデータを保護する保護システムであって、
１つ又は複数の論理回路であって、
論理'１'遷移に対して供給電流を略一定に維持するブール論理'１'を生成する第１のロジスティック写像と、
論理'０'遷移に対して供給電流を略一定に維持するブール論理'０'を生成する第２のロジスティック写像と
を有し、論理'１'又は論理'０'を出力するように１つ又は複数の入力電圧をとる１つ又は複数の論理回路
を具備する
保護システム。
（２）
（１）に記載の保護システムであって、
各論理回路のｐ型トランジスタが互いに接続され、非線形出力電流であるプルアップ電流を加算点に供給し、
各論理回路のｎ型トランジスタが互いに接続され、非線形出力電流であるプルダウン電流を加算点に供給する
保護システム。
（３）
論理'１'遷移に対して供給電流を略一定に維持するブール論理'１'を生成するように入力論理値とブール論理の組合せとをとる第１のロジスティック写像と、
論理'０'遷移に対して供給電流を略一定に維持するブール論理'０'を生成するように前記入力論理値と前記ブール論理の組合せとをとる第２のロジスティック写像と
を有し、
前記論理'１'遷移及び前記論理'０'遷移に対して供給遷移電流が略等しい
略定電流の論理回路。
（４）
（３）に記載の略定電流の論理回路であって、
あらゆる前記入力論理値に対する前記供給遷移電流が略等しい
略定電流の論理回路。
（５）
（３）に記載の略定電流の論理回路であって、
前記論理回路の出力から前記第１のロジスティック写像及び前記第２のロジスティック写像のうちの少なくとも一方までのフィードバック経路
をさらに具備する
略定電流の論理回路。
（６）
（３）に記載の略定電流の論理回路であって、
入力遷移が発生するかどうかにかかわらず前記供給電流をゲートするクロック回路
をさらに具備する
略定電流の論理回路。
（７）
（４）に記載の略定電流の論理回路であって、
前記入力論理値、前記論理'０'遷移及び前記論理'１'遷移から独立した前記供給電流によって出力特性独立トポロジーを達成し、電源電流特性の観察による信号特性の間接的な検出を回避する
略定電流の論理回路。
（８）
ｊ個の論理回路の集合を具備し、
前記論理回路の集合の各論理回路ｒ（ｒ＝１〜ｊ）は、
論理'１'遷移に対して供給電流を略一定に維持するブール論理'１'を生成するように第ｒの入力電力とブール論理の組合せとをとる第１のロジスティック写像と、
論理'０'遷移に対して供給電流を略一定に維持するブール論理'０'を生成するように前記第ｒの入力電力と前記ブール論理の組合せとをとる第２のロジスティック写像と
を有し、
前記論理'１'遷移及び前記論理'０'遷移に対して供給遷移電流が略等しく、
あらゆる入力論理値に対する前記供給遷移電流が略等しい
略定電流の論理ネットワーク。
（９）
（８）に記載の略定電流の論理ネットワークであって、
前記入力論理値、前記論理'０'遷移及び前記論理'１'遷移から独立した前記供給電流によって出力特性独立トポロジーを達成し、電源電流特性の観察による信号特性の間接的な検出を回避する
略定電流の論理ネットワーク。
（１０）
論理ゲートセルであって、少なくとも１つの入力を受け取り、当該論理ゲートセルの関数に応じて論理'１'又は論理'０'を有する論理レベル信号を出力する論理ゲートセルと、
前記論理'１'から前記論理'０'への遷移中及び前記論理'０'から前記論理'１'への遷移中に略一定になるように前記論理ゲートセルに対する供給電流を調整する、前記論理ゲートセルの出力からの電流フィードバック経路と
を具備する
出力特性独立論理ゲートセル。
（１１）
（１０）に記載の出力特性独立論理ゲートセルであって、
前記論理ゲートセルは、
ｐチャネル型のＭＯＳＦＥＴ素子の第１のセットとｎチャネル型のＭＯＳＦＥＴ素子の第２のセットとをそれぞれ含む複数のアレイ素子を有する、可変回路トポロジーを有する汎用ロジックアレイと、
ブール関数又はカオス的関数を実現する回路トポロジーを生成するように前記複数のアレイ素子の少なくとも１つにおいて前記ＭＯＳＦＥＴ素子の第１のセットの１つ又は複数のＭＯＳＦＥＴ素子と前記ＭＯＳＦＥＴ素子の第２のセットの１つ又は複数のＭＯＳＦＥＴ素子との間に相互接続部を形成する金属化層及びビア接続部のうちの少なくとも一方と
を具備する
出力特性独立論理ゲートセル。
（１２）
（１０）に記載の出力特性独立論理ゲートセルであって、
前記論理ゲートセルは、
２入力ロジスティック写像回路であって、当該２入力ロジスティック写像回路の２つの入力のそれぞれが、前記論理レベル信号を出力するために高い論理レベル又は低い論理レベルを示す信号を受信する２入力ロジスティック写像回路
を具備する
出力特性独立論理ゲートセル。
（１３）
（１２）に記載の出力特性独立論理ゲートセルであって、
前記２入力ロジスティック写像回路は、
ゲートが前記高い論理レベル又は前記低い論理レベルを提供する入力電圧（Ｖｉｎ１）に接続され、ドレインが電流源に接続され、ソースが第１のカレントミラーに接続され、第１の非線形出力電流である出力プルアップ電流を確立するｐチャネル型の第１のＭＯＳＦＥＴ素子と、
ゲートが前記入力電圧（Ｖｉｎ１）に接続され、ドレインが第２の電流源に接続されるｎチャネル型の第２のＭＯＳＦＥＴ素子と、
ゲートが前記高い論理レベル又は前記低い論理レベルを提供する入力電圧（Ｖｉｎ２）に接続され、ドレインが前記第１の電流源に接続され、ソースが前記第１のカレントミラーに接続され、前記出力プルアップ電流を確立するｐチャネル型の第３のＭＯＳＦＥＴ素子と、
ゲートが前記入力電圧（Ｖｉｎ２）に接続され、ドレインが前記第２のＭＯＳＦＥＴのソースに接続され、ソースが第２のカレントミラーに接続され、第２の非線形出力電流であるプルダウン電流を確立するｎチャネル型の第４のＭＯＳＦＥＴ素子と
を有し、
前記第１の非線形出力電流及び前記第２の非線形出力電流は、前記論理'１'又は前記論理'０'を有する前記論理レベル信号を形成するようにミラーリングされる
出力特性独立論理ゲートセル。
（１４）
（１０）に記載の出力特性独立論理ゲートセルであって、
前記論理ゲートセルは、３入力ロジスティック写像回路を有する
出力特性独立論理ゲートセル。
（１５）
（１０）〜（１４）のいずれか１つに記載の出力特性独立論理ゲートセルであって、
前記論理ゲートセルの前記出力から前記供給電流までの前記電流フィードバック経路は、マスタ参照カレントミラーを有する
出力特性独立論理ゲートセル。
（１６）
（１５）に記載の出力特性独立論理ゲートセルであって、
ゲートクロックトランジスタであって、前記マスタ参照カレントミラーに接続され、当該ゲートクロックトランジスタを制御するクロックに基づいて前記供給電流を供給するゲートクロックトランジスタ
をさらに具備する
出力特性独立論理ゲートセル。
（１７）
（１０）〜（１６）のいずれか１つに記載の出力特性独立論理ゲートセルであって、
前記論理ゲートセルは、カオス的セルとして実現される
出力特性独立論理ゲートセル。
（１８）
ｊ個のロジスティック写像回路の集合を具備し、
前記ロジスティック写像回路の集合の各ロジスティック写像回路ｒ（ｒ＝１〜ｊ）は、
ゲートが第ｒの入力電圧（Ｖｉｎｒ）に接続され、ソースが第１の電流源（Ｉ１ｒ）に接続され、第１のＭＯＳＦＥＴソース電流を確立するｐチャネル型の第１のＭＯＳＦＥＴ素子と、
ゲートが前記第ｒの入力電圧（Ｖｉｎｒ）に接続され、ドレインが第２の電流源（Ｉ２ｒ）に接続され、第２のＭＯＳＦＥＴドレイン電流を確立するｎチャネル型の第２のＭＯＳＦＥＴ素子と、
前記第１のＭＯＳＦＥＴソース電流及び前記第２のＭＯＳＦＥＴドレイン電流に対する共通の加算点とを有し、
当該共通の加算点は共通のゲートが前記第１のＭＯＳＦＥＴ素子のドレイン及び前記第２のＭＯＳＦＥＴ素子のソースに接続されるカレントミラーを構成するものであり、当該カレントミラーは合計の非線形出力電流である

を生成するものであり、当該出力電流は前記第ｒの入力電圧（Ｖｉｎｒ）の調整に応答する複数の異なる論理ゲートの１つに対応し、
式中、Ｋｒは前記第１のＭＯＳＦＥＴ素子及び前記第２のＭＯＳＦＥＴ素子のうちの少なくとも一方の導電率定数であり、Ｖ_Ｔは前記第１のＭＯＳＦＥＴ素子及び前記第２のＭＯＳＦＥＴ素子のうちの少なくとも一方のしきい値電圧であり、
前記第１のＭＯＳＦＥＴソース電流及び前記第２のＭＯＳＦＥＴドレイン電流によって前記出力電流（Ｉｏ）の値が限定され、
式中、Ｖｉｎｒは前記入力電圧であり、ＫｒはＭＯＳＦＥＴ素子導電率定数であり、Ｖ_ＴはＭＯＳＦＥＴ素子しきい値電圧である
ロジスティック写像回路。
（１９）
ゲートが入力電圧（Ｖｉｎ１）に接続され、ソースが第１の電流源（Ｉ１１）に接続され、第１のＭＯＳＦＥＴソース電流を確立するｐチャネル型の第１のＭＯＳＦＥＴ素子と、
ゲートが前記入力電圧（Ｖｉｎ１）に接続され、ドレインが第２の電流源（Ｉ２１）に接続され、第２のＭＯＳＦＥＴドレイン電流を確立するｎチャネル型の第２のＭＯＳＦＥＴ素子と、
前記第１のＭＯＳＦＥＴソース電流及び前記第２のＭＯＳＦＥＴドレイン電流に対する共通の加算点とを具備し、
当該加算点は共通のゲートが前記第１のＭＯＳＦＥＴ素子のドレイン及び前記第２のＭＯＳＦＥＴ素子のソースに接続されるカレントミラーを構成するものであり、
当該カレントミラーはＩｏ＝Ｋ１（Ｖｉｎ１−Ｖ_Ｔ）^２に比例する合計の非線形出力電流（Ｉｏ）を生成し、
当該出力電流は前記入力電圧（Ｖｉｎ１）の調整に応答する複数の異なる論理ゲートのうちの１つに対応し、
式中、Ｋ１は導電率定数であり、Ｖ_Ｔは前記第１のＭＯＳＦＥＴ素子及び前記第２のＭＯＳＦＥＴ素子のうちの少なくとも一方のしきい値電圧であり、
前記第１のＭＯＳＦＥＴソース電流及び前記第２のＭＯＳＦＥＴドレイン電流によって前記出力電流（Ｉｏ）の値が限定される
ロジスティック写像回路。
（２０）
（１９）に記載のロジスティック写像回路であって、
ゲートが入力電圧（Ｖｉｎ２）に接続され、ソースが第１の電流源（Ｉ１２）に接続されるｐチャネル型の第３のＭＯＳＦＥＴ素子と、
ゲートが前記入力電圧（Ｖｉｎ２）に接続され、ドレインが第２の電流源（Ｉ２２）に接続されるｎチャネル型の第４のＭＯＳＦＥＴ素子と
をさらに具備し、
前記共通の加算点の前記共通のゲートは、前記第３のＭＯＳＦＥＴ素子のドレイン及び前記第４のＭＯＳＦＥＴ素子のソースに接続され、
前記カレントミラーはＩｏ＝Ｋ１（Ｖｉｎ１−Ｖ_Ｔ）^２＋Ｋ２（Ｖｉｎ２−Ｖ_Ｔ）^２に比例する合計の非線形出力電流（Ｉｏ）を生成し、
式中、Ｋ２は前記第３のＭＯＳＦＥＴ素子及び前記第４のＭＯＳＦＥＴ素子のうちの少なくとも一方の導電率定数であり、Ｖ_Ｔは前記第３のＭＯＳＦＥＴ素子及び前記第４のＭＯＳＦＥＴ素子のうちの少なくとも一方のしきい値電圧である
ロジスティック写像回路。
（２１）
（２０）に記載のロジスティック写像回路であって、
前記カレントミラーは、
ＡＮＤ論理ゲート、
ＮＡＮＤ論理ゲート、
ＯＲ論理ゲート、
ＸＯＲ論理ゲート、
ＮＯＲ論理ゲート、
ＸＮＯＲ論理ゲート、
ＮＯＴ論理ゲート、
'１'論理ゲート、及び
'０'論理ゲート
のうちの少なくとも１つに対応するＩｏ＝Ｋ１（Ｖｉｎ１−Ｖ_Ｔ）^２＋Ｋ２（Ｖｉｎ２−Ｖ_Ｔ）^２に比例する前記合計の非線形出力電流（Ｉｏ）を生成する
ロジスティック写像回路
（２２）
（２０）に記載のロジスティック写像回路であって、
消費電力は、各関数が前記複数の異なる論理ゲートによって実現されている間、略一定である
ロジスティック写像回路。
（２３）
（２２）に記載のロジスティック写像回路であって、
前記消費電力は、前記入力電圧（Ｖｉｎ１）及び前記入力電圧（Ｖｉｎ２）の少なくとも一方の調整の間、略一定である
ロジスティック写像回路。
（２４）
可変回路トポロジーを有する汎用ロジックアレイであって、
ｐチャネル型のＭＯＳＦＥＴ素子の第１のセットとｎチャネル型のＭＯＳＦＥＴ素子の第２のセットとをそれぞれ含む複数のアレイ素子と、
ブール関数、カオス的関数及び論理関数のうちの少なくとも１つを実現する回路トポロジーを生成するように前記複数のアレイ素子の少なくとも１つにおいて前記ＭＯＳＦＥＴ素子の第１のセットの１つ又は複数のＭＯＳＦＥＴ素子と前記ＭＯＳＦＥＴ素子の第２のセットの１つ又は複数のＭＯＳＦＥＴ素子との間に相互接続部を形成する金属化層及びビア接続部のうちの少なくとも一方と
を具備し、
前記カオス的関数は、前記アレイ素子に対する入力電圧の調整に応答する複数の異なる論理ゲートのうちの１つに対応する非線形出力電流を生成する
汎用ロジックアレイ。
（２５）
（２４）に記載の汎用ロジックアレイであって、
前記回路トポロジーは、前記ブール関数及び前記カオス的関数の両方を実現する
汎用ロジックアレイ。
（２６）
（２４）に記載の汎用ロジックアレイであって、
前記金属化層及び前記ビア接続部によって少なくとも２つのアレイ素子間に形成された付加的な相互接続部に結合された当該少なくとも２つのアレイ素子のそれぞれにおいて前記回路トポロジーによって定義される少なくとも１つのセル
をさらに具備し、
前記少なくとも１つのセルは、前記ブール関数、前記カオス的関数及び前記論理関数のうちの少なくとも１つを実現する回路トポロジーを生成する
汎用ロジックアレイ。
（２７）
（２４）に記載の汎用ロジックアレイであって、
前記カオス的関数は、入力電圧（Ｖｉｎ１）の調整に応答する複数の異なる論理ゲートのうちの１つに対応するＩｏ＝Ｋ１（Ｖｉｎ１−Ｖ_Ｔ）^２に比例する前記非線形出力電流（Ｉｏ）を生成するカレントミラーをさらに有し、
式中、Ｋ１は導電率定数であり、Ｖ_Ｔは前記ＭＯＳＦＥＴ素子の第１のセット及び前記ＭＯＳＦＥＴ素子の第２のセットのうちの少なくとも一方のしきい値電圧である
汎用ロジックアレイ。
（２８）
（２６）に記載の汎用ロジックアレイであって、
ｐチャネル型のＭＯＳＦＥＴ素子の第３のセットと、
ｎチャネル型のＭＯＳＦＥＴ素子の第４のセットと
をさらに具備し、
前記ＭＯＳＦＥＴ素子の第３のセット及び前記ＭＯＳＦＥＴ素子の第４のセットは、前記カオス的関数を実現する回路を生成する前記複数のアレイ素子の前記金属化層及び前記ビア接続部のうちの少なくとも一方を用いて相互接続され、
前記カオス的関数は、入力電圧（Ｖｉｎ１）の調整に応答する複数の異なる論理ゲートのうちの１つに対応するＩｏ＝Ｋ１（Ｖｉｎ１−Ｖ_Ｔ）^２＋Ｋ２（Ｖｉｎ２−Ｖ_Ｔ）^２に比例する非線形出力電流（Ｉｏ）を生成するカレントミラーをさらに有し、
式中、Ｋ２は導電率定数であり、Ｖ_Ｔは前記ＭＯＳＦＥＴ素子の第３のセット及び前記ＭＯＳＦＥＴ素子の第４のセットのうちの少なくとも一方のしきい値電圧である
汎用ロジックアレイ。
（２９）
（２８）に記載の汎用ロジックアレイであって、
前記カレントミラーは、
ＡＮＤ論理ゲート、
ＮＡＮＤ論理ゲート、
ＯＲ論理ゲート、
ＸＯＲ論理ゲート、
ＮＯＲ論理ゲート、
ＸＮＯＲ論理ゲート、
ＮＯＴ論理ゲート、
'１'論理ゲート、及び
'０'論理ゲート
のうちの少なくとも１つに対応する複数の異なる論理ゲートのうちの１つに対応するＩｏ＝Ｋ１（Ｖｉｎ１−Ｖ_Ｔ）^２＋Ｋ２（Ｖｉｎ２−Ｖ_Ｔ）^２に比例する前記非線形出力電流（Ｉｏ）を生成する
汎用ロジックアレイ。
（３０）
（２４）に記載の汎用ロジックアレイであって、
消費電力は、各関数が前記複数の異なる論理ゲートによって実現されている間、略一定である
汎用ロジックアレイ。
（３１）
（３０）に記載の汎用ロジックアレイであって、
前記消費電力は、前記入力電圧（Ｖｉｎ１）及び前記入力電圧（Ｖｉｎ２）のうちの少なくとも一方の調整の間、略一定である
汎用ロジックアレイ。
（３２）
データをマスキングする、データマスキングシステムであって、
カオス的関数データと共に暗号化マスクを受信し、データをマスキングしてカオス的マスクデータを作成する暗号化マスクモジュールと、
前記カオス的マスクデータを暗号化し、暗号化されたカオス的マスクデータを作成する暗号化モジュールと、
前記カオス的関数データと共に前記暗号化マスクを受信し、マスクされた暗号化データのマスクを除去し、マスクされていない暗号化データを作成するマスク除去暗号化モジュールと
を具備する
データマスキングシステム。
（３３）
（３２）に記載のデータマスキングシステムであって、
カオス的関数データと共に復号マスクを受信し、暗号化データをマスキングしてマスクされたカオス的暗号化データを作成する復号マスクモジュールと、
前記マスクされたカオス的暗号化データを復号し、カオス的マスクデータを作成する復号モジュールと、
前記カオス的関数データと共に前記復号マスクを受信し、マスクされた復号データのマスクを除去し、データを作成するマスク除去復号モジュールと
をさらに具備する
データマスキングシステム。
（３４）
（３３）に記載のデータマスキングシステムであって、
前記暗号化マスク及び前記復号マスクは異なる値である
データマスキングシステム。

Claims (6)

1. ｊ個のロジスティック写像回路の集合を具備し、
   前記ロジスティック写像回路の集合の各ロジスティック写像回路ｒ（ｒ＝１〜ｊ）は、
   ゲートが第ｒの入力電圧（Ｖｉｎｒ）に接続され、ソースが第１の電流源（Ｉ１ｒ）に接続され、第１のＭＯＳＦＥＴソース電流を確立するｐチャネル型の第１のＭＯＳＦＥＴ素子と、
   ゲートが前記第ｒの入力電圧（Ｖｉｎｒ）に接続され、ドレインが第２の電流源（Ｉ２ｒ）に接続され、第２のＭＯＳＦＥＴドレイン電流を確立するｎチャネル型の第２のＭＯＳＦＥＴ素子と、
   前記第１のＭＯＳＦＥＴソース電流及び前記第２のＭＯＳＦＥＴドレイン電流に対する共通の加算点とを有し、
   当該共通の加算点は共通のゲートが前記第１のＭＯＳＦＥＴ素子のドレイン及び前記第２のＭＯＳＦＥＴ素子のソースに接続されるカレントミラーを構成するものであり、当該カレントミラーは合計の非線形出力電流である
   

   

   を生成するものであり、当該出力電流は前記第ｒの入力電圧（Ｖｉｎｒ）の調整に応答する複数の異なる論理ゲートの１つに対応し、
   式中、Ｋｒは前記第１のＭＯＳＦＥＴ素子及び前記第２のＭＯＳＦＥＴ素子のうちの少なくとも一方の導電率定数であり、Ｖ_Ｔは前記第１のＭＯＳＦＥＴ素子及び前記第２のＭＯＳＦＥＴ素子のうちの少なくとも一方のしきい値電圧であり、
   前記第１のＭＯＳＦＥＴソース電流及び前記第２のＭＯＳＦＥＴドレイン電流によって前記出力電流（Ｉｏ）の値が限定され、
   式中、Ｖｉｎｒは前記入力電圧であり、ＫｒはＭＯＳＦＥＴ素子導電率定数であり、Ｖ_ＴはＭＯＳＦＥＴ素子しきい値電圧である
   ロジスティック写像回路。
2. ゲートが入力電圧（Ｖｉｎ１）に接続され、ソースが第１の電流源（Ｉ１１）に接続され、第１のＭＯＳＦＥＴソース電流を確立するｐチャネル型の第１のＭＯＳＦＥＴ素子と、
   ゲートが前記入力電圧（Ｖｉｎ１）に接続され、ドレインが第２の電流源（Ｉ２１）に接続され、第２のＭＯＳＦＥＴドレイン電流を確立するｎチャネル型の第２のＭＯＳＦＥＴ素子と、
   前記第１のＭＯＳＦＥＴソース電流及び前記第２のＭＯＳＦＥＴドレイン電流に対する共通の加算点とを具備し、
   当該加算点は共通のゲートが前記第１のＭＯＳＦＥＴ素子のドレイン及び前記第２のＭＯＳＦＥＴ素子のソースに接続されるカレントミラーを構成するものであり、
   当該カレントミラーはＩｏ＝Ｋ１（Ｖｉｎ１−Ｖ_Ｔ）^２に比例する合計の非線形出力電流（Ｉｏ）を生成し、
   当該出力電流は前記入力電圧（Ｖｉｎ１）の調整に応答する複数の異なる論理ゲートのうちの１つに対応し、
   式中、Ｋ１は導電率定数であり、Ｖ_Ｔは前記第１のＭＯＳＦＥＴ素子及び前記第２のＭＯＳＦＥＴ素子のうちの少なくとも一方のしきい値電圧であり、
   前記第１のＭＯＳＦＥＴソース電流及び前記第２のＭＯＳＦＥＴドレイン電流によって前記出力電流（Ｉｏ）の値が限定される
   ロジスティック写像回路。
3. 請求項２に記載のロジスティック写像回路であって、
   ゲートが入力電圧（Ｖｉｎ２）に接続され、ソースが第１の電流源（Ｉ１２）に接続されるｐチャネル型の第３のＭＯＳＦＥＴ素子と、
   ゲートが前記入力電圧（Ｖｉｎ２）に接続され、ドレインが第２の電流源（Ｉ２２）に接続されるｎチャネル型の第４のＭＯＳＦＥＴ素子と
   をさらに具備し、
   前記共通の加算点の前記共通のゲートは、前記第３のＭＯＳＦＥＴ素子のドレイン及び前記第４のＭＯＳＦＥＴ素子のソースに接続され、
   前記カレントミラーはＩｏ＝Ｋ１（Ｖｉｎ１−Ｖ_Ｔ）^２＋Ｋ２（Ｖｉｎ２−Ｖ_Ｔ）^２に比例する合計の非線形出力電流（Ｉｏ）を生成し、
   式中、Ｋ２は前記第３のＭＯＳＦＥＴ素子及び前記第４のＭＯＳＦＥＴ素子のうちの少なくとも一方の導電率定数であり、Ｖ_Ｔは前記第３のＭＯＳＦＥＴ素子及び前記第４のＭＯＳＦＥＴ素子のうちの少なくとも一方のしきい値電圧である
   ロジスティック写像回路。
4. 請求項３に記載のロジスティック写像回路であって、
   前記カレントミラーは、
   ＡＮＤ論理ゲート、
   ＮＡＮＤ論理ゲート、
   ＯＲ論理ゲート、
   ＸＯＲ論理ゲート、
   ＮＯＲ論理ゲート、
   ＸＮＯＲ論理ゲート、
   ＮＯＴ論理ゲート、
   '１'論理ゲート、及び
   '０'論理ゲート
   のうちの少なくとも１つに対応するＩｏ＝Ｋ１（Ｖｉｎ１−Ｖ_Ｔ）^２＋Ｋ２（Ｖｉｎ２−Ｖ_Ｔ）^２に比例する前記合計の非線形出力電流（Ｉｏ）を生成する
   ロジスティック写像回路
5. 請求項３に記載のロジスティック写像回路であって、
   消費電力は、各関数が前記複数の異なる論理ゲートによって実現されている間、略一定である
   ロジスティック写像回路。
6. 請求項５に記載のロジスティック写像回路であって、
   前記消費電力は、前記入力電圧（Ｖｉｎ１）及び前記入力電圧（Ｖｉｎ２）の少なくとも一方の調整の間、略一定である
   ロジスティック写像回路。

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