RU2758187C1

RU2758187C1 - Логический модуль

Info

Publication number: RU2758187C1
Application number: RU2020135556A
Authority: RU
Inventors: Дмитрий Васильевич Андреев
Priority date: 2020-10-28
Filing date: 2020-10-28
Publication date: 2021-10-26

Abstract

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является обеспечение реализации простых симметричных булевых функций, зависящих от n аргументов - входных двоичных сигналов, при n=7, и уменьшение относительного показателя схемной глубины. Раскрыт логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий два элемента И, два элемента ИЛИ и восемь мажоритарных элементов, причем второй вход первого, выход пятого и первый вход четвертого мажоритарных элементов соединены соответственно с вторым входом первого элемента ИЛИ, вторым входом шестого мажоритарного элемента и вторым настроечным входом логического модуля, пятый информационный и первый настроечный входы которого подключены соответственно к второму входу второго элемента И и первым входам третьего, седьмого мажоритарных элементов, при этом в него дополнительно введен третий элемент ИЛИ, первый и третий входы первого мажоритарного элемента соединены соответственно с первыми и третьими входами первых элементов И, ИЛИ, второй вход первого и i-й

вход второго мажоритарных элементов подключены соответственно к второму входу первого элемента И и i-м входам вторых элементов И, ИЛИ, вторые входы четвертого, пятого, восьмого мажоритарных элементов и выход j-го

элемента ИЛИ соединены соответственно с выходами третьего, четвертого, седьмого и вторым входом (4×j-1)-го мажоритарных элементов, выходы j-го, седьмого, восьмого мажоритарных элементов и j-й вход третьего элемента ИЛИ подключены соответственно к третьим входам (11-4×j)-го, четвертого, шестого мажоритарных элементов и выходу j-го элемента И, третьи входы пятого, восьмого и выход третьего мажоритарных элементов соединены соответственно с выходом третьего элемента ИЛИ и первым входом восьмого мажоритарного элемента, а i-й вход первого, первый, третий входы второго и первый вход пятого мажоритарных элементов подключены соответственно к i-му, четвертому, шестому информационным и второму настроечному входам логического модуля, седьмой информационный вход и выход которого соединены соответственно с первым входом и выходом шестого мажоритарного элемента. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические модули (см., например, патент РФ 2697727, кл. G06F 7/38, 2019 г.), которые реализуют любую из простых симметричных булевых функций τ_0,5×n-1,5, t_0,5×n+0,5, τ₅, зависящих от n аргументов - входных двоичных сигналов, при n=5 (τ₁=х₁ ∨ х₂ ∨ х₃ ∨ х₄ ∨ х₅, τ₃=x₁x₂x₃ ∨ x₁x₂x₄ ∨ x₁x₂x₃ ∨ x₁x₂x₄ ∨ x₁x₃x₅ ∨ x₁x₄x₅ ∨ x₂x₃x₄ ∨ x₂x₃x₅ ∨ x₂x₄x₅ ∨ x₃x₄x₅, τ₅=x₁x₂x₃x₄x₅). При этом

где h и

есть соответственно схемная глубина, в частности, упомянутого аналога и ее относительный показатель.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ_0,5×n-1,5, τ_0,5×n+0,5, τ₅ при n=7, и большая величина относительного показателя схемной глубины.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2580801, кл. G06F 7/38, 2016 г.), который содержит элементы И, элементы ИЛИ, мажоритарные элементы и реализует любую из простых симметричных булевых функций τ_0,5×n-1,5, τ_0,5×n+0,5, τ₅, зависящих от n аргументов - входных двоичных сигналов, при n=5. При этом относительный показатель схемной глубины прототипа составляет

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ_0,5×n-1,5, τ_0,5×n+0,5, τ₅ при n=7, и большая величина относительного показателя схемной глубины.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций τ_0,5×n-1,5, τ_0,5×n+0,5, τ₅, зависящих от n аргументов - входных двоичных сигналов, при n=7 и уменьшение относительного показателя схемной глубины.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем два элемента И, два элемента ИЛИ и восемь мажоритарных элементов, второй вход первого, выход пятого и первый вход четвертого мажоритарных элементов соединены соответственно с вторым входом первого элемента ИЛИ, вторым входом шестого мажоритарного элемента и вторым настроечным входом логического модуля, пятый информационный и первый настроечный входы которого подключены соответственно к второму входу второго элемента И и первым входам третьего, седьмого мажоритарных элементов, особенность заключается в том, что в него дополнительно введен третий элемент ИЛИ, первый и третий входы первого мажоритарного элемента соединены соответственно с первыми и третьими входами первых элементов И, ИЛИ, второй вход первого и i-й

вход второго мажоритарных элементов подключены соответственно к второму входу первого элемента И и i-ым входам вторых элементов И, ИЛИ, вторые входы четвертого, пятого, восьмого мажоритарных элементов и выход j-го

элемента ИЛИ соединены соответственно с выходами третьего, четвертого, седьмого и вторым входом (4×j-1)-го мажоритарных элементов, выходы j-го, седьмого, восьмого мажоритарных элементов и j-й вход третьего элемента ИЛИ подключены соответственно к третьим входам (11-4×j)-го, четвертого, шестого мажоритарных элементов и выходу j-го элемента И, третьи входы пятого, восьмого и выход третьего мажоритарных элементов соединены соответственно с выходом третьего элемента ИЛИ и первым входом восьмого мажоритарного элемента, а i-й вход первого, первый, третий входы второго и первый вход пятого мажоритарных элементов подключены соответственно к i-му, четвертому, шестому информационным и второму настроечному входам логического модуля, седьмой информационный вход и выход которого соединены соответственно с первым входом и выходом шестого мажоритарного элемента.

На чертеже представлена схема предлагаемого логического модуля. Логический модуль содержит элементы И 1₁, 1₂, элементы ИЛИ 2₁, 2₂, 2₃ и мажоритарные элементы 3₁, …, 3₈, причем i-й

вход элемента 3_j

подключен к i-ым входам элементов 1_j, 2_j, вторые входы элементов 3_i+3, 3₈ и выход элемента 2_j соединены соответственно с выходами элементов 3_i+2, 3₇ и вторым входом элемента 3_4×j-1, выходы элементов 3_j, 3₇, 3₈ и j-й вход элемента 2₃ подключены соответственно к третьим входам элементов 3_11-4×j, 3₄, 3₆ и выходу элемента 1_j, третьи входы элементов 3₅, 3₈ и выход элемента 3₃ соединены соответственно с выходом элемента 2₃ и первым входом элемента 3₈, а первые входы элементов 3₃, 3₇ и первые входы элементов 3₄, 3₅ образуют соответственно первый и второй настроечные входы логического модуля, (i+3×j-3)-й, седьмой информационные входы и выход которого подключены соответственно к i-му входу элемента 3_j, первому входу и выходу элемента 3₆.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый, …,седьмой информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы x₁, …, x₇ ∈ {0,1} и y₁, y₂ ∈ {0,1}. На выходе мажоритарного элемента 3_m

имеем

есть соответственно сигналы на первом, втором, третьем входах этого элемента и символы операций Maj, ИЛИ, И. Следовательно, сигнал на выходе элемента 3₆ определяется выражением

в котором

Таким образом, на выходе предлагаемого логического модуля получим

где τ₂,τ₄,τ₅ есть простые симметричные булевы функции семи аргументов x_l, …, x₇ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как реализует любую из простых симметричных булевых функций τ_0,5×n-1,5, τ_0,5×n+0,5, τ₅, зависящих от n аргументов - входных двоичных сигналов, при n=7. При этом схемная глубина h предлагаемого логического модуля и ее относительный показатель

составляют h=5 и

Claims

Логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий два элемента И, два элемента ИЛИ и восемь мажоритарных элементов, причем второй вход первого, выход пятого и первый вход четвертого мажоритарных элементов соединены соответственно с вторым входом первого элемента ИЛИ, вторым входом шестого мажоритарного элемента и вторым настроечным входом логического модуля, пятый информационный и первый настроечный входы которого подключены соответственно к второму входу второго элемента И и первым входам третьего, седьмого мажоритарных элементов, отличающийся тем, что в него дополнительно введен третий элемент ИЛИ, первый и третий входы первого мажоритарного элемента соединены соответственно с первыми и третьими входами первых элементов И, ИЛИ, второй вход первого и i-й
вход второго мажоритарных элементов подключены соответственно к второму входу первого элемента И и i-м входам вторых элементов И, ИЛИ, вторые входы четвертого, пятого, восьмого мажоритарных элементов и выход j-го
элемента ИЛИ соединены соответственно с выходами третьего, четвертого, седьмого и вторым входом (4×j-1)-го мажоритарных элементов, выходы j-го, седьмого, восьмого мажоритарных элементов и j-й вход третьего элемента ИЛИ подключены соответственно к третьим входам (11-4×j)-го, четвертого, шестого мажоритарных элементов и выходу j-го элемента И, третьи входы пятого, восьмого и выход третьего мажоритарных элементов соединены соответственно с выходом третьего элемента ИЛИ и первым входом восьмого мажоритарного элемента, а i-й вход первого, первый, третий входы второго и первый вход пятого мажоритарных элементов подключены соответственно к i-му, четвертому, шестому информационным и второму настроечному входам логического модуля, седьмой информационный вход и выход которого соединены соответственно с первым входом и выходом шестого мажоритарного элемента.