CN107994980B - 一种采用时钟乱序技术和混沌触发器的抗dpa攻击方法 - Google Patents

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Abstract

本发明公开了一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法，所述方法使用的基本模块单元包括随机控制信号产生模块、混沌触发器模块和时钟乱序电路模块，随机控制信号产生模块包括存储明文的寄存器组和时间计数器单元，在加密起始阶段，通过对两者操作产生伪随机控制信号，时钟乱序电路模块通过PLL产生三个带相位偏移时钟信号，并根据上述控制信号输出带相位偏移时钟信号用作驱动混沌触发器模块，混沌触发器模块由带置1功能的混沌单元和不带置1功能的混沌单元构成主从触发器电路，并在复位状态下完成电路的重构。本发明能够使存储关键数据的混沌触发器组在多次加密运算中，在数据被操作的时间点上产生紊乱并实现动态功耗的可控性变化。

Description

一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法
技术领域
本发明涉及信息安全和数字集成电路设计领域，具体涉及一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法。
背景技术
在电子银行、金融、通信、军工等领域，信息安全扮演着一个重要的角色。随着人们对这些领域愈加依赖，信息安全的重要性更加不可忽略。为了信息更加安全且高效地传播，工程师一般会将一些加密算法集成在芯片内部来对关键信息进行加密处理。近年来提出的加密算法有DES(Data Encryption Standard，数据加密准则)、AES(Advanced EncryptionStandard，高级加密标准)、RSA、ECC(Elliptic Curves Cryptography，椭圆曲线密码算法)和HASH(哈希)等，这些加密算法通过复杂运算来对信息进行加密保护，从而使得攻击者无法在有效的时间内通过穷尽的方法破解信息。
上面提到的加密算法无疑是为信息安全作出了巨大的贡献，使得社会得到极大的发展，人民得到极大的便利。然而在加密算法高速发展的同时，一些不法分子为了获取在加密芯片内部的密钥信息，提出了不少破解密码的算法，随着加密技术的发展，破解密码的算法也随之高速发展。其中有被动攻击，主动攻击，入侵式攻击和半入侵式攻击等几种攻击方法。由于入侵式攻击或半入侵式攻击需要对芯片或设备进行拆解，并且利用高端精密仪器对其进行内部分析，所以这些攻击方法无疑需要巨大的成本。攻击者也可以利用主动攻击方法，对密码设备进行异常操作诱发并分析设备的异常行为来获得密码信息，但该方法需要攻击者非常熟悉电路的内部结构。在众多的攻击方法中，被动攻击中的旁道攻击方法最为突出，攻击者只需要通过收集在加密过程中芯片泄露的物理信息，如电磁辐射、功耗、时间等，这些在运行过程中获取的旁道信息蕴含着加密过程中使用的密钥信息，攻击者可以利用这些物理信息加以处理而获得密钥信息。在这些旁道攻击方法中，功耗分析攻击方法是研究得最多的一种，其中的DPA(差分功耗攻击)是最为突出且有效的攻击方法。攻击者通过输入大量的随机明文，收集芯片在加密过程中产生的功耗信息，通过利用数学统计的方法来分析功耗与密钥之间的相关性，从而得到隐藏的密钥信息。因为DPA攻击使用方便，成本低廉，且攻击者无需了解加密芯片的内部电路实现，所以DPA攻击对信息安全造成了极大的威胁。DPA攻击原理的前提是需要收集到的每一条由随机明文产生的功耗信息与密钥之间存在一定的相关性，相关性越大攻击越有效，并且每条功耗波形的攻击点需要严格对齐，这样在对功耗波形集合进行差分操作后，功耗与密钥间的相关性数值呈现在差分功耗波形的每个时间点上，通过比较差分波形上相关性数值波峰的高度可以确定猜测的密钥是否为真实的隐藏密钥。
在这样的技术背景下，基于DPA攻击的原理，加密算法设计者提出大量不同的防御方法，其中包括掩码法，伪电路随机功耗法，功耗均衡技术等。这些电路在抗DPA攻击的方法上作出了巨大的贡献，然而这些方法也存在一定的缺陷，例如增加了电路的面积或功耗，导致制作成本增加。
发明内容
本发明的目的是针对上述现有技术的不足，提供了一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法。
本发明的目的可以通过如下技术方案实现：
一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法，所述方法首先在每次加密运算起始，通过随机控制信号产生模块产生一个8比特的随机控制信号，在混沌触发器模块处于复位状态下时利用该产生的8比特随机控制信号中的一比特控制信号，对混沌触发器模块内部的混沌单元进行控制，在控制信号低电平下实现内部混沌单元与非输出，混沌触发器由与非门构成；在控制信号高电平下实现内部混沌单元或非输出，混沌触发器由或非门构成；从而实现混沌触发器的重构；混沌触发器模块处于复位状态下，利用该8比特随机控制信号的两位最低有效位，在PLL输出的三个带相位偏移时钟信号中选择一个时钟信号并用于驱动混沌触发器模块，实现时钟乱序电路模块中时钟的乱序输出。
进一步地，在每一次加密运算的初始阶段，首先要对混沌触发器模块进行复位，在复位状态下完成随机控制信号产生模块中随机控制信号的产生，以及混沌触发器的重构和时钟的乱序输出，完成后再进行加密运算。
进一步地，所述随机控制信号产生模块包括存储8比特明文的寄存器组和8比特的时间计数器单元，通过输入随机明文数据和时间计数实时数据获得8比特的随机控制信号，所述时间计数器单元独立于整体电路且不受全局复位信号的影响，所述8比特的随机控制信号按照如下公式获得：
其中，Ctr表示输出的8比特的随机控制信号，Plaintext表示输入的随机明文数据，Counter表示输入的时间计数实时数据，8比特的随机控制信号中的每一比特控制信号分别对接于每一比特数据的可重构的混沌触发器模块，且8比特的随机控制信号的两位最低有效位Ctr[1:0]对接于时钟乱序电路模块。
进一步地，所述时钟乱序电路模块通过PLL产生三个相位存在偏移的时钟信号，并通过8比特的随机控制信号的两位最低有效位Ctr[1:0]在混沌触发器模块复位状态下驱动时钟CP和实现时钟的乱序输出；输入时钟以及产生的三个相位存在偏移的时钟信号参数如下：输入时钟的时钟频率为50MHZ；PLL产生的时钟Outclk0，时钟频率为50MHz，相位偏移为0度；PLL产生的时钟Outclk1，时钟频率为50MHz，相位偏移为11.25度；PLL产生的时钟Outclk2，时钟频率为50MHz，相位偏移为22.5度；时钟乱序电路模块的输出如下：当Ctr[1:0]＝2’b00时，全局时钟驱动信号输出为Outclk0和当Ctr[1:0]＝2’b01时，全局时钟驱动信号输出为Outclk0和当Ctr[1:0]＝2’b10时，全局时钟驱动信号输出为Outclk1和当Ctr[1:0]＝2’b11时，全局时钟驱动信号输出为Outclk2和
进一步地，所述混沌触发器模块用于存储一比特数据，一个混沌触发器模块由六个带置1功能的混沌单元和两个不带置1功能的混沌单元组成，并形成主从触发器电路模块，其中四个带置1功能的混沌单元构成主触发器电路，主触发器电路在一比特控制信号Ctr为高电平的情况下利用时钟CP驱动，在一比特控制信号Ctr为低电平的情况下利用时钟驱动；另外两个带置1功能的混沌单元和两个不带置1功能的混沌单元构成从触发器电路，从触发器电路在一比特控制信号Ctr为高电平的情况下利用时钟驱动，在一比特控制信号Ctr为低电平的情况下利用时钟CP驱动；另外，所述混沌触发器模块在控制信号Set_n和Rst_n的控制下分别实现电路的异步置位和异步复位功能。
进一步地，所述带置1功能的混沌单元中的或非门U1的输入信号为A、B，或非门U2的输入信号为Ctr、A，或非门U3的输入信号为Ctr、B，或非门U4的输入信号为或非门U1、U2和U3的输出信号，与非门U5的输入信号为或非门U4的输出信号和置位复位控制信号Rst_Set；所述不带置1功能的混沌单元中或非门U1的输入信号为A、B，或非门U2的输入信号为Ctr、A，或非门U3的输入信号为Ctr、B，或非门U4的输入信号为或非门U1、U2和U3的输出信号，与非门U5的输入信号为或非门U4的输出信号；上述Ctr为来自随机控制信号产生模块的1比特的控制信号，混沌触发器模块在复位状态下，通过控制信号Ctr实现混沌电路的重构。
本发明与现有技术相比，具有如下优点和有益效果：
本发明所提出的一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法通过运行过程中使能门级电路的个数产生变化而导致功耗随之变化，尽管在相同的明文输入，输入状态一致的前提下，其输出的功耗大小也不尽相同，功耗与隐藏密钥之间的相关性因此被削弱；而且由于纯数字组合的混沌逻辑电路，在面积方面并没有像现有技术的模拟混沌电路一样耗费大量的面积，在混沌触发器电路的基础上，使用了时钟乱序技术，使得攻击点产生偏移而导致DPA攻击在攻击过程中难以对准，达到削弱DPA攻击强度的目的，能够使存储关键数据的混沌触发器组在多次加密运算中，在数据被操作的时间点上产生紊乱并实现动态功耗的可控性变化，具有高安全性，搭建简单的特点。
附图说明
图1为本发明实施例一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法的总示意图。
图2为本发明实施例时钟乱序电路模块产生的相位存在偏移的时钟信号仿真波形图。
图3为本发明实施例混沌触发器模块的电路结构图。
图4为本发明实施例中带置1功能的混沌单元电路结构图。
图5为本发明实施例中不带置1功能的混沌单元电路结构图。
图6为本发明实施例混沌触发器模块的仿真波形图。
具体实施方式
下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。
实施例：
本实施例提供了一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法，所述方法总示意图如图1所示，首先在每次加密运算起始，通过随机控制信号产生模块产生一个8比特的随机控制信号，在混沌触发器模块处于复位状态下时利用该产生的8比特随机控制信号中的一比特控制信号，对混沌触发器模块内部的混沌单元进行控制，在控制信号低电平下实现内部混沌单元与非输出，混沌触发器由与非门构成；在控制信号高电平下实现内部混沌单元或非输出，混沌触发器由或非门构成；从而实现混沌触发器的重构；混沌触发器模块处于复位状态下，利用该8比特随机控制信号的两位最低有效位，在PLL输出的三个带相位偏移时钟信号中选择一个时钟信号并用于驱动混沌触发器模块，实现时钟乱序电路模块中时钟的乱序输出。
所述随机控制信号产生模块包括存储8比特明文的寄存器组和8比特的时间计数器单元，通过输入随机明文数据和时间计数实时数据获得8比特的随机控制信号，所述时间计数器单元独立于整体电路且不受全局复位信号的影响，所述8比特的随机控制信号按照如下公式获得：
其中，Ctr表示输出的8比特的随机控制信号，Plaintext表示输入的随机明文数据，Counter表示输入的时间计数实时数据，8比特的随机控制信号中的每一比特控制信号分别对接于每一比特数据的可重构的混沌触发器模块，且8比特的随机控制信号的两位最低有效位Ctr[1:0]对接于时钟乱序电路模块。
所述时钟乱序电路模块通过PLL产生三个相位存在偏移的时钟信号，仿真波形图如图2所示，并通过8比特的随机控制信号的两位最低有效位Ctr[1:0]在混沌触发器模块复位状态下驱动时钟CP和实现时钟的乱序输出；输入时钟以及产生的三个相位存在偏移的时钟信号参数如下：输入时钟的时钟频率为50MHZ；PLL产生的时钟Outclk0，时钟频率为50MHz，相位偏移为0度；PLL产生的时钟Outclk1，时钟频率为50MHz，相位偏移为11.25度；PLL产生的时钟Outclk2，时钟频率为50MHz，相位偏移为22.5度；时钟乱序电路模块的输出如下：当Ctr[1:0]＝2’b00时，全局时钟驱动信号输出为Outclk0和当Ctr[1:0]＝2’b01时，全局时钟驱动信号输出为Outclk0和当Ctr[1:0]＝2’b10时，全局时钟驱动信号输出为Outclk1和当Ctr[1:0]＝2’b11时，全局时钟驱动信号输出为Outclk2和
所述混沌触发器模块的电路结构图如图3所示，用于存储一比特数据，一个混沌触发器模块由六个带置1功能的混沌单元和两个不带置1功能的混沌单元组成，并形成主从触发器电路模块，其中四个带置1功能的混沌单元构成主触发器电路，主触发器电路在一比特控制信号Ctr为高电平的情况下利用时钟CP驱动，在一比特控制信号Ctr为低电平的情况下利用时钟驱动；另外两个带置1功能的混沌单元和两个不带置1功能的混沌单元构成从触发器电路，从触发器电路在一比特控制信号Ctr为高电平的情况下利用时钟驱动，在一比特控制信号Ctr为低电平的情况下利用时钟CP驱动；另外，所述混沌触发器模块在控制信号Set_n和Rst_n的控制下分别实现电路的异步置位和异步复位功能。
所述带置1功能的混沌单元(电路结构图如图4所示)中的或非门U1的输入信号为A、B，或非门U2的输入信号为Ctr、A，或非门U3的输入信号为Ctr、B，或非门U4的输入信号为或非门U1、U2和U3的输出信号，与非门U5的输入信号为或非门U4的输出信号和置位复位控制信号Rst_Set；所述不带置1功能的混沌单元(电路结构图如图5所示)中的或非门U1的输入信号为A、B，或非门U2的输入信号为Ctr、A，或非门U3的输入信号为Ctr、B，或非门U4的输入信号为或非门U1、U2和U3的输出信号，与非门U5的输入信号为或非门U4的输出信号；上述Ctr为来自随机控制信号产生模块的1比特的控制信号，混沌触发器模块在复位状态下，通过控制信号Ctr实现混沌电路的重构。
两种混沌单元具体功能实现如下：
其中，Vnx1表示或非门U1输出信号，Vnx2表示或非门U2输出信号，Vnx3表示或非门U3输出信号；
带置1功能的混沌单元电路实现如下：
其中，Vout表示带置1功能的混沌单元输出信号，Set_Rst为置1控制信号，
不带置1功能的混沌单元电路实现如下：
其中，Vout表示不带置1功能的混沌单元输出信号，从上述两种混沌单元输出公式可知，在控制信号Ctr为高电平时混沌单元实现或非功能，控制信号Ctr为低电平时混沌单元实现与非功能。带置1功能的混沌单元在Set_Rst为低电平时实现置1输出功能。
利用混沌单元实现混沌触发器模块，该混沌触发器电路实现上升沿读取数据，通过控制信号Rst_n实现异步复位，通过控制信号Set_n实现异步置位。当控制信号Ctr为0时触发器电路由与非门实现，当控制信号Ctr为1时触发器电路由或非门实现；混沌触发器在复位状态下，通过Ctr实现混沌电路的重构。实现功能如表1所示：
表1
混沌触发器模块仿真波形如图6所示，电路实现上升沿数据读取，异步复位，异步置位功能以及在复位状态实现电路重构。
以上所述，仅为本发明专利较佳的实施例，但本发明专利的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明专利所公开的范围内，根据本发明专利的技术方案及其发明专利构思加以等同替换或改变，都属于本发明专利的保护范围。

Claims (4)

1.一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法，其特征在于：所述方法首先在每次加密运算起始，通过随机控制信号产生模块产生一个8比特的随机控制信号，在混沌触发器模块处于复位状态下时利用该产生的8比特随机控制信号中的一比特控制信号，对混沌触发器模块内部的混沌单元进行控制，在控制信号低电平下实现内部混沌单元与非输出，混沌触发器由与非门构成；在控制信号高电平下实现内部混沌单元或非输出，混沌触发器由或非门构成；从而实现混沌触发器的重构；混沌触发器模块处于复位状态下，利用该8比特随机控制信号的两位最低有效位，在PLL输出的三个带相位偏移时钟信号中选择一个时钟信号并用于驱动混沌触发器模块，实现时钟乱序电路模块中时钟的乱序输出；
所述混沌触发器模块用于存储一比特数据，一个混沌触发器模块由六个带置1功能的混沌单元和两个不带置1功能的混沌单元组成，并形成主从触发器电路模块，其中四个带置1功能的混沌单元构成主触发器电路，主触发器电路在一比特控制信号Ctr为高电平的情况下利用时钟CP驱动，在一比特控制信号Ctr为低电平的情况下利用时钟驱动；另外两个带置1功能的混沌单元和两个不带置1功能的混沌单元构成从触发器电路，从触发器电路在一比特控制信号Ctr为高电平的情况下利用时钟驱动，在一比特控制信号Ctr为低电平的情况下利用时钟CP驱动；另外，所述混沌触发器模块在控制信号Set_n和Rst_n的控制下分别实现电路的异步置位和异步复位功能；
所述带置1功能的混沌单元中的或非门U1的输入信号为A、B，或非门U2的输入信号为Ctr、A，或非门U3的输入信号为Ctr、B，或非门U4的输入信号为或非门U1、U2和U3的输出信号，与非门U5的输入信号为或非门U4的输出信号和置位复位控制信号Rst_Set；所述不带置1功能的混沌单元中或非门U1的输入信号为A、B，或非门U2的输入信号为Ctr、A，或非门U3的输入信号为Ctr、B，或非门U4的输入信号为或非门U1、U2和U3的输出信号，与非门U5的输入信号为或非门U4的输出信号；上述Ctr为来自随机控制信号产生模块的1比特的控制信号，混沌触发器模块在复位状态下，通过控制信号Ctr实现混沌电路的重构。
2.根据权利要求1所述的一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法，其特征在于：在每一次加密运算的初始阶段，首先要对混沌触发器模块进行复位，在复位状态下完成随机控制信号产生模块中随机控制信号的产生，以及混沌触发器的重构和时钟的乱序输出，完成后再进行加密运算。
3.根据权利要求1所述的一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法，其特征在于：所述随机控制信号产生模块包括存储8比特明文的寄存器组和8比特的时间计数器单元，通过输入随机明文数据和时间计数实时数据获得8比特的随机控制信号，所述时间计数器单元独立于整体电路且不受全局复位信号的影响，所述8比特的随机控制信号按照如下公式获得：
其中，Ctr表示输出的8比特的随机控制信号，Plaintext表示输入的随机明文数据，Counter表示输入的时间计数实时数据，8比特的随机控制信号中的每一比特控制信号分别对接于每一比特数据的可重构的混沌触发器模块，且8比特的随机控制信号的两位最低有效位Ctr[1:0]对接于时钟乱序电路模块。
4.根据权利要求1所述的一种采用时钟乱序技术和混沌触发器的抗DPA攻击方法，其特征在于：所述时钟乱序电路模块通过PLL产生三个相位存在偏移的时钟信号，并通过8比特的随机控制信号的两位最低有效位Ctr[1:0]在混沌触发器模块复位状态下驱动时钟CP和实现时钟的乱序输出；输入时钟以及产生的三个相位存在偏移的时钟信号参数如下：输入时钟的时钟频率为50MHZ；PLL产生的时钟Outclk0，时钟频率为50MHz，相位偏移为0度；PLL产生的时钟Outclk1，时钟频率为50MHz，相位偏移为11.25度；PLL产生的时钟Outclk2，时钟频率为50MHz，相位偏移为22.5度；时钟乱序电路模块的输出如下：当Ctr[1:0]＝2’b00时，全局时钟驱动信号输出为Outclk0和当Ctr[1:0]＝2’b01时，全局时钟驱动信号输出为Outclk0和当Ctr[1:0]＝2’b10时，全局时钟驱动信号输出为Outclk1和当Ctr[1:0]＝2’b11时，全局时钟驱动信号输出为Outclk2和
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110417537A (zh) * 2019-07-29 2019-11-05 广西师范大学 一种混沌密码系统实现防旁路攻击的方法
CN112069514A (zh) * 2020-08-13 2020-12-11 南京低功耗芯片技术研究院有限公司 基于寄存器随机分组的抗功耗攻击方法
CN112149065B (zh) * 2020-09-16 2023-12-05 北京中电华大电子设计有限责任公司 一种软件防御故障注入方法
CN113343609B (zh) * 2021-06-21 2023-07-07 中国人民解放军陆军炮兵防空兵学院 基于可公开的混沌流密码加密的通信保密电路设计方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1446345A (zh) * 2000-07-11 2003-10-01 施蓝姆伯格系统公司 包含机密数据的数据处理装置
CN102710413A (zh) * 2012-04-25 2012-10-03 杭州晟元芯片技术有限公司 一种抗dpa/spa攻击的系统和方法
CN104616054A (zh) * 2015-02-05 2015-05-13 成都市宏山科技有限公司 安全性能高的智能卡
CN105607687A (zh) * 2015-12-22 2016-05-25 上海爱信诺航芯电子科技有限公司 一种抗旁路攻击的时钟串扰实现方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101655637B1 (ko) * 2009-10-14 2016-09-07 차오로직스, 아이엔씨. 가변 회로 토폴로지를 가지는 고활용도 범용 로직 어레이 및 상수 전력 시그니처를 가지는 다양한 로직 게이트를 실현하기 위한 로지스틱 맵 회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1446345A (zh) * 2000-07-11 2003-10-01 施蓝姆伯格系统公司 包含机密数据的数据处理装置
CN102710413A (zh) * 2012-04-25 2012-10-03 杭州晟元芯片技术有限公司 一种抗dpa/spa攻击的系统和方法
CN104616054A (zh) * 2015-02-05 2015-05-13 成都市宏山科技有限公司 安全性能高的智能卡
CN105607687A (zh) * 2015-12-22 2016-05-25 上海爱信诺航芯电子科技有限公司 一种抗旁路攻击的时钟串扰实现方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
可重构且抗DPA攻击的混沌逻辑电路研究;袁群;《中国优秀硕士学位论文全文数据库 信息科技辑》;20130115(第1期);正文第1.3节、第2-4章和第5.1节 *

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El-Moursy et al. Chaotic clock driven cryptographic chip: Towards a DPA resistant AES processor
Mahmoud et al. DFAulted: Analyzing and exploiting CPU software faults caused by FPGA-driven undervolting attacks
Gross et al. Fpganeedle: Precise remote fault attacks from fpga to cpu
Zhang et al. On Trojan side channel design and identification
Yendamury et al. Defense in depth approach on AES cryptographic decryption core to enhance reliability
Rahman et al. Design and security-mitigation of custom and configurable hardware cryptosystems
Hasnain et al. Power profiling-based side-channel attacks on fpga and countermeasures: A survey
Rani et al. Key-based functional obfuscation of integrated circuits for a hardware security
Putra et al. Security analysis of BC3 algorithm for differential power analysis attack
Toprakhisar et al. CAPABARA: A Combined Attack on CAPA
Juretus et al. Enhanced circuit security through hidden state transitions
Fu et al. A low cost DPA-resistant 8-bit AES core based on ring oscillators
Hammouri et al. Novel puf-based error detection methods in finite state machines

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