CN102710413A - 一种抗dpa/spa攻击的系统和方法 - Google Patents
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Abstract
本发明涉及一种抗DPA/SPA攻击的系统和方法，该系统包括CPU主控单元、随机数模块、延时插入单元、功耗单元、定时器单元、加解密模块，利用嵌入式SOC系统中控制单元控制随机数模块和定时器单元，对加解密系统进行两个操作：(1)、随机地控制系统中功率消耗单元的打开和关闭，使系统在进行加解密运算时的功耗随机变化，降低加解密的数据与系统功耗消耗件的相关性；(2)、随机地在系统运行过程中插入延时，移动加解密操作在时间域里的位置。本发明有益的效果是：本发明提出了功率随机加扰、随机延时插入的抗DPA/SPA攻击的技术，以及基于两者结合的抗DPA/SPA的方法和系统。该方法硬件开销小，对系统功耗和加解密速度都不会有明显影响，而且易于实现。
Description
技术领域
本发明涉及SOC集成电路设计领域，尤其是一种抗DPA/SPA攻击的系统和方法。
背景技术
在现有的嵌入式SOC系统中，用于进行信息保护和签名认证的加密算法(如RSA，DES，AES等)通常采用软件和硬件电路的方法实现。P.Kocher教授于20世纪90年代末提出了SPA(Simple Power Analysia，简单功耗分析)和DPA(Differential Power Analysis，差分功耗分析)攻击方法后，密码安全芯片的安全性受到了严峻挑战。攻击者可以通过分析软件算法和硬件电路的实现方式，借助特定的采集和分析设备对加解密系统进行攻击，获得算法加密用的密钥等信息，进而获得加密信息或者进行签名伪装。
目前，国内外有关DPA/SPA防御方面的研究报道很多，其主流技术包括：算法及硬件实现中的MASK技术、时钟扰乱技术、基于双轨互补CMOS的功耗平衡技术等。
MASK技术通过对加密操作中的中间结果进行掩盖使差分功耗分析变得十分困难，该方法实现往往需要十分大的硬件存储空间，且会使电路中关键路径变长，需要在实现代价、处理速度和安全性之间进行权衡。
时间扰乱技术利用时钟频率的随机变化对密码芯片的微观功耗进行扰乱，使各时间点上所发生的操作无法真正对准，差分特性无法显现。该方法在带来功耗安全性的同时，通常会带来约16％的时间损耗，影响处理器的性能，另外会引入芯片设计流程上的麻烦。
功耗平衡技术通过逻辑互补电路，使所有充放电负载的等效电容总相等，该方法需要牺牲一定的功耗和实现代价。
发明内容
本发明的目的正是要解决上述技术存在的不足，而提供一种抗DPA/SPA攻击的系统和方法。
本发明解决其技术问题采用的技术方案：这种抗DPA/SPA攻击的系统，该系统包括CPU主控单元、随机数模块、延时插入单元、功耗单元、定时器单元、加解密模块，
所述CPU主控单元包括CPU内核以及存储资源；
所述加解密模块，用于实现一种或多种加解密算法的模块；
所述随机数模块是真随机数发生器，其作用是不间断的产生真随机数；
所述功耗单元是一个在工作时要消耗一定的功耗的噪声发生器，CPU主控单元全部或部分打开或关闭该单元，来控制功耗的消耗；
所述定时器单元是一个定时器，用于产生定时溢出信号；
所述延时插入单元是一个延时插入组件，在加解密过程中插入延时。
本发明所述的这种抗DPA/SPA攻击的方法，利用嵌入式SOC系统中控制单元控制随机数模块和定时器单元，对加解密系统进行两个操作：
(1)、随机地控制系统中功率消耗单元的打开和关闭，使系统在进行加解密运算时的功耗随机变化，降低加解密的数据与系统功耗消耗件的相关性；
(2)、随机地在系统运行过程中插入延时，移动加解密操作在时间域里的位置。
本发明有益的效果是：本发明提出了功率随机加扰、随机延时插入的抗DPA/SPA攻击的技术，以及基于两者结合的抗DPA/SPA的方法和系统。该方法硬件开销小，对系统功耗和加解密速度都不会有明显影响，而且易于实现。
附图说明
图1是本发明的系统连接示意图；
图2是本发明的实施例1的连接示意图；
图3是本发明的实施例2的连接示意图；
图4是本发明的实施例3的连接示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步说明：
本发明一种抗DPA/SPA攻击的系统和方法，利用嵌入式SOC系统中控制单元控制随机数发生器单元和定时器单元，对加解密系统进行两个操作：
1.随机地控制系统中功率消耗单元的打开和关闭，使系统在进行加解密运算时的功耗随机变化，降低加解密的数据与系统功耗消耗件的相关性，达到系统消耗电力无法预测，使其不能被分析与统计；
2.随机地在系统运行过程中插入延时，移动加解密操作在时间域里的位置，使功耗信号的统计分析变得十分困难。
本发明所述的这种抗DPA/SPA攻击的系统，如图1所示，包括：CPU主控单元、随机数模块、延时插入单元、功耗单元、定时器单元、加解密模块。
所述CPU主控单元(101)是芯片的工作核心，为各种应用开发、包括抗攻击控制提供硬件平台及程序，一般包括CPU内核以及存储资源，如RAM、ROM等。
所述加解密模块(102)是一个可以实现一种或多种加解密算法(如RSA，DES，AES等)的模块，该模块可以采用纯硬件实现，也可采用软硬件结合的方式实现。
所述随机数模块(103)是真随机数发生器，其作用是不间断的产生真随机数。
所述功耗单元(104)是一个专用的噪声发生器，该单元工作时要消耗一定的功耗，CPU主控单元(101)可以全部(或部分)打开或关闭该单元，来控制功耗的消耗。
所述定时器单元(105)是一个专用的定时器，其作用是产生定时溢出信号。
所述延时插入单元(106)是一个延时插入组件，在加解密过程中插入延时，延时的插入可以用软件实现、硬件实现、或软硬件结合的方式实现。
实施例1：采用功率随机加扰的方法，如图2所示，具体步骤如下：
(1)芯片上电，系统启动，随机数模块(103)开始工作，不间断的产生随机数；
(2)CPU主控单元启动加解密模块(102)，开始执行加解密运算；
(3)CPU主控单元(101)读取随机数模块产生的随机数，执行如下操作：
a.根据该随机数设置及定时器单元(105)的定时值，由于随机数具有较好的随机性，使得定时器单元的定时溢出信号的产生具有好的随机性；
b.根据该随机数打开或关闭功耗单元(104)，由于随机数具有较好的随机性，使得功耗单元消耗的功耗具有较好的随机性。
(4)CPU主控单元接收到定时器单元(105)发出的定时溢出信号后，读取随机数模块(103)产生的随机数，执行步骤(3)的操作。
(5)重复步骤(3)、(4)，直到加解密模块(102)完成加解密运算，产生加解密结束信号。
(6)CPU主控单元(101)接收到加解密结束信号后，读取加解密模块(102)的输出，作为加解密运算的结果。
该系统充分利用了随机数的真随机性，时间上随机地启动功耗单元，产生额外功耗、另外功耗单元的开启/关闭、或开启/关闭多少噪声源都受随机数的控制，也具有较好的随机性。因此，整个系统在加解密过程中功耗变得相当随机，不可预测，给DPA/SPA攻击增加了巨大的难度。
实施例2：采用随机延时插入的方法，如图3所示，具体步骤如下：
(1)芯片上电，系统启动，随机数模块(103)开始工作，不间断的产生随机数；
(2)CPU主控单元启动加解密模块(102)，开始执行加解密运算；
(3)CPU主控单元(101)读取随机数模块产生的随机数，执行如下操作：
a.根据该随机数设置及定时器单元(105)的定时值，由于随机数具有较好的随机性，使得定时器单元的定时溢出信号的产生具有好的随机性；
b.根据该随机数控制延时插入单元(106)的延时周期数，在加解密模块(102)的加解密过程中插入延时，由于随机数具有较好的随机性，使得加解密模块(102)的执行过程随机加长，使得加解密的运行时间随机化。
(4)CPU主控单元接收到定时器单元(105)发出的定时溢出信号后，读取随机数模块(103)产生的随机数，执行步骤(3)的操作。
(5)重复步骤(3)、(4)，直到加解密模块(102)完成加解密运算，产生加解密结束信号。
(6)CPU主控单元(101)接收到加解密结束信号后，读取加解密模块(102)的输出，作为加解密运算的结果。
该系统充分利用了随机数的真随机性，在加解密运算的某些点随机地插入不确定周期数的延时，随机地移动加解密运算操作在时间域里的位置(即运行时间随机化)，使得功耗信号的统计分析变得十分困难。
实施例3：采用功率随机加扰技术+随机延时插入的方法，如图4所示，具体步骤如下：
(1)芯片上电，系统启动，随机数模块(103)开始工作，不间断的产生随机数；
(2)CPU主控单元启动加解密模块(102)，开始执行加解密运算；
(3)CPU主控单元(101)读取随机数模块产生的随机数，执行如下操作：
a.根据该随机数设置及定时器单元(105)的定时值，由于随机数具有较好的随机性，使得定时器单元的定时溢出信号的产生具有好的随机性；
b.根据该随机数选择开启/关闭功耗单元(104)消耗额外功耗，或者控制延时插入单元(106)向加解密过程插入延时。此时，功耗单元(104)和延时插入单元(106)可以同时工作，或者都不工作，或者其中一个工作。
(4)CPU主控单元接收到定时器单元(105)发出的定时溢出信号后，读取随机数模块(103)产生的随机数，执行步骤(3)的操作。
(5)重复步骤(3)、(4)，直到加解密模块(102)完成加解密运算，产生加解密结束信号。
(6)CPU主控单元(101)接收到加解密结束信号后，读取加解密模块(102)的输出，作为加解密运算的结果。
该系统充分结合了实施例1、实施例2的优点，而且在加解密过程中随机地采用功率随机加扰和随机延时插入技术，使得加解密系统在功耗消耗本身和功耗的时间相关性方面更难分析和采样，是一种相当高效的抗DPA/SPA的方法和系统。
术语解释：
TRNG：真随机数
SOC：片上系统
CPU：中央处理器
SPA：简单功耗分析，依据功耗曲线的特征及攻击者的经验直观地分析出加密硬件中执行的指令或操作，常被用来破解指令执行与某些数据有关的算法，如RSA中进行模方操作与模乘操作与密钥是相关的。
DPA：差分功耗分析，从功耗曲线微笑的差分信号分析出所需的关键信息，但需要搜集大量的信息，并采集多组功耗曲线以及每条曲线对应的明文、密文记录，通常需要一定的SPA分析经验和较长时间的分析运算，对分析平台的设备要求比较高。
除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效变换形成的技术方案，均落在本发明要求的保护范围。
Claims (5)
1.一种抗DPA/SPA攻击的系统，其特征在于：该系统包括CPU主控单元、随机数模块、延时插入单元、功耗单元、定时器单元、加解密模块，
所述CPU主控单元包括CPU内核以及存储资源；
所述加解密模块，用于实现一种或多种加解密算法的模块；
所述随机数模块是真随机数发生器，其作用是不间断的产生真随机数；
所述功耗单元是一个在工作时要消耗一定的功耗的噪声发生器，CPU主控单元全部或部分打开或关闭该单元，来控制功耗的消耗；
所述定时器单元是一个定时器，用于产生定时溢出信号；
所述延时插入单元是一个延时插入组件，在加解密过程中插入延时。
2.一种采用如权利要求1所述的抗DPA/SPA攻击的系统的方法，其特征在于：利用嵌入式SOC系统中控制单元控制随机数模块和定时器单元，对加解密系统进行两个操作：
(1)、随机地控制系统中功率消耗单元的打开和关闭，使系统在进行加解密运算时的功耗随机变化，降低加解密的数据与系统功耗消耗件的相关性；
(2)、随机地在系统运行过程中插入延时，移动加解密操作在时间域里的位置。
3.根据权利要求2所述的抗DPA/SPA攻击的方法，其特征在于：采用功率随机加扰的方法，具体步骤如下：
(1)芯片上电，系统启动，随机数模块开始工作，不间断的产生随机数；
(2)CPU主控单元启动加解密模块，开始执行加解密运算；
(3)CPU主控单元读取随机数模块产生的随机数，执行如下操作：
a.根据该随机数设置及定时器单元的定时值，随机产生定时器单元的定时溢出信号；
b.根据该随机数打开或关闭功耗单元，随机消耗功耗单元的功耗；
(4)CPU主控单元接收到定时器单元发出的定时溢出信号后，读取随机数模块产生的随机数，执行步骤的操作；
(5)重复步骤(3)、(4)，直到加解密模块完成加解密运算，产生加解密结束信号；
(6)CPU主控单元接收到加解密结束信号后，读取加解密模块的输出，作为加解密运算的结果。
4.根据权利要求2所述的抗DPA/SPA攻击的方法，其特征在于：采用随机延时插入的方法，具体步骤如下：
(1)芯片上电，系统启动，随机数模块开始工作，不间断的产生随机数；
(2)CPU主控单元启动加解密模块，开始执行加解密运算；
(3)CPU主控单元读取随机数模块产生的随机数，执行如下操作：
a.根据该随机数设置及定时器单元的定时值，随机产生定时器单元的定时溢出信号；
b.根据该随机数控制延时插入单元的延时周期数，在加解密模块的加解密过程中插入延时，使得加解密模块的执行过程随机加长；
(4)CPU主控单元接收到定时器单元发出的定时溢出信号后，读取随机数模块产生的随机数，执行步骤(3)的操作；
(5)重复步骤(3)、(4)，直到加解密模块完成加解密运算，产生加解密结束信号；
(6)CPU主控单元接收到加解密结束信号后，读取加解密模块的输出，作为加解密运算的结果。
5.根据权利要求2所述的抗DPA/SPA攻击的方法，其特征在于：采用功率随机加扰和随机延时插入的方法，具体步骤如下：
(1)芯片上电，系统启动，随机数模块开始工作，不间断的产生随机数；
(2)CPU主控单元启动加解密模块，开始执行加解密运算；
(3)CPU主控单元读取随机数模块产生的随机数，执行如下操作：
a.根据该随机数设置及定时器单元的定时值，由于随机数具有较好的随机性，随机产生定时器单元的定时溢出信号；
b.根据该随机数选择开启/关闭功耗单元消耗额外功耗，或者控制延时插入单元向加解密过程插入延时；功耗单元和延时插入单元设定为同时工作，或者都不工作，或者其中一个工作；
(4)CPU主控单元接收到定时器单元发出的定时溢出信号后，读取随机数模块产生的随机数，执行步骤(3)的操作；
(5)重复步骤(3)、(4)，直到加解密模块完成加解密运算，产生加解密结束信号；
(6)CPU主控单元接收到加解密结束信号后，读取加解密模块的输出，作为加解密运算的结果。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Address after: The city of Hangzhou in West Zhejiang province 311121 No. 998 Building 9 East Sea Park Applicant after: Hangzhou Shengyuan Chip Technique Co., Ltd. Address before: 310012, room 17, building 176, 203 Tianmu Mountain Road, Hangzhou, Zhejiang, Xihu District Applicant before: Hangzhou Shengyuan Chip Technique Co., Ltd. |
|
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Address after: Hangzhou City, Zhejiang province 311121 Yuhang Wuchang Street No. 998 West Sea Park Building 9 East Applicant after: Hangzhou Shengyuan Chip Technique Co., Ltd. Address before: The city of Hangzhou in West Zhejiang province 311121 No. 998 Building 9 East Sea Park Applicant before: Hangzhou Shengyuan Chip Technique Co., Ltd. |
|
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20121003 |